CN102473599B - 半导体芯片及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体芯片及其制造方法。本发明的半导体芯片是具备具有机械物性的各向异性的六方晶系的半导体层的半导体装置，从垂直于半导体芯片(21)的方向看时，半导体芯片(21)具有四角形的形状，该四角形具有第1边(1A)、和与第1边(1A)正交的第2边(1B)，第1边(1A)延伸的方向的热变形量和第2边(1B)延伸的方向的热变形量实质上相等。

Description

半导体芯片及其制造方法
技术领域
本发明涉及半导体芯片及其制造方法。特别是，涉及使用了具有机械物性的各向异性的碳化硅、氮化镓等六方晶系半导体的器件。
背景技术
在现有技术中，使用了硅(Si)基板的半导体器件是主流，但是近几年，在功率半导体器件领域中，碳化硅(SiC)或氮化镓(GaN)这样的六方晶系半导体材料备受关注，且正在推进开发。
功率半导体器件是在高耐压且使大电流流过的用途中所使用的半导体元件，期待低损耗。例如，碳化硅(SiC)或氮化镓(GaN)与硅(Si)相比，材料自身的绝缘破坏电压大约高一个数量级，因此具有即便使pn结部或肖特基势垒部的耗尽层变薄，也能够维持逆耐压的特征。因此，若使用SiC或GaN，则能够使器件变薄，而且能够提高掺杂浓度。因此，能够形成导通电阻低、高耐压且低损耗的功率半导体器件。此外，与Si相比，SiC或GaN即使在高温下也能够进行稳定的动作。由于具有这种特性，因此期待以SiC或GaN为首的六方晶系半导体材料的使用。
(现有技术文献)
(专利文献)
专利文献1：日本特开2007-81096号公报
专利文献2：日本特开平7-188927号公报
(非专利文献)
非专利文献1：Z.Li et al.，J.Am.Ceram.Soc.，70[7]445-48(1987)
非专利文献2：H.Morkoc，Handbook of Nitride Semiconductors andDevices，Vol.I，p.17
发明内容
(发明要解决的课题)
本申请的发明人发现了在封装体中安装现有技术的SiC器件的情况下，因与Si的机械物性的差异，会产生不良影响。以下，说明发明人研究的结果。
图19是示意性表示在半导体晶片103上形成的半导体装置的俯视结构的图。如图19所示，在半导体晶片103上配置有多个半导体装置101。各个半导体装置101具有数mm角的尺寸。在半导体晶片103中，在各个半导体装置101之间设有例如宽度为50μm左右的切削余量区域。在切削余量区域内设有切削线102a、102b。通过沿着切削线102a、102b切出半导体晶片103，从而半导体装置101互相被分离而成为半导体芯片。若不存在任何形状的制约，则通常的半导体装置101的第1边101a和第2边101b大致相等，半导体装置101的平面形状是正方形。
本申请的发明人作为半导体晶片103而是用4H-SiC基板，制作了3.6mm角的金属—绝缘体—半导体场效应晶体管(metal-insulator-semiconductor field effect transistor：以下简称为MISFET)型半导体芯片。对该半导体芯片，使用封装组合条件A、B、C进行了封装组合。封装组合条件A、B、C是在使用了Si的MISFET型半导体芯片的情况下充分保证了可靠性的条件。在此，封装组合包括如下工序：使用焊料等在金属制的引线框上电连接并固定半导体芯片，且在引线框和半导体芯片中作为所需的电布线而形成铝电线等之后，利用环氧树脂系树脂材料密封具有绝缘性保护膜的半导体芯片。此外，在对半导体芯片进行树脂密封之前，也可以涂敷被称作JCR(Junction Coating Resin)的聚酰亚胺系材料。
对封装组合后的半导体芯片实施与Si器件的可靠性评价试验相同条件(下限：-65℃/上限：150℃)下的温度循环试验。图20表示该温度循环试验的结果。在由封装组合条件A、B、C组成的Si器件中，通常，即使实施300循环的试验也几乎不会产生不良情况。但是，如图20所示，在使用了4H-SiC的半导体芯片的情况下，在封装组合条件A下，在100循环下产生了20％弱的不良情况。在封装组合条件B下，从超过100循环的边缘开始产生了不良情况。
在图20所示的结果中，在封装组合条件C下，没有产生不良情况。但是，当打开封装体确认半导体芯片时却发现，在封装组合条件A、B、C下，除了观察到半导体芯片的裂纹之外，还观察到由硅氮化物形成的保护膜(绝缘体薄膜)的裂纹、与MISFET的源电极电连接的铝电极的变形。从这些结果可知，不能将在Si器件中有实际效果的组合条件直接应用到SiC器件。
本申请的发明人认为在这样组合SiC器件的封装体时所产生的裂纹或电极的变形的原因在于SiC的结晶结构及其机械物性。由于Si是立方晶系半导体，因此表示不存在结晶方位引起的各向异性的各向同性的机械物性。另一方面，由于SiC或GaN是六方晶系半导体，因此表示各向异性的机械物性。例如，非专利文献1记载了SiC的线膨胀系数，从非专利文献1可知，线膨胀系数的值随着结晶方位而不同。非专利文献2记载了GaN的线膨胀系数。并且，专利文献1公开了SiC中的热传导率因结晶面方位而引起的各向异性。
专利文献2公开了如下方法：在使由SiC等构成的CVD独立膜结构体生长之后，通过再次以结晶温度以上的温度进行热处理，从而形成耐热陶瓷材料。通过该热处理，结晶粒的取向变得随机，抑制了机械强度的各向异性。但是，一般，若结晶粒的取向变得随机，则结晶内的载流子移动度会大幅度降低。因此，认为在被用作半导体器件的SiC的制造方法中直接应用专利文献2的方法是很困难的。
在使用了SiC或GaN的情况下，在高温环境下，能够进行比Si更稳定的动作。因此，假设比Si更宽温度下的使用而设计使用了SiC或GaN的器件。假设使用的温度范围越宽，则使用环境的温度差(ΔT)引起的热变形或应力的影响变得越大。因此，为了提高SiC或GaN等半导体器件的可靠性，而使因使用环境的温度差(ΔT)而引起的热变形或形变均匀且降低应力极其重要。
本发明为了解决上述课题而完成，其主要的目的在于通过抑制因使用环境的温度差而产生的半导体芯片的热变形或应力引起的裂纹和电极的变形等，从而提供一种可靠性高且使用了六方晶系半导体的半导体芯片及其制造方法。
(用于解决课题的手段)
本发明的半导体芯片是具备六方晶系的半导体层的半导体芯片，从垂直于所述半导体层的方向看时，所述半导体层具有四角形的形状，该四角形具有第1边、和与所述第1边实质上正交且线膨胀系数不同于所述第1边的第2边，所述第1边延伸的方向的热变形量和所述第2边延伸的方向的热变形量实质上相等。
在某一实施方式中，还具备：绝缘膜，其被设置成覆盖所述半导体层的主面的至少一部分，且具有各向同性的机械物性。
在某一实施方式中，还具备：金属膜，其具有各向同性的机械物性。
在某一实施方式中，所述金属膜是铝或铜、或者是铝和铜的合金。
在某一实施方式中，所述半导体层是碳化硅。
在某一实施方式中，所述半导体层是氮化镓。
在某一实施方式中，所述半导体层的主面具有从(0001)面倾斜了-10°以上且10°以下的倾斜度。
在某一实施方式中，所述半导体层是形成在单结晶基板的主面上、且由与所述单结晶基板相同的材料构成的层。
在某一实施方式中，若将所述第1边的长度设为Lx、所述第2边的长度设为Ly、所述第1边延伸的方向上的热变形量设为ΔLx、所述第2边延伸的方向上的热变形量设为ΔLy，则0.8≤ΔLx/ΔLy≤1.2成立。
在某一实施方式中，所述第1边延伸的方向与<11-20>方向所形成的角小于15度，所述第1边比所述第2边长。
在某一实施方式中，所述第1边延伸的方向的线膨胀系数小于所述第2边延伸的方向的线膨胀系数，所述第1边比所述第2边长。
在某一实施方式中，若将所述第1边的长度设为Lx、所述第2边的长度设为Ly，则1.05≤Lx/Ly≤1.6成立。
在某一实施方式中，所述半导体层是碳化硅，若将所述第1边的长度设为Lx、所述第2边的长度设为Ly，则1.1≤Lx/Ly≤1.6成立。
在某一实施方式中，所述半导体层是氮化镓，若将所述第1边的长度设为Lx、所述第2边的长度设为Ly，则1.05≤Lx/Ly≤1.2成立。
在某一实施方式中，所述绝缘膜由包含硅氮化物的绝缘体形成。
在某一实施方式中，所述绝缘膜的膜厚在1.5μm以上且5μm以下。
在某一实施方式中，所述半导体层是pn结型二极管、肖特基势垒型二极管、金属—绝缘体—半导体场效应晶体管、金属—半导体场效应晶体管和结型场效应晶体管中的任一种的一部分。
本发明的半导体器件具备：本发明的半导体芯片；和覆盖所述半导体芯片的至少一部分的树脂。
本发明的半导体芯片的制造方法是具备六方晶系的半导体层的半导体芯片的制造方法，包括：在包括所述半导体层的晶片上形成半导体装置的工序(a)；和朝向第1方向和第2方向切出所述晶片，形成包括所述半导体装置的半导体芯片的工序(b)，在所述工序(b)中，以所述半导体芯片中的所述第1边延伸的方向的热变形量、和所述半导体芯片中的所述第2边延伸的方向的热变形量实质上相等的方式，决定所述第1方向的长度和所述第2方向的长度。
(发明效果)
根据本发明，通过使具有机械物性的各向异性的六方晶系的半导体层的第1边延伸的方向的热变形量、和第2边延伸的方向的热变形量实质上相等，从而与现有技术相比，能够减小施加给半导体层的4个角的应力之差。由此，能够抑制半导体芯片或半导体芯片上的保护膜的裂纹、电极的变形等。因此，能够实现具有高可靠性的半导体芯片。
附图说明
图1(a)、(b)是示意性表示实施方式的半导体装置1和半导体芯片21的结构的俯视图。
图2是表示六方晶系半导体中的<11-20>方向和<1-100>方向的图。
图3是用于说明半导体芯片的2边的长度的示意图。
图4是示意性表示实施方式的半导体装置1的结构的剖视图。
图5(a)是表示半导体芯片21的俯视图，(b)是表示半导体装置1的俯视图，(c)是表示半导体装置1的剖视图。
图6是示意性表示从六方晶系半导体的c轴(0001)面看到的简化的结晶结构、和相对于各结晶方向的旋转角30的图。
图7(a)和(b)是表示分别测量了4H-SiC芯片中的<11-20>方向和<1-100>方向的线膨胀系数的结果的图表。
图8(a)和(b)是表示分别测量了4H-SiC芯片中的<11-20>方向和<1-100>方向的杨氏模量的结果的图表。
图9(a)和(b)是表示使4H-SiC芯片的第1边和第2边旋转时的线膨胀系数和杨氏模量的变化的图表。
图10(a)和(b)是表示使GaN(Wurtzite)芯片的第1边和第2边旋转时的线膨胀系数和杨氏模量的变化的图表。
图11(a)是表示在4H-SiC和GaN(Wurtzite)中通过有限元法分析了半导体芯片的正交的2个边(x，y轴)的尺寸比与热变形量比(ΔLx/ΔLy)之间关系的结果的图表；(b)是表示在4H-SiC和GaN(Wurtzite)中通过有限元法分析了半导体芯片的正交的2个边(x，y轴)的尺寸比与对芯片角部内的相应应力(最大值)的影响之间关系的结果的图表。
图12是表示旋转角30与半导体芯片的最佳X/Y尺寸比(Lx/Ly)之间关系的图表。
图13是表示实施方式的另一半导体装置1的结构的剖视图。
图14是表示图4所示的DMISFET的变形例的剖视图。
图15是表示图13所示的沟槽型MISFET的变形例的剖视图。
图16是表示肖特基势垒二极管的结构的剖视图。
图17是表示pn结型二极管的结构的剖视图。
图18是表示具有本实施方式的半导体芯片21的半导体器件61的立体图。
图19是表示现有技术中的半导体装置的结构的俯视图。
图20是表示使用了4H-SiC半导体芯片的温度循环可靠性试验的结果的图表。
具体实施方式
以下，参照附图，说明本发明的半导体芯片的实施方式。在以下的附图中，为了简化说明，利用同一参考符号表示实质上具有同一功能的结构要素。另外，本发明并不限于以下的实施方式。
图1(a)是表示本实施方式的半导体芯片21的俯视图。从垂直于半导体芯片21的上表面的方向看时，半导体芯片21具有四角形的形状，该四角形具有第1边1A、和与所述第1边1A实质上正交的第2边1B。半导体芯片21具有SiC层等半导体层、形成在半导体层之上的绝缘膜、以及电极等金属层。半导体层是具有机械物性的各向异性的六方晶结构，而相对于此，绝缘膜和金属层具有各向同性的机械物性。半导体芯片21的第1边1A和第2边1B(从垂直于半导体芯片21的上表面的方向看到的外形)分别相当于半导体层的第1边和第2边。在此，第1边1A和第2边1B即使在被设计成互相正交的情况下，在半导体芯片的制造工序中，有时第1边1A与第2边1B所形成的角会偏离90度。优选第1边1A与第2边1B所形成的角在85度至95度的范围内。
在半导体芯片21中，第1边1A延伸的方向的热变形量、和第2边1B延伸的方向的热变形量实质上相等。在本实施方式中，第1边1A的热变形量和第2边1B的热变形量例如是使温度从室温(25℃)变化到150℃±5℃时的变形量。
具体而言，由于第1边1A延伸的方向的线膨胀系数和第2边1B延伸的方向的线膨胀系数不同，因此通过调整第1边1A和第2边1B的长度，能够使第1边1A延伸的方向的热变形量和第2边1B延伸的方向的热变形量接近。
第1边1A可以向<11-20>方向延伸，也可以向从<11-20>方向倾斜的方向延伸。在第1边1A向从<11-20>方向倾斜的方向延伸的情况下，第1边1A延伸的方向与<11-20>方向所形成的角小于15度。在此，若将第1边1A与<11-20>方向所形成的角设为θ，则成为满足60n-15＜θ＜60n+15(n＝0、1、……、5)的角度条件的范围。
在此，如图2所示，<11-20>方向集中表示六方晶系半导体中的相互具有60°的角度的[11-20]、[-12-10]、[-2110]、[-1-120]、[1-210]、[2-1-10]方向。此外，如图2所示，<1-100>方向集中表示六方晶系半导体中的[01-10]、[-1100]、[-1010]、[0-110]、[1-100]、[10-10]方向。例如，在图1(b)中，为了简化说明，将[11-20]方向标记为<11-20>，将[-1100]方向标记为<1-100>。
在本申请的说明书中，“<11-20>方向与<1-100>方向正交”意味着：从如上述那样集中标记的一方的等效的多个方向中定义1个方向之后，从集中标记的另一方的等效的多个方向中选择与其正交的方向。
若半导体芯片21的温度产生变化，则半导体芯片21弯曲，半导体芯片21被半导体芯片21的角部支撑。在本实施方式中，由于半导体层内的第1边1A的长度的变化量和第2边1B的长度的变化量实质上相等，因此施加给半导体芯片21的4个角部的应力之差小于现有技术。由此，通过向特定的角部施加应力，从而抑制在半导体层内产生裂纹的情况。此外，与现有技术相比，因温度的变化而在与大小各向同性地变化的绝缘膜之间产生的应力更均匀。由此，在绝缘膜中也能够抑制裂纹的产生。此外，由于半导体层的第1边1A延伸的方向和第2边1B延伸的方向的变化量相同，因此，与绝缘膜相同，在与半导体层相连的电极等金属层中产生的应力也同样比现有技术更均匀。由此，抑制电极的变形。根据以上的情况可知，能够实现具有高可靠性的半导体装置。
在本实施方式中，优选半导体芯片21的第1边1A(将长度设为Lx)与第2边1B(将长度设为Ly)的热变形量差在20％以内。即，优选热变形量之比的值(ΔLx/ΔLy)满足0.8≤ΔLx/ΔLy≤1.2。通过第1、第2边1A、1B满足该条件，从而能够抑制半导体装置1或半导体装置1上的保护膜的裂纹、电极的变形等。
在此，如图3所示，第1边1A的长度Lx、第2边1B的长度Ly意味着规定矩形的2组对置的2边的间隔。如图3所示，即使矩形的四个角被弄圆、或者边的一部分产生缺口或切口，也不会将这种角的弧度或缺口部分考虑成边的长度。
另外，半导体芯片21的2边的长度Lx、Ly，通过使用具有刻度的显微镜来观察半导体芯片21的被切断的晶片，才能容易测量。此外，对于结晶方位而言，可以使用X射线衍射装置来进行分析。劈开芯片时，会沿着结晶方向被劈开，因此也可以根据劈开面(或劈开方向)而得知结晶方位。例如，4H-SiC(0001)基板的劈开方向是<11-20>。
在第1边1A与<11-20>方向大致平行(第1边1A与<11-20>方向所形成的角度在5度以下)的情况下，第1边1A与第2边1B的长度之比(Lx/Ly)优选1.05≤Lx/Ly≤1.6。在SiC的情况下，更优选1.3≤Lx/Ly≤1.4，在GaN的情况下，更优选1.1≤Lx/Ly≤1.15。对此，将在后面利用图11(a)来进行详细说明。
在第1边1A从<11-20>方向倾斜的情况(第1边1A与<11-20>方向所形成的角度大于5度且小于15度的情况)下，第1边1A与第2边1B的长度之比(Lx/Ly)是根据倾斜角度来决定的。对此，将在后面利用图12来进行详细说明。
在半导体芯片21上配置有半导体装置1、和在半导体装置1的周围(从垂直于半导体芯片21的上表面的方向看到的四方)设置的宽度为N的切削余量剩余部分20a。半导体装置1包括MISFET等元件和护环区域。半导体装置1与切削余量剩余部分20a之间的边界是由半导体装置1的第1边1a、和与第1边1a大致正交的第2边1b规定的。第1边1a可以与<11-20>方向大致平行，也可以向从<11-20>方向倾斜的方向延伸。第2边1b与第1边1a大致垂直，在第1边1a与<11-20>方向大致平行的情况下，第2边1b与结晶方位<1-100>大致平行。
在半导体芯片21设置的半导体层通常是在基板上外延生长的层。可以在半导体层的下面剩余基板的一部分，也可以除去该部分。
图1(a)所示的半导体芯片21是通过切削半导体晶片而得到的。图1(b)是表示本实施方式的半导体晶片3a的一部分的俯视图。如图1(b)所示，在本实施方式的半导体晶片3a以矩阵(matrix)状配置了半导体装置1。
在半导体晶片3a，配置有与<11-20>方向大致平行的切削线2a、和与切削线2a大致垂直的(<1-100>方向)切削线2b。在相邻的2个半导体装置1的第1边1a之间的区域内，与第1边1a大致平行地配置切削线2a。在相邻的2个半导体装置1的第2边1b之间的区域内，与第2边1b大致平行地配置切削线2b。在第1边1a与切削线2a之间、和第2边1b与切削线2b之间配置有切削余量区域20。切削余量区域20在<11-20>方向、<1-100>方向上的宽度都被设计为Z。
通过沿着切削线2a、2b切出半导体晶片3a，从而能够得到图1(a)所示的半导体芯片21。优选使用基于小块切削等的切削来从半导体晶片3a切出半导体芯片21。在使用这种切削方法的情况下，当考虑切削成品率(芯片获得数)时，优选切削线2a、2b大致正交。
在半导体晶片3a中，在相邻的半导体装置1之间，设有宽度为Z的切削余量区域20。通过切削，切削余量区域20的一部分会损失与小块切削刀等的宽度相应的量。其结果，如图1(a)所示，在各个半导体芯片21中，切削余量剩余部分20a的宽度为N。半导体芯片21的第1边1A的长度Lx成为在半导体装置1的第1边1a的长度lx上相加了两端的切削余量剩余部分20a的宽度N的值。半导体芯片21的第2边1B的长度Ly成为在半导体装置1的第2边1b的长度ly上相加了两端的切削余量剩余部分20a的宽度N的值。在通过切削而完全损失了图1(a)所示的切削余量剩余部分20a的情况下，半导体装置1的宽度等于半导体芯片21的宽度。
图4是表示图1(a)所示的半导体装置1内的一部分的剖面(沿着A-B线的剖面)的图。在图4中，规定了作为纵型功率MISFET结构的双重注入型MISFET(Double-implanted MISFET：以下简称为DMISFET)区域18、和作为终端护环的FLR (Field Limited Ring)区域19。从垂直于基板的方向看时，FLR区域19形成在包围DMISFET区域18的区域内。
如图4所示，本实施方式的DMISFET具备：第1导电型的碳化硅基板3；形成在碳化硅基板3的主面上，且由具有比碳化硅基板3低的掺杂浓度的第1导电型的碳化硅形成的缓冲层4；形成在缓冲层4的主面上，且由具有比缓冲层4更低的掺杂浓度的第1导电型的碳化硅形成的漂移外延层5。
本实施方式的漂移外延层5的主面可以是(0001)面，也可以是从(0001)面倾斜了θ°(-10≤θ≤10)的面(切断面)。这是因为无论漂移外延层5的主面是(0001)面还是切断面，在半导体芯片21的第1边1A和第2边1B露出的结晶方位都几乎相同。
在DMISFET区域18中的漂移外延层5的表层上形成有第2导电型的体区域6。在体区域6内，配置有第1导电型的源极区域7和第2导电型的接触区域8。虽然省略了图示，但是从垂直于基板的方向看时，源极区域7包围了接触区域8的周围。
在接触区域8和位于该接触区域8的周围的源极区域7之上设有源极/欧姆电极13。源极/欧姆电极13例如由包含镍、硅和碳的合金层或包含钛、硅和碳的合金层形成。
另外，在DMISFET区域18中，在被2个体区域6相夹的漂移外延层5、其两侧的体区域6和源极区域7之上，形成有由碳化硅构成的沟道外延层9。沟道外延层9中的、位于体区域6上的部位起到MISFET的沟道的作用。
在沟道外延层9之上设有例如由氧化硅膜形成的栅极绝缘膜10。在栅极绝缘膜10之上设有例如由多晶硅形成的栅电极11。栅极绝缘膜10并不限于氧化硅膜，也可以是氮氧化硅膜等。
在源极/欧姆电极13之上设有例如由铝或其合金层形成的焊盘用电极15。
另一方面，在FLR区域19中的漂移外延层5的表层上设有多个与体区域6同时形成的第2导电型的半导体环状区域6R。从垂直于基板的方向看时，半导体环状区域6R被设置成包围DMISFET区域18的周围的环状。半导体环状区域6R被与栅极绝缘膜10同时形成的绝缘膜10a覆盖。
由层间绝缘膜12覆盖DMISFET区域18中的栅电极11及栅极绝缘膜10之上、和FLR区域19中的绝缘膜10a之上。层间绝缘膜12例如由硅氧化物构成。此外，在焊盘用电极15上形成有保护绝缘膜16。
在碳化硅基板3的背面形成有背面电极17。背面电极17从碳化硅基板3侧开始依次具有例如钛/镍/银的叠层结构。此外，在背面电极17与碳化硅基板3的背面之间，形成有漏极/欧姆电极14。漏极/欧姆电极14也与源极/欧姆电极13相同，例如由镍、硅和碳的合金层或钛、硅和碳的合金层构成。
在本实施方式的一例中，第1导电型是n型，在图4所示的例中，碳化硅基板3是n型SiC半导体基板(n+SiC基板)，缓冲层4是n-层、漂移外延层5是n--层。此外，体区域6是p-层，源极区域7是n+层，接触区域8是p+层。另外，“+”、“-”是表示了n型或p型的相对掺杂浓度的符号。“+”越多，表示浓度越高，“-”越多，表示浓度越低。
此外，本实施方式的沟道外延层9是绝缘层(或实质上是绝缘层)，有时也称作“i层”或“沟道外延i层”。其中，沟道外延层9可以是低浓度的第1导电型(n-)的层，沟道外延层9的杂质浓度也可以在深度方向上变化。
碳化硅基板3由六方晶系碳化硅构成。碳化硅基板3的厚度例如是250～350μm，碳化硅基板3的浓度例如是8E18cm-3。在此，8E18cm-3是指8×1018cm-3的意思，以下在本说明书中有时对浓度也进行同样的标记。
缓冲层4和漂移外延层5是在碳化硅基板3的主面上通过外延生长而形成的SiC层。缓冲层4的浓度例如是6E16cm-3。漂移外延层5的厚度例如是4～15μm，其浓度例如是5E15cm-3。
体区域6的厚度(即，距漂移外延层5的上表面的深度)例如是0.5～1.0μm，体区域6的杂质浓度例如是1.5E18cm-3。此外，源极区域7的厚度(即，距漂移外延层5的上表面的深度)例如是0.25μm，源极区域7的杂质浓度例如是5E19cm-3。并且，接触层(p+层)8的厚度例如是0.3μm，其浓度例如是2E20cm-3。另外，在DMISFET区域18的漂移外延层5中，相邻的2个体区域6之间的区域被规定为“结型场效应晶体管(junctionfield effect transistor：以下简称为JFET)区域”。JFET区域的长度(宽度)例如是3μm。
沟道外延层9是在漂移外延层5上外延生长的SiC层，沟道外延层9的厚度例如是30nm～150nm。沟道区域的长度(宽度)例如是0.5μm。栅极绝缘膜10例如由SiO2(氧化硅膜)构成，其厚度例如是70nm。栅电极11例如由poly-Si(多晶硅)构成，其厚度例如是500nm。
源极/欧姆电极13和漏极/欧姆电极14的厚度例如是50nm～100nm。另外，在环氧树脂封装体中安装SiC芯片时，为了容易进行焊接，也可以作为背面电极17而堆积镍和银、或镍和金。
图5(a)是表示半导体芯片21的俯视图。半导体芯片21由半导体装置1和切削余量剩余部分20a构成。半导体芯片21例如具有3.7mm角的大小。将半导体芯片21中的正交的2边的方向标记为x和y。此时，x是平行于<11-20>方向或从<11-20>方向倾斜了小于15度的角度的角度。y是平行于<1-100>方向或从<1-100>方向倾斜了小于15度的角度的角度。
如图5(b)所示，半导体装置1由半导体元件40、和护环等的周端部41构成。有时，不存在周端部41。图5(c)表示半导体装置1的示意性剖视图。半导体装置1具备半导体元件40、保护半导体元件40的一部分的绝缘膜44、和设置在半导体元件40的表面上的布线电极42。
本申请的发明人改变半导体芯片21的第1边1A和第2边1B的结晶方位来进行了机械物性(线膨胀系数和杨氏模量)的仿真。图6是用于说明半导体芯片21的第1边1A和第2边1B与结晶结构之间关系的图。图6示意性表示从c轴<0001>方向看六方晶系半导体时的结构。在图6所示的六方晶系半导体为SiC的情况下，用黑色表示的原子(分子(Si-C键))是基准原子(分子)，用白色表示的原子是与基准原子(分子)结合的原子(分子)。将半导体芯片21的第1边1A(x轴)与<11-20>方向之间的角度设为旋转角30。在第1边1A(x轴)沿着<11-20>方向的情况下，旋转角30是0度。在与第1边1A大致正交的方向上配置第2边1B(y轴)。
首先，在进行计算之前，为了求出作为基准的物性值，利用被称作DIC(Digital Image Correlation)的高精度CCD照相机所进行的3D立体测量方法，实际测量4H-SiC半导体芯片的线膨胀系数和杨氏模量。
作为用于实际测量线膨胀系数的样品，准备了具有旋转角30为0度、即与<11-20>方向大致平行的第1边1A及与其垂直的第2边1B的4H-SiC半导体芯片A。在该用于实际测量的半导体芯片中，将第1边1A的长度(Lx)和第2边1B的长度(Ly)分别设为12mm(即，Lx/Ly＝12mm/12mm＝1)。测量是在室温(25℃)至250℃的温度下实施的。
图7(a)和(b)是表示在4H-SiC芯片A中测量了<11-20>方向(x轴)、和<1-100>方向(y轴)的线膨胀系数的结果的图表。如图7(a)和(b)所示，<11-20>方向的线膨胀系数是3.06×10-6/℃，<1-100>方向的线膨胀系数是4.73×10-6/℃。其结果，与<11-20>方向的线膨胀系数相比，<1-100>方向的线膨胀系数是1.5倍以上的大的值。
在测量杨氏模量时，需要在微机械测量装置(nanomechanical tester)中保持样品。因此，在测量x轴方向的杨氏模量时准备了Lx/Ly＝40mm/6mm的4H-SiC芯片B，在测量y轴方向的杨氏模量时准备了Lx/Ly＝6mm/40mm的4H-SiC芯片C。测量仅在室温(25℃)下实施。
图8(a)和(b)是表示在4H-SiC芯片B、C中测量了<11-20>方向和<1-100>方向的杨氏模量的结果的图表。如图8(a)和(b)所示，<11-20>方向的杨氏模量为454GPa，<1-100>方向的杨氏模量为601GPa。在该结果中，与<11-20>方向的杨氏模量相比，<1-100>方向的杨氏模量是1.3倍以上的大的值。根据以上的结果可以确定，在4H-SiC中，机械物性(线膨胀系数、杨氏模量)随着结晶方位而不同。
图9(a)、(b)是表示对改变了图6所示的旋转角30时的第1边1A(x轴)和第2边1B(y轴)的线膨胀系数、杨氏模量的影响进行研究的计算结果的图表。这里的计算以图7和图8的物性值(旋转角30为0度的状态)为基准。
如图9(a)所示，x轴的线膨胀系数在旋转轴处于0度至30度的范围时增加，在旋转轴处于30度至60度的范围时减少。y轴的线膨胀系数在旋转轴处于0度至30度的范围时减少，在旋转轴处于30度至60度的范围时增加。x轴和y轴的线膨胀系数在15度、45度时互相相等。图9(b)所示的杨氏模量也表示与图9(a)所示的线膨胀系数相同的倾向。即，4H-SiC的线膨胀系数和杨氏模量都是，在旋转角30小于15度的情况下，y轴的值大于x轴的值。在旋转角30为15度的情况下，x轴的值等于y轴的值。在旋转角30大于15度且小于45度的情况下，x轴的值大于y轴的值。在旋转角30为45度的情况下，x轴的值再次等于y轴的值。若旋转角30超过45度，则y轴的值大于x轴的值。另外，旋转角30为30度时的x轴的线膨胀系数和杨氏模量的值等于旋转角30为0度时的y轴的线膨胀系数和杨氏模量各自的值。
图10(a)和(b)是表示使用GaN(Wurtzite)研究了改变旋转角30时的第1边1A(x轴)和第2边1B(y轴)的线膨胀系数、杨氏模量的影响的计算结果的图表。另外，作为GaN的基准物性值，使用非专利文献2所记载的值而实施了计算。由图10可知，在GaN的情况下，旋转角30与线膨胀系数和杨氏模量之间关系也具有与4H-SiC相同的倾向。
接着，使用基于有限元法的结构分析仿真，研究了相对于半导体芯片的尺寸的、对热变形量和应力的影响。
图11(a)是表示通过仿真计算出4H-SiC和GaN半导体芯片的x轴和y轴的热变形量比的结果的图表。图11(a)的横轴表示半导体芯片的第1边1A的长度(Lx)相对于第2边1B的长度(Ly)的值。在旋转角30为0度的条件下进行该仿真。
在这些仿真中，也与图9(a)、(b)和图10(a)、(b)表示结果的仿真同样地，作为4H-SiC的物性值而使用实际测量值，作为GaN的物性值而使用了文献值。在图表中，利用白色圆圈表示4H-SiC的仿真结果，利用白色三角表示GaN的仿真结果。另外，作为参考而示出了实际测量热变形量的结果(黑色圆圈)。为了简化仿真，省略表示各向同性的机械物性的保护膜(绝缘膜)或树脂、焊料和电线，假设由表示机械物性的各向异性的半导体基板和半导体层构成的半导体芯片来进行了计算。此外，将器件的工作状态下的半导体基板的温度设为150℃来进行了计算。认为在具有硅氮化物等绝缘膜的芯片中也具有与该仿真结果大致相同的倾向。
如图11(a)所示，在SiC半导体芯片、GaN半导体芯片中，都有在芯片X/Y尺寸比(Lx/Ly)为1.0、即半导体芯片的第1边和第2边的长度相等的情况下，热变形量比X/Y(ΔLx/ΔLy)小于1.0。此外，随着芯片X/Y尺寸比(Lx/Ly)增大，热变形量比X/Y(ΔLx/ΔLy)增大。由此可知，为了减小沿着第1边的方向的热变形量与沿着第2边的方向的热变形量之差，只要将芯片X/Y尺寸比(Lx/Ly)设为大于1.0、即将第1边的长度设置得比第2边的长度大即可。
从图11(a)可知，若在SiC的情况下将芯片X/Y尺寸比(Lx/Ly)设为1.1以上且1.6以下，且在GaN的情况下将芯片X/Y尺寸比(Lx/Ly)设为1.05以上且1.2以下，则热变形量比X/Y(ΔLx/ΔLy)大致在0.8以上且1.2以下。从该结果可知，虽然在SiC和GaN中若干倾向不同，但是在芯片X/Y尺寸比(Lx/Ly)在1.05倍以上且1.6倍以下的情况下，x轴和y轴的热变形量大致相等，形变均匀。此外，在SiC的情况下芯片X/Y尺寸比(Lx/Ly)在1.3以上且1.4以下，在GaN的情况下芯片X/Y尺寸比(Lx/Ly)在1.1以上且1.15以下时，热变形量比X/Y(ΔLx/ΔLy)大致为1倍，因此形变最均匀。在图表中用黑色圆圈表示的实际测量值和仿真结果(白色圆圈和白色三角)大致良好地一致。
如上所述，在图11(a)所示的仿真中，将工作温度假设为150℃。如利用图7(a)、(b)所说明的那样，在0℃至300℃的范围内，SiC的线膨胀系数是恒定的值。因此，例如，在使温度在室温(25℃)以上且150℃±5℃以下的范围内变化的情况下，认为可观察到与图11(a)的图表相同的倾向。此外，在使利用了SiC的芯片在通常的工作温度(例如100℃以上且200℃以下)下工作的情况下，也认为可观察到与图11(a)相同的倾向。在通常的工作温度下使用了GaN芯片的情况下，也认为可观察到同样的倾向。
图11(b)是表示通过仿真计算了4H-SiC和GaN半导体芯片的角部内的相应应力(最大)值的结果的图表。在该仿真中，与在图11(a)中表示结果的仿真同样地，将芯片X/Y尺寸比(Lx/Ly)作为参数。图11(b)的横轴表示芯片X/Y尺寸比(Lx/Ly)。图11(b)的纵轴表示以Lx/Ly＝1时的相应应力值作为基准(100％)时的各Lx/Ly下的相应应力比。在用于获得图11(b)的结果的仿真中，也与图11(a)所示的结果同样地，作为4H-SiC的物性值而使用实际测量值，作为GaN的物性值而使用文献值。为了简化仿真，省略表示各向同性的机械物性的保护膜(绝缘膜)或树脂、焊料和电线，假设由表示机械物性的各向异性的半导体基板和半导体层构成的半导体芯片来进行了计算。此外，将器件的工作状态下的半导体基板的温度假设150℃来进行了计算。
如图11(b)所示，在4H-SiC和GaN中，虽然应力降低效果中存在若干差，但是几乎表示大致相同的倾向。在4H-SiC和GaN中，都有当芯片X/Y尺寸比为1.05≤Lx/Ly≤1.6时，相应应力比成为比100％低的值。从该结果可知，在芯片X/Y尺寸比为1.05≤Lx/Ly≤1.6的情况下，与芯片X/Y尺寸比为1的情况相比，相应应力比降低。另外，若芯片X/Y尺寸比大于1.6倍，则相应应力比进一步减小，当芯片X/Y尺寸比到达2倍时，相应应力比成为极小值。认为在该值下相应应力比降低是因为其他原因造成的。
图12是表示第1边1A距<11-20>方向的旋转角30、和半导体芯片的最佳X/Y尺寸比(Lx/Ly)之间关系的图表。另外，在室温(25℃)的尺寸下定义这里的半导体芯片的X/Y尺寸Lx和Ly。图12的横轴表示旋转角30，纵轴表示半导体芯片的最佳X/Y尺寸比(Lx/Ly)。最佳X/Y尺寸比(Lx/Ly)是x方向和y方向的热变形量相等时的尺寸。如图12所示，在SiC和GaN中，在以下方面表示相同的倾向，即：当旋转角30为0度和60度时，纵轴的值最大，当旋转角30为15度时，纵轴的值为1，当旋转角30为30度时，纵轴的值最小。其中，纵轴的值的最大值和最小值在SiC和GaN中是不同的。
在图4中作为半导体元件而示出了DMISFET。但是，本发明的半导体元件并不限于此。例如，也可以是沟槽型MISFET等。图13是表示使用了4H-SiC的沟槽型MISFET的剖视图。如图13所示，本实施方式的沟槽型MISFET具备第1导电型的碳化硅基板3、和在碳化硅基板3的主面上形成的漂移外延层5。也可以在碳化硅基板3和漂移外延层5之间形成具有这2个层间的杂质浓度的缓冲层4。
在漂移外延层5的表层上形成有第2导电型的体区域6。在体区域6内配置有第1导电型的源极区域7、和第2导电型的接触区域8。
体区域6和源极区域7被沟槽(trench)31划分。沟槽31被设置成贯通体区域6和源极区域7，沟槽31的底面被配置在漂移外延层5内。
在接触区域8和位于该接触区域8的周围的源极区域7之上设有源极/欧姆电极13。源极/欧姆电极13例如由包含镍、硅和碳的合金层或包含钛、硅和碳的合金层形成。
在源极/欧姆电极13的周围的源极区域7之上和沟槽31的表面上形成有由碳化硅构成的沟道外延层9。在沟道外延层9中的与体区域6相接的部分起到MISFET的沟道的作用。在沟道外延层9之上设有例如由氧化硅膜形成的栅极绝缘膜10。在栅极绝缘膜10之上设有例如由多晶硅形成的栅电极11。在栅电极11和栅极绝缘膜10之上设有例如由硅氧化物形成的层间绝缘膜12。
在源极/欧姆电极13和层间绝缘膜12之上设有例如由铝或其合金层形成的焊盘用电极15。在焊盘用电极15之上设有由包含硅氮化物的绝缘体形成的保护绝缘膜16。优选层间绝缘膜12的厚度在1μm以上，保护绝缘膜16的厚度在1.5μm以上。
在碳化硅基板3的背面形成有背面电极17。背面电极17从碳化硅基板3侧开始依次具有例如钛/镍/银的叠层结构，或者在背面电极17和碳化硅基板3的背面之间形成有漏极/欧姆电极14。漏极/欧姆电极14也与源极/欧姆电极13同样地，例如由包含镍、硅和碳的合金层或包含钛、硅和碳的合金层形成。
本实施方式的半导体元件也可以具有以下所示的结构。
图14是表示图4所示的DMISFET的变形例的剖视图。图14所示的半导体装置没有形成图4所示的沟道外延层9。除此之外的结构与图4相同，因此省略其说明。
图15是表示图13所示的沟槽型MISFET的变形例的剖视图。图15所示的半导体装置没有形成图13所示的沟道外延层9。除此之外的结构与图13相同，因此省略其说明。
图16是表示肖特基势垒二极管的结构的剖视图。在图16所示的肖特基势垒二极管中，在n+型的碳化硅基板3上配置有n-层5a。在n-层5a的表层上形成有起到护环作用的p型区域(或高电阻区域)6a。从垂直于碳化硅基板3的方向看时，p型区域6a被配置成包围n-层5a的周围。在n-层5a的表层中的被p型区域6a包围的区域之上形成有肖特基电极50。n-层5a和肖特基电极50形成肖特基势垒。从垂直于碳化硅基板3的方向看时，肖特基电极50的一部分与p型区域6a重叠。在肖特基电极50之上形成有焊盘用电极15。焊盘用电极15之上被保护绝缘膜16覆盖。
图17是表示pn结型二极管的结构的剖视图。图17所示的pn结型二极管例如具有台面型结构。在n+型的碳化硅基板3之上设有n-层5b。通过干式蚀刻等除去n-层5b的终端区域51，在n-层5b的上表面形成高低差52。该高低差52构成“台面型结构”。
在元件区域53中的n-层5b的表层上形成有p型区域6c。n-层5和p型区域6c形成pn结，决定pn结型二极管的耐压结构。在p型区域6c之上形成有p型接触电极54。在p型接触电极54之上形成有焊盘用电极15。
在终端区域51中的n-层5b的表层上形成有p型护环区域6b。在高低差52的侧面和p型护环区域6b之上形成有氧化膜55。在氧化膜55之上形成有保护绝缘膜16。
在本说明书中，作为布线电极，主要用铝来进行说明，但是只要是低电阻的金属即可，例如也可以是铜或它们的合金。
本实施方式能够用于RESURF结构等其他终端结构中。此外，在绝缘栅型双极性晶体管(insulated gate bipolar transistor、IGBT)、金属—半导体场效应晶体管(metal-semiconductor field effect transistor、MESFET)、结型场效应晶体管(junction field effect transistor、JFET)、双极性晶体管等其他半导体元件等中也能够很好地应用。此外，对于SiC和GaN的其他六方晶半导体材料或具有机械物性的各向异性的其他结晶结构的半导体材料而言，也能够很好地应用本实施方式。
本实施方式的半导体芯片21也可以被树脂密封，并通过电线或焊盘等与外部相连。以下，说明这一例。
图18是表示具有本实施方式的半导体芯片21的半导体器件(半导体封装体)61的立体图。半导体器件61具备支撑部件63、半导体芯片21、密封树脂64、和外部端子63a、63b、63c。支撑部件63由包含铜的合金等金属材料形成，支撑半导体芯片21。外部端子63a、63b、63c也由包含铜的合金等金属材料形成。支撑部件63和外部端子63a、63b、63c一般被称作引线框。
如以下说明的那样，半导体芯片21包括MISFET或pn结型二极管、肖特基势垒二极管等作为半导体器件而具备期望功能的半导体元件。由于图18表示了包含在半导体芯片21中的半导体元件为晶体管的情形，因此包括3个外部端子63a、63b、63c。在半导体元件为二极管的情况下，外部端子是2个。此外，外部端子也可以是4个以上。
如图18所示，密封树脂64覆盖支撑部件63的至少一部分、和被支撑部件63支撑的半导体芯片21的整体。密封树脂64也可以覆盖支撑部件63和半导体芯片21的整体。密封树脂64由环氧树脂等用于半导体封装体的公知的密封树脂材料形成。另外，也可以在被支撑部件63支撑的半导体芯片21和密封树脂64之间设置JCR。
如图18所示，在半导体封装体内容纳了半导体芯片的情况下，可在除去密封半导体芯片的树脂且从引线框卸下半导体芯片的状态下，进行半导体芯片的热变形量的测量。半导体芯片的热变形量例如是通过利用DIC照相机测量使温度在室温(25℃)至150℃±5℃的范围内变化时的半导体芯片的变形量而求出的。
(产业上的可利用性)
本发明可很好地用于具有机械物性的各向异性的各种半导体装置中。特别是，可以很好地用于使用了作为六方晶系半导体的SiC或GaN基板的二极管或晶体管等中。
符号说明
1 半导体装置
1a、1b 第1、第2边
1A、1B 第1、第2边
2a、2b 切削线
3a 半导体晶片
20 切削余量区域
20a 切削余量剩余部分
21 半导体芯片
3 碳化硅基板
4 缓冲层
5 漂移外延层
6 体区域
7 源极区域
8 接触区域
9 沟道外延层
10 栅极绝缘膜
11 栅电极
12 层间绝缘膜
13 源极/欧姆电极
14 漏极/欧姆电极
15 焊盘用电极
16 保护绝缘膜
17 背面电极
18 半导体元件区域(DMISFET区域)
19 护环(FLR)区域
30 相对于<11-20>方向的旋转角
31 沟槽
50 肖特基电极
51 终端区域
52 高低差
53 元件区域
54 p型接触电极
55 氧化膜
61 半导体器件
63 支撑部件
63a、63b、63c 外部端子
64 密封树脂

Claims (25)

1.一种半导体芯片，其具备六方晶系的半导体层，其中，
从垂直于所述半导体层的方向看时，所述半导体层具有四角形的形状，该四角形具有第1边、和与所述第1边实质上正交且线膨胀系数不同于所述第1边的第2边，
所述第1边延伸的方向的热变形量和所述第2边延伸的方向的热变形量实质上相等，
所述半导体芯片还具备：绝缘膜，其被设置成覆盖所述半导体层的主面的至少一部分，且具有各向同性的机械物性，
所述半导体芯片还具备：金属膜，其具有各向同性的机械物性。
2.根据权利要求1所述的半导体芯片，其中，
所述金属膜是铝或铜、或者是铝和铜的合金。
3.根据权利要求1所述的半导体芯片，其中，
所述绝缘膜包括栅极绝缘膜、层间绝缘膜以及保护绝缘膜，
所述栅极绝缘膜配置在所述半导体层之上，
所述半导体芯片还具备：配置在所述栅极绝缘膜与所述层间绝缘膜之间的栅电极、以及配置在所述层间绝缘膜与所述保护绝缘膜之间的焊盘用电极。
4.根据权利要求3所述的半导体芯片，其中，
所述层间绝缘膜由硅氧化物构成。
5.根据权利要求3所述的半导体芯片，其中，
所述保护绝缘膜由硅氮化物构成。
6.根据权利要求3所述的半导体芯片，其中，
所述焊盘用电极是铝或铜、或者是铝和铜的合金。
7.根据权利要求1所述的半导体芯片，其中，
所述半导体层是碳化硅。
8.根据权利要求1所述的半导体芯片，其中，
所述半导体层是氮化镓。
9.根据权利要求1所述的半导体芯片，其中，
所述半导体层的主面具有从(0001)面倾斜了-10°以上且10°以下的倾斜度。
10.根据权利要求1所述的半导体芯片，其中，
所述半导体层是形成在单结晶基板的主面上、且由与所述单结晶基板相同的材料构成的层。
11.根据权利要求1所述的半导体芯片，其中，
若将所述第1边的长度设为Lx、所述第2边的长度设为Ly、所述第1边延伸的方向上的热变形量设为△Lx、所述第2边延伸的方向上的热变形量设为△Ly，则下述式成立：
0.8≤△Lx/△Ly≤1.2。
12.根据权利要求1所述的半导体芯片，其中，
所述第1边延伸的方向与<11-20>方向所形成的角小于15度，所述第1边比所述第2边长。
13.根据权利要求1所述的半导体芯片，其中，
所述第1边延伸的方向的线膨胀系数小于所述第2边延伸的方向的线膨胀系数，所述第1边比所述第2边长。
14.根据权利要求12所述的半导体芯片，其中，
若将所述第1边的长度设为Lx、所述第2边的长度设为Ly，则下述式成立：
1.05≤Lx/Ly≤1.6。
15.根据权利要求12所述的半导体芯片，其中，
所述半导体层是碳化硅，
若将所述第1边的长度设为Lx、所述第2边的长度设为Ly，则下述式成立：
1.1≤Lx/Ly≤1.6。
16.根据权利要求12所述的半导体芯片，其中，
所述半导体层是氮化镓，
若将所述第1边的长度设为Lx、所述第2边的长度设为Ly，则下述式成立：
1.05≤Lx/Ly≤1.2。
17.根据权利要求1所述的半导体芯片，其中，
所述绝缘膜由包含硅氮化物的绝缘体形成。
18.根据权利要求1所述的半导体芯片，其中，
所述绝缘膜的膜厚在1.5μm以上且5μm以下。
19.根据权利要求1所述的半导体芯片，其中，
所述半导体层是pn结型二极管。
20.根据权利要求1所述的半导体芯片，其中，
所述半导体层是肖特基势垒型二极管。
21.根据权利要求1所述的半导体芯片，其中，
所述半导体层是金属-绝缘体-半导体场效应晶体管。
22.根据权利要求1所述的半导体芯片，其中，
所述半导体层是金属-半导体场效应晶体管。
23.根据权利要求1所述的半导体芯片，其中，
所述半导体层是结型场效应晶体管。
24.一种半导体器件，其具备：
权利要求1所述的半导体芯片；和
覆盖所述半导体芯片的至少一部分的树脂。
25.一种半导体芯片的制造方法，该半导体芯片具备六方晶系的半导体层，该半导体芯片的制造方法包括：
在包括所述半导体层的晶片上形成半导体装置的工序(a)；和
朝向第1方向和第2方向切出所述晶片，形成包括所述半导体装置的半导体芯片的工序(b)，
在所述工序(b)中，以所述半导体芯片中的所述第1方向的热变形量、和所述半导体芯片中的所述第2方向的热变形量实质上相等的方式，决定沿着所述第1方向的所述半导体芯片的长度和沿着所述第2方向的所述半导体芯片的长度。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011145310A1 (ja) 2010-05-18 2011-11-24 パナソニック株式会社 半導体チップ、半導体ウェハおよび半導体チップの製造方法
US8399962B2 (en) * 2010-05-18 2013-03-19 Panasonic Corporation Semiconductor chip and process for production thereof
JP2012089639A (ja) * 2010-10-19 2012-05-10 Sumitomo Electric Ind Ltd 単結晶炭化珪素基板を有する複合基板
JP6389300B2 (ja) * 2011-10-17 2018-09-12 ローム株式会社 半導体装置
JP6176817B2 (ja) 2011-10-17 2017-08-09 ローム株式会社 チップダイオードおよびダイオードパッケージ
JP2013161944A (ja) * 2012-02-06 2013-08-19 Mitsubishi Electric Corp ダイシング方法
DE112012006690B4 (de) * 2012-07-11 2021-06-24 Mitsubishi Electric Corporation Halbleitervorrichtung und Verfahren zu ihrer Herstellung
WO2014009997A1 (ja) 2012-07-11 2014-01-16 三菱電機株式会社 半導体装置およびその製造方法
US9653619B2 (en) 2012-09-27 2017-05-16 Rohm Co., Ltd. Chip diode and method for manufacturing same
JP6112600B2 (ja) * 2012-12-10 2017-04-12 ローム株式会社 半導体装置および半導体装置の製造方法
US20140191241A1 (en) * 2013-01-07 2014-07-10 Avogy, Inc. Gallium nitride vertical jfet with hexagonal cell structure
KR20150014641A (ko) * 2013-07-30 2015-02-09 서울반도체 주식회사 질화갈륨계 다이오드 및 그 제조 방법
KR102135569B1 (ko) * 2013-10-25 2020-07-20 서울반도체 주식회사 전류차단층을 구비하는 수직형 질화물계 트랜지스터 및 이의 제조 방법
KR102066587B1 (ko) * 2013-10-25 2020-01-15 서울반도체 주식회사 수직형 질화물계 트랜지스터의 제조 방법
EP2843708A1 (en) * 2013-08-28 2015-03-04 Seoul Semiconductor Co., Ltd. Nitride-based transistors and methods of fabricating the same
JP6259665B2 (ja) * 2014-01-08 2018-01-10 日東電工株式会社 フィルム状接着剤、及びフィルム状接着剤付きダイシングテープ
JP6299441B2 (ja) 2014-06-02 2018-03-28 株式会社デンソー 半導体装置
JP6287774B2 (ja) 2014-11-19 2018-03-07 住友電気工業株式会社 炭化珪素半導体装置の製造方法
WO2016185645A1 (ja) * 2015-05-21 2016-11-24 パナソニック株式会社 窒化物半導体装置
JP6264334B2 (ja) * 2015-07-21 2018-01-24 トヨタ自動車株式会社 半導体装置
JP7315136B2 (ja) * 2018-12-26 2023-07-26 株式会社Flosfia 結晶性酸化物半導体
JP7315137B2 (ja) * 2018-12-26 2023-07-26 株式会社Flosfia 結晶性酸化物膜
CN110085703B (zh) * 2019-04-24 2021-01-19 西安交通大学 一种正六边形太阳能电池片的切片方法及拼接方法
JP7142606B2 (ja) * 2019-06-04 2022-09-27 三菱電機株式会社 半導体装置
JP7447415B2 (ja) * 2019-09-26 2024-03-12 富士電機株式会社 窒化ガリウム半導体装置

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02275614A (ja) 1989-04-17 1990-11-09 Nec Corp 半導体単結晶基板
JP3004859B2 (ja) 1993-12-28 2000-01-31 東芝セラミックス株式会社 Ｃｖｄ自立膜構造体
JP3816176B2 (ja) 1996-02-23 2006-08-30 富士通株式会社 半導体発光素子及び光半導体装置
US6072197A (en) 1996-02-23 2000-06-06 Fujitsu Limited Semiconductor light emitting device with an active layer made of semiconductor having uniaxial anisotropy
JPH11340576A (ja) 1998-05-28 1999-12-10 Sumitomo Electric Ind Ltd 窒化ガリウム系半導体デバイス
JP4126863B2 (ja) 2000-10-13 2008-07-30 松下電器産業株式会社 半導体装置の製造方法および半導体基板の製造方法
TW465129B (en) 2000-11-23 2001-11-21 Opto Tech Corp Semiconductor electro-optic device having non-rectangular substrate
JP4303917B2 (ja) 2002-06-05 2009-07-29 パナソニック株式会社 半導体装置の製造方法
JP2004158603A (ja) * 2002-11-06 2004-06-03 Toyota Central Res & Dev Lab Inc 半導体素子とその製造方法
JP3739381B2 (ja) 2003-12-15 2006-01-25 住友電気工業株式会社 半導体発光素子の製造方法
JP4419680B2 (ja) 2004-05-18 2010-02-24 豊田合成株式会社 結晶の分割方法
JP2006073740A (ja) * 2004-09-01 2006-03-16 Toshiba Corp 半導体装置及びその製造方法
CN101499469A (zh) 2005-07-21 2009-08-05 住友电气工业株式会社 氮化镓晶圆
JP2007059552A (ja) 2005-08-23 2007-03-08 Toyota Motor Corp 半導体装置
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007081096A (ja) 2005-09-14 2007-03-29 Nec Corp 半導体装置
JP5070691B2 (ja) 2005-10-03 2012-11-14 住友電気工業株式会社 炭化珪素基板および縦型半導体装置
KR20090012241A (ko) 2006-04-27 2009-02-02 파나소닉 주식회사 반도체발광소자 및 웨이퍼
JP5113446B2 (ja) 2006-08-11 2013-01-09 三洋電機株式会社 半導体素子およびその製造方法
JP2008227205A (ja) 2007-03-14 2008-09-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008282942A (ja) 2007-05-10 2008-11-20 Sumitomo Chemical Co Ltd 半導体素子及びその製造方法
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JP2009126727A (ja) 2007-11-20 2009-06-11 Sumitomo Electric Ind Ltd ＧａＮ基板の製造方法、ＧａＮ基板及び半導体デバイス
WO2010029720A1 (ja) * 2008-09-09 2010-03-18 パナソニック株式会社 窒化物系半導体発光素子およびその製造方法
US8399962B2 (en) * 2010-05-18 2013-03-19 Panasonic Corporation Semiconductor chip and process for production thereof

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