WO2011145309A1 - 半導体チップおよびその製造方法 - Google Patents

半導体チップおよびその製造方法 Download PDF

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将志 林
内田　正雄
高橋　邦方
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パナソニック株式会社
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    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Definitions

  • the present invention relates to a semiconductor chip and a manufacturing method thereof.
  • the present invention relates to a device using a hexagonal semiconductor such as silicon carbide or gallium nitride having anisotropy in mechanical properties.
  • Si silicon
  • SiN gallium nitride
  • a power semiconductor device is a semiconductor element used for a large current with a high breakdown voltage, and is desired to have a low loss.
  • silicon carbide (SiC) and gallium nitride (GaN) have a dielectric breakdown voltage that is about an order of magnitude higher than that of silicon (Si), so the depletion layer at the pn junction and the Schottky junction is made thinner. Also has the feature that the reverse breakdown voltage can be maintained. Therefore, when SiC or GaN is used, the device can be thinned and the doping concentration can be increased. Therefore, a power semiconductor device having a low on-resistance, a high breakdown voltage, and a low loss can be formed.
  • SiC and GaN can operate stably even at a high temperature as compared with Si. Because of such characteristics, use of hexagonal semiconductor materials such as SiC and GaN is expected.
  • FIG. 19 is a diagram schematically showing a planar configuration of a semiconductor device formed on the semiconductor wafer 103.
  • a plurality of semiconductor devices 101 are arranged on a semiconductor wafer 103.
  • Each semiconductor device 101 has a dimension of several mm square.
  • a margin region having a width of about 50 ⁇ m is provided between the semiconductor devices 101, for example.
  • Cutting lines 102a and 102b are provided in the cutting area. By cutting the semiconductor wafer 103 along the cutting lines 102a and 102b, the semiconductor devices 101 are separated from each other to form semiconductor chips. If there is no shape restriction, the first side 101a and the second side 101b of the normal semiconductor device 101 are substantially equal, and the planar shape of the semiconductor device 101 is square.
  • the inventor of the present application uses a 4H-SiC substrate as the semiconductor wafer 103 to form a 3.6 mm square metal-insulator-semiconductor field effect transistor (hereinafter abbreviated as MISFET) type semiconductor.
  • MISFET metal-insulator-semiconductor field effect transistor
  • a chip was produced.
  • the semiconductor chip was assembled using the package assembly conditions A, B, and C.
  • the package assembly conditions A, B, and C are conditions in which reliability is sufficiently guaranteed in the case of a MISFET type semiconductor chip using Si.
  • the package assembly uses a solder or the like to electrically connect and fix the semiconductor chip to the metal lead frame, and after forming aluminum wires or the like as the electrical wiring required for the lead frame and the semiconductor chip, A step of sealing a semiconductor chip having an insulating protective film with an epoxy resin material;
  • a polyimide material called JCR Joint Coating Resin
  • JCR Joint Coating Resin
  • the temperature cycle test under the same conditions as the Si device reliability evaluation test (lower limit: ⁇ 65 ° C./upper limit: 150 ° C.) was performed on the semiconductor chip after package assembly.
  • the results of this temperature cycle test are shown in FIG.
  • a Si device assembled under the package assembly conditions A, B, and C even if a 300-cycle test is performed, almost no defects are generated.
  • FIG. 20 in the case of a semiconductor chip using 4H—SiC, under package assembly condition A, a defect of less than 20% occurs in 100 cycles. Even under the package assembly condition B, defects start to occur around 100 cycles.
  • Non-Patent Document 1 describes the linear expansion coefficient of SiC. From Non-Patent Document 1, it can be seen that the value of the linear expansion coefficient varies depending on the crystal orientation. Non-Patent Document 2 describes the linear expansion coefficient of GaN. Further, Patent Document 1 discloses anisotropy due to crystal plane orientation of thermal conductivity in SiC.
  • Patent Document 2 discloses a method of forming a heat-resistant ceramic material by growing a CVD free-standing film structure made of SiC or the like and then performing a heat treatment at a temperature equal to or higher than a recrystallization temperature. By this heat treatment, the orientation of crystal grains becomes random, and the anisotropy of mechanical strength is suppressed. However, generally, when the orientation of crystal grains becomes random, the carrier mobility in the crystal greatly decreases. Therefore, it is considered difficult to apply the method of Patent Document 2 as it is to a method for producing SiC used as a semiconductor device.
  • SiC or GaN When SiC or GaN is used, it can operate more stably than Si in a high temperature environment. Therefore, a device using SiC or GaN is designed on the assumption that it is used in a wider temperature range than Si. The wider the temperature range that is assumed to be used, the greater the influence of thermal deformation and stress due to the temperature difference ( ⁇ T) in the usage environment. Therefore, in order to improve the reliability of semiconductor devices such as SiC and GaN, it is extremely important to make the thermal deformation and strain uniform due to the temperature difference ( ⁇ T) in the use environment and to reduce the stress.
  • the present invention has been made to solve the above-mentioned problems, and its main purpose is to suppress thermal deformation of semiconductor chips caused by temperature differences in the use environment, cracks due to stress, deformation of electrodes, and the like. Accordingly, an object of the present invention is to provide a highly reliable semiconductor chip using a hexagonal semiconductor and a manufacturing method thereof.
  • the semiconductor chip of the present invention is a semiconductor chip including a hexagonal semiconductor layer, and the semiconductor layer is substantially on the first side and the first side when viewed from a direction perpendicular to the semiconductor layer.
  • the amount of thermal deformation in the direction in which the first side extends and the extension of the second side have a quadrangular shape having the first side and a second side having a different linear expansion coefficient.
  • the amount of thermal deformation in the direction is substantially equal.
  • the semiconductor layer further includes an insulating film provided so as to cover at least a part of the main surface of the semiconductor layer and having isotropic mechanical properties.
  • a metal film having isotropic mechanical properties is further provided.
  • the metal film is aluminum or copper or an alloy thereof.
  • the semiconductor layer is silicon carbide.
  • the semiconductor layer is gallium nitride.
  • the main surface of the semiconductor layer has an inclination of ⁇ 10 ° or more and 10 ° or less from the (0001) plane.
  • the semiconductor layer is a layer formed on the main surface of the single crystal substrate and made of the same material as the single crystal substrate.
  • the length of the first side is Lx
  • the length of the second side is Ly
  • the amount of thermal deformation in the direction in which the first side extends is ⁇ Lx
  • the direction in which the second side extends Assuming that the amount of thermal deformation at ⁇ Ly is 0.8 ⁇ ⁇ Lx / ⁇ Ly ⁇ 1.2.
  • an angle formed between the extending direction of the first side and the ⁇ 11-20> direction is less than 15 degrees, and the first side is longer than the second side.
  • the linear expansion coefficient in the extending direction of the first side is smaller than the linear expansion coefficient in the extending direction of the second side, and the first side is longer than the second side.
  • 1.05 ⁇ Lx / Ly ⁇ 1.6 is established where the length of the first side is Lx and the length of the second side is Ly.
  • the semiconductor layer is silicon carbide, and the length of the first side is Lx, and the length of the second side is Ly. 1.1 ⁇ Lx / Ly ⁇ 1.6 Is established.
  • the semiconductor layer is gallium nitride, and 1.05 ⁇ Lx / Ly ⁇ 1.2 where Lx is the length of the first side and Ly is the length of the second side. Is established.
  • the insulating film is made of an insulator containing silicon nitride.
  • the insulating film has a thickness of 1.5 ⁇ m or more and 5 ⁇ m or less.
  • the semiconductor layer is a part of any one of a pn junction diode, a Schottky junction diode, a metal-insulator-semiconductor field effect transistor, a metal-semiconductor field effect transistor, and a junction field effect transistor. It is.
  • the semiconductor device of the present invention includes the semiconductor chip of the present invention and a resin that covers at least a part of the semiconductor chip.
  • the method for manufacturing a semiconductor chip according to the present invention is a method for manufacturing a semiconductor chip having a hexagonal semiconductor layer, the step (a) of forming a semiconductor device on a wafer including the semiconductor layer, And a step (b) of forming a semiconductor chip including the semiconductor device by cutting out toward the second direction and the second direction, and in the step (b), the extending direction of the first side of the semiconductor chip
  • the length in the first direction and the length in the second direction are determined so that the amount of thermal deformation in the semiconductor chip is substantially equal to the amount of thermal deformation in the direction in which the second side of the semiconductor chip extends.
  • the amount of thermal deformation in the extending direction of the first side and the amount of thermal deformation in the extending direction of the second side of the hexagonal semiconductor layer having mechanical property anisotropy are substantially equal.
  • the difference in stress applied to the four corners of the semiconductor layer becomes smaller than in the prior art.
  • transformation of an electrode, etc. can be suppressed.
  • a highly reliable semiconductor chip can be realized.
  • FIG. 5 is a diagram illustrating a ⁇ 11-20> direction and a ⁇ 1-100> direction in a hexagonal semiconductor. It is a schematic diagram for demonstrating the length of 2 sides of a semiconductor chip. It is sectional drawing which shows typically the structure of the semiconductor device 1 of embodiment.
  • FIG. 2A is a plan view showing the semiconductor chip 21
  • FIG. 2B is a plan view showing the semiconductor device 1
  • FIG. 2C is a cross-sectional view showing the semiconductor device 1. It is a figure which shows typically the simplified crystal structure seen from the c-axis (0001) plane of the hexagonal semiconductor, and the rotation angle 30 with respect to each crystal direction.
  • (A) And (b) is a graph which shows the result of having measured the linear expansion coefficient of the ⁇ 11-20> direction and the ⁇ 1-100> direction in a 4H-SiC chip, respectively.
  • (A) and (b) are graphs showing the results of measurement of Young's modulus in the ⁇ 11-20> direction and the ⁇ 1-100> direction, respectively, in a 4H—SiC chip.
  • (A) And (b) is a graph which shows the change of a linear expansion coefficient and a Young's modulus at the time of rotating the 1st edge
  • (A) And (b) is a graph which shows the change of a linear expansion coefficient and a Young's modulus at the time of rotating the 1st edge
  • (A) shows the relationship between the dimensional ratio of two orthogonal sides (x, y axes) of a semiconductor chip and the thermal deformation amount ratio ( ⁇ Lx / ⁇ Ly) in 4H—SiC and GaN (Wurtzite) using the finite element method. It is a graph which shows the result analyzed by this.
  • (B) shows the relationship between the dimensional ratio of two orthogonal sides (x and y axes) of the semiconductor chip and the effect on the equivalent stress (maximum value) at the chip corner in 4H—SiC and GaN (Wurtzite). It is a graph which shows the result of having analyzed the relationship by the finite element method. It is a graph which shows the relationship between the rotation angle 30 and the optimal X / Y dimension ratio (Lx / Ly) of a semiconductor chip. It is sectional drawing which shows the structure of another semiconductor device 1 of embodiment. It is sectional drawing which shows the modification of DMISFET shown in FIG. It is sectional drawing which shows the modification of trench type MISFET shown in FIG.
  • FIG. 1A is a plan view showing a semiconductor chip 21 of the present embodiment.
  • the semiconductor chip 21 has a quadrangular shape having a first side 1A and a second side 1B substantially orthogonal to the first side 1A when viewed from a direction perpendicular to the upper surface of the semiconductor chip 21.
  • the semiconductor chip 21 has a semiconductor layer such as an SiC layer, an insulating film formed on the semiconductor layer, and a metal layer such as an electrode.
  • the semiconductor layer has a hexagonal crystal structure having anisotropy in mechanical properties, whereas the insulating film and the metal layer have isotropic mechanical properties.
  • the first side 1A and the second side 1B of the semiconductor chip 21 correspond to the first side and the second side of the semiconductor layer, respectively.
  • the first side 1A and the second side 1B are designed so as to be orthogonal to each other, the first side 1A and the second side 1B in the manufacturing process of the semiconductor chip.
  • the angle formed is deviated from 90 degrees.
  • the angle formed between the first side 1A and the second side 1B is preferably 85 degrees to 95 degrees.
  • the amount of thermal deformation in the extending direction of the first side 1A is substantially equal to the amount of thermal deformation in the extending direction of the second side 1B.
  • the amount of thermal deformation of the first side 1A and the amount of thermal deformation of the second side 1B are, for example, deformation amounts when the temperature is changed from room temperature (25 ° C.) to 150 ° C. ⁇ 5 ° C. is there.
  • the lengths of the first side 1A and the second side 1B are set as follows. By adjusting, the amount of thermal deformation in the direction in which the first side 1A extends can be made closer to the amount of thermal deformation in the direction in which the second side 1B extends.
  • the first side 1A may extend in the ⁇ 11-20> direction, or may extend in a direction inclined from ⁇ 11-20>.
  • the angle formed by the extending direction of the first side 1A and the ⁇ 11-20> direction is less than 15 degrees.
  • the ⁇ 11-20> direction refers to [11-20], [-12-10], [-2110], which have an angle of 60 ° to each other in a hexagonal semiconductor, as shown in FIG.
  • the [1-120], [1-210], and [2-1-10] directions are collectively represented.
  • the ⁇ 1-100> direction refers to [01-10], [-1100], [-1010], [0-110], [1-100] in a hexagonal semiconductor. ]
  • [10-10] directions collectively.
  • the [11-20] direction is represented as ⁇ 11-20> and the [ ⁇ 1100] direction is represented as ⁇ 1-100> for ease of explanation.
  • the meaning of “the ⁇ 11-20> direction and the ⁇ 1-100> direction are orthogonal to each other” means that one direction is selected from one equivalent plurality of directions expressed as a set as described above. After the definition, the direction orthogonal thereto is selected from a plurality of other equivalent directions expressed as a set.
  • the semiconductor chip 21 warps and the semiconductor chip 21 is supported at the corners of the semiconductor chip 21.
  • the amount of change in the length of the first side 1A and the amount of change in the length of the second side 1B in the semiconductor layer are substantially equal, they are added to the four corners of the semiconductor chip 21.
  • the difference in stress is smaller than before. Thereby, it is suppressed that a crack arises in a semiconductor layer when stress is added to a specific corner.
  • the stress generated between the insulating film whose size changes isotropically with changes in temperature becomes more uniform than in the prior art. Thereby, it is suppressed that a crack arises also in an insulating film.
  • the stress generated in the metal layer such as an electrode in contact with the semiconductor layer is the same as that of the insulating film. It becomes more uniform than before. Thereby, deformation of the electrode is suppressed. From the above, a highly reliable semiconductor device can be realized.
  • the difference in the amount of thermal deformation between the first side 1A (length is Lx) and the second side 1B (length is Ly) of the semiconductor chip 21 is within 20%. Is preferred. That is, it is preferable that the thermal deformation amount ratio value ( ⁇ Lx / ⁇ Ly) satisfies 0.8 ⁇ ⁇ Lx / ⁇ Ly ⁇ 1.2. When the first and second sides 1A and 1B satisfy this condition, cracks in the semiconductor device 1 and the protective film on the semiconductor device 1, deformation of the electrodes, and the like can be suppressed.
  • the length Lx of the first side 1A and the length Ly of the second side 1B mean the distance between two opposing two sides that define a rectangle, as shown in FIG. As shown in FIG. 3, even when the four corners of the rectangle are rounded or a part of the side is chipped or cut, such rounded corners or chipped parts are not considered as side lengths. .
  • the lengths Lx and Ly of the two sides of the semiconductor chip 21 can be easily measured by observing the cut wafer of the semiconductor chip 21 using a microscope having a scale.
  • the crystal orientation can be analyzed using an X-ray diffractometer. When the chip is cleaved, it is cleaved along the crystal direction, so that the crystal orientation can be known from the cleavage plane (or cleavage direction). For example, the cleavage direction in a 4H—SiC (0001) substrate is ⁇ 11-20>.
  • the first side 1A and the first side 1A The length ratio (Lx / Ly) to the side 1B of 2 is more preferably 1.05 ⁇ Lx / Ly ⁇ 1.6. More preferably, 1.3 ⁇ Lx / Ly ⁇ 1.4 in the case of SiC and 1.1 ⁇ Lx / Ly ⁇ 1.15 in the case of GaN. This will be described in detail later with reference to FIG.
  • the first side 1A When the first side 1A is inclined from the ⁇ 11-20> direction (when the angle between the first side 1A and the ⁇ 11-20> direction is greater than 5 degrees and less than 15 degrees), the first The length ratio (Lx / Ly) between the side 1A and the second side 1B is determined according to the angle of inclination. This will be described in detail later with reference to FIG.
  • the semiconductor chip 21 is provided with the semiconductor device 1 and a remaining margin 20a having a width N provided around the semiconductor device 1 (four directions as viewed from the direction perpendicular to the upper surface of the semiconductor chip 21).
  • the semiconductor device 1 includes an element such as a MISFET and a guard ring region.
  • the boundary between the semiconductor device 1 and the remaining margin 20a is defined by the first side 1a of the semiconductor device 1 and the second side 1b substantially orthogonal to the first side 1a.
  • the first side 1a may be substantially parallel to the ⁇ 11-20> direction, or may extend in a direction inclined from the ⁇ 11-20> direction.
  • the second side 1b is substantially perpendicular to the first side 1a, and when the first side 1a is substantially parallel to the ⁇ 11-20> direction, the second side 1b has a crystal orientation ⁇ 1- 100>.
  • the semiconductor layer provided on the semiconductor chip 21 is usually a layer epitaxially grown on the substrate. A part of the substrate may remain under the semiconductor layer or may be removed.
  • FIG. 1A is obtained by cutting a semiconductor wafer.
  • FIG. 1B is a plan view showing a part of the semiconductor wafer 3a of the present embodiment. As shown in FIG. 1B, the semiconductor devices 1 are arranged in a matrix (matrix) on the semiconductor wafer 3a of the present embodiment.
  • a cutting line 2a substantially parallel to the ⁇ 11-20> direction and a cutting line 2b substantially perpendicular to the cutting line 2a ( ⁇ 1-100> direction) are arranged.
  • the cutting line 2a is disposed in a region between the first sides 1a of the two adjacent semiconductor devices 1 substantially in parallel with the first side 1a.
  • the cutting line 2b is disposed in a region between the second sides 1b of the two adjacent semiconductor devices 1 substantially in parallel with the second side 1b.
  • a marginal region 20 is disposed between the first side 1a and the cutting line 2a and between the second side 1b and the cutting line 2b.
  • the margin area 20 is provided with a width Z in both the ⁇ 11-20> direction and the ⁇ 1-100> direction.
  • the semiconductor chip 21 shown in FIG. 1A can be obtained by cutting the semiconductor wafer 3a along the cutting lines 2a and 2b.
  • cutting by dicing or the like.
  • the cutting lines 2a and 2b are substantially orthogonal in view of the cutting yield (number of chips taken).
  • a margin area 20 having a width Z is provided between adjacent semiconductor devices 1.
  • the width of the remaining cutting margin 20a is N.
  • the length Lx of the first side 1A of the semiconductor chip 21 is a value obtained by adding the width N of the cut margin 20a at both ends to the length lx of the first side 1a of the semiconductor device 1.
  • the length Ly of the second side 1B of the semiconductor chip 21 is a value obtained by adding the width N of the margin 20a at both ends to the length ly of the second side 1b of the semiconductor device 1.
  • FIG. 4 is a diagram showing a partial cross section (cross section taken along the line AB) in the semiconductor device 1 shown in FIG.
  • a double injection type MISFET (Double-implanted MISFET: hereinafter abbreviated as DMISFET) region 18 having a vertical power MISFET structure and a FLR (Field Limited Ring) region 19 serving as a termination guard ring are defined.
  • DMISFET Double injection type MISFET
  • FLR Field Limited Ring
  • the DMISFET of the present embodiment is a first conductivity type silicon carbide substrate 3, and is formed on the main surface of silicon carbide substrate 3 and has a lower dopant concentration than silicon carbide substrate 3.
  • Buffer layer 4 made of conductive silicon carbide, and drift epitaxial formed on the main surface of buffer layer 4 and made of first conductive silicon carbide having a dopant concentration lower than that of buffer layer 4 A layer (hereinafter abbreviated as a drift epi layer) 5.
  • the main surface of the drift epitaxial layer 5 of this embodiment may be a (0001) plane, or a plane (off-cut plane) having an inclination of ⁇ ° ( ⁇ 10 ⁇ ⁇ ⁇ 10) from the (0001) plane. There may be. This is because the crystal orientation exposed on the first side 1A and the second side 1B of the semiconductor chip 21 is substantially the same regardless of whether the main surface of the drift epi layer 5 is the (0001) plane or the off-cut plane. is there.
  • a body region 6 of the second conductivity type is formed on the surface layer of the drift epi layer 5 in the DMISFET region 18.
  • a first conductivity type source region 7 and a second conductivity type contact region 8 are arranged in the body region 6. Although not shown, the source region 7 surrounds the contact region 8 when viewed from the direction perpendicular to the substrate.
  • a source ohmic electrode 13 is provided on the contact region 8 and the source region 7 located around the contact region 8.
  • the source ohmic electrode 13 is formed of, for example, an alloy layer containing nickel, silicon and carbon or an alloy layer containing titanium, silicon and carbon.
  • channel channel a channel epitaxial layer (hereinafter referred to as channel channel) made of silicon carbide is formed on the drift epi layer 5 sandwiched between the two body regions 6, and the body region 6 and the source region 7 on both sides thereof. (Abbreviated as an epi layer) 9 is formed. A portion of the channel epi layer 9 located on the body region 6 functions as a MISFET channel.
  • a gate insulating film 10 made of, for example, a silicon oxide film is provided on the channel epi layer 9.
  • a gate electrode 11 made of, for example, polysilicon is provided on the gate insulating film 10.
  • the gate insulating film 10 is not limited to a silicon oxide film, and may be a silicon oxynitride film or the like.
  • a pad electrode 15 made of, for example, aluminum or an alloy layer thereof is provided.
  • a plurality of second-conductivity-type semiconductor ring regions 6R formed simultaneously with the body region 6 are provided on the surface layer of the drift epi layer 5 in the FLR region 19.
  • the semiconductor ring region 6R is provided in a ring shape surrounding the periphery of the DMISFET region 18 when viewed from the direction perpendicular to the substrate.
  • the semiconductor ring region 6R is covered with an insulating film 10a formed at the same time as the gate insulating film 10.
  • the gate electrode 11 and the gate insulating film 10 in the DMISFET region 18 and the insulating film 10 a in the FLR region 19 are covered with the interlayer insulating film 12.
  • the interlayer insulating film 12 is made of, for example, silicon oxide.
  • a protective insulating film 16 is formed on the pad electrode 15.
  • a back electrode 17 is formed on the back surface of the silicon carbide substrate 3.
  • the back electrode 17 has, for example, a laminated structure of titanium / nickel / silver in order from the silicon carbide substrate 3 side.
  • a drain / ohmic electrode 14 is formed between the back electrode 17 and the back surface of the silicon carbide substrate 3.
  • the drain / ohmic electrode 14 is made of, for example, an alloy layer of nickel, silicon and carbon or an alloy layer of titanium, silicon and carbon.
  • the first conductivity type is n-type.
  • the silicon carbide substrate 3 is an n-type SiC semiconductor substrate (n + SiC substrate), and the buffer layer 4 is n-type.
  • the ⁇ layer and the drift epi layer 5 are n ⁇ layers.
  • the body region 6 is a p ⁇ layer, the source region 7 is an n + layer, and the contact region 8 is a p + layer.
  • “+” and “ ⁇ ” are symbols representing the relative dopant concentration of n-type or p-type. The more “+”, the higher the density, and the more “ ⁇ ”, the lower the density.
  • the channel epi layer 9 of the present embodiment is an insulating layer (or substantially an insulating layer) and may be referred to as an “i layer” or a “channel epi i layer”. However, the channel epi layer 9 may be a low-concentration first conductivity type (n ⁇ ) layer, and the impurity concentration of the channel epi layer 9 may change in the depth direction.
  • Silicon carbide substrate 3 is made of hexagonal silicon carbide.
  • the thickness of silicon carbide substrate 3 is, for example, 250 to 350 ⁇ m, and the concentration of silicon carbide substrate 3 is, for example, 8E18 cm ⁇ 3 .
  • 8E18cm -3 is the meaning of 8 ⁇ 10 18 cm -3, or less, in the present specification, there is a case where the same notation for the concentration.
  • Buffer layer 4 and drift epi layer 5 are SiC layers formed by epitaxial formation on the main surface of silicon carbide substrate 3.
  • the concentration of the buffer layer 4 is, for example, 6E16 cm ⁇ 3 .
  • the thickness of the drift epi layer 5 is, for example, 4 to 15 ⁇ m, and the concentration thereof is, for example, 5E15 cm ⁇ 3 .
  • the thickness of the body region 6 (that is, the depth from the upper surface of the drift epitaxial layer 5) is, for example, 0.5 to 1.0 ⁇ m, and the impurity concentration of the body region 6 is, for example, 1.5E18 cm ⁇ 3 .
  • the thickness of the source region 7 (that is, the depth from the upper surface of the drift epi layer 5) is, for example, 0.25 ⁇ m, and the impurity concentration of the source region 7 is, for example, 5E19 cm ⁇ 3 .
  • the contact layer (p + layer) 8 has a thickness of 0.3 ⁇ m, for example, and a concentration of 2E20 cm ⁇ 3 , for example.
  • JFET junction field effect transistor
  • the channel epi layer 9 is an SiC layer epitaxially grown on the drift epi layer 5, and the thickness of the channel epi layer 9 is, for example, 30 nm to 150 nm.
  • the length (width) of the channel region is, for example, 0.5 ⁇ m.
  • the gate insulating film 10 is made of, for example, SiO 2 (silicon oxide film), and the thickness thereof is, for example, 70 nm.
  • the gate electrode 11 is made of, for example, poly-Si (polysilicon) and has a thickness of, for example, 500 nm.
  • the thickness of the source / ohmic electrode 13 and the drain / ohmic electrode 14 is, for example, 50 nm to 100 nm.
  • nickel and silver or nickel and gold may be deposited as the back electrode 17.
  • FIG. 5A is a plan view showing the semiconductor chip 21.
  • the semiconductor chip 21 is composed of the semiconductor device 1 and the remainder 20a.
  • the semiconductor chip 21 has a size of 3.7 mm square, for example.
  • the directions of two orthogonal sides in the semiconductor chip 21 are denoted as x and y.
  • x is an angle parallel to the ⁇ 11-20> direction or inclined by an angle of less than 15 degrees from the ⁇ 11-20> direction.
  • y is an angle parallel to the ⁇ 1-100> direction or inclined by an angle of less than 15 degrees in the ⁇ 1-100> direction.
  • the semiconductor device 1 includes a semiconductor element 40 and a peripheral end portion 41 such as a guard ring as shown in FIG.
  • the peripheral end 41 may not exist.
  • a schematic cross-sectional view of the semiconductor device 1 is shown in FIG.
  • the semiconductor device 1 includes a semiconductor element 40, an insulating film 44 that protects a part of the semiconductor element 40, and a wiring electrode 42 provided on the surface of the semiconductor element 40.
  • FIG. 6 is a diagram for explaining the relationship between the first side 1A and the second side 1B of the semiconductor chip 21 and the crystal structure.
  • FIG. 6 schematically shows a configuration of a hexagonal semiconductor viewed from the c-axis ⁇ 0001> direction.
  • the hexagonal semiconductor shown in FIG. 6 is SiC
  • the atom (molecule (Si—C bond)) shown in black is the reference atom (molecule)
  • the atom shown in white is bonded to the reference atom (molecule).
  • An angle between the first side 1A (x axis) of the semiconductor chip 21 and the ⁇ 11-20> direction is defined as a rotation angle 30.
  • the rotation angle 30 is 0 degree.
  • a second side 1B (y axis) is arranged in a direction substantially orthogonal to the first side 1A.
  • the linear expansion coefficient and Young's modulus of the 4H-SiC semiconductor chip were measured using a 3D stereo measurement technique using a high-precision CCD camera called DIC (Digital Image Correlation) to obtain the reference physical property values. did.
  • FIGS. 7A and 7B show the results of measuring the linear expansion coefficient in the ⁇ 11-20> direction (x axis) and the ⁇ 1-100> direction (y axis) in the 4H-SiC chip A.
  • FIG. It is a graph.
  • the linear expansion coefficient in the ⁇ 11-20> direction is 3.06 ⁇ 10 ⁇ 6 / ° C.
  • the linear expansion coefficient in the ⁇ 1-100> direction is 4.73 ⁇ . 10 ⁇ 6 / ° C.
  • the linear expansion coefficient in the ⁇ 1-100> direction is 1.5 times or more larger than the linear expansion coefficient in the ⁇ 11-20> direction.
  • FIGS. 8A and 8B are graphs showing the results of measuring Young's modulus in the ⁇ 11-20> direction and the ⁇ 1-100> direction in the 4H-SiC chips B and C.
  • FIG. 8A and 8B the Young's modulus in the ⁇ 11-20> direction was 454 GPa and the Young's modulus in the ⁇ 1-100> direction was 601 GPa. In this result, the Young's modulus in the ⁇ 1-100> direction is 1.3 times greater than the Young's modulus in the ⁇ 11-20> direction. From the above results, it was confirmed that 4H—SiC had different mechanical properties (linear expansion coefficient, Young's modulus) depending on the crystal orientation.
  • 9A and 9B show the linear expansion coefficient and Young's modulus of the first side 1A (x axis) and the second side 1B (y axis) when the rotation angle 30 shown in FIG. 6 is changed. It is a graph which shows the calculation result which examined the influence of No .. The calculation here was based on the physical property values of FIG. 7 and FIG. 8 (the state where the rotation angle 30 is 0 degree).
  • the linear expansion coefficient of the x-axis increases from 0 degrees to 30 degrees and decreases from 30 degrees to 60 degrees.
  • the linear expansion coefficient of the y-axis decreases from 0 degrees to 30 degrees and increases from 30 degrees to 60 degrees.
  • the linear expansion coefficients of the x-axis and y-axis are equal to each other at 15 degrees and 45 degrees.
  • the Young's modulus shown in FIG. 9B also shows the same tendency as the linear expansion coefficient shown in FIG. That is, the linear expansion coefficient and Young's modulus of 4H—SiC are both greater on the y-axis than on the x-axis when the rotation angle 30 is less than 15 degrees.
  • the rotation angle 30 When the rotation angle 30 is 15 degrees, the x-axis value and the y-axis value are equal. When the rotation angle 30 is greater than 15 degrees and less than 45 degrees, the x-axis value is larger than the y-axis value. When the rotation angle 30 is 45 degrees, the x-axis value and the y-axis value become equal again. When the rotation angle 30 exceeds 45 degrees, the y-axis value becomes larger than the x-axis value. Note that the values of the linear expansion coefficient and Young's modulus of the x axis when the rotation angle 30 is 30 degrees are equal to the values of the linear expansion coefficient and Young's modulus of the y axis when the rotation angle 30 is 0 degrees. Yes.
  • 10A and 10B show the linear expansion of the first side 1A (x axis) and the second side 1B (y axis) when the rotation angle 30 is changed using GaN (Wurtzite). It is a graph which shows the calculation result which examined the influence of a coefficient and Young's modulus. In addition, it calculated using the value described in the nonpatent literature 2 as a reference
  • FIG. 11A is a graph showing the results of calculating the thermal deformation amount ratio of the x-axis and y-axis of the 4H—SiC and GaN semiconductor chips by simulation.
  • the horizontal axis in FIG. 11A indicates the value of the length (Lx) of the first side 1A with respect to the length (Ly) of the second side 1B of the semiconductor chip.
  • the rotation angle 30 was set to 0 degree.
  • the measured values are used as the physical properties of 4H—SiC, and the physical properties of GaN are used.
  • Literature values were used as values.
  • 4H—SiC simulation results are indicated by white circles, and GaN simulation results are indicated by white triangles.
  • the result (black circle) which measured the amount of thermal deformation was also shown for reference.
  • the protective film (insulating film) that shows isotropic mechanical properties, resin, solder, and wires are omitted, and it consists of a semiconductor substrate and semiconductor layer that shows anisotropy in mechanical properties. The calculation was performed assuming a semiconductor chip. In addition, the calculation was performed assuming that the temperature of the semiconductor substrate in the operating state of the device was 150 ° C. Even a chip having an insulating film such as silicon nitride is considered to have a tendency similar to the simulation result.
  • both the SiC semiconductor chip and the GaN semiconductor chip have a chip X / Y dimension ratio (Lx / Ly) of 1.0, that is, the lengths of the first side and the second side of the semiconductor chip.
  • the thermal deformation amount ratio X / Y ( ⁇ Lx / ⁇ Ly) is smaller than 1.0.
  • the thermal deformation ratio X / Y increases as the chip X / Y dimensional ratio (Lx / Ly) increases.
  • the chip X / Y dimension ratio (Lx / Ly) is set to It can be seen that it may be larger than 1.0, that is, the length of the first side should be larger than the length of the second side.
  • the chip X / Y size ratio (Lx / Ly) is 1.1 to 1.6
  • the chip X / Y size ratio (Lx / Ly) is 1.
  • the thermal deformation ratio X / Y ( ⁇ Lx / ⁇ Ly) is about 0.8 to 1.2. From this result, although the tendency is slightly different between SiC and GaN, the amount of thermal deformation of the x-axis and y-axis when the chip X / Y dimensional ratio (Lx / Ly) is 1.05 times or more and 1.6 times or less. Are almost equal, and the strain becomes uniform.
  • the operating temperature was assumed to be 150 ° C.
  • the linear expansion coefficient of SiC is a constant value within the range of 0 ° C. to 300 ° C. Therefore, for example, when the temperature is changed from room temperature (25 ° C.) to 150 ° C. ⁇ 5 ° C., it is considered that the same tendency as in the graph of FIG.
  • a chip using SiC is operated at a normal operating temperature (for example, 100 ° C. or more and 200 ° C. or less), it is considered that the same tendency as in FIG. A similar trend is also expected when GaN chips are used at normal operating temperatures.
  • FIG. 11B is a graph showing the result of calculating the equivalent stress (maximum) value at the corner of the 4H—SiC and GaN semiconductor chip by simulation.
  • the chip X / Y size ratio (Lx / Ly) was used as a parameter, as in the simulation whose result is shown in FIG.
  • the horizontal axis of FIG. 11B indicates the chip X / Y dimensional ratio (Lx / Ly).
  • the measured value is used as the physical property value of 4H—SiC
  • the literature value is used as the physical property value of GaN, similarly to the result shown in FIG. It was.
  • the protective film insulating film that shows isotropic mechanical properties, resin, solder, and wires are omitted, and it consists of a semiconductor substrate and semiconductor layer that shows anisotropy in mechanical properties. The calculation was performed assuming a semiconductor chip. Further, the calculation was performed assuming that the temperature of the semiconductor substrate in the operating state of the device was 150 ° C.
  • FIG. 12 is a graph showing the relationship between the rotation angle 30 of the first side 1A from the ⁇ 11-20> direction and the optimum X / Y dimension ratio (Lx / Ly) of the semiconductor chip.
  • the X / Y dimensions Lx and Ly of the semiconductor chip are defined by dimensions at room temperature (25 ° C.).
  • the horizontal axis in FIG. 12 indicates the rotation angle 30, and the vertical axis indicates the optimum X / Y dimension ratio (Lx / Ly) of the semiconductor chip.
  • the optimum X / Y dimension ratio (Lx / Ly) is a dimension when the amount of thermal deformation in the x direction and the y direction becomes equal. As shown in FIG.
  • the value of the vertical axis becomes maximum when the rotation angle 30 is 0 degree and 60 degrees, and the value of the vertical axis becomes 1 when the rotation angle 30 is 15 degrees.
  • a similar tendency is shown in that the value on the vertical axis is minimized when the angle 30 is 30 degrees.
  • the maximum and minimum values on the vertical axis are different between SiC and GaN.
  • FIG. 4 shows a DMISFET as a semiconductor element.
  • the semiconductor element of the present invention is not limited to this.
  • a trench type MISFET or the like may be used.
  • FIG. 13 is a sectional view showing a trench MISFET using 4H—SiC.
  • the trench MISFET of this embodiment includes a first conductivity type silicon carbide substrate 3 and a drift epi layer 5 formed on the main surface of the silicon carbide substrate 3.
  • a buffer layer 4 having an impurity concentration between these two layers may be formed between silicon carbide substrate 3 and drift epi layer 5.
  • a body region 6 of the second conductivity type is formed on the surface layer of the drift epi layer 5.
  • a first conductivity type source region 7 and a second conductivity type contact region 8 are disposed.
  • the body region 6 and the source region 7 are separated by a trench 31.
  • the trench 31 is provided through the body region 6 and the source region 7, and the bottom surface of the trench 31 is disposed in the drift epi layer 5.
  • a source ohmic electrode 13 is provided on the contact region 8 and the source region 7 located around the contact region 8.
  • the source ohmic electrode 13 is formed of, for example, an alloy layer containing nickel, silicon and carbon or an alloy layer containing titanium, silicon and carbon.
  • a channel epi layer 9 made of silicon carbide is formed on the source region 7 around the source ohmic electrode 13 and on the surface of the trench 31. A portion of the channel epi layer 9 that is in contact with the body region 6 functions as a channel of the MISFET.
  • a gate insulating film 10 made of, for example, a silicon oxide film is provided on the channel epilayer 9.
  • a gate electrode 11 made of, for example, polysilicon is provided on the gate electrode 11 and the gate insulating film 10.
  • an interlayer insulating film 12 made of, for example, silicon oxide is provided on the gate electrode 11 and the gate insulating film 10.
  • a pad electrode 15 made of, for example, aluminum or an alloy layer thereof is provided on the source / ohmic electrode 13 and the interlayer insulating film 12.
  • a protective insulating film 16 made of an insulator containing silicon nitride is provided on the pad electrode 15.
  • the thickness of the interlayer insulating film 12 and the thickness of the protective insulating film 16 are preferably 1 ⁇ m or more and 1.5 ⁇ m or more, respectively.
  • a back electrode 17 is formed on the back surface of the silicon carbide substrate 3.
  • the back electrode 17 has, for example, a laminated structure of titanium / nickel / silver in order from the silicon carbide substrate 3 side, and a drain / ohmic electrode is provided between the back electrode 17 and the back surface of the silicon carbide substrate 3. 14 is formed.
  • the drain / ohmic electrode 14 is formed of, for example, an alloy layer containing nickel, silicon and carbon or an alloy layer containing titanium, silicon and carbon.
  • the semiconductor element of this embodiment may have the following configuration.
  • FIG. 14 is a cross-sectional view showing a modified example of the DMISFET shown in FIG.
  • the channel epitaxial layer 9 shown in FIG. 4 is not formed. Since the other configuration is the same as that of FIG. 4, the description thereof is omitted.
  • FIG. 15 is a cross-sectional view showing a modified example of the trench type MISFET shown in FIG.
  • the channel epi layer 9 shown in FIG. 13 is not formed.
  • Other configurations are the same as those in FIG.
  • FIG. 16 is a cross-sectional view showing the structure of a Schottky barrier diode.
  • n ⁇ layer 5 a is arranged on n + type silicon carbide substrate 3.
  • a p-type region (or high resistance region) 6a functioning as a guard ring is formed on the surface layer of n ⁇ layer 5a.
  • p type region 6 a is arranged to surround n ⁇ layer 5 a.
  • a Schottky electrode 50 is formed on a region surrounded by the p-type region 6a in the surface layer of the n ⁇ layer 5a.
  • n ⁇ layer 5a and the Schottky electrode 50 form a Schottky junction.
  • a part of Schottky electrode 50 overlaps with p-type region 6a when viewed from a direction perpendicular to silicon carbide substrate 3.
  • a pad electrode 15 is formed on the Schottky electrode 50.
  • the pad electrode 15 is covered with a protective insulating film 16.
  • FIG. 17 is a cross-sectional view showing the structure of a pn junction diode.
  • the pn junction diode shown in FIG. 17 has, for example, a mesa structure.
  • n + type silicon carbide substrate 3 On n + type silicon carbide substrate 3, n ⁇ layer 5b is provided. n - the end region 51 of the layer 5b is removed by dry etching or the like, n - step 52 is formed on the top surface of the layer 5b. This step 52 constitutes a “mesa structure”.
  • a p-type region 6 c is formed in the surface layer of the n ⁇ layer 5 b in the element region 53.
  • the n ⁇ layer 5 and the p-type region 6 c form a pn junction and determine the breakdown voltage structure of the pn junction diode.
  • a p-type contact electrode 54 is formed on the p-type region 6c.
  • a pad electrode 15 is formed on the p-type contact electrode 54.
  • a p-type guard ring region 6b is formed in the surface layer of the n ⁇ layer 5b in the termination region 51.
  • An oxide film 55 is formed on the side surface of the step 52 and the p-type guard ring region 6b.
  • a protective insulating film 16 is formed on the oxide film 55.
  • the wiring electrode may be a low-resistance metal, such as copper or an alloy thereof.
  • This embodiment can be used for other termination structures such as a RESURF structure.
  • Insulated gate bipolar transistors insulated gate bipolar transistors, IGBTs
  • metal-semiconductor field effect transistors MESFETs
  • junction field effect transistors junction field effect transistors, etc.
  • the present embodiment can also be suitably used for other hexagonal semiconductor materials of SiC and GaN, and semiconductor materials of other crystal structures having mechanical properties anisotropy.
  • the semiconductor chip 21 of this embodiment may be sealed with a resin and connected to the outside by a wire, a bonding pad, or the like. An example will be described below.
  • FIG. 18 is a perspective view showing a semiconductor device (semiconductor package) 61 having the semiconductor chip 21 of the present embodiment.
  • the semiconductor device 61 includes a support member 63, a semiconductor chip 21, a sealing resin 64, and external terminals 63a, 63b, and 63c.
  • the support member 63 is made of a metal material such as an alloy containing copper and supports the semiconductor chip 21.
  • the external terminals 63a, 63b, and 63c are also formed from a metal material such as an alloy containing copper.
  • the support member 63 and the external terminals 63a, 63b, and 63c are generally called lead frames.
  • the semiconductor chip 21 includes a semiconductor element having a desired function as a semiconductor device, such as a MISFET, a pn junction diode, and a Schottky barrier diode, as will be described below.
  • FIG. 18 shows a case where the semiconductor element included in the semiconductor chip 21 is a transistor, and therefore includes three external terminals 63a, 63b, and 63c. When the semiconductor element is a diode, there are two external terminals. Further, the number of external terminals may be four or more.
  • the sealing resin 64 covers at least a part of the support member 63 and the entire semiconductor chip 21 supported by the support member 63.
  • the sealing resin 64 may cover the entire support member 63 and the semiconductor chip 21.
  • the sealing resin 64 is formed from a known sealing resin material used for a semiconductor package such as an epoxy resin.
  • a JCR may be provided between the semiconductor chip 21 supported by the support member 63 and the sealing resin 64.
  • the measurement of the amount of thermal deformation of the semiconductor chip was performed by removing the resin sealing the semiconductor chip and removing the semiconductor chip from the lead frame. Can be done in the state.
  • the amount of thermal deformation of the semiconductor chip can be obtained, for example, by measuring the amount of deformation of the semiconductor chip when the temperature is changed from room temperature (25 ° C.) to 150 ° C. ⁇ 5 ° C. using a DIC camera.
  • the present invention is suitably used for various semiconductor devices having anisotropy of mechanical properties.
  • SiC which is a hexagonal semiconductor, or a diode or transistor using a GaN substrate.

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Abstract

　本発明の半導体チップは、機械的物性の異方性を有する六方晶系の半導体層を備える半導体装置であって、半導体チップ２１に垂直な方向からみて、半導体チップ２１は、第１の辺１Ａと、第１の辺１Ａに直交する第２の辺１Ｂとを有する四角形の形状を有し、第１の辺１Ａの延びる方向の熱変形量と、第２の辺１Ｂの延びる方向の熱変形量とが実質的に等しい。

Description

半導体チップおよびその製造方法
　本発明は、半導体チップおよびその製造方法に関する。特に、機械的物性の異方性を有する炭化珪素、窒化ガリウム等の六方晶系半導体を用いたデバイスに関する。
　従来、シリコン（Ｓｉ）基板を用いた半導体デバイスが主流であったが、近年、パワー半導体デバイス分野で、炭化珪素（ＳｉＣ）や、窒化ガリウム（ＧａＮ）といった六方晶系半導体材料が注目され、開発が進められている。
　パワー半導体デバイスは、高耐圧で大電流を流す用途に用いられる半導体素子であり、低損失であることが望まれている。例えば、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）は、シリコン（Ｓｉ）に比べて材料自体の絶縁破壊電圧が約一桁高いので、ｐｎ接合部やショットキー接合部における空乏層を薄くしても逆耐圧を維持することができるという特徴を有している。そこで、ＳｉＣやＧａＮを用いると、デバイスを薄くすることができ、また、ドーピング濃度を高めることができる。したがって、オン抵抗が低く、高耐圧で低損失のパワー半導体デバイスを形成することができる。また、ＳｉＣやＧａＮは、Ｓｉと比較して高温でも安定した動作が可能である。このような特性を有するため、ＳｉＣやＧａＮを初めとする六方晶系半導体材料の使用が期待されている。
特開２００７－８１０９６号公報 特開平７－１８８９２７号公報
Ｚ．Ｌｉ　ｅｔ　ａｌ．，Ｊ．Ａｍ．Ｃｅｒａｍ．Ｓｏｃ．，　７０［７］４４５－４８（１９８７） Ｈ．Ｍｏｒｋｏｃ，Ｈａｎｄｂｏｏｋ　ｏｆ　Ｎｉｔｒｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ　ａｎｄ　Ｄｅｖｉｃｅｓ，　　Ｖｏｌ．Ｉ，ｐ．１７
　本願発明者は、従来のＳｉＣデバイスをパッケージに実装する場合、Ｓｉとの機械的物性の違いにより、悪影響が生じ得ることを見出した。以下、発明者が検討した結果を説明する。
　図１９は、半導体ウェハ１０３上に形成された半導体装置の平面構成を模式的に示す図である。図１９に示すように、半導体ウェハ１０３に複数の半導体装置１０１が配置されている。それぞれの半導体装置１０１は数ｍｍ角の寸法を有する。半導体ウェハ１０３において、それぞれの半導体装置１０１の間には、例えば幅５０μｍ程度の切りしろ領域が設けられている。切りしろ領域には、切削線１０２ａ、１０２ｂが設けられている。半導体ウェハ１０３を切削線１０２ａ、１０２ｂに沿って切り出すことによって、半導体装置１０１が互いに分離されて半導体チップとなる。形状的制約が何もなければ、通常の半導体装置１０１の第１の辺１０１ａと第２の辺１０１ｂはほぼ等しく、半導体装置１０１の平面形状は正方形である。
　本願発明者は、半導体ウェハ１０３として４Ｈ－ＳｉＣ基板を用いて、３．６ｍｍ角の金属－絶縁体－半導体電界効果トランジスタ（ｍｅｔａｌ－ｉｎｓｕｌａｔｏｒ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ：以下、ＭＩＳＦＥＴと略称する）型半導体チップを作製した。この半導体チップに対して、パッケージ組立条件Ａ、Ｂ、Ｃを用いてパッケージ組立を行った。パッケージ組立条件Ａ、Ｂ、Ｃは、Ｓｉを用いたＭＩＳＦＥＴ型半導体チップの場合に信頼性が十分に保証された条件である。ここで、パッケージ組立は、半田等を用いて、金属製のリードフレームに半導体チップを電気的に接続、固定し、リードフレームおよび半導体チップに必要な電気配線としてアルミニウムのワイヤ等を形成した後、絶縁性保護膜を有する半導体チップをエポキシ系樹脂材料で封止する工程を含む。また、半導体チップを樹脂封止する前に、ＪＣＲ（Ｊｕｎｃｔｉｏｎ　Ｃｏａｔｉｎｇ　Ｒｅｓｉｎ）と呼ばれるポリイミド系の材料を塗布することもある。
　パッケージ組立後の半導体チップに対して、Ｓｉデバイスの信頼性評価試験と同一条件（下限：－６５℃／上限：１５０℃）の温度サイクル試験を実施した。この温度サイクル試験の結果を図２０に示す。パッケージ組立条件Ａ、Ｂ、Ｃによって組み立てられたＳｉデバイスでは、通常、３００サイクルの試験を実施しても、不良はほとんど発生しない。しかしながら、図２０に示すように、４Ｈ－ＳｉＣを用いた半導体チップの場合、パッケージ組立条件Ａでは、１００サイクルで２０％弱の不良が発生している。パッケージ組立条件Ｂでも、１００サイクルを超えた辺りから不良が発生し始めている。
　図２０に示す結果において、パッケージ組立条件Ｃでは不良が発生していない。しかしながら、パッケージを開封して半導体チップを確認したところ、パッケージ組立条件Ａ、Ｂ、Ｃにおいて、半導体チップクラックの他、シリコン窒化物から形成されている保護膜（絶縁体薄膜）のクラック、ＭＩＳＦＥＴのソース電極に電気的に接続されるアルミニウム電極の変形が確認された。これらの結果から、Ｓｉデバイスで実績のある組立条件をＳｉＣデバイスにそのまま適用できないことが分かる。
　本願発明者は、このようにＳｉＣデバイスのパッケージを組み立てるときに生じるクラックや電極の変形は、ＳｉＣの結晶構造とそれによる機械的物性に起因すると考えた。Ｓｉは、立方晶系半導体であるため、結晶方位による異方性のない等方的な機械的物性を示す。一方、ＳｉＣやＧａＮは、六方晶系半導体であるため、異方的な機械的物性を示す。例えば、非特許文献１にはＳｉＣの線膨張係数が記載されており、非特許文献１から、線膨張係数の値は結晶方位によって異なることが分かる。非特許文献２には、ＧａＮの線膨張係数が記載されている。さらに、特許文献１には、ＳｉＣにおける熱伝導率の結晶面方位による異方性が開示されている。
　特許文献２には、ＳｉＣ等からなるＣＶＤ自立膜構造体を成長させた後に、再結晶温度以上の温度で熱処理を行うことにより、耐熱セラミック材料を形成する方法が開示されている。この熱処理によって、結晶粒の配向がランダムになり、機械的強度の異方性が抑制される。しかしながら、一般的に、結晶粒の配向がランダムになると結晶内のキャリア移動度は、大幅に低下する。そのため、特許文献２の方法を、半導体デバイスとして用いるＳｉＣの製法にそのまま適用することは困難であると考えられる。
　ＳｉＣやＧａＮを用いた場合には、高温環境下において、Ｓｉよりも安定した動作が可能である。そのため、ＳｉＣやＧａＮを用いたデバイスは、Ｓｉよりも幅広い温度における使用を想定して設計される。使用が想定される温度の範囲が広いほど、使用環境の温度差（ΔＴ）による熱変形や応力の影響が大きくなる。そのため、ＳｉＣやＧａＮ等の半導体デバイスの信頼性を向上させるためには、使用環境の温度差（ΔＴ）による熱変形やひずみを均一化し、応力を低減することは極めて重要である。
　本発明は、上記課題を解決するためになされたものであり、その主な目的は、使用環境の温度差によって生じる半導体チップの熱変形や応力に起因するクラックおよび電極の変形等を抑制することにより、信頼性の高い、六方晶系半導体を用いた半導体チップおよびその製造方法を提供することにある。
　本発明の半導体チップは、六方晶系の半導体層を備える半導体チップであって、前記半導体層に垂直な方向からみて、前記半導体層は、第１の辺と、前記第１の辺に実質的に直交し、前記第１の辺と線膨張係数の異なる第２の辺とを有する四角形の形状を有し、前記第１の辺の延びる方向の熱変形量と、前記第２の辺の延びる方向の熱変形量とが実質的に等しい。
　ある実施形態において、前記半導体層の主面の少なくとも一部を覆うように設けられ、等方的な機械的物性を有する絶縁膜をさらに備える。
　ある実施形態において、等方的な機械的物性を有する金属膜をさらに備える。
　ある実施形態において、前記金属膜は、アルミニウムもしくは銅またはそれらの合金である。
　ある実施形態において、前記半導体層は炭化珪素である。
　ある実施形態において、前記半導体層は窒化ガリウムである。
　ある実施形態において、前記半導体層の主面が、（０００１）面から－１０°以上１０°以下の傾きを有する。
　ある実施形態において、前記半導体層は、単結晶基板の主面上に形成された、前記単結晶基板と同一材料により構成される層である。
　ある実施形態において、前記第１の辺の長さをＬｘ、前記第２の辺の長さをＬｙ、前記第１の辺の延びる方向における熱変形量をΔＬｘ、前記第２の辺の延びる方向における熱変形量をΔＬｙとすると、０．８≦ΔＬｘ／ΔＬｙ≦１．２が成立する。
　ある実施形態において、前記第1の辺の延びる方向と＜１１－２０＞方向とのなす角が１５度未満であり、前記第1の辺が前記第２の辺よりも長い。
　ある実施形態において、前記第１の辺の延びる方向の線膨張係数は前記第２の辺の延びる方向の線膨張係数よりも小さく、前記第１の辺は前記第２の辺よりも長い。
　ある実施形態において、前記第１の辺の長さをＬｘ、前記第２の辺の長さをＬｙとすると、１．０５≦Ｌｘ／Ｌｙ≦１．６が成立する。
　ある実施形態において、前記半導体層は炭化珪素であって、前記第１の辺の長さをＬｘ、前記第２の辺の長さをＬｙとすると、１．１≦Ｌｘ／Ｌｙ≦１．６が成立する。
　ある実施形態において、前記半導体層は窒化ガリウムであって、前記第１の辺の長さをＬｘ、前記第２の辺の長さをＬｙとすると、１．０５≦Ｌｘ／Ｌｙ≦１．２が成立する。
　ある実施形態において、前記絶縁膜は、シリコン窒化物を含む絶縁体から形成されている。
　ある実施形態において、前記絶縁膜の膜厚が１．５μｍ以上５μｍ以下である。
　ある実施形態において、前記半導体層はｐｎ接合型ダイオード、ショットキー接合型ダイオード、金属－絶縁体－半導体電界効果トランジスタ、金属－半導体電界効果トランジスタおよび接合型電界効果トランジスタのうちのいずれかの一部である。
　本発明の半導体デバイスは、本発明の半導体チップと、前記半導体チップの少なくとも一部を覆う樹脂とを備える。
　本発明の半導体チップの製造方法は、六方晶系の半導体層を備える半導体チップの製造方法であって、前記半導体層を含むウェハに半導体装置を形成する工程（ａ）と、前記ウェハを第１の方向および第２の方向に向って切り出して、前記半導体装置を含む半導体チップを形成する工程（ｂ）とを備え、前記工程（ｂ）では、前記半導体チップにおける前記第１の辺の延びる方向の熱変形量と、前記半導体チップにおける前記第２の辺の延びる方向の熱変形量が実質的に等しくなるように、前記第１の方向の長さおよび前記第２の方向の長さを決定する。
　本発明によると、機械的物性の異方性を有する六方晶系の半導体層の第１の辺の延びる方向の熱変形量と、第２の辺の延びる方向の熱変形量とを実質的に等しくすることにより、半導体層の４つの角に加わる応力の差が従来よりも小さくなる。これにより、半導体チップや、半導体チップ上の保護膜のクラック、電極の変形等を抑制することができる。よって、高い信頼性を有する半導体チップを実現することができる。
（ａ）、（ｂ）は、実施形態の半導体装置１および半導体チップ２１の構成を模式的に示す平面図である。 六方晶系半導体における＜１１－２０＞方向および＜１－１００＞方向を示す図である。 半導体チップの２辺の長さを説明するための模式図である。 実施形態の半導体装置１の構成を模式的に示す断面図である。 （ａ）は半導体チップ２１を示す平面図であり、（ｂ）は半導体装置１を示す平面図であり、（ｃ）は、半導体装置１を示す断面図である。 六方晶系半導体のｃ軸（０００１）面から見た簡略化した結晶構造と、各結晶方向に対する回転角３０とを模式的に示す図である。 （ａ）および（ｂ）は、４Ｈ－ＳｉＣチップにおける＜１１－２０＞方向および＜１－１００＞方向の線膨張係数をそれぞれ測定した結果を示すグラフである。 （ａ）および（ｂ）は、４Ｈ－ＳｉＣチップにおける＜１１－２０＞方向および＜１－１００＞方向のヤング率をそれぞれ測定した結果を示すグラフである。 （ａ）および（ｂ）は、４Ｈ－ＳｉＣチップの第１の辺および第２の辺を回転させた場合の線膨張係数およびヤング率の変化を示すグラフである。 （ａ）および（ｂ）は、ＧａＮ（Ｗｕｒｔｚｉｔｅ）チップの第１の辺および第２の辺を回転させた場合の線膨張係数およびヤング率の変化を示すグラフである。 （ａ）は、４Ｈ－ＳｉＣおよびＧａＮ（Ｗｕｒｔｚｉｔｅ）において、半導体チップの直交する２つの辺(ｘ，ｙ軸)の寸法比と、熱変形量比(ΔＬｘ／ΔＬｙ)との関係を有限要素法によって解析した結果を示すグラフである。（ｂ）は、４Ｈ－ＳｉＣおよびＧａＮ（Ｗｕｒｔｚｉｔｅ）において、半導体チップの直交する２つの辺(ｘ，ｙ軸)の寸法比と、チップコーナー部での相当応力（最大値）への影響との関係を有限要素法によって解析した結果を示すグラフである。 回転角３０と、半導体チップの最適なＸ／Ｙ寸法比（Ｌｘ／Ｌｙ）との関係を示すグラフである。 実施形態の別の半導体装置１の構成を示す断面図である。 図４に示すＤＭＩＳＦＥＴの改変例を示す断面図である。 図１３に示すトレンチ型ＭＩＳＦＥＴの改変例を示す断面図である。 ショットキーバリアダイオードの構造を示す断面図である。 ｐｎ接合型ダイオードの構造を示す断面図である。 本実施形態の半導体チップ２１を有する半導体デバイス６１を示す斜視図である。 従来の半導体装置の構成を示す平面図である。 ４Ｈ－ＳｉＣ半導体チップを用いた温度サイクル信頼性試験の結果を示すグラフである。
　以下、図面を参照しながら、本発明による半導体チップの実施形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
　図１（ａ）は、本実施形態の半導体チップ２１を示す平面図である。半導体チップ２１は、半導体チップ２１の上面に垂直な方向から見て、第１の辺１Ａと、前記第１の辺１Ａに実質的に直交する第２の辺１Ｂとを有する四角形の形状を有する。半導体チップ２１は、ＳｉＣ層等の半導体層、半導体層の上に形成された絶縁膜、および電極等の金属層を有する。半導体層は、機械的物性の異方性を有する六方晶の構造を有するのに対して、絶縁膜や金属層は、等方的な機械的物性を有する。半導体チップ２１の第１の辺１Ａおよび第２の辺１Ｂ（半導体チップ２１の上面に垂直な方向から見た外形）は、それぞれ半導体層の第１の辺及び第２の辺に相当する。ここで、第１の辺１Ａおよび第２の辺１Ｂは、互いに直交するように設計された場合であっても、半導体チップの製造工程において、第１の辺１Ａと第２の辺１Ｂとのなす角が９０度からずれる場合がある。第１の辺１Ａと第２の辺１Ｂとのなす角は、８５度から９５度であることが好ましい。
　半導体チップ２１においては、第１の辺１Ａの延びる方向の熱変形量と、第２の辺１Ｂの延びる方向の熱変形量とが、実質的に等しくなっている。本実施形態において、第１の辺１Ａの熱変形量および第２の辺１Ｂの熱変形量は、例えば、室温（２５℃）から１５０℃±５℃まで温度を変化させた場合の変形量である。
　具体的には、第１の辺１Ａの延びる方向の線膨張係数と第２の辺１Ｂの延びる方向の線膨張係数とが異なるため、第１の辺１Ａおよび第２の辺１Ｂの長さを調整することにより、第１の辺１Ａの延びる方向の熱変形量と第２の辺１Ｂの延びる方向の熱変形量とを近づけることができる。
　第１の辺１Ａは、＜１１－２０＞方向に延びていてもよいし、＜１１－２０＞から傾いた方向に延びていてもよい。第１の辺１Ａが＜１１－２０＞方向から傾いた方向に延びている場合、第１の辺１Ａの延びる方向と＜１１－２０＞方向とのなす角は１５度未満である。ここで、第１の辺１Ａが＜１１－２０＞方向となす角をθとすると、６０ｎ－１５＜θ＜６０ｎ＋１５（ｎ＝０、１・・・５）を満たす角度条件の範囲となる。
　ここで、＜１１－２０＞方向とは、図２に示すように、六方晶系半導体における、互いに６０°の角度を有する［１１－２０］、［－１２－１０］、［－２１１０］、［－１－１２０］、［１－２１０］、［２－１－１０］方向を集合的に表している。また、＜１－１００＞方向とは、図２に示すように、六方晶系半導体における、［０１－１０］、［－１１００］、［－１０１０］、［０－１１０］、［１－１００］、［１０－１０］方向を集合的に表している。例えば、図１（ｂ）では、説明を簡単にするために［１１－２０］方向を＜１１－２０＞として、［－１１００］方向を＜１－１００＞として表記している。
　本願明細書において、「＜１１－２０＞方向と＜１－１００＞方向とは直交している」という意味は、上述のように集合表記された一方の等価な複数の方向から１つの方向を定義した後、それと直交する方向を集合表記された他の等価な複数の方向から選択するということである。
　半導体チップ２１の温度が変化すると、半導体チップ２１が反り返り、半導体チップ２１の角部において半導体チップ２１が支持される。本実施形態では、半導体層における第１の辺１Ａの長さの変化量と第２の辺１Ｂの長さの変化量とが実質的に等しくなるため、半導体チップ２１の４つの角部に加わる応力の差が従来よりも小さくなる。これにより、特定の角部に応力が加わることによって半導体層内にクラックが生じることが抑制される。また、温度の変化によって等方的に大きさが変化する絶縁膜との間に発生する応力が従来よりも均一になる。これにより、絶縁膜にもクラックが生じるのが抑制される。また、半導体層の第１の辺1Ａの延びる方向と第２の辺１Ｂの延びる方向との変化量が同じであるため、半導体層に接する電極等の金属層に発生する応力も絶縁膜と同様に従来よりも均一になる。これにより、電極の変形が抑制される。以上のことから、高い信頼性を有する半導体装置を実現することができる。
　本実施形態では、半導体チップ２１の第１の辺１Ａ（長さをＬｘとする）と第２の辺１Ｂ（長さをＬｙとする）との熱変形量差が、２０％以内であることが好ましい。すなわち、熱変形量の比の値（ΔＬｘ／ΔＬｙ）が、０．８≦ΔＬｘ／ΔＬｙ≦１．２を満たすことが好ましい。第１、第２の辺１Ａ、１Ｂがこの条件を満たすことにより、半導体装置１や半導体装置１上の保護膜のクラック、電極の変形等を抑制できる。
　ここで、第１の辺１Ａの長さＬｘ、第２の辺１Ｂの長さＬｙは、図３に示すように、矩形を規定する２組の対向する２辺の間隔を意味している。図３に示すように、矩形の四隅が丸められていたり、辺の一部に欠けや切り込みが生じていたりする場合でも、このような角の丸みや欠けの部分は辺の長さとして考慮しない。
　なお、半導体チップ２１の２辺の長さＬｘ、Ｌｙは、スケールを有する顕微鏡を用い、半導体チップ２１の切断されたウェハを観察することにより容易に測定が可能である。また結晶方位については、Ｘ線回折装置を用いて解析することが可能である。チップを劈開すると結晶方向に沿って劈開されるため、劈開面（または劈開方向）から結晶方位を知ることもできる。例えば４Ｈ－ＳｉＣ（０００１）基板における劈開方向は＜１１－２０＞である。
　第１の辺１Ａが＜１１－２０＞方向にほぼ平行（第１の辺１Ａと＜１１－２０＞方向とのなす角度が５度以下）である場合には、第１の辺１Ａと第２の辺１Ｂとの長さの比（Ｌｘ／Ｌｙ）は、１．０５≦Ｌｘ／Ｌｙ≦１．６であることがより好ましい。さらに好ましくは、ＳｉＣの場合には１．３≦Ｌｘ／Ｌｙ≦１．４、ＧａＮの場合には１．１≦Ｌｘ／Ｌｙ≦１．１５である。これについては、後に図１１（ａ）を用いて詳しく説明する。
　第１の辺１Ａが＜１１－２０＞方向から傾いている場合（第１の辺１Ａと＜１１－２０＞方向とのなす角度が５度より大きく１５度未満の場合）には、第１の辺１Ａと第２の辺１Ｂとの長さの比（Ｌｘ／Ｌｙ）は、傾きの角度に応じて決定される。これについては、後に図１２を用いて詳しく説明する。
　半導体チップ２１には、半導体装置１と、半導体装置１の周囲（半導体チップ２１の上面に垂直な方向からみた四方）に設けられた幅Ｎの切りしろ残り２０ａとが配置されている。半導体装置１は、ＭＩＳＦＥＴなどの素子と、ガードリング領域とを含む。半導体装置１と切りしろ残り２０ａとの境界は、半導体装置１の第１の辺１ａと、第１の辺１ａとほぼ直交する第２の辺１ｂとによって規定される。第１の辺１ａは、＜１１－２０＞方向とほぼ平行であってもよいし、＜１１－２０＞方向から傾いた方向に延びていてもよい。第２の辺１ｂは、第１の辺１ａとほぼ垂直であり、第１の辺１ａが＜１１－２０＞方向とほぼ平行である場合には、第２の辺１ｂは結晶方位＜１－１００＞とほぼ平行である。
　半導体チップ２１に設けられた半導体層は、通常は、基板上にエピタキシャル成長された層である。半導体層の下には基板の一部が残っていてもよいし、除去されていてもよい。
　図１（ａ）に示す半導体チップ２１は、半導体ウェハを切削することによって得られる。図１（ｂ）は、本実施形態の半導体ウェハ３ａの一部を示す平面図である。図１（ｂ）に示すように、本実施形態の半導体ウェハ３ａには、半導体装置１が行列状（マトリクス状）に配置されている。
　半導体ウェハ３ａには、＜１１－２０＞方向とほぼ平行な切削線２ａと、切削線２ａにほぼ垂直な（＜１－１００＞方向）切削線２ｂとが配置されている。切削線２ａは、隣接する２つの半導体装置１の第１の辺１ａの間の領域に、第１の辺１ａとほぼ平行に配置されている。切削線２ｂは、隣接する２つの半導体装置１の第２の辺１ｂの間の領域に、第２の辺１ｂとほぼ平行に配置されている。第１の辺１ａと切削線２ａとの間、および第２の辺１ｂと切削線２ｂとの間には、切りしろ領域２０が配置されている。切りしろ領域２０は、＜１１－２０＞方向、＜１－１００＞方向のいずれにおいても、幅Ｚで設けられている。
　半導体ウェハ３ａを切削線２ａ、２ｂに沿って切り出すことにより、図１（ａ）に示す半導体チップ２１を得ることができる。半導体ウェハ３ａからの半導体チップ２１の切り出しは、ダイシング等による切削を用いるのが好ましい。このような切削方法を用いる場合、切削歩留（チップ取れ数）を考慮すると、切削線２ａ、２ｂはほぼ直交していることが好ましい。
　半導体ウェハ３ａにおいて、隣接する半導体装置１の間には、幅Ｚの切りしろ領域２０が設けられている。切削によって、ダイシング刃等の幅の分だけ、切りしろ領域２０の一部が失われる。その結果、図１（ａ）に示すように、それぞれの半導体チップ２１において、切りしろ残り２０ａの幅はＮとなる。半導体チップ２１の第１の辺１Ａの長さＬｘは、半導体装置１の第１の辺１ａの長さｌｘに、両端の切りしろ残り２０ａの幅Ｎを足した値となる。半導体チップ２１の第２の辺１Ｂの長さＬｙは、半導体装置１の第２の辺１ｂの長さｌｙに、両端の切りしろ残り２０ａの幅Ｎを足した値となる。切削によって図１（ａ）に示す切りしろ残り２０ａが全て失われた場合には、半導体装置１の幅が半導体チップ２１の幅と等しくなる。
　図４は、図１（ａ）に示す半導体装置１内の一部の断面（Ａ－Ｂ線に沿った断面）を示す図である。図４には、縦型パワーＭＩＳＦＥＴ構造である二重注入型ＭＩＳＦＥＴ（Ｄｏｕｂｌｅ－ｉｍｐｌａｎｔｅｄ　ＭＩＳＦＥＴ：以下、ＤＭＩＳＦＥＴと略称する）領域１８と、終端ガードリングであるＦＬＲ（Ｆｉｅｌｄ　Ｌｉｍｉｔｅｄ　Ｒｉｎｇ）領域１９とが規定されている。基板に垂直な方向から見て、ＦＬＲ領域１９は、ＤＭＩＳＦＥＴ領域１８を囲む領域に形成されている。
　図４に示すように、本実施形態のＤＭＩＳＦＥＴは、第１導電型の炭化珪素基板３と、炭化珪素基板３の主面上に形成され、炭化珪素基板３よりも低いドーパント濃度を有する第１導電型の炭化珪素から形成されているバッファ層４と、バッファ層４の主面上に形成され、バッファ層４よりさらに低いドーパント濃度を有する第１導電型の炭化珪素から形成されているドリフトエピタキシャル層（以下、ドリフトエピ層と略称する）５とを備える。
　本実施形態のドリフトエピ層５の主面は、（０００１）面であってもよいし、（０００１）面からθ°（－１０≦θ≦１０）の傾きを有する面（オフカット面）であってもよい。ドリフトエピ層５の主面が（０００１）面およびオフカット面のいずれであっても、半導体チップ２１の第１の辺１Ａと第２の辺１Ｂに露出する結晶方位はほぼ同じであるためである。
　ＤＭＩＳＦＥＴ領域１８におけるドリフトエピ層５の表層には、第２導電型のボディ領域６が形成されている。ボディ領域６内には、第１導電型のソース領域７と第２導電型のコンタクト領域８とが配置されている。図示は省略するが、基板に垂直な方向から見て、ソース領域７は、コンタクト領域８の周囲を囲んでいる。
　コンタクト領域８と、その周囲に位置するソース領域７との上には、ソース・オーミック電極１３が設けられている。ソース・オーミック電極１３は、例えば、ニッケル、シリコンおよび炭素を含む合金層またはチタン、シリコンおよび炭素を含む合金層から形成されている。
　さらに、ＤＭＩＳＦＥＴ領域１８において、２つのボディ領域６に挟まれるドリフトエピ層５と、その両側のボディ領域６およびソース領域７との上には、炭化珪素により構成されるチャネルエピタキシャル層（以下、チャネルエピ層と略称する）９が形成されている。チャネルエピ層９のうち、ボディ領域６上に位置する部位は、ＭＩＳＦＥＴのチャネルとして機能する。
　チャネルエピ層９の上には、例えばシリコン酸化膜から形成されているゲート絶縁膜１０が設けられている。ゲート絶縁膜１０の上には、例えばポリシリコンから形成されているゲート電極１１が設けられている。ゲート絶縁膜１０は、シリコン酸化膜に限定されず、シリコン酸窒化膜等であってもよい。
　ソース・オーミック電極１３の上には、例えばアルミニウムまたはその合金層から形成されているパッド用電極１５が設けられている。
　一方、ＦＬＲ領域１９におけるドリフトエピ層５の表層には、ボディ領域６と同時に形成された第２導電型の半導体リング領域６Ｒが複数本設けられている。半導体リング領域６Ｒは、基板に垂直な方向から見て、ＤＭＩＳＦＥＴ領域１８の周囲を囲むリング状に設けられている。半導体リング領域６Ｒは、ゲート絶縁膜１０と同時に形成された絶縁膜１０ａによって覆われている。
　ＤＭＩＳＦＥＴ領域１８におけるゲート電極１１およびゲート絶縁膜１０の上と、ＦＬＲ領域１９における絶縁膜１０ａとの上は、層間絶縁膜１２によって覆われている。層間絶縁膜１２は、例えばシリコン酸化物から構成されている。また、パッド用電極１５上には、保護絶縁膜１６が形成されている。
　炭化珪素基板３の裏面には、裏面電極１７が形成されている。裏面電極１７は、炭化珪素基板３側から順に、例えば、チタン／ニッケル／銀の積層構造を有している。また、裏面電極１７と炭化珪素基板３の裏面との間には、ドレイン・オーミック電極１４が形成されている。ドレイン・オーミック電極１４も、ソース・オーミック電極１３と同様に、例えば、ニッケル、シリコンおよび炭素の合金層またはチタン、シリコンおよび炭素の合金層から構成されている。
　本実施形態の一例においては、第１導電型はｎ型であり、図４に示した例では、炭化珪素基板３はｎ型ＳｉＣ半導体基板（ｎ+ＳｉＣ基板）であり、バッファ層４はｎ-層、ドリフトエピ層５はｎ--層である。また、ボディ領域６はｐ-層、ソース領域７はｎ+層、コンタクト領域８はｐ+層である。なお、「＋」、「－」は、ｎ型またはｐ型の相対的なドーパントの濃度を表記した符号である。「＋」が多いほど濃度が高く、「－」が多いほど濃度が低いことを示している。
　また、本実施形態のチャネルエピ層９は、絶縁層（または実質的に絶縁層）であり、「ｉ層」または「チャネルエピｉ層」と称する場合もある。ただし、チャネルエピ層９は、低濃度の第１導電型（ｎ-）の層であってもよいし、チャネルエピ層９の不純物濃度は深さ方向において変化していてもよい。
　炭化珪素基板３は、六方晶系炭化珪素により構成される。炭化珪素基板３の厚さは、例えば、２５０～３５０μｍであり、炭化珪素基板３の濃度は、例えば、８Ｅ１８ｃｍ-3である。ここで、８Ｅ１８ｃｍ-3は、８×１０18ｃｍ-3の意味であり、以下、本明細書では、濃度については同様の表記を行う場合がある。
　バッファ層４およびドリフトエピ層５は、炭化珪素基板３の主面上にエピタキシャル形成によって形成されたＳｉＣ層である。バッファ層４の濃度は、例えば、６Ｅ１６ｃｍ-3である。ドリフトエピ層５の厚さは、例えば、４～１５μｍであり、その濃度は、例えば、５Ｅ１５ｃｍ-3である。
　ボディ領域６の厚さ（即ち、ドリフトエピ層５の上面からの深さ）は、例えば０．５～１．０μｍであり、ボディ領域６の不純物濃度は、例えば１．５Ｅ１８ｃｍ-3である。また、ソース領域７の厚さ（即ち、ドリフトエピ層５の上面からの深さ）は、例えば０．２５μｍであり、ソース領域７の不純物濃度は、例えば５Ｅ１９ｃｍ-3である。そして、コンタクト層（ｐ+層）８の厚さは、例えば０．３μｍであり、その濃度は、例えば２Ｅ２０ｃｍ-3である。なお、ＤＭＩＳＦＥＴ領域１８のドリフトエピ層５において、隣接する２つのボディ領域６の間の領域は「接合型電界効果トランジスタ（ｊｕｎｃｔｉｏｎ　ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ、以下、ＪＦＥＴと略称する）領域」と規定される。ＪＦＥＴ領域の長さ（幅）は、例えば３μｍである。
　チャネルエピ層９は、ドリフトエピ層５上にエピタキシャル成長されたＳｉＣ層であり、チャネルエピ層９の厚さは、例えば３０ｎｍ～１５０ｎｍである。チャネル領域の長さ（幅）は、例えば０．５μｍである。ゲート絶縁膜１０は、例えば、ＳｉＯ2（シリコン酸化膜）により構成され、その厚さは、例えば７０ｎｍである。ゲート電極１１は、例えば、ｐｏｌｙ－Ｓｉ（ポリシリコン）により構成され、その厚さは、例えば５００ｎｍである。
　ソース・オーミック電極１３およびドレイン・オーミック電極１４の厚さは、例えば、５０ｎｍ～１００ｎｍである。なお、ＳｉＣチップをエポキシ樹脂パッケージに実装する際のはんだ付けを容易にするために、裏面電極１７としてニッケルと銀、またはニッケルと金を堆積してもよい。
　図５（ａ）は半導体チップ２１を示す平面図である。半導体チップ２１は半導体装置１と切りしろ残り２０ａから構成されている。半導体チップ２１は、例えば３．７ｍｍ角の大きさを有している。半導体チップ２１における、直交する２辺の方向をｘおよびｙと表記する。このとき、ｘは＜１１－２０＞方向に平行であるか、または＜１１－２０＞方向から１５度未満の角度だけ傾いた角度である。ｙは＜１－１００＞方向に平行であるか、または＜１－１００＞方向１５度未満の角度だけ傾いた角度である。
　半導体装置１は、図５（ｂ）に示すように、半導体素子４０と、ガードリングなどの周端部４１から構成される。周端部４１は存在しない場合もある。半導体装置１の模式的な断面図を図５（ｃ）に示す。半導体装置１は、半導体素子４０と、半導体素子４０の一部を保護する絶縁膜４４と、半導体素子４０の表面に設けられた配線電極４２とを有する。
　本願発明者は、半導体チップ２１の第１の辺１Ａおよび第２の辺１Ｂの結晶方位を変化させて機械的物性（線膨張係数およびヤング率）のシミュレーションを行った。図６は、半導体チップ２１の第１の辺１Ａおよび第２の辺１Ｂと結晶構造との関係を説明するための図である。図６は、六方晶系半導体をｃ軸＜０００１＞方向から見た構成を模式的に示している。図６に示す六方晶系半導体がＳｉＣの場合には、黒色で示す原子（分子（Ｓｉ－Ｃ結合））は基準原子（分子）であり、白色で示す原子は基準原子（分子）と結合した原子（分子）である。半導体チップ２１の第１の辺１Ａ（ｘ軸）と＜１１－２０＞方向との間の角度を回転角３０とする。第１の辺１Ａ（ｘ軸）が＜１１－２０＞方向に沿っている場合には、回転角３０は、０度になる。第１の辺１Ａにほぼ直交する方向に、第２の辺１Ｂ（ｙ軸）が配置されている。
　まず、計算に先立ち、基準となる物性値を求めるために、ＤＩＣ（Ｄｉｇｉｔａｌ　Ｉｍａｇｅ　Ｃｏｒｒｅｌａｔｉｏｎ）という高精度ＣＣＤカメラによる３Ｄステレオ測定手法を用いて、４Ｈ－ＳｉＣ半導体チップの線膨張係数およびヤング率を実測した。
　線膨張係数の実測用の試料としては、回転角３０が０度、つまり＜１１－２０＞方向とほぼ平行な第１の辺１Ａと、それに垂直な第２の辺１Ｂとを有する４Ｈ－ＳｉＣ半導体チップＡを準備した。この実測用の半導体チップにおいて、第１の辺１Ａの長さ（Ｌｘ）、および第２の辺１Ｂの長さ（Ｌｙ）は、それぞれ１２ｍｍ（つまり、Ｌｘ／Ｌｙ＝１２ｍｍ／１２ｍｍ＝１）とした。測定は、室温（２５℃）から２５０℃までの温度下で実施した。
　図７（ａ）および（ｂ）は、４Ｈ－ＳｉＣチップＡにおいて、＜１１－２０＞方向（ｘ軸）、および＜１－１００＞方向（ｙ軸）の線膨張係数を測定した結果を示すグラフである。図７（ａ）および（ｂ）に示すように、＜１１－２０＞方向の線膨張係数は３．０６×１０-6／℃、＜１－１００＞方向の線膨張係数は４．７３×１０-6／℃となった。この結果では、＜１－１００＞方向の線膨張係数は、＜１１－２０＞方向の線膨張係数と比較して１．５倍以上大きい値となっている。
　ヤング率の測定時には、ナノメカニカルテスタにおいて、試料を保持する必要がある。そのため、ｘ軸方向のヤング率の測定用には、Ｌｘ／Ｌｙ＝４０ｍｍ／６ｍｍの４Ｈ－ＳｉＣチップＢを、ｙ軸方向のヤング率の測定用に、Ｌｘ／Ｌｙ＝６ｍｍ／４０ｍｍの４Ｈ－ＳｉＣチップＣを準備した。測定は、室温（２５℃）でのみ実施した。
　図８（ａ）および（ｂ）は、４Ｈ－ＳｉＣチップＢ、Ｃにおいて、＜１１－２０＞方向、および＜１－１００＞方向のヤング率を測定した結果を示すグラフである。図８（ａ）および（ｂ）に示すように、＜１１－２０＞方向のヤング率が４５４ＧＰａと、＜１－１００＞方向のヤング率が６０１ＧＰａとなった。この結果では、＜１－１００＞方向のヤング率は、＜１１－２０＞方向のヤング率よりも１．３倍以上大きい値となっている。以上の結果より、４Ｈ－ＳｉＣでは、結晶方位によって機械的物性（線膨張係数、ヤング率）が異なることが確認できた。
　図９（ａ）、（ｂ）は、図６に示す回転角３０を変化させた場合の第１の辺１Ａ（ｘ軸）および第２の辺１Ｂ（ｙ軸）の線膨張係数、ヤング率の影響を検討した計算結果を示すグラフである。ここでの計算は、図７および図８の物性値（回転角３０が０度の状態）を基準とした。
　図９（ａ）に示すように、ｘ軸の線膨張係数は、回転軸が０度から３０度までは増加し、３０度から６０度までは減少する。ｙ軸の線膨張係数は、回転軸が０度から３０度までは減少し、３０度から６０度までは増加する。ｘ軸とｙ軸の線膨張係数は１５度、４５度において互いに等しくなる。図９（ｂ）に示すヤング率も、図９（ａ）に示す線膨張係数と同様の傾向を示す。すなわち、４Ｈ－ＳｉＣの線膨張係数とヤング率は、共に、回転角３０が１５度未満の場合は、ｘ軸の値よりもｙ軸の値の方が大きい。回転角３０が１５度の場合にｘ軸の値とｙ軸の値が等しくなる。回転角３０が１５度より大きく４５度未満の場合に、ｙ軸の値よりもｘ軸の値のほうが大きくなる。回転角３０が４５度の場合にｘ軸の値とｙ軸の値が再び等しくなる。回転角３０が４５度を超えると、ｘ軸の値よりもｙ軸の値の方が大きくなる。なお、回転角３０が３０度のときのｘ軸の線膨張係数およびヤング率の値は、回転角３０が０度のときのｙ軸の線膨張係数およびヤング率のそれぞれの値と等しくなっている。
　図１０（ａ）および（ｂ）は、ＧａＮ（Ｗｕｒｔｚｉｔｅ）を用いて、回転角３０を変化させた場合の第１の辺１Ａ（ｘ軸）および第２の辺１Ｂ（ｙ軸）の線膨張係数、ヤング率の影響を検討した計算結果を示すグラフである。なお、ＧａＮの基準物性値としては、非特許文献２に記載されている値を用いて計算を実施した。図１０から、ＧａＮの場合にも、回転角３０と線膨張係数およびヤング率との関係は、４Ｈ－ＳｉＣと同様の傾向を有していることがわかる。
　次に、有限要素法による構造解析シミュレーションを用いて、半導体チップの寸法に対する、熱変形量、応力への影響を検討した。
　図１１（ａ）は、４Ｈ－ＳｉＣおよびＧａＮ半導体チップのｘ軸およびｙ軸の熱変形量比をシミュレーションによって算出した結果を示すグラフである。図１１（ａ）の横軸は、半導体チップの第２の辺１Ｂの長さ（Ｌｙ）に対する第１の辺１Ａの長さ（Ｌｘ）の値を示している。このシミュレーションは、回転角３０を０度として行った。
　これらのシミュレーションにおいても、図９（ａ）、（ｂ）および図１０（ａ）、（ｂ）に結果を示すシミュレーションと同様に、４Ｈ－ＳｉＣの物性値としては実測値を用い、ＧａＮの物性値としては文献値を用いた。グラフにおいて、４Ｈ-ＳｉＣのシミュレーション結果を白丸で、ＧａＮのシミュレーション結果を白三角で示す。なお、熱変形量を実測した結果（黒丸）も参考に示している。シミュレーションの簡易化のため、等方的な機械的物性を示す保護膜（絶縁膜）や樹脂、はんだ、およびワイヤは省略し、機械的物性の異方性を示す半導体基板および半導体層から構成される半導体チップを想定して計算を行った。また、デバイスの動作状態における半導体基板の温度を１５０℃と想定して計算を行った。シリコン窒化物等の絶縁膜を有するチップでも、このシミュレーション結果とほぼ同様の傾向になると考えられる。
　図１１（ａ）に示すように、ＳｉＣ半導体チップ、ＧａＮ半導体チップともに、チップＸ／Ｙ寸法比（Ｌｘ／Ｌｙ）が１．０、すなわち半導体チップの第１の辺及び第２の辺の長さが等しい場合、熱変形量比Ｘ／Ｙ（ΔＬｘ／ΔＬｙ）は１．０より小さくなっている。また、チップＸ／Ｙ寸法比（Ｌｘ／Ｌｙ）が大きくなるに従って、熱変形量比Ｘ／Ｙ（ΔＬｘ／ΔＬｙ）が大きくなっている。このことから、第１の辺に沿った方向の熱変形量と第２の辺に沿った方向の熱変形量との差を小さくするには、チップＸ／Ｙ寸法比（Ｌｘ／Ｌｙ）を１．０よりも大きく、すなわち第１の辺の長さを第２の辺の長さよりも大きくすればよいことがわかる。
　図１１（ａ）から、ＳｉＣの場合、チップＸ／Ｙ寸法比（Ｌｘ／Ｌｙ）を１．１以上１．６以下、ＧａＮの場合、チップＸ／Ｙ寸法比（Ｌｘ／Ｌｙ）を１．０５以上１．２以下にすると、熱変形量比Ｘ／Ｙ（ΔＬｘ／ΔＬｙ）が約０．８以上１．２以下となっている。この結果から、ＳｉＣとＧａＮとでは若干傾向が異なるものの、チップＸ／Ｙ寸法比（Ｌｘ／Ｌｙ）が１．０５倍以上１．６倍以下の場合に、ｘ軸とｙ軸の熱変形量がほぼ等しくなり、ひずみが均一になることがわかる。また、ＳｉＣの場合、チップＸ／Ｙ寸法比（Ｌｘ／Ｌｙ）が、１．３以上１．４以下、ＧａＮの場合、１．１以上１．１５以下のときに、熱変形量比Ｘ／Ｙ（ΔＬｘ／ΔＬｙ）が約１倍になっているため、ひずみが最も均一になる。グラフ中に黒丸で示される実測値は、シミュレーション結果（白丸および白三角）とおおむね良好に一致している。
　上述したように、図１１（ａ）に示されるシミュレーションにおいては、動作温度を１５０℃と想定した。図７（ａ）、（ｂ）を用いて説明したように、０℃から３００℃の範囲内において、ＳｉＣの線膨張係数は一定の値である。したがって、例えば、温度を室温（２５℃）以上１５０℃±５℃以下で変化させた場合には、図１１（ａ）のグラフと同様の傾向が見られると考えられる。また、ＳｉＣを用いたチップを通常の動作温度（例えば１００℃以上２００℃以下）で動作させた場合にも、図１１（ａ）と同様の傾向が見られると考えられる。ＧａＮのチップを通常の動作温度で用いた場合にも、同様の傾向が見られると考えられる。
　図１１（ｂ）は、４Ｈ－ＳｉＣおよびＧａＮ半導体チップのコーナー部における相当応力（最大）値をシミュレーションによって算出した結果を示すグラフである。このシミュレーションでは、図１１（ａ）に結果を示すシミュレーションと同様に、チップＸ／Ｙ寸法比（Ｌｘ／Ｌｙ）をパラメータとした。図１１（ｂ）の横軸は、チップＸ／Ｙ寸法比（Ｌｘ／Ｌｙ）を示している。図１１（ｂ）の縦軸は、Ｌｘ／Ｌｙ＝１の場合の相当応力値を基準（１００％）とした場合の各Ｌｘ／Ｌｙでの相当応力比を示している。図１１（ｂ）の結果を得るためのシミュレーションにおいても、図１１（ａ）に示す結果と同様に、４Ｈ－ＳｉＣの物性値としては実測値を用い、ＧａＮの物性値としては文献値を用いた。シミュレーションの簡易化のため、等方的な機械的物性を示す保護膜（絶縁膜）や樹脂、はんだ、およびワイヤは省略し、機械的物性の異方性を示す半導体基板および半導体層から構成される半導体チップを想定して計算を行った。また、デバイスの動作状態における半導体基板の温度を１５０℃と想定して計算を行った。
　図１１（ｂ）に示すように、４Ｈ－ＳｉＣとＧａＮとでは、応力低減効果に若干差が認められるものの、ほぼ同様の傾向を示している。４Ｈ－ＳｉＣとＧａＮのいずれにおいても、チップＸ/Ｙ寸法比が１．０５≦Ｌｘ／Ｌｙ≦１．６の場合には、相当応力比は１００％よりも低い値になっている。この結果から、チップＸ/Ｙ寸法比が１．０５≦Ｌｘ／Ｌｙ≦１．６の場合には、チップＸ/Ｙ寸法比が１の場合と比較して、相当応力比が低減されることがわかる。なお、チップＸ/Ｙ寸法比が１．６倍より大きくなると相当応力比はさらに小さくなり、チップＸ/Ｙ寸法比が２倍のときに相当応力比は極小値になっている。この値で相当応力比が低減されているのは、他の要因によるものと考えられる。
　図１２は、第１の辺１Ａの＜１１－２０＞方向からの回転角３０と、半導体チップの最適なＸ／Ｙ寸法比（Ｌｘ／Ｌｙ）との関係を示すグラフである。なお、ここでの半導体チップのＸ／Ｙ寸法ＬｘおよびＬｙは、室温（２５℃）における寸法で定義される。図１２の横軸は回転角３０を示し、縦軸は半導体チップの最適なＸ／Ｙ寸法比（Ｌｘ／Ｌｙ）を示す。最適なＸ／Ｙ寸法比（Ｌｘ／Ｌｙ）は、ｘ方向とｙ方向の熱変形量が等しくなるときの寸法である。図１２に示すように、ＳｉＣおよびＧａＮでは、回転角３０が０度および６０度のときに縦軸の値が最大となり、回転角３０が１５度のときに縦軸の値が１となり、回転角３０が３０度のときに縦軸の値が最小となる点で、同様の傾向を示す。ただし、縦軸の値の最大値および最小値は、ＳｉＣとＧａＮとでは異なる。
　図４には、半導体素子としてＤＭＩＳＦＥＴを示した。しかしながら、本発明の半導体素子はこれに限られない。例えば、トレンチ型ＭＩＳＦＥＴ等であってもよい。図１３は、４Ｈ－ＳｉＣを用いたトレンチ型ＭＩＳＦＥＴを示す断面図である。図１３に示すように、本実施形態のトレンチ型ＭＩＳＦＥＴは、第１導電型の炭化珪素基板３と、炭化珪素基板３の主面上に形成されたドリフトエピ層５とを備える。炭化珪素基板３とドリフトエピ層５との間には、これら２つの層の間の不純物濃度を有するバッファ層４が形成されていてもよい。
　ドリフトエピ層５の表層には、第２導電型のボディ領域６が形成されている。ボディ領域６内には、第１導電型のソース領域７と、第２導電型のコンタクト領域８とが配置されている。
　ボディ領域６およびソース領域７は、トレンチ３１によって区切られている。トレンチ３１は、ボディ領域６およびソース領域７を貫通して設けられ、トレンチ３１の底面は、ドリフトエピ層５内に配置されている。
　コンタクト領域８と、その周囲に位置するソース領域７との上には、ソース・オーミック電極１３が設けられている。ソース・オーミック電極１３は、例えば、ニッケル、シリコンおよび炭素を含む合金層またはチタン、シリコンおよび炭素を含む合金層から形成されている。
　ソース・オーミック電極１３の周囲におけるソース領域７の上、およびトレンチ３１の表面には、炭化珪素により構成されるチャネルエピ層９が形成されている。チャネルエピ層９のうち、ボディ領域６と接する部分は、ＭＩＳＦＥＴのチャネルとして機能する。チャネルエピ層９の上には、例えばシリコン酸化膜から形成されているゲート絶縁膜１０が設けられている。ゲート絶縁膜１０の上には、例えばポリシリコンから形成されているゲート電極１１が設けられている。ゲート電極１１およびゲート絶縁膜１０の上には、例えばシリコン酸化物から形成されている層間絶縁膜１２が設けられている。
　ソース・オーミック電極１３および層間絶縁膜１２の上には、例えばアルミニウムまたはその合金層から形成されているパッド用電極１５が設けられている。パッド用電極１５の上には、シリコン窒化物を含む絶縁体から形成されている保護絶縁膜１６が設けられている。層間絶縁膜１２の厚さ、および保護絶縁膜１６の厚さは、それぞれ１μｍ以上、１．５μｍ以上であることが好ましい。
　炭化珪素基板３の裏面には、裏面電極１７が形成されている。裏面電極１７は、炭化珪素基板３側から順に、例えば、チタン／ニッケル／銀の積層構造を有しており、また、裏面電極１７と炭化珪素基板３の裏面の間には、ドレイン・オーミック電極１４が形成されている。ドレイン・オーミック電極１４も、ソース・オーミック電極１３と同様に、例えば、ニッケル、シリコンおよび炭素を含む合金層またはチタン、シリコンおよび炭素を含む合金層から形成されている。
　本実施形態の半導体素子は、以下に示す構成を有していてもよい。
　図１４は、図４に示すＤＭＩＳＦＥＴの改変例を示す断面図である。図１４に示す半導体装置は、図４に示すチャネエピ層９が形成されていない。それ以外の構成は図４と同様であるため、その説明を省略する。
　図１５は、図１３に示すトレンチ型ＭＩＳＦＥＴの改変例を示す断面図である。図１５に示す半導体装置は、図１３に示すチャネルエピ層９が形成されていない。それ以外の構成は図１３と同様であるため、その説明を省略する。
　図１６は、ショットキーバリアダイオードの構造を示す断面図である。図１６に示すショットキーバリアダイオードでは、ｎ+型の炭化珪素基板３の上に、ｎ-層５ａが配置されている。ｎ-層５ａの表層には、ガードリングとして機能するｐ型領域（または高抵抗領域）６ａが形成されている。炭化珪素基板３に垂直な方向から見て、ｐ型領域６ａは、ｎ-層５ａの周囲を囲むように配置されている。ｎ-層５ａの表層のうちｐ型領域６ａによって囲まれる領域の上には、ショットキー電極５０が形成されている。ｎ-層５ａとショットキー電極５０とは、ショットキー接合を形成する。炭化珪素基板３に垂直な方向から見て、ショットキー電極５０の一部はｐ型領域６ａとオーバーラップしている。ショットキー電極５０の上には、パッド用電極１５が形成されている。パッド用電極１５の上は、保護絶縁膜１６によって覆われている。
　図１７は、ｐｎ接合型ダイオードの構造を示す断面図である。図１７に示すｐｎ接合型ダイオードは、例えばメサ構造を有している。ｎ+型の炭化珪素基板３の上に、ｎ-層５ｂが設けられている。ｎ-層５ｂの終端領域５１はドライエッチング等によって除去されており、ｎ-層５ｂの上面には段差５２が形成されている。この段差５２が「メサ構造」を構成している。
　素子領域５３におけるｎ-層５ｂの表層には、ｐ型領域６ｃが形成されている。ｎ-層５とｐ型領域６ｃとはｐｎ接合を形成しており、ｐｎ接合型ダイオードの耐圧構造を決定している。ｐ型領域６ｃの上にはｐ型コンタクト電極５４が形成されている。ｐ型コンタクト電極５４の上にはパッド用電極１５が形成されている。
　終端領域５１におけるｎ-層５ｂの表層には、ｐ型ガードリング領域６ｂが形成されている。段差５２の側面およびｐ型ガードリング領域６ｂの上には、酸化膜５５が形成されている。酸化膜５５の上には、保護絶縁膜１６が形成されている。
　本明細書においては配線電極として主にアルミニウムを用いて説明してきたが、低抵抗な金属であればよく、例えば銅もしくはそれらの合金であってもよい。
　本実施形態は、リサーフ構造等の他の終端構造に用いることができる。また、絶縁ゲートバイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ　ｇａｔｅ　ｂｉｐｏｌａｒ　ｔｒａｎｓｉｓｔｏｒ、ＩＧＢＴ）、金属－半導体電界効果トランジスタ（ｍｅｔａｌ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ、ＭＥＳＦＥＴ）、接合型電界効果トランジスタ（ｊｕｎｃｔｉｏｎ　ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ、ＪＦＥＴ）、バイポーラ・トランジスタ等の他の半導体素子などにも好適に用いることが可能である。また、本実施形態は、ＳｉＣおよびＧａＮの他の六方晶半導体材料や、機械的物性の異方性を有する他の結晶構造の半導体材料に対しても好適に用いることが可能である。
　本実施形態の半導体チップ２１は樹脂によって封止され、ワイヤやボンディングパッド等によって外部と接続されてもよい。以下、その一例を説明する。
　図１８は、本実施形態の半導体チップ２１を有する半導体デバイス（半導体パッケージ）６１を示す斜視図である。半導体デバイス６１は、支持部材６３と、半導体チップ２１と、封止樹脂６４と、外部端子６３ａ、６３ｂ、６３ｃとを備えている。支持部材６３は、銅を含む合金など金属材料から形成されており、半導体チップ２１を支持する。外部端子６３ａ、６３ｂ、６３ｃも銅を含む合金など、金属材料から形成されている。支持部材６３と外部端子６３ａ、６３ｂ、６３ｃとは、一般にリードフレームと呼ばれる。
　半導体チップ２１は、以下において説明するように、ＭＩＳＦＥＴやｐｎ接合型ダイオード、ショットキーバリアダイオードなど半導体デバイスとして所望の機能を有する半導体素子を含む。図１８は、半導体チップ２１に含まれる半導体素子がトランジスタである場合を示しているため、３つの外部端子６３ａ、６３ｂ、６３ｃを含んでいる。半導体素子がダイオードである場合には、外部端子は２つである。また、外部端子は４つ以上であってもよい。
　図１８に示すように、封止樹脂６４は、支持部材６３の少なくとも一部および支持部材６３に支持された半導体チップ２１の全体を覆っている。封止樹脂６４は、支持部材６３および半導体チップ２１の全体を覆っていてもよい。封止樹脂６４は、エポキシ樹脂など半導体パッケージに用いられる公知の封止樹脂材料から形成されている。なお、支持部材６３に支持された半導体チップ２１と封止樹脂６４との間には、ＪＣＲが設けられていてもよい。
　図１８に示すように、半導体チップが半導体パッケージ内に収められている場合、半導体チップの熱変形量の測定は、半導体チップを封止している樹脂を取り除き、半導体チップをリードフレームから取り外した状態で行うことができる。半導体チップの熱変形量は、例えば、室温（２５℃）から１５０℃±５℃まで温度を変化させた場合の半導体チップの変形量を、ＤＩＣカメラを用いて測定することにより求めることができる。
　本発明は、機械的物性の異方性を有する種々の半導体装置に好適に用いられる。特に、六方晶系半導体であるＳｉＣや、ＧａＮ基板を用いたダイオードやトランジスタなどに好適に用いられる。
　１　　　　　　　半導体装置
　１ａ、１ｂ　　　第１、第２の辺
　１Ａ、１Ｂ　　　第１、第２の辺
　２ａ、２ｂ　　　切削線
　３ａ　　　　　　半導体ウェハ
　２０　　　　　　切りしろ領域
　２０ａ　　　　　切りしろ残り
　２１　　　　　　半導体チップ
　３　　　　　　　炭化珪素基板
　４　　　　　　　バッファ層
　５　　　　　　　ドリフトエピ層
　６　　　　　　　ボディ領域
　７　　　　　　　ソース領域
　８　　　　　　　コンタクト領域
　９　　　　　　　チャネルエピ層
　１０　　　　　　ゲート絶縁膜
　１１　　　　　　ゲート電極
　１２　　　　　　層間絶縁膜
　１３　　　　　　ソース・オーミック電極
　１４　　　　　　ドレイン・オーミック電極
　１５　　　　　　パッド用電極
　１６　　　　　　保護絶縁膜
　１７　　　　　　裏面電極
　１８　　　　　　半導体素子領域（ＤＭＩＳＦＥＴ領域）
　１９　　　　　　ガードリング（ＦＬＲ）領域
　３０　　　　　　＜１１－２０＞方向に対する回転角
　３１　　　　　　トレンチ
　５０　　　　　　ショットキー電極
　５１　　　　　　終端領域
　５２　　　　　　段差
　５３　　　　　　素子領域
　５４　　　　　　ｐ型コンタクト電極
　５５　　　　　　酸化膜
　６１　　　　　　半導体デバイス
　６３　　　　　　支持部材
　６３ａ、６３ｂ、６３ｃ　　　　　　外部端子
　６４　　　　　　封止樹脂

Claims (19)

  1. 　六方晶系の半導体層を備える半導体チップであって、
    　前記半導体層に垂直な方向からみて、前記半導体層は、第１の辺と、前記第１の辺に実質的に直交し、前記第１の辺と線膨張係数の異なる第２の辺とを有する四角形の形状を有し、
    　前記第１の辺の延びる方向の熱変形量と、前記第２の辺の延びる方向の熱変形量とが実質的に等しい半導体チップ。
  2. 　前記半導体層の主面の少なくとも一部を覆うように設けられ、等方的な機械的物性を有する絶縁膜をさらに備える請求項１に記載の半導体チップ。
  3. 　等方的な機械的物性を有する金属膜をさらに備える請求項１または２に記載の半導体チップ。
  4. 　前記金属膜は、アルミニウムもしくは銅またはそれらの合金である請求項３に記載の半導体チップ。
  5. 　前記半導体層は炭化珪素である請求項１から４のいずれかに記載の半導体チップ。
  6. 　前記半導体層は窒化ガリウムである請求項1から４のいずれかに記載の半導体チップ。
  7. 　前記半導体層の主面が、（０００１）面から－１０°以上１０°以下の傾きを有する請求項１から６のいずれかに記載の半導体チップ。
  8. 　前記半導体層は、単結晶基板の主面上に形成された、前記単結晶基板と同一材料により構成される層である請求項１から７のいずれかに記載の半導体チップ。
  9. 　前記第１の辺の長さをＬｘ、前記第２の辺の長さをＬｙ、前記第１の辺の延びる方向における熱変形量をΔＬｘ、前記第２の辺の延びる方向における熱変形量をΔＬｙとすると、下記式が成立する請求項１から８のいずれかに記載の半導体チップ。
    ０．８≦ΔＬｘ／ΔＬｙ≦１．２
  10. 　前記第1の辺の延びる方向と＜１１－２０＞方向とのなす角が１５度未満であり、前記第1の辺が前記第２の辺よりも長い請求項１から９のいずれかに記載の半導体チップ。
  11. 　前記第１の辺の延びる方向の線膨張係数は前記第２の辺の延びる方向の線膨張係数よりも小さく、前記第１の辺は前記第２の辺よりも長い請求項１から９のいずれかに記載の半導体チップ。
  12. 　前記第１の辺の長さをＬｘ、前記第２の辺の長さをＬｙとすると、下記式が成立する請求項１０に記載の半導体チップ。
    １．０５≦Ｌｘ／Ｌｙ≦１．６
  13. 　前記半導体層は炭化珪素であって、
    　前記第１の辺の長さをＬｘ、前記第２の辺の長さをＬｙとすると、下記式が成立する請求項１０に記載の半導体チップ。
    １．１≦Ｌｘ／Ｌｙ≦１．６
  14. 　前記半導体層は窒化ガリウムであって、
    　前記第１の辺の長さをＬｘ、前記第２の辺の長さをＬｙとすると、下記式が成立する請求項１０に記載の半導体チップ。
    １．０５≦Ｌｘ／Ｌｙ≦１．２
  15. 　前記絶縁膜は、シリコン窒化物を含む絶縁体から形成されている請求項２に記載の半導体チップ。
  16. 　前記絶縁膜の膜厚が１．５μｍ以上５μｍ以下である請求項１３に記載の半導体チップ。
  17. 　前記半導体層は、ｐｎ接合型ダイオード、ショットキー接合型ダイオード、金属－絶縁体－半導体電界効果トランジスタ、金属－半導体電界効果トランジスタおよび接合型電界効果トランジスタのうちのいずれかの一部である請求項１から１６のいずれかに記載の半導体チップ。
  18. 　請求項１から１７のいずれかに記載の半導体チップと、
    　前記半導体チップの少なくとも一部を覆う樹脂とを備える、半導体デバイス。　
  19. 　六方晶系の半導体層を備える半導体チップの製造方法であって、
    　前記半導体層を含むウェハに半導体装置を形成する工程（ａ）と、
    　前記ウェハを第１の方向および第２の方向に向って切り出して、前記半導体装置を含む半導体チップを形成する工程（ｂ）とを備え、
    　前記工程（ｂ）では、前記半導体チップにおける前記第１の辺の延びる方向の熱変形量と、前記半導体チップにおける前記第２の辺の延びる方向の熱変形量が実質的に等しくなるように、前記第１の方向の長さおよび前記第２の方向の長さを決定する、半導体チップの製造方法。
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