JP2013179251A - 半導体装置 - Google Patents

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Abstract

【課題】ＩＧＢＴを含む半導体装置の製造歩留まりを向上させる。
【解決手段】絶縁膜によって規定され、ＩＧＢＴの素子が形成される活性領域ＡＣは、平面視において一定の間隔を設けて第１方向に延びる第１長辺Ｌ１と第２長辺Ｌ２とを有する。そして、第１長辺Ｌ１および第２長辺Ｌ２の一方の端部において、第１長辺Ｌ１と第１角度θ１を成す第１短辺Ｓ１と、第２長辺Ｌ２と第２角度θ２を成す第２短辺Ｓ２とを有し、第１長辺Ｌ１および第２長辺Ｌ２の他方の端部において、第１長辺Ｌ１と第３角度θ３を成す第３短辺Ｓ３と、第２長辺Ｌ２と第４角度θ４を成す第４短辺Ｓ４とを有する。第１角度θ１、第２角度θ２、第３角度θ３、および第４角度θ４は、９０度よりも大きく１８０度よりも小さい範囲である。
【選択図】図１０Ｂ

Description

本発明は半導体装置に関し、例えばプレーナゲート型ＩＧＢＴ（Insulated Gate Bipolar Transistor）を含む半導体装置に好適に利用できるものである。
ＩＧＢＴは、表面半導体層が、単結晶シリコンからなるベース層の主面（表面）上に、埋め込み絶縁膜を介してエピタキシャル法により形成されており、この表面半導体層にソース層、チャネル層、およびエミッタ層（バックゲート層）が形成される。ベース層と表面半導体層とは、埋め込み絶縁膜に形成された開口部（離間部）を通じて接続した構造となっている。また、埋め込み絶縁膜よりも厚い絶縁膜によってベース層の主面上では複数の活性領域が規定され、それらの複数の活性領域の各々に表面半導体層が形成されている。
例えば特開平９−３６０４２号公報（特許文献１）には、（１００）等価面をシード部（種結晶部）として用いて、ＳＰＥ（固相エピタキシャル成長）法により非晶質半導体層を単結晶化し、絶縁膜上に単結晶層を形成する方法が記載されている。シード部の平面パターンを、非晶質半導体層の所定の領域を取り囲むパターンとし、そのシード部によって取り囲まれた非晶質半導体層の所定の領域をＳＰＥ法により単結晶化して所望の半導体単結晶層を形成する技術が開示されている。
また、特開昭６３−２８１４１８号公報（特許文献２）には、固相成長を用いたＳＯＩ（Silicon On Insulator）構造の形成方法において、絶縁膜を（１１０）方向にパターニングし、種結晶を凹のＬ字型、あるいは、その組み合わせの形状とする技術が開示されている。
特開平９−３６０４２号公報 特開昭６３−２８１４１８号公報
表面半導体層を構成する単結晶シリコンをエピタキシャル法により形成する際、活性領域の一部が単結晶シリコンで埋まらずに、隙間が生じる場合がある。この隙間を放置して活性領域以外の単結晶シリコンを、例えばＣＭＰ（Chemical Mechanical Polishing）法により除去すると、汚染または異物などが発生することがある。また、後の工程において、フォトリソグラフィ技術によってフォトレジスト膜をパターニングする際、この隙間に起因した光の乱反射が生じて、所望するレジストパターンが形成できないこともある。その結果、ＩＧＢＴを含む半導体装置の製造歩留りが低下するという問題が生じていた。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、絶縁膜によって規定される活性領域は、平面視において一定の間隔を設けて第１方向に延びる第１長辺と第２長辺とを有する。そして、第１長辺および第２長辺の一方の端部において、第１長辺と第１角度を成す第１短辺と、第２長辺と第２角度を成す第２短辺とを有し、第１長辺および第２長辺の他方の端部において、第１長辺と第３角度を成す第３短辺と、第２長辺と第４角度を成す第４短辺とを有する。第１角度、第２角度、第３角度、および第４角度は、９０度よりも大きく１８０度よりも小さい範囲である。
一実施の形態によれば、ＩＧＢＴを含む半導体装置の製造歩留まりを向上させることができる。
実施の形態１によるＩＧＢＴを形成する半導体チップの要部平面図（活性部は、ＩＧＢＴの素子が形成される領域の一部を拡大して示す要部平面図）である。 図１ＡのＩＧＢＴの素子が形成される領域のみをさらに拡大して示す要部平面図である。 実施の形態１によるＩＧＢＴを形成する半導体チップの活性部および外周部を示す要部断面図（活性部は、図１Ｂに示すＡ−Ａ′線に沿った断面に該当する要部断面図）である。 実施の形態１によるＩＧＢＴを含む半導体装置の製造工程中の半導体チップの活性部および外周部を示す要部断面図（活性部は、図１Ｂに示すＡ−Ａ′線に沿った断面に該当する要部断面図）である。 図３に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。 図４に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。 図５に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。 図６に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。 図６に続く、半導体装置の製造工程中の半導体チップの要部平面図である。 図８ＡのＩＧＢＴの素子が形成される領域のみをさらに拡大して示す要部平面図である。 図７および図８Ａに続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。 図７および図８Ａに続く、半導体装置の製造工程中の半導体チップの要部平面図である。 図１０ＡのＩＧＢＴの素子が形成される領域のみをさらに拡大して示す要部平面図である。 （ａ）および（ｂ）はそれぞれ、図７および図８Ａに続く、半導体装置の製造工程中の半導体チップの活性部の一部（ＩＧＢＴの素子が形成される活性領域の一方の端部）を拡大して示す要部斜視図および要部平面図である。 図９〜図１１に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。 図９〜図１１に続く、半導体装置の製造工程中の半導体チップの要部平面図である。 図１３ＡのＩＧＢＴの素子が形成される領域のみをさらに拡大して示す要部平面図である。 （ａ）および（ｂ）はそれぞれ、図９〜図１１に続く、半導体装置の製造工程中の図１１（ａ）および（ｂ）と同じ個所の要部斜視図および要部平面図である。 図１２〜図１４に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。 （ａ）および（ｂ）はそれぞれ、図１２〜図１４に続く、半導体装置の製造工程中の図１１（ａ）および（ｂ）と同じ個所の要部斜視図および要部平面図である。 図１５および図１６に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。 図１７に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。 図１７に続く、半導体装置の製造工程中の半導体チップの要部平面図である。 図１９ＡのＩＧＢＴの素子が形成される領域のみをさらに拡大して示す要部平面図である。 図１８および図１９Ａに続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。 図１８および図１９Ａに続く、半導体装置の製造工程中の半導体チップの要部平面図である。 図２１ＡのＩＧＢＴの素子が形成される領域のみをさらに拡大して示す要部平面図である。 図２０および図２１Ａに続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。 図２２に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。 図２３に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。 図２３に続く、半導体装置の製造工程中の半導体チップの要部平面図である。 図２５ＡのＩＧＢＴの素子が形成される領域のみをさらに拡大して示す要部平面図である。 図２４および図２５Ａに続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。 図２６に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。 図２７に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。 図２８に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。 図２８に続く、半導体装置の製造工程中の半導体チップの要部平面図である。 図３０ＡのＩＧＢＴの素子が形成される領域のみをさらに拡大して示す要部平面図である。 図２９および図３０Ａに続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。 図３１に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。 図３２に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。 図３２に続く、半導体装置の製造工程中の半導体チップの要部平面図である。 図３４ＡのＩＧＢＴの素子が形成される領域のみをさらに拡大して示す要部平面図である。 図３３および図３４Ａに続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。 実施の形態１によるＩＧＢＴを形成する半導体チップの活性部の一部（ＩＧＢＴの素子が形成される活性領域の一方の端部）を拡大して示す要部平面図である。 実施の形態１による半導体チップに形成された活性領域を示す要部平面図である。 実施の形態１による活性部の周囲に形成された活性領域（ソース引き回し電極が電気的に接続されるエミッタ層が形成される領域）の一部を拡大して示す要部平面図である。 実施の形態１によるＩＧＢＴを形成する半導体チップの活性部の一部（ＩＧＢＴの素子が形成される活性領域）を拡大して示す要部平面図である。 （ａ）および（ｂ）はそれぞれ、本発明者らが検討したＩＧＢＴを含む半導体装置の製造工程中の半導体チップの活性部の一部（ＩＧＢＴの素子が形成される活性領域の一方の端部）を拡大して示す要部斜視図および要部平面図である。 （ａ）および（ｂ）はそれぞれ、図３９に続く、半導体装置の製造工程中の図３９（ａ）と同じ個所の要部斜視図および図３９（ｂ）と同じ個所の要部平面図である。 （ａ）および（ｂ）はそれぞれ、図４０に続く、半導体装置の製造工程中の図３９（ａ）と同じ個所の要部斜視図および図３９（ｂ）と同じ個所の要部平面図である。 実施の形態２による半導体チップに形成された活性領域を示す要部平面図である。 実施の形態２による半導体チップの外周部に形成された活性領域の一部を拡大して示す要部平面図である。 実施の形態２による半導体チップの角部に近い外周部を示す斜視図である。 実施の形態２による半導体チップの活性部および半導体チップの角部に近い外周部を示す要部断面図（活性部は、図１Ｂに示すＡ−Ａ′線に沿った断面に該当する要部断面図、外周部は、図４４のＢ−Ｂ′線に沿った断面に該当する要部断面図）である。 実施の形態２の変形例による半導体チップの外周部に形成された活性領域の一部を拡大して示す要部平面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除く、特定した材料は主要な材料であって、副次的要素、添加物、添加要素等を排除するものではない。例えばシリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（例えばＳｉＧｅ）等を含むものとする。また、以下の実施の形態において、窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、実施の形態を図面に基づいて詳細に説明する。
（エピタキシャル成長の不具合に伴うＩＧＢＴの課題）
まず、実施の形態によるＩＧＢＴの構造がより明確となると思われるため、本発明者らが見出したＩＧＢＴにおいて生じたエピタキシャル成長の不具合について、図３９〜図４１を用いて以下に説明する。図３９〜図４１の各々の（ａ）および（ｂ）はそれぞれ、半導体チップの活性部の一部（ＩＧＢＴの素子が形成される活性領域の一方の端部）を拡大して示す要部斜視図および要部平面図である。
まず、図３９（ａ）および（ｂ）に示すように、ｎ−型の単結晶シリコンからなる高抵抗の半導体基板（以下、単に基板と記す）５１の主面上に絶縁膜５２を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとした等方性ウエットエッチングにより、活性領域（例えばソース領域、チャネル領域、およびエミッタ領域（バックゲート領域）が形成される領域）となる領域の絶縁膜５２をエッチングする。これにより、絶縁膜５２の薄膜部が形成され、エッチングされなかった絶縁膜５２によって基板５１の主面では活性領域が規定される。絶縁膜５２の厚膜部によって規定された活性領域は、平面視において第１方向（図３９のｂ方向）に長辺を有し、第１方向と直交する第２方向（図３９のｃ方向）に短辺を有した四角形の領域である。なお、実際には、活性領域の角部は丸くなるが、便宜上、図３９（ａ）および（ｂ）には、活性領域の角部を直線で記載している。
次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして絶縁膜５２の薄膜部の一部をエッチングして、開口部（離間部）５３を形成する。これにより、開口部５３を備えた絶縁膜５２の薄膜部からなる埋め込み絶縁膜５４を形成することができる。このとき、開口部５３の底面には基板５１の表面が露出する。
次に、図４０（ａ）および（ｂ）に示すように、埋め込み絶縁膜５４の開口部５３からシリコン結晶が格子レベルで連続するように、比抵抗が基板５１とほぼ同じであるｎ−型単結晶シリコン膜５５をエピタキシャル法により成膜する。
この時、単結晶シリコンからなる基板５１の主面が（１００）面の場合、単結晶シリコンは（１００）面、（０１０）面、（０−１０）面、（００１）面、および（００−１）面が成長し、絶縁膜５２の厚膜部および薄膜部（埋め込み絶縁膜５４）の上面上にも成長する。しかし、一旦、安定面（ファセット（Facet）面）である（１１１）面および（１１１）等価ファミリー面が成長すると、それ以上、（１１１）面および（１１１）等価ファミリー面は成長しない。
このため、活性領域の長辺側においては、引き続き（００１）面および（００−１）面のエピタキシャル成長が第２方向（図４０のｃ方向および−ｃ方向）に進み、絶縁膜５２の厚膜部および薄膜部（埋め込み絶縁膜５４）の上面上に単結晶シリコンは成長する。これに対し、活性領域の短辺側においては、（０１０）面および（０−１０）面の第１方向（図４０のｂ方向および−ｂ方向）のエピタキシャル成長は徐々に止まり、絶縁膜５２の厚膜部および薄膜部（埋め込み絶縁膜５４）の上面上に単結晶シリコンは成長しなくなる。これにより、絶縁膜５２の厚膜部によって規定された活性領域の角部が単結晶シリコンで埋まらず、その角部に隙間が形成される。
次に、図４１（ａ）および（ｂ）に示すように、絶縁膜５２の厚膜部をストッパ（研磨終点）としたＣＭＰ法によりｎ−型単結晶シリコン膜５５を研磨し、絶縁膜５２の厚膜部と薄膜部（埋め込み絶縁膜５４）とによる段差で厚さが規定される表面半導体層５６を形成する。
しかし、絶縁膜５２の厚膜部によって規定された活性領域の角部に形成された隙間はそのまま残ってしまう。例えばＣＭＰ工程において使用したスラリー液がこの隙間に残ると、スラリー液に含まれる不揮発性物質（例えばシリカ、硫酸イオン等）が汚染の原因となる。また、例えばＣＭＰ工程において研磨パッドによって上記角部が削られると、シリコンまたは酸化シリコンの離脱による異物が発生する。また、例えば後の工程において、フォトリソグラフィ技術によってフォトレジスト膜をパターニングする際、この隙間に起因した光の乱反射が生じて、所望するレジストパターンが形成できないこともある。そのため、活性領域では、絶縁膜５２の厚膜部と表面半導体層５６との間に隙間が形成されないようにする必要がある。
（実施の形態１）
≪半導体装置≫
実施の形態１によるＩＧＢＴを含む半導体装置について図１Ａ、図１Ｂ、図２、および図３８を用いて説明する。図１Ａおよび図１ＢはＩＧＢＴを形成する半導体チップの要部平面図であり、図１Ａに示す半導体チップの活性部は、ＩＧＢＴの素子が形成される領域の一部を拡大して示しており、図１ＢはＩＧＢＴの素子が形成される領域のみをさらに拡大して示している。図２は半導体チップの活性部および外周部を示す要部断面図（活性部は、図１Ｂに示すＡ−Ａ′線に沿った断面に該当する要部断面図）である。図３８は半導体チップの活性部の一部（ＩＧＢＴの素子が形成される活性領域）を拡大して示す要部平面図である。
半導体チップ１の活性部には、ＩＧＢＴの素子が形成されている。このＩＧＢＴの素子は、例えばｎ−型の単結晶シリコンからなるベース層２の主面（表面）上に、埋め込み絶縁膜３を介して、ｎ−型の単結晶シリコンからなる複数の表面半導体層４が形成され、ベース層２と表面半導体層４とは、埋め込み絶縁膜３に形成された開口部（離間部）５を通じて接続した構造となっている。また、上記埋め込み絶縁膜３よりも厚い複数の絶縁膜６によってベース層２の主面上では複数の活性領域ＡＣが規定され、複数の活性領域ＡＣの各々に上記表面半導体層４が形成されている。
ベース層２の厚さは、例えば７０μｍ〜１００μｍであるが、これはＩＧＢＴの耐圧に合わせて決定されるものであり、耐圧６００Ｖであれば６０μｍ〜１００μｍとし、耐圧１２００Ｖであれば１２０μｍ〜１５０μｍとすることを例示できる。また、表面半導体層４の厚さは、ＩＧＢＴの定常損失、ターンオフ時間、およびターンオフ損失を低減するために、１００ｎｍ以下、より望ましくは２０ｎｍ〜４０ｎｍの範囲に設定されている。
ＩＧＢＴの素子が形成される活性領域ＡＣは、平面視において第１方向（図１Ａ、図１Ｂのｂ方向）に長辺を有し、第１方向と直交する第２方向（図１Ａ、図１Ｂのｃ方向）に上記長辺よりも短い短辺を有した領域である。また、活性領域ＡＣは、平面視において第２方向に一定の幅を有して、第１方向に帯状に延在するパターンであり、複数の活性領域ＡＣがストライプ状に配置されている。なお、実際には、例えば７００個程度の活性領域ＡＣが第２方向に沿って互いに離間して形成されているが、便宜上、図１Ａには、１列毎に各８個、合計１６個の活性領域ＡＣのみを拡大して記載している。
さらに、平面視における活性領域ＡＣの第１方向の両端部の形状が、中央部が突出した三角形を成している。表面半導体層４を構成する単結晶シリコンがエピタキシャル成長する形状に合わせて、活性領域ＡＣの第１方向の両端部はそれぞれ２つの短辺によって構成されており、２つの短辺はそれぞれ第１方向に対して角度を有している。
すなわち、図３８に示すように、活性領域ＡＣは、平面視において第１方向（図３８のｂ方向）に延びる第１長辺Ｌ１と、第１長辺Ｌ１と第２方向（図３８のｃ方向）に一定の間隔を設けて第１方向に延びる第２長辺Ｌ２とを有する。さらに、第１長辺Ｌ１および第２長辺Ｌ２の一方の端部において、第１長辺Ｌ１と第１角度θ１を成す第１短辺Ｓ１と、第２長辺Ｌ２と第２角度θ２を成す第２短辺Ｓ２とを有し、第１長辺Ｌ１および第２長辺Ｌ２の他方の端部において、第１長辺Ｌ１と第３角度θ３を成す第３短辺Ｓ３と、第２長辺Ｌ２と第４角度θ４を成す第４短辺Ｓ４とを有する。第１角度θ１、第２角度θ２、第３角度θ３、および第４角度θ４は、９０度よりも大きく１８０度よりも小さい範囲である。そして、活性領域ＡＣを規定する絶縁膜６と表面半導体層４との間に隙間が形成されることなく、この活性領域ＡＣに表面半導体層４が形成されている。
例えばベース層２の主面の結晶面が単結晶シリコンの（１００）面の場合、表面半導体層４の上面の結晶面は（１００）面である。また、表面半導体層４の第１長辺Ｌ１に沿った結晶面は（００−１）面であり、表面半導体層４の第２長辺Ｌ２に沿った結晶面は（００１）面である。また、前述したように（図３９〜図４１参照）、活性領域ＡＣの第１方向の両端部では、表面半導体層４を構成する単結晶シリコンのエピタキシャル成長は（１１１）面が形成されると止まるため、（１１１）面を有する第２斜面および（１１１）等価ファミリー面を有する第１斜面、第３斜面、および第４斜面が形成されている。
この場合、活性領域ＡＣの各角部の角度（第１角度θ１、第２角度θ２、第３角度θ３、および第４角度θ４）を１３５度とする。活性領域ＡＣの各角部の角度を１３５度としたことにより、活性領域ＡＣの第１短辺Ｓ１、第２短辺Ｓ２、第３短辺Ｓ３、および第４短辺に沿って表面半導体層４の（１１１）面および（１１１）等価ファミリー面のエピタキシャル成長が止まる。従って、活性領域ＡＣに隙間を形成することなく、活性領域ＡＣには表面半導体層４が形成される。
開口部５の４つの角部は、平面視において活性領域ＡＣの第１短辺Ｓ１、第２短辺Ｓ２、第３短辺Ｓ３、および第４短辺Ｓ４とそれぞれ接するように形成されている。
埋め込み絶縁膜３上の表面半導体層４には、ｐ型チャネル層７、ｎ＋型ソース層８ａとｎ−型ソース層８ｂとからなるｎ型ソース層８、およびｐ＋型エミッタ層（ｐ型バックゲート層）９が形成されている。ｎ＋型ソース層８ａ中の不純物濃度はｎ−型ソース層８ｂ中の不純物濃度よりも高くなっており、ｐ型チャネル層７側（ｐ型チャネル層７とｎ＋型ソース層８ａとの間）にｎ−型ソース層８ｂが形成されている。また、ｐ＋型エミッタ層９中の不純物濃度は、ｐ型チャネル層７中の不純物濃度よりも高くなっている。
各表面半導体層４上には、ゲート絶縁膜１０を介してゲート電極１１がパターニングされている。ゲート電極１１は、平面視において第１方向に帯状に延在するパターンであり、複数のゲート電極１１は互いに離間して、ストライプ状に配置されている。ゲート電極１１は、例えば下から順に多結晶シリコン膜２７およびタングステンシリサイド層２８が堆積された積層膜によって構成される。
上記ｎ型ソース層８および上記ｐ＋エミッタ層９は、同一断面の中に形成することは不可能である。そのため、平面視においてゲート電極１１と絶縁膜６との間に延在する１本の帯状の領域の中でｎ型ソース層８とｐ＋型エミッタ層９とが交互に配置されている。また、ｎ型ソース層８の平面面積を、ｐ＋型エミッタ層９の平面面積よりも小さくすることによって破壊耐量を高くしている。上記ｐ型チャネル層７は、ゲート電極１１と埋め込み絶縁膜３との間に形成されている。また、ｐ型チャネル層７はｐ＋エミッタ層９と接続して、電位が固定されているので、寄生ＭＯＳ（Metal Oxide Semiconductor）が形成されることによる特性劣化を防止することができる。
ゲート電極１１の側面には、サイドウォールＳＷが形成されている。ゲート電極１１をマスクとしてゲート電極１１の側面下の表面半導体層４に高濃度の不純物をイオン注入すると、その後の熱処理によって、ゲート電極１１の側面下の表面半導体層４に結晶欠陥が発生することが懸念された。そこで、ゲート電極１１の側面にサイドウォールＳＷを形成し、サイドウォールＳＷをマスクとしてサイドウォールＳＷの端部下の表面半導体層４に高濃度不純物をイオン注入することにより、ゲート電極１１の側面下の表面半導体層４に結晶欠陥が発生するのを防止している。すなわち、ゲート電極１１の側面下近傍の表面半導体層４には低濃度のｎ−型ソース層８ｂを形成し、サイドウォールＳＷの端部下近傍の表面半導体層４には高濃度のｎ＋型ソース層８ａを形成する。
活性部の複数の厚い絶縁膜６下のベース層２内には、ｐ型ウェル２３が形成されている。ｐ型チャネル層７とベース層２とのｐｎ接合部からベース層２へ空乏層が拡がることにより接合耐圧を保たせているが、補助的にｐ型ウェル２３を設けることにより、さらに接合耐圧を上げることが可能となる。
半導体チップ１の外周部（半導体チップ１の各辺から内側の一部）には、平面視において上記活性部を囲むように複数のｐ型フィールドリミッティングリング（Field Limiting Ring）１２が形成され、さらにそれら複数のｐ型フィールドリミッティングリング１２を囲むようにｎ型ガードリング（チャネルストッパ）１３が形成されている。
ｐ型フィールドリミッティングリング１２は、ベース層２内にｐ型を示す不純物が導入されて形成されている。また、ｐ型フィールドリミッティングリング１２は、埋め込み絶縁膜３に形成された開口部５を通じて、ｐ型を示す不純物が導入されたｐ＋型半導体層２６（上記表面半導体層４と同様に形成されて、ｐ＋型エミッタ層９中の不純物濃度と同程度の不純物濃度を有する）と接続した構造となっており、フィールドリミッティングリング電極１２Ａによって電圧が固定されている。図１Ａおよび図２では、２本のｐ型フィールドリミッティングリング１２が形成されている例を図示しているが、さらに多数形成してもよい。上記のような複数本のｐ型フィールドリミッティングリング１２を形成することにより、電界が複数本のｐ型フィールドリミッティングリング１２によって分担されるので、実施の形態１によるＩＧＢＴを高耐圧とすることが可能となる。
複数のｐ型フィールドリミッティングリング１２を取り囲むように形成されたｎ型ガードリング１３は、半導体ウエハから半導体チップ１が個片化された後で半導体チップ１中のＩＧＢＴの素子を保護する機能を有する。ｎ型ガードリング１３は、上記表面半導体層４と同様に形成され、ｎ型を示す不純物が導入された構造となっており、ガードリング電極１３Ａによって電圧が固定されている。ｎ型ガードリング１３は、ｎ＋型ソース層８ａ中の不純物濃度と同程度の不純物濃度を有する。
さらに、半導体チップ１の活性部および外周部には、ＩＧＢＴの素子、ｐ型フィールドリミッティングリング１２、およびｎ型ガードリング１３を覆う層間絶縁膜１４が形成されている。層間絶縁膜１４は、例えば下から順に酸化シリコン膜３１、窒化シリコン膜３２、酸化シリコン膜３３、およびＰＳＧ（Phospho Silicate Glass）膜とＳＯＧ（Spin On Glass）膜との積層絶縁膜３５が堆積された積層膜によって構成される。この層間絶縁膜１４には、ｎ型ソース層８およびｐ＋型エミッタ層９、ゲート電極１１、ｐ＋型半導体層２６、ならびにｎ型ガードリング１３に達する開口部１５がそれぞれ形成されている。
これら開口部１５が形成された状況下で、層間絶縁膜１４上にはｎ型ソース層８およびｐ＋型エミッタ層９と接続するソースパッド（ソース電極）１６と、ゲート電極１１と接続するゲートパッド１７と、ｐ＋型半導体層２６と接続するフィールドリミッティングリング電極１２Ａと、ｎ型ガードリング１３と接続するガードリング電極１３Ａとが、互いに離間して形成されている。これらソースパッド１６等は、例えばＡｌ（アルミニウム）等から形成されている。また、活性部の周囲（ＩＧＢＴの素子が形成された領域と外周部との間の領域）には、ソースパッド１６と連続してソース引き回し電極１６Ａが形成されている。ソース引き回し電極１６Ａは、その下の層間絶縁膜１４に形成された開口部（図示は省略）を通じて活性部の周囲に形成されたｐ＋型エミッタ層（図示は省略）と接続している。また、活性部の中央部および活性部の第１方向の両端部には、ゲートフィンガー１７Ａが形成されている。ゲートフィンガー１７Ａは、その下の層間絶縁膜１４に形成された開口部（図示は省略）を通じてゲート電極１１と接続し、ゲートパッド１７と連続して第２方向に延在している。
さらに、ソースパッド１６等を覆うポリイミド膜（図示は省略）が形成されており、そのポリイミド膜には、ソースパッド１６の一部の表面およびゲートパッド１７の一部の表面をそれぞれ露出する開口部が形成されている。これら開口部は、半導体チップ１を外部と電気的に接続するためのボンディングワイヤを接続するためのボンディングパッドとなる。なお、必要に応じては、ガードリング電極１３Ａの一部の表面を露出する開口部を上記ポリイミド膜に形成することもある。
ベース層２の裏面には、ベース層２に近い順からｎ型バッファ層１８、ｐ型コレクタ層１９、およびコレクタ電極２０が形成されている。スイッチング速度を速くし、スイッチング損失を減らすためには、裏面からのホール注入量を減らすことが望ましく、ｐ型コレクタ層１９に導入されているｐ型を示す不純物の濃度を低くする必要がある。しかし、不純物濃度が低いことに起因してｐ型コレクタ層１９の比抵抗は高くなる。そのため、ｐ型コレクタ層１９が有する直列抵抗成分を下げるために薄く形成することが求められ、その厚さは、例えば５μｍ以下とすることが好ましい。さらに、ｐ型コレクタ層１９に導入されているｐ型を示す不純物であるＢ（ホウ素）の拡散係数が小さいことを考慮した場合には、ｐ型コレクタ層１９の厚さは、例えば１μｍ以下とすることが好ましい。コレクタ電極２０は、ｐ型コレクタ層１９に近い順からＡｌ（アルミニウム）膜、Ｔｉ（チタン）膜、Ｎｉ（ニッケル）膜、およびＡｕ（金）膜を積層した金属膜から形成されている。または、コレクタ電極２０は、ｐ型コレクタ層１９に近い順からＮｉ（ニッケル）膜、Ｔｉ（チタン）膜、Ｎｉ（ニッケル）膜、およびＡｕ（金）膜を積層した金属膜、もしくはｐ型コレクタ層１９に近い順からＴｉ（チタン）膜、Ｎｉ（ニッケル）膜、およびＡｕ（金）膜を積層した金属膜から形成されている。
≪半導体装置の製造方法≫
実施の形態１によるＩＧＢＴを含む半導体装置の製造方法について図３〜図３５を用いて工程順に説明する。図３〜図７、図９、図１２、図１５、図１７、図１８、図２０、図２２〜図２４、図２６〜図２９、図３１〜図３３、および図３５は半導体チップの活性部および外周部を示す要部断面図（活性部は、前述の図１Ｂに示すＡ−Ａ′線に沿った断面に該当する要部断面図）である。図８Ａ、図１０Ａ、図１３Ａ、図１９Ａ、図２１Ａ、図２５Ａ、図３０Ａ、および図３４Ａは半導体チップの要部平面図（半導体チップの活性部は、その一部を拡大して示す要部平面図）である。図８Ｂ、図１０Ｂ、図１３Ｂ、図１９Ｂ、図２１Ｂ、図２５Ｂ、図３０Ｂ、および図３４ＢはＩＧＢＴの素子が形成される領域のみをさらに拡大して示す要部平面図である。図１１、図１４、および図１６の各々の（ａ）および（ｂ）はそれぞれ、半導体チップの活性部の一部（ＩＧＢＴの素子が形成される活性領域の一方の端部）を拡大して示す要部斜視図および要部平面図である。
まず、図３に示すように、ｎ−型の単結晶シリコンからなる高抵抗の半導体基板（以下、単に基板と記す）２Ａを用意する。基板２Ａを形成する結晶の種類としては、フローティングゾーン法で製造されたＦＺ（Float Zoning）結晶、チョクラルスキー法（引き上げ法）で製造されたＣＺ（Czochralski）結晶、またはＭＣＺ（Magnetic Field Applied Czochralski）結晶が望ましい。
次に、基板２Ａに熱酸化処理を施すことによって、基板２Ａの主面（表面）に表面酸化膜２１を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして外周部の所定の領域の表面酸化膜２１および基板２Ａを順次エッチングして、位置合わせ用のアライメントマークとして用いる溝２２を基板２Ａの外周部に形成する。
次に、図４に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、基板２Ａの主面の外周部にｐ型を示す不純物（例えばＢ（ホウ素））をイオン注入法により導入し、複数のｐ型フィールドリミッティングリング１２を形成する。
次に、図５に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、基板２Ａの主面の活性部にｐ型を示す不純物（例えばＢ（ホウ素））をイオン注入法により導入し、複数のｐ型ウェル２３を形成する。
次に、図６に示すように、基板２Ａに熱酸化処理を施すことによって、基板２Ａの主面に表面酸化膜（図示は省略）を形成し、続いて、この表面酸化膜上にＣＶＤ（Chemical Vapor Deposition）法により酸化膜（図示は省略）を堆積して、上記表面酸化膜および上記酸化膜からなる絶縁膜６を形成する。絶縁膜６の厚さは、例えば６００ｎｍである。このとき、外周部に設けられた溝２２の内部は全て絶縁膜６によって埋まらない。
次に、図７、図８Ａ、および図８Ｂに示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとした等方性ウエットエッチングにより、活性領域（例えばソース層、チャネル層、およびエミッタ層（バックゲート層）が形成される領域）となる領域の絶縁膜６を、例えば３０ｎｍ〜１１０ｎｍエッチングする。これにより、エッチングされなかった絶縁膜６によって基板２Ａの主面では活性領域ＡＣが規定される。実施の形態１では、活性部のＩＧＢＴの素子が形成される領域に、絶縁膜６の厚膜部が形成された領域と、絶縁膜６の薄膜部が形成された領域とが交互にストライプ状に並ぶ。さらに、活性部の周囲のｐ＋型エミッタ層（後に符号９で示すｐ＋型エミッタ層）が形成される領域、ならびに外周部のｐ型フィールドリミッティングリング１２上およびｎ型ガードリング（後に符号１３で示すｎ型ガードリング）が形成される領域にも絶縁膜６の薄膜部を形成する。
ＩＧＢＴの素子が形成される活性領域ＡＣは、平面視において第１方向（図８のｂ方向）に長辺を有し、第１方向と直交する第２方向（図８のｃ方向）に上記長辺よりも短い短辺を有した領域である。さらに、活性領域ＡＣの第１方向の両端部はそれぞれ２つの短辺によって構成されており、２つの短辺はそれぞれ第１方向に対して角度を有している。すなわち、活性領域ＡＣは、平面視において第１方向に延びる第１長辺Ｌ１と、第１長辺Ｌ１と第２方向に一定の間隔を設けて第１方向に延びる第２長辺Ｌ２とを有する。さらに、第１長辺Ｌ１および第２長辺Ｌ２の一方の端部において、第１長辺Ｌ１と第１角度θ１を成す第１短辺Ｓ１と、第２長辺Ｌ２と第２角度θ２を成す第２短辺Ｓ２とを有し、第１長辺Ｌ１および第２長辺Ｌ２の他方の端部において、第１長辺Ｌ１と第３角度θ３を成す第３短辺Ｓ３と、第２長辺Ｌ２と第４角度θ４を成す第４短辺Ｓ４とを有する。第１角度θ１、第２角度θ２、第３角度θ３、および第４角度θ４は、９０度よりも大きく１８０度よりも小さい範囲である。
また、実施の形態１では、前述の絶縁膜６のエッチングに等方性ウエットエッチングを用いている。これは、等方性ウエットエッチングはドライエッチングよりも絶縁膜６を制御性よくエッチングできるので、絶縁膜６の薄膜部の厚さのばらつきを抑えることができるからである。後述するように、絶縁膜６の薄膜部は埋め込み絶縁膜３を構成するが、均一な厚さを有する埋め込み絶縁膜３が形成されることにより、ホール電流素子能力のばらつきに起因するＩＧＢＴの特性変動を抑えることができる。なお、実際には、活性領域ＡＣの角部は丸くなるが、便宜上、活性領域ＡＣの角部は直線で記載している。
次に、図９、図１０Ａ、図１０Ｂ、および図１１に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして絶縁膜６の薄膜部の一部をエッチングして、開口部（離間部）５を形成する。これにより、開口部５を備えた絶縁膜６の薄膜部からなる埋め込み絶縁膜３を形成することができる。このとき、開口部５の底面には基板２Ａの表面が露出する。さらに、ＩＧＢＴの素子が形成される活性領域ＡＣにおける開口部５の４つの角部は、活性領域ＡＣの第１方向の両端部の第１短辺Ｓ１、第２短辺Ｓ２、第３短辺Ｓ３、および第４短辺Ｓ４とそれぞれ接するように形成される。なお、外周部のｐ型フィールドリミッティングリング１２上およびｎ型ガードリング（後に符号１３で示すｎ型ガードリング）が形成される領域の埋め込み絶縁膜３にも開口部５は形成されるが、図１０ではこれらの図示は省略している。
次に、図１２、図１３Ａ、図１３Ｂ、および図１４に示すように、埋め込み絶縁膜３の開口部５からシリコン結晶が格子レベルで連続するように、比抵抗が基板２Ａとほぼ同じであるｎ−型単結晶シリコン膜４Ａをエピタキシャル法により成膜する。
例えば単結晶シリコンからなる基板２Ａの主面が（１００）面の場合、ｎ−型単結晶シリコン膜４Ａは（１００）面、（０１０）面、（０−１０）面、（００１）面、および（００−１）面が成長し、埋め込み絶縁膜３および絶縁膜６の上面上にも成長する。しかし、一旦、安定面（ファセット（Facet）面）である（１１１）面および（１１１）等価ファミリー面が成長すると、それ以上、（１１１）面および（１１１）等価ファミリー面は成長しない。
このため、ＩＧＢＴの素子が形成される活性領域ＡＣの長辺（第１長辺Ｌ１および第２長辺Ｌ２）側においては、引き続き（００１）面および（００−１）面のエピタキシャル成長が第２方向（図１３および図１４のｃ方向および−ｃ方向）に進み、埋め込み絶縁膜３および絶縁膜６の上面上にｎ−型単結晶シリコン膜４Ａは形成される。これに対し、ＩＧＢＴの素子が形成される活性領域ＡＣの短辺側においては、（０１０）面および（０−１０）面の第１方向（図１３および図１４のｂ方向および−ｂ方向）のエピタキシャル成長は徐々に止まる。そして、（１１１）面を有する第２斜面および（１１１）等価ファミリー面を有する第１斜面、第３斜面、および第４斜面が、第１方向と１３５度の角度を成して、ｎ−型単結晶シリコン膜４Ａは形成される。
しかし、エピタキシャル成長するｎ−型単結晶シリコン膜４Ａの形状に合わせて、第１短辺Ｓ１、第２短辺Ｓ２、第３短辺Ｓ３、および第４短辺Ｓ４を形成しておけば、活性領域ＡＣを規定する絶縁膜６とｎ−型単結晶シリコン膜４Ａとの間に隙間を形成することなく、活性領域ＡＣをｎ−型単結晶シリコン膜４Ａによって埋めることができる。
単結晶シリコンからなる基板２Ａの主面が（１００）面の場合、活性領域ＡＣの第１方向の両端部で、（１１１）面および（１１１）等価ファミリー面が成長すると、第１方向に沿った第１長辺または第２長辺に対して１３５度の角度を成してエピタキシャル成長が止まることになる。そこで、活性領域ＡＣの第１角度θ１、第２角度θ２、第３角度θ３、および第４角度θ４を１３５度としておく。これにより、ｎ−型単結晶シリコン膜４Ａの第１斜面は活性領域ＡＣの第１短辺Ｓ１に沿って形成され、ｎ−型単結晶シリコン膜４Ａの第２斜面は活性領域ＡＣの第２短辺Ｓ２に沿って形成される。さらに、ｎ−型単結晶シリコン膜４Ａの第３斜面は活性領域ＡＣの第３短辺Ｓ３に沿って形成され、ｎ−型単結晶シリコン膜４Ａの第４斜面は活性領域ＡＣの第４短辺Ｓ４に沿って形成される。従って、活性領域ＡＣに隙間を形成することなく、ｎ−型単結晶シリコン膜４Ａを形成することができる。
また、ＩＧＢＴの素子が形成される活性領域ＡＣにおける開口部５の４つの各角部が、活性領域ＡＣの第１短辺Ｓ１、第２短辺Ｓ２、第３短辺Ｓ３、および第４短辺Ｓ４と離れていると、各角部と第１短辺Ｓ１、第２短辺Ｓ２、第３短辺Ｓ３、および第４短辺Ｓ４との間において、ｎ−型単結晶シリコン膜４Ａが埋まらずに隙間が形成されることがある。これは、各角部においてエピタキシャル成長が止まるためである。しかし、実施の形態１では、ＩＧＢＴの素子が形成される活性領域ＡＣにおける開口部５の４つの各角部は、第１短辺Ｓ１、第２短辺Ｓ２、第３短辺Ｓ３、および第４短辺Ｓ４とそれぞれ接するように形成されているので、上記隙間の問題は生じない。
但し、各製造工程における合わせばらつきや加工ばらつきなどにより、ＩＧＢＴの素子が形成される活性領域ＡＣにおける開口部５の４つの各角部が、第１短辺Ｓ１、第２短辺Ｓ２、第３短辺Ｓ３、および第４短辺Ｓ４と離れる場合がある。また、例えば単結晶シリコンのエピタキシャル成長する面方位によっては、各角部と第１短辺Ｓ１、第２短辺Ｓ２、第３短辺Ｓ３、および第４短辺Ｓ４との間に隙間が形成される場合もある。しかし、その隙間は僅かであり、前述の図３９〜図４１を用いて説明した問題は軽減される。
また、この時、埋め込み絶縁膜３の表面に多結晶シリコンが堆積しないようにするために、選択性を有するエピタキシャル成膜条件とする。すなわち、基板２Ａをエピタキシャル炉に導入してから、主成分がＨ２（水素）ガスのキャリアガスを用い、ＳｉＨＣｌ３（トリクロロシラン）およびＨＣｌ（塩酸）の混合ガスを炉内に供給する手段や、主成分がＨ２（水素）ガスのキャリアガスを用い、ＳｉＨ２Ｃｌ２（ジクロロシラン）およびＨＣｌ（塩酸）の混合ガスを炉内に供給する手段を例示することができる。エピタキシャル炉内に導入するガスのうち、ＨＣｌガスは、シリコン結晶に対して軽いエッチング性を有しており、埋め込み絶縁膜３上に多結晶シリコンが堆積してしまうことを阻止することができる。しかし、ＨＣｌガスのエッチング力は、開口部５下の結晶（基板２Ａ）から連続して成膜される結晶シリコンのエピタキシャル成膜を阻止するほどの強いエッチング力ではないので、開口部５からの選択エピタキシャル成膜が可能となる。
次に、図１５および図１６に示すように、絶縁膜６の厚膜部をストッパ（研磨終点）としたＣＭＰ法によりｎ−型単結晶シリコン膜４Ａを研磨し、絶縁膜６の厚膜部と薄膜部（埋め込み絶縁膜３）とによる段差で厚さが規定される表面半導体層４を形成する。隙間を形成することなく、ＩＧＢＴの素子が形成される活性領域ＡＣにはｎ−型単結晶シリコン膜４Ａが埋められていたので、隙間を形成することなく、活性領域ＡＣに表面半導体層４を埋めることができる。これにより、例えばＣＭＰ工程において使用したスラリー液に含まれる不揮発性物質（例えばシリカ、硫酸イオン等）の残渣による汚染を防止することができる。また、ＣＭＰ工程において研磨パッドによって活性領域ＡＣの角部が削られることによるシリコンまたは酸化シリコンの離脱による異物の発生を防止することができる。また、例えば後の工程において、フォトリソグラフィ技術によってフォトレジスト膜をパターニングする際、活性領域ＡＣに生じた隙間に起因した光の乱反射の発生を防止することができる。
実施の形態１において、表面半導体層４の厚さは、例えば２０ｎｍ〜１００ｎｍとすることを前述した。しかし、後の工程で表面半導体層４の表面は、所定の厚さだけゲート絶縁膜１０の形成工程で犠牲となってしまうことから、本工程では、そのゲート絶縁膜１０の形成工程で犠牲となってしまう厚さ分（ゲート絶縁膜１０の厚さ自体も含む）を考慮して表面半導体層４の厚さを規定する必要がある。すなわち、ゲート絶縁膜１０の形成工程では、ゲート絶縁膜１０自体を形成する前に、表面半導体層４に不純物をイオン注入するために、基板２Ａの熱酸化法によって表面半導体層４の表面に犠牲酸化膜を形成し、その犠牲酸化膜を除去した後で改めて基板２Ａの熱酸化処理によって表面半導体層４の表面にゲート絶縁膜１０を形成する。つまり、犠牲酸化膜およびゲート絶縁膜１０の厚さ分だけ表面半導体層４の厚さが失われてしまうことを考慮して、上記ＣＭＰ工程後に残る表面半導体層４の厚さを規定しなければならない。
例えばＩＧＢＴのゲート絶縁膜を、熱酸化法により形成される１０ｎｍの厚さの酸化膜と、ＣＶＤ法により形成される９０ｎｍの厚さの酸化膜との積層膜により構成した場合、犠牲酸化膜およびゲート絶縁膜１０の厚さ分をそれぞれ５ｎｍとすると、そのＣＭＰ工程後に残る表面半導体層４の厚さは、３０ｎｍ〜１１０ｎｍとすることを例示できる。また、このＣＭＰ工程後に残る表面半導体層４の厚さは、絶縁膜６による段差で決定されるものであるから、ＣＭＰ工程後に残る表面半導体層４の厚さがそのような値となるように絶縁膜６の薄膜部を形成しなければならないことは言うまでもない。
次に、図１７に示すように、基板２Ａに熱酸化処理を施すことによって、表面半導体層４の表面に犠牲酸化膜２４を形成する。
次に、図１８、図１９Ａ、および図１９Ｂに示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、ＩＧＢＴの素子が形成される表面半導体層４の一部領域（後の工程で形成されるゲート電極１１下のチャネルとなる領域とその両側）にｐ型を示す不純物（例えばＢ（ホウ素））をイオン注入法により導入して、ｐ型半導体層２５を形成する。同時に、活性部の周囲の表面半導体層４および外周部のｐ型フィールドリミッティングリング１２上の表面半導体層４にｐ型を示す不純物（例えばＢ（ホウ素））をイオン注入法により導入して、ｐ型半導体層２５を形成する。
ゲート電極１１を形成する前に、ＩＧＢＴの素子が形成される表面半導体層４にｐ型半導体層２５を形成するのは、以下の理由による。すなわち、ゲート電極１１を形成した後に、ゲート電極１１をマスクとして表面半導体層４にｐ型を示す不純物を導入すると、その不純物をゲート電極１１下のチャネルとなる領域まで拡散させるためには、高温かつ長時間の熱処理が必要となる。しかし、この熱処理により絶縁膜６の薄膜部に応力がかかり、歪みが生じるため、フォトリソグラフィ技術におけるフォーカスの合わせずれ、または結晶欠陥が発生する。このような問題を回避するために、活性部にゲート電極１１を形成する前に、表面半導体層４にｐ型半導体層２５を形成している。
次に、図２０、図２１Ａ、および図２１Ｂに示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、ＩＧＢＴの素子が形成される領域では、ｐ型半導体層２５の一部領域（エミッタ（バックゲート）となる領域）にｐ型を示す不純物（例えばＢ（ホウ素））をイオン注入法により導入して、ｐ＋型エミッタ層（ｐ型バックゲート層）９を形成する。同時に、活性領域の周囲のｐ型半導体層２５にｐ型を示す不純物（例えばＢ（ホウ素））をイオン注入法により導入して、ｐ＋型エミッタ層９を形成する。また、同時に、外周部のｐ型フィールドリミッティングリング１２上のｐ型半導体層２５にｐ型を示す不純物（例えばＢ（ホウ素））をイオン注入法により導入して、ｐ＋型半導体層２６を形成する。
ここでは、ＩＧＢＴの素子が形成される領域では、ｐ＋型エミッタ層９の内側にｐ型半導体層２５を残しているが、ｐ型半導体層２５の全てにｐ＋型エミッタ層９を形成してもよい。
次に、図２２に示すように、基板２Ａに熱酸化処理を施すことによって、表面半導体層４（活性部のｐ型半導体層２５およびｐ＋型エミッタ層９ならびに外周部のｐ＋型半導体層２６も含む）の表面に下層酸化膜（図示は省略）を形成する。続いて、この下層酸化膜上にＣＶＤ法により上層酸化膜（図示は省略）を堆積して、下層酸化膜および上層酸化膜からなるゲート絶縁膜１０を形成する。下層酸化膜の厚さは、例えば１０ｎｍであり、上層酸化膜の厚さは、例えば９０ｎｍである。
次に、図２３に示すように、基板２Ａの主面上に多結晶シリコン膜２７を堆積し、続いて、多結晶シリコン膜２７上にタングステンシリサイド層２８を形成する。タングステンシリサイド層２８を形成するのは、ゲート電極１１の高さを低くして、かつゲート電極１１の抵抗を増加させないためである。
次に、図２４、図２５Ａ、および図２５Ｂに示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしたエッチングにより、タングステンシリサイド層２８および多結晶シリコン膜２７を順次パターニングする。これにより、多結晶シリコン膜２７とタングステンシリサイド層２８との積層膜からなるゲート電極１１を形成することができる。
次に、図２６に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、活性部のゲート電極１１の両側のｐ型半導体層２５にｎ型を示す不純物（例えばＡｓ（ヒ素））をイオン注入法により導入して、ｎ−型ソース層８ｂを形成する。このｎ型を示す不純物の導入により、ゲート電極１１の側面下の表面半導体層４およびゲート絶縁膜１０に結晶欠陥が生じるのを防止するため、イオン注入の注入エネルギーおよび注入量は相対的に低く設定される。
次に、図２７に示すように、基板２Ａの主面上に窒化シリコン膜２９を堆積し、続いて、窒化シリコン膜２９上に酸化シリコンからなる絶縁膜３０を堆積する。
次に、図２８に示すように、窒化シリコン膜２９をエッチングストッパ膜として絶縁膜３０を異方性ドライエッチングして、ゲート電極１１の側面に絶縁膜３０からなるサイドウォールＳＷを形成する。
次に、図２９、図３０Ａ、および図３０Ｂに示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、活性部のゲート電極１１の両側のｎ−型ソース層８ｂにｎ型を示す不純物（例えばＡｓ（ヒ素））をイオン注入法により導入して、前述のｎ−型ソース層８ｂよりも不純物濃度の高いｎ＋型ソース層８ａを形成する。これにより、ｎ−型ソース層８ｂとｎ＋型ソース層８ａとからなるｎ型ソース層８を形成する。同時に、外周部の表面半導体層４にｎ型を示す不純物（例えばＡｓ（ヒ素））をイオン注入法により導入して、ｎ型ガードリング（チャネルストッパ）１３を形成する。
ｎ＋型ソース層８ａ等を形成する不純物のイオン注入では、前述のｎ−型ソース層８ｂを形成する不純物のイオン注入よりも注入量を多くしている。このように、高濃度の不純物が導入されても、ゲート電極１１の側面からサイドウォールＳＷのサイドウォール長分の距離を離れて不純物がイオン注入されるので、このｎ型を示す不純物の導入により、ゲート電極１１の側面下の表面半導体層４およびゲート絶縁膜１０に結晶欠陥が生じるのを防止することができる。また、サイドウォールＳＷの端部下の表面半導体層４に結晶欠陥が生じても、ゲート電極１１の側面から離れているので、ＩＧＢＴの動作特性へはほとんど影響を及ぼさない。
ところで、ＩＧＢＴの素子が形成される領域では、ｎ型ソース層８およびｐ＋型エミッタ層９は同一断面の中に形成することは不可能である。そのため、平面視において、ゲート電極１１と絶縁膜６との間の１本の帯状の領域の中に、ｎ型ソース層８とｐ＋型エミッタ層９とは交互に配置されることになる。また、ｎ型ソース層８またはｐ＋型エミッタ層９が形成されなかったゲート電極１１下のｐ型半導体層２５は、ｐ型チャネル層７を構成することになる。
ここまでの工程により、実施の形態１によるＩＧＢＴの素子を形成することができる。
次に、図３１に示すように、基板２Ａに対して熱酸化処理を施すことにより、基板２Ａの主面上に酸化シリコン膜３１を形成し、続いて、窒化シリコン膜３２、酸化シリコン膜３３、およびＰＳＧ膜とＳＯＧ膜との積層絶縁膜３５を順次堆積することにより、これら絶縁膜からなる層間絶縁膜１４を形成する。酸化シリコン膜３１の厚さは、例えば１０ｎｍ〜３０ｎｍ、窒化シリコン膜３２の厚さは、例えば１０ｎｍ〜５０ｎｍ、酸化シリコン膜３３の厚さは、例えば１００ｎｍ〜３００ｎｍ、ＰＳＧ膜とＳＯＧ膜との積層絶縁膜３５の厚さは、例えば２００ｎｍ〜５００ｎｍである。ＰＳＧ膜とＳＯＧ膜との積層絶縁膜３５に代えてＢＰＳＧ（Boron-ＰＳＧ）膜、ＰＳＧ膜とＢＰＳＧ膜との積層絶縁膜、ＢＰＳＧ膜とＳＯＧ膜との積層絶縁膜を形成してもよい。
その後、基板２Ａに対して熱処理を施して、上記ＳＯＧ膜を焼き締める。この熱処理により、外周部のｐ型フィールドリミッティングリング１２上の表面半導体層４に形成されたｐ＋型半導体層２６中の不純物が拡散して、ｐ型フィールドリミッティングリング１２とｐ＋型半導体層２６との間の表面半導体層４（開口部５）にも不純物が導入されて、両者は低抵抗で接続される。同様に、外周部のｎ型ガードリング１３中の不純物が拡散して、ｎ型ガードリング１３と基板２Ａとの間の表面半導体層４（開口部５）にも不純物が導入されて、両者は低抵抗で接続される。
次に、図３２に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして層間絶縁膜１４をエッチングし、ＩＧＢＴの素子のｎ＋型ソース層８ａおよびｐ＋型エミッタ層９、ゲート電極１１、活性部の周囲のｐ＋型エミッタ層９、ｐ＋型半導体層２６、ならびにｎ型ガードリング１３のそれぞれに達する開口部１５を形成する。
この開口部１５を形成する際には、まず、窒化シリコン膜３２をエッチングストッパとして、ＰＳＧ膜とＳＯＧ膜との積層絶縁膜３５および酸化シリコン膜３３を順次エッチングする。続いて、酸化シリコン膜３１をエッチングストッパとして窒化シリコン膜３２をエッチングした後、単結晶シリコンからなるｎ＋型ソース層８ａ、ｐ＋型エミッタ層９、ｐ＋型半導体層２６、およびｎ型ガードリング１３、ならびにゲート電極１１の上部を構成するタングステンシリサイド層２８をエッチングストッパとして、酸化シリコン膜３１をエッチングする。
一旦、窒化シリコン膜３２においてＰＳＧ膜とＳＯＧ膜との積層絶縁膜３５および酸化シリコン膜３３のエッチングを止めて、その後、相対的に薄い窒化シリコン膜３２および酸化シリコン膜３１を順次エッチングして開口部１５を形成しているので、ｎ＋型ソース層８ａ、ｐ＋型エミッタ層９、ｐ＋型半導体層２６、およびｎ型ガードリング１３のオーバエッチング量を僅かとすることができる。従って、ｎ＋型ソース層８ａ、ｐ＋型エミッタ層９、ｐ＋型半導体層２６、およびｎ型ガードリング１３を突き抜けて、その下の埋め込み絶縁膜３をエッチングすることがなく、開口部１５が基板２Ａに達することがない。
また、実施の形態１では、ゲート電極１１を多結晶シリコン膜２７とタングステンシリサイド層２８との積層膜により構成し、ゲート電極１１の高さを相対的に低くしている。タングステンシリサイド層２８を用いずに多結晶シリコン膜２７のみによってゲート電極１１を構成した場合は、ゲート電極１１の抵抗を下げるために多結晶シリコン膜２７を相対的に厚く形成する必要がある。しかし、多結晶シリコン膜２７が厚くなると、層間絶縁膜１４の表面段差（表面うねり）が大きくなり、開口部１５を形成する際のフォトリソグラフィ工程におけるデフォーカスまたはエッチング工程におけるエッチング不良を生じる危険性がある。実施の形態１では、ゲート電極１１の高さを相対的に低く形成していることから、上記エッチング不良を回避することができる。
次に、図３３、図３４Ａ、および図３４Ｂに示すように、例えばスパッタリング法により基板２Ａの主面上にＡｌ（アルミニウム）膜を堆積する。次いで、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてそのＡｌ（アルミニウム）膜をエッチングする。これにより、ＩＧＢＴの素子のｎ＋型ソース層８ａおよびｐ＋型エミッタ層９と電気的に接続するソースパッド（ソース電極）１６、およびソースパッド１６と電気的に接続しソースパッド１６と連続したパターンを有するソース引き回し電極１６Ａを形成する。また、ゲート電極１１と電気的に接続するゲートパッド１７、およびゲート電極１１と電気的に接続しゲートパッド１７と連続したパターンを有するゲートフィンガー１７Ａを形成する。さらに、ｐ型フィールドリミッティングリング１２とｐ＋型半導体層２６を介して電気的に接続するフィールドリミッティングリング電極１２Ａ、およびｎ型ガードリング１３と電気的に接続するガードリング電極１３Ａを形成する。
図示は省略するが、ソースパッド１６、ソース引き回し電極１６Ａ、ゲートパッド１７、ゲートフィンガー１７Ａ、フィールドリミッティングリング電極１２Ａ、およびガードリング電極１３Ａを形成した後、基板２Ａの主面上に表面保護膜としてポリイミド膜を堆積する。続いて、このポリイミド膜に、ソースパッド１６、ゲートパッド１７、フィールドリミッティングリング電極１２Ａ、およびガードリング電極１３Ａのそれぞれに達する開口部を形成する。これら開口部は、基板２Ａを個々の半導体チップ１へ分割し、半導体チップ１をリードフレームのダイパッドに搭載した後で、ボンディングワイヤを用いてソースパッド１６、ゲートパッド１７、フィールドリミッティングリング電極１２Ａ、およびガードリング電極１３Ａのそれぞれを対応するリードと電気的に接続するために形成するものである。
次に、図３５に示すように、基板２Ａの主面上に発泡性両面テープまたはガラス補強板などの補強材（図示は省略）を貼り付けた後、基板２Ａの裏面を研削し、ベース層２を形成する。前述したように、ベース層２の厚さは、ＩＧＢＴの耐圧に合わせて決定するものであり、耐圧６００Ｖであれば６０μｍ〜１００μｍとなるまで、また耐圧１２００Ｖであれば１２０μｍ〜１５０μｍとなるまで基板２Ａの裏面を研削する。基板２Ａの主面側に補強材を貼り付けているので、基板２Ａの反りや垂れ下がりを防止することができる。
次に、ベース層２の裏面にｎ型を示す不純物（例えばＰ（リン））およびｐ型を示す不純物（例えばＢ（ホウ素））を順次イオン注入法により導入し、例えばレーザーアニール法を用いて上記不純物を活性化することにより、ｎ型バッファ層１８およびｐ型コレクタ層１９を形成する。
次に、ベース層２の裏面にコレクタ電極２０を形成する。このコレクタ電極２０は、たとえばスパッタリング法または蒸着法により、ｐ型コレクタ層１９に近い順からＡｌ（アルミニウム）膜、Ｔｉ（チタン）膜、Ｎｉ（ニッケル）膜、およびＡｕ（金）膜を積層することで形成することができる。また、ｐ型コレクタ層１９に近い順からＮｉ（ニッケル）膜、Ｔｉ（チタン）膜、Ｎｉ（ニッケル）膜、およびＡｕ（金）膜を積層したコレクタ電極２０、もしくはｐ型コレクタ層１９に近い順からＴｉ（チタン）膜、Ｎｉ（ニッケル）膜、およびＡｕ（金）膜を積層したコレクタ電極２０としてもよい。その後、補強材を除去する。
次に、基板２Ａを分割領域（ダイシングライン）に沿って切断することにより、個々の半導体チップ１へ個片化する。続いて、リードフレームを用意し、個片化された半導体チップ１をリードフレームのダイパッドに搭載した後で、ボンディングワイヤを用いてソースパッド１６、ゲートパッド１７、フィールドリミッティングリング電極１２Ａ、およびガードリング電極１３Ａのそれぞれを対応するリードと電気的に接続する。その後、封止用樹脂で半導体チップ１、リードフレーム、およびボンディングワイヤを封止して、実施の形態１による半導体装置を製造する。
なお、前述した実施の形態１では、ＩＧＢＴの素子が形成される活性領域ＡＣの第１方向の一方の端部を第１短辺Ｓ１と第２短辺Ｓ２とによって構成し、ＩＧＢＴの素子が形成される活性領域ＡＣの第１方向の他方の端部を第３短辺Ｓ３と第４短辺Ｓ４とによって構成した。さらに、第１角度θ１、第２角度θ２、第３角度θ３、および第４角度θ４を全て同じ角度（例えば１３５度）とした場合を例示したが、これらに限定されるものではない。例えばＩＧＢＴの素子が形成される活性領域ＡＣの第１方向の両端部をそれぞれ３つの短辺によって構成してもよい。また、第１角度θ１、第２角度θ２、第３角度θ３、および第４角度θ４を互いに異なる角度としてもよい。
図３６にＩＧＢＴの素子が形成される活性領域の第１方向の端部を３つの短辺によって構成した変形例を示す。図３６は、ＩＧＢＴを形成する半導体チップの活性部の一部（ＩＧＢＴの素子が形成される活性領域の一方の端部）を拡大して示す要部平面図である。
平面視における活性領域ＡＣの第１方向（図３６のｂ方向）の端部の形状が、中央部が突出した台形を成している。表面半導体層４を構成する単結晶シリコンがエピタキシャル成長する形状に合わせて、活性領域ＡＣの第１方向の端部が、第１方向に対して角度を有する２つの短辺（第１短辺Ｓ１および第２短辺Ｓ２）と、上記２つの短辺の間に位置し、第１方向と直交する１つの短辺（第５短辺Ｓ５）とによって構成されている。すなわち、活性領域ＡＣの第１方向の端部は、第１長辺Ｌ１と第１角度θ１を成す第１短辺Ｓ１と、第１短辺Ｓ１に繋がり、第１方向と直交する第５短辺Ｓ５と、第５短辺Ｓ５と繋がり、第２長辺Ｌ２と第２角度θ２を成す第２短辺Ｓ２とを有し、第１角度θ１および第２角度θ２は、９０度よりも大きく１８０度よりも小さい範囲である。
また、前述した実施の形態１では、課題を解決する活性領域としてＩＧＢＴの素子が形成される活性領域ＡＣを例示し、その構成を詳細に説明したが、これに限定されないことは言うまでもない。
前述した実施の形態１による活性領域の構成を、活性部の周囲（活性部と外周部との間）に形成される活性領域ＡＣ、例えばソース引き回し電極１６Ａが電気的に接続されるｐ＋型エミッタ層９が形成される活性領域ＡＣにも適用することができる。
例えば前述の図８Ａおよび図１０Ａで示したように、活性部の周囲（活性部と外周部との間）に形成され、後にｐ＋型エミッタ層９が形成される活性領域ＡＣの平面形状は、活性部のＩＧＢＴの素子が形成される活性領域ＡＣの平面形状とは異なり、平面視において長辺と短辺とからなる四角形状である。そして、活性領域ＡＣの形状に倣って開口部５が形成されている。
しかし、図３７Ａおよび図３７Ｂに示すように、活性部の周囲（活性部と外周部との間）に形成され、後にｐ＋型エミッタ層９が形成される活性領域ＡＣの平面形状を、活性部のＩＧＢＴの素子が形成される活性領域ＡＣの平面形状と同様にしてもよい。
例えば活性部の周囲（活性部と外周部との間）に形成され、後にｐ＋型エミッタ層９が形成される活性領域ＡＣを長辺と短辺とを有する領域とし、一方の端部を第１短辺Ｓ１と第２短辺Ｓ２とによって構成し、他方の端部を第３短辺Ｓ３と第４短辺Ｓ４とによって構成する。
このように、実施の形態１によれば、活性領域ＡＣを表面半導体層４によって隙間なく埋めることができるので、この隙間に起因した汚染や異物の発生またはフォトリソグラフィ技術における不具合が回避できて、ＩＧＢＴを含む半導体装置の製造歩留まりを向上させることができる。
（実施の形態２）
実施の形態２によるＩＧＢＴを含む半導体装置は、平面視において半導体チップの各辺とＩＧＢＴの素子が形成された活性部との間の外周部（半導体チップの各辺から内側の一部）に形成される活性領域、具体的にはｐ型フィールドリミッティングリングに接続するｐ＋型半導体層が形成される活性領域、およびｎ型ガードリングが形成される活性領域に特徴を有する。
≪半導体装置≫
実施の形態２によるＩＧＢＴを含む半導体装置について図４２〜図４５を用いて説明する。図４２は半導体チップに形成された活性領域を示す要部平面図である。図４３は半導体チップの外周部に形成された活性領域の一部を拡大して示す要部平面図である。図４４は半導体チップの角部に近い外周部を示す斜視図である。図４５は半導体チップの活性部および半導体チップの角部に近い外周部を示す要部断面図（活性部は、前述の図１Ｂに示すＡ−Ａ′線に沿った断面に該当する要部断面図、外周部は、図４４のＢ−Ｂ′線に沿った断面に該当する要部断面図）である。なお、ＩＧＢＴの素子が形成された半導体チップの活性部の構成は、前述の実施の形態１と同様であるので、ここでの説明は省略する。
図４２および図４３に示すように、前述した実施の形態１と同様に、半導体チップ１の外周部には、平面視においてＩＧＢＴの素子が形成された活性部を囲むように複数のｐ型フィールドリミッティングリング１２が形成され、さらに複数のｐ型フィールドリミッティングリング１２と半導体チップ１の各辺との間にｎ型ガードリング１３が形成されている。図４２および図４３では、２本のｐ型フィールドリミッティングリング１２が形成されている例を図示しているが、さらに多数形成してもよい。
しかし、前述した実施の形態１と相違して、ｐ型フィールドリミッティングリング１２に接続するｐ＋型半導体層２６が形成される活性領域ＡＣＲおよびｎ型ガードリング１３が形成される活性領域ＡＣＲは、半導体チップ１の角部に近い外周部には形成されておらず、ＩＧＢＴの素子が形成された活性部を囲むように全体が１つに繋がったリング状に形成されていない。上記活性領域ＡＣＲは、平面視において所定の幅（例えば２μｍ〜３μｍ）を有して、半導体チップ１の各辺に沿ってそれぞれ延在する帯状のパターンである。
さらに、平面視における活性領域ＡＣＲの両端部の形状が、中央部が突出した三角形を成している。単結晶シリコンがエピタキシャル成長する形状に合わせて、活性領域ＡＣＲの両端部はそれぞれ２つの短辺によって構成されており、２つの短辺はそれぞれ半導体チップ１の各辺に対して角度を有している。
すなわち、活性領域ＡＣＲは、平面視において半導体チップ１の一辺に沿って延びる第１長辺Ｌ１と、半導体チップ１の上記一辺と第１長辺Ｌ１との間に、第１長辺Ｌ１と所定の間隔（例えば２μｍ〜３μｍ）を設けて半導体チップ１の上記一辺に沿って延びる第２長辺Ｌ２とを有する。さらに、第１長辺Ｌ１および第２長辺Ｌ２の一方の端部において、第１長辺Ｌ１と第１角度θ１を成す第１短辺Ｓ１と、第２長辺Ｌ２と第２角度θ２を成す第２短辺Ｓ２とを有し、第１長辺Ｌ１および第２長辺Ｌ２の他方の端部において、第１長辺Ｌ１と第３角度θ３を成す第３短辺Ｓ３と、第２長辺Ｌ２と第４角度θ４を成す第４短辺Ｓ４とを有する。第１角度θ１、第２角度θ２、第３角度θ３、および第４角度θ４は、９０度よりも大きく１８０度よりも小さい範囲である。従って、前述した実施の形態１と同様に、活性領域ＡＣＲを規定する絶縁膜６と表面半導体層４との間に隙間を形成することなく、この活性領域ＡＣＲに表面半導体層４を形成することができる（前述の図１２〜図１４参照）。
埋め込み絶縁膜３に形成される開口部５の４つの角部は、平面視において活性領域ＡＣＲの第１短辺Ｓ１、第２短辺Ｓ２、第３短辺Ｓ３、および第４短辺Ｓ４とそれぞれ接するように形成されている。
一方、ｐ型フィールドリミッティングリング１２は、平面視において活性部を囲むように全体が１つに繋がったリング状に形成されている。従って、ｐ型フィールドリミッティングリング１２は、半導体チップ１の角部に近い外周部にも、ＩＧＢＴの素子が形成された活性部を囲むように、平面視において第１の曲率半径を有して形成されている。
また、図４４に示すように、ｐ＋型半導体層２６に接続するフィールドリミッティングリング電極１２Ａは、ｐ型フィールドリミッティングリング１２の上方に、平面視においてｐ型フィールドリミッティングリング１２と重なるように、全体が１つに繋がったリング状に形成されている。従って、フィールドリミッティングリング電極１２Ａは、半導体チップ１の４つの辺に沿ってそれぞれ延在する４つの帯状の部分と、近接する２つの帯状の部分を接続する４つのラウンド形状の部分（ラウンド部、コーナー部、曲がった部分）とから構成される。フィールドリミッティングリング電極１２Ａのラウンド部は、平面視において第２の曲率半径を有しており、この第２の曲率半径は、ｐ型フィールドリミッティングリング１２の第１の曲率半径と同じであってもよい。
また、ｎ型ガードリング１３に接続するガードリング電極１３Ａは、平面視においてフィールドリミッティングリング電極１２Ａと離間して、フィールドリミッティングリング電極１２Ａを囲むように全体が１つに繋がったリング状に形成されている。従って、ガードリング電極１３Ａは、半導体チップ１の４つの辺に沿ってそれぞれ延在する４つの帯状の部分と、近接する２つの帯状の部分を接続する４つのラウンド形状の部分（ラウンド部、コーナー部、曲がった部分）とから構成される。ガードリング電極１３Ａのラウンド部は、平面視において第３の曲率半径を有して形成されている。
従って、半導体チップ１の外周部の活性領域ＡＣＲが形成された領域（フィールドリミッティングリング電極１２Ａおよびガードリング電極１３Ａの帯状の部分）の断面（図４４のＣ−Ｃ′線に沿った断面）は、前述の図２に示した半導体チップ１の外周部を示す断面と同様となる。
これに対して、半導体チップ１の角部に近い外周部の活性領域ＡＣＲが形成されていない領域（フィールドリミッティングリング電極１２Ａおよびガードリング電極１３Ａのラウンド部）の断面（図４４のＢ−Ｂ′線に沿った断面）は、図４５に示す半導体チップ１の外周部を示す断面となる。この活性領域ＡＣＲが形成されていない領域では、ｐ型フィールドリミッティングリング１２は、ベース層２内にｐ型を示す不純物が導入されて形成されてはいるが、フィールドリミッティングリング電極１２Ａとは接続していない。また、ｎ型ガードリング１３も、ガードリング電極１３Ａと接続していない。
このように、フィールドリミッティングリング電極１２Ａおよびガードリング電極１３Ａのラウンド部において、フィールドリミッティングリング電極１２Ａとｐ型フィールドリミッティングリング１２、およびガードリング電極１３Ａとｎ型ガードリング１３とを接続しないことによって、フィールドリミッティングリング電極１２Ａおよびガードリング電極１３Ａのラウンド部における電界集中を回避することができる。
ところで、ｐ型フィールドリミッティングリング１２とフィールドリミッティングリング電極１２Ａとを接続しない領域では、両者の電位差が大きくなることが懸念される。同様に、ｎ型ガードリング１３とガードリング電極１３Ａとを接続しない領域では、両者の電位差が大きくなることが懸念される。そこで、フィールドリミッティングリング電極１２Ａおよびガードリング電極１３Ａのラウンド部が形成される領域において、島状に配置された１個または２個以上の四角形状の活性領域を形成し、この活性領域を介して、ｐ型フィールドリミッティングリング１２とフィールドリミッティングリング電極１２Ａとを接続し、ベース層２とガードリング電極１３Ａとを接続してもよい。
図４６を用いて、フィールドリミッティングリング電極１２Ａおよびガードリング電極１３Ａのラウンド部が形成される領域に１個または２個以上の四角形状の活性領域を島状に配置した変形例を説明する。図４６は、半導体チップの外周部に形成された活性領域の一部を拡大して示す要部平面図である。
半導体チップ１の第１辺ＳＣＬ１に沿って帯状に延在する活性領域ＡＣＲ１と、半導体チップ１の第１辺ＳＣＬ１に直交する第２辺ＳＣＬ２に沿って帯状に延在する活性領域ＡＣＲ２が形成されている。これら活性領域ＡＣＲ１，ＡＣＲ２は前述の図４２および図４３を用いて説明した活性領域ＡＣＲと同様である。
ＩＧＢＴの素子が形成された活性部を囲むように、ｐ型フィールドリミッティングリング１２がリング状に形成されている。図示は省略するが、ｐ型フィールドリミッティングリング１２の上方に、平面視においてｐ型フィールドリミッティングリング１２と重なるようにフィールドリミッティングリング電極１２Ａが形成され、さらに、平面視においてフィールドリミッティングリング電極１２Ａと離間して、フィールドリミッティングリング電極１２Ａを囲むようにガードリング電極１３Ａ形成されている（例えば前述の図４４参照）。
半導体チップ１の角部に近い外周部におけるフィールドリミッティングリング電極１２Ａのラウンド部が形成される領域では、平面視においてｐ型フィールドリミッティングリング１２からはみ出さないように、１個または２個以上の四角形状の活性領域ＡＣＲ３が島状に配置されている。この活性領域ＡＣＲ３が形成された領域では、ｐ型フィールドリミッティングリング１２は、埋め込み絶縁膜３に形成された開口部５を通じて、活性領域ＡＣＲ３に形成されたｐ＋型半導体層２６と接続した構造となっている。さらに、図示は省略するが、層間絶縁膜に形成された開口部を通じて、フィールドリミッティングリング電極１２Ａはｐ＋型半導体層２６と接続し、ｐ型フィールドリミッティングリング１２はフィールドリミッティングリング電極１２Ａによって電圧が固定されている。
また、半導体チップ１の角部に近い外周部におけるガードリング電極１３Ａのラウンド部が形成される領域でも同様に、１個または２個以上の四角形状の活性領域ＡＣＲ３が島状に配置されている。この活性領域ＡＣＲ３にはｎ型ガードリング１３と同一層のｎ＋型半導体層１３ｎが形成されており、ｎ＋型半導体層１３ｎは、埋め込み絶縁膜３に形成された開口部５を通じて、ベース層２と接続した構造となっている。さらに、図示は省略するが、層間絶縁膜に形成された開口部を通じて、ガードリング電極１３Ａはｎ＋型半導体層１３ｎと接続し、ｎ＋型半導体層１３ｎはガードリング電極１３Ａによって電圧が固定されている。
活性領域ＡＣＲ３の形状は、例えば平面視において四角形状である。そして、前述した実施の形態１と同様に、活性領域ＡＣＲ３の各辺は、それぞれ半導体チップ１の各辺（例えば第１辺ＳＣＬ１，第２辺ＳＣＬ２）に対して角度を有しており、活性領域ＡＣＲ３を規定する絶縁膜６とｐ＋型半導体層２６またはｎ＋型半導体層１３ｎとの間に隙間を形成することなく、この活性領域ＡＣＲ３に表面半導体層（ｐ＋型半導体層２６およびｎ＋型半導体層１３ｎ）を形成することができる。
活性領域ＡＣＲ３に形成された開口部５は、埋め込み絶縁膜３に形成される開口部５の４つの角部が平面視において活性領域ＡＣＲ３の各辺とそれぞれ接するように形成されている。また、開口部５の各辺は、半導体チップ１の各辺（例えば第１辺ＳＣＬ１，第２辺ＳＣＬ２）と平行または垂直に形成されている。
このように、実施の形態２によれば、半導体チップ１の外周部に形成される活性領域においても、前述した実施の形態１と同様の効果が得られる。さらに、フィールドリミッティングリング電極１２Ａおよびガードリング電極１３Ａのラウンド部における電界集中を回避することができるので、ＩＧＢＴを含む半導体装置の信頼性を向上させることができる。
本発明は少なくとも以下の実施の形態を含む。
〔付記１〕
ＩＧＢＴを含む半導体装置であって、
（ａ）半導体基板と、
（ｂ）半導体基板上に形成された、第１厚さを有する埋め込み絶縁膜と、
（ｃ）前記埋め込み絶縁膜に形成された開口部と、
（ｄ）前記埋め込み絶縁膜の周囲に形成され、前記第１厚さよりも厚い第２厚さを有し、活性領域を規定する絶縁膜と、
（ｅ）前記活性領域において、前記埋め込み絶縁膜上に形成された表面半導体層と、
（ｆ）前記表面半導体層に接続された電極と、
を有し、
前記活性領域は、平面視において第１方向に延びる第１長辺と、前記第１方向と直交する第２方向に前記第１長辺と一定の間隔を設けて前記第１方向に延びる第２長辺とを有し、
前記第１長辺および前記第２長辺の一方の端部において、前記第１長辺と第１角度を成す第１短辺と、前記第２長辺と第２角度を成す第２短辺とを有し、前記第１長辺および前記第２長辺の他方の端部において、前記第１長辺と第３角度を成す第３短辺と、前記第２長辺と第４角度を成す第４短辺とを有し、
前記第１角度、前記第２角度、前記第３角度、および前記第４角度は、９０度よりも大きく１８０度よりも小さい範囲である。
〔付記２〕
付記１記載の半導体装置において、
前記第１角度、前記第２角度、前記第３角度、および前記第４角度は１３５度である。
〔付記３〕
付記１記載の半導体装置において、
前記表面半導体層の上面の結晶面は（１００）面であり、前記活性領域の前記第１短辺、前記第２短辺、前記第３短辺、および前記第４短辺と接する前記表面半導体層の結晶面は（１１１）面または（１１１）等価ファミリー面である。
〔付記４〕
付記１記載の半導体装置において、
前記開口部は平面視において四角形であり、前記開口部の各角部は、平面視において前記活性領域の前記第１短辺、前記第２短辺、前記第３短辺、および前記第４短辺とそれぞれ接するように形成されている。
〔付記５〕
付記１記載の半導体装置において、
前記半導体基板および前記表面半導体層は、単結晶シリコンから形成されている。
〔付記６〕
付記１記載の半導体装置において、
前記電極は、フィールドリミッティングリング電極、ガードリング電極、またはソース引き回し電極である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ 半導体チップ
２ ベース層
２Ａ 半導体基板
３ 埋め込み絶縁膜
４ 表面半導体層
４Ａ ｎ−型単結晶シリコン膜
５ 開口部（離間部）
６ 絶縁膜
７ ｐ型チャネル層
８ ｎ型ソース層
８ａ ｎ＋型ソース層
８ｂ ｎ−型ソース層
９ ｐ＋型エミッタ層（ｐ型バックゲート層）
１０ ゲート絶縁膜
１１ ゲート電極
１２ ｐ型フィールドリミッティングリング
１２Ａ フィールドリミッティングリング電極
１３ ｎ型ガードリング（チャネルストッパ）
１３Ａ ガードリング電極
１３ｎ ｎ＋型半導体層
１４ 層間絶縁膜
１５ 開口部
１６ ソースパッド（ソース電極）
１６Ａ ソース引き回し電極
１７ ゲートパッド
１７Ａ ゲートフィンガー
１８ ｎ型バッファ層
１９ ｐ型コレクタ層
２０ コレクタ電極
２１ 表面酸化膜
２２ 溝
２３ ｐ型ウェル
２４ 犠牲酸化膜
２５ ｐ型半導体層
２６ ｐ＋型半導体層
２７ 多結晶シリコン膜
２８ タングステンシリサイド層
２９ 窒化シリコン膜
３０ 絶縁膜
３１ 酸化シリコン膜
３２ 窒化シリコン膜
３３ 酸化シリコン膜
３５ ＰＳＧ膜とＳＯＧ膜との積層絶縁膜
５１ 半導体基板
５２ 絶縁膜
５３ 開口部（離間部）
５４ 埋め込み絶縁膜
５５ ｎ−型単結晶シリコン膜
５６ 表面半導体層
ＡＣ，ＡＣＲ，ＡＣＲ１，ＡＣＲ２，ＡＣＲ３ 活性領域
Ｌ１ 第１長辺
Ｌ２ 第２長辺
Ｓ１ 第１短辺
Ｓ２ 第２短辺
Ｓ３ 第３短辺
Ｓ４ 第４短辺
Ｓ５ 第５短辺
ＳＣＬ１ 第１辺
ＳＣＬ２ 第２辺
ＳＷ サイドウォール
θ１ 第１角度
θ２ 第２角度
θ３ 第３角度
θ４ 第４角度

Claims (15)

  1. ＩＧＢＴを含む半導体装置であって、
    （ａ）第１導電型を有する前記ＩＧＢＴのコレクタ層と、
    （ｂ）前記コレクタ層上に形成された、前記第１導電型と異なる第２導電型を有する前記ＩＧＢＴのバッファ層と、
    （ｃ）前記バッファ層上に形成された、前記第２導電型を有する前記ＩＧＢＴのベース層と、
    （ｄ）前記ベース層上に形成された、第１厚さを有する複数の埋め込み絶縁膜と、
    （ｅ）前記複数の埋め込み絶縁膜にそれぞれ形成された開口部と、
    （ｆ）前記複数の埋め込み絶縁膜の周囲に形成され、前記第１厚さよりも厚い第２厚さを有し、複数の活性領域を規定する絶縁膜と、
    （ｇ）前記複数の活性領域において、前記複数の埋め込み絶縁膜上にそれぞれ形成された、前記第２導電型を有する表面半導体層と、
    （ｈ）前記表面半導体層内に形成された、前記第１導電型を有する前記ＩＧＢＴのチャネル層と、
    （ｉ）前記表面半導体層内にて、前記チャネル層と接するように形成され、前記チャネル層よりも高濃度の前記第１導電型を有する前記ＩＧＢＴのエミッタ層と、
    （ｊ）前記表面半導体層内に形成された、前記第２導電型を有する前記ＩＧＢＴのソース層と、
    （ｋ）前記表面半導体層の表面の一部に選択的に形成された、前記ＩＧＢＴのゲート絶縁膜と、
    （ｌ）前記ゲート絶縁膜上に形成された、前記ＩＧＢＴのゲート電極と、
    （ｍ）前記コレクタ層の裏面に形成され、前記コレクタ層と電気的に接続された、前記ＩＧＢＴのコレクタ電極と、
    （ｎ）前記エミッタ層上および前記ソース層上に形成され、前記エミッタ層および前記ソース層と電気的に接続された、前記ＩＧＢＴのソース電極と、
    を有し、
    前記活性領域は、平面視において第１方向に延びる第１長辺と、前記第１方向と直交する第２方向に前記第１長辺と一定の間隔を設けて前記第１方向に延びる第２長辺とを有し、
    前記第１長辺および前記第２長辺の一方の端部において、前記第１長辺と第１角度を成す第１短辺と、前記第２長辺と第２角度を成す第２短辺とを有し、前記第１長辺および前記第２長辺の他方の端部において、前記第１長辺と第３角度を成す第３短辺と、前記第２長辺と第４角度を成す第４短辺とを有し、
    前記第１角度、前記第２角度、前記第３角度、および前記第４角度は、９０度よりも大きく１８０度よりも小さい範囲である。
  2. 請求項１記載の半導体装置において、
    前記第１角度、前記第２角度、前記第３角度、および前記第４角度は１３５度である。
  3. 請求項１記載の半導体装置において、
    前記表面半導体層の上面の結晶面は（１００）面であり、前記活性領域の前記第１短辺、前記第２短辺、前記第３短辺、および前記第４短辺と接する前記表面半導体層の結晶面は（１１１）面または（１１１）等価ファミリー面である。
  4. 請求項１記載の半導体装置において、
    前記開口部は平面視において四角形であり、前記開口部の各角部は、平面視において前記活性領域の前記第１短辺、前記第２短辺、前記第３短辺、および前記第４短辺とそれぞれ接するように形成されている。
  5. 請求項１記載の半導体装置において、
    前記ベース層および前記表面半導体層は、単結晶シリコンから形成されている。
  6. 請求項１記載の半導体装置において、
    前記第１長辺および前記第２長辺の長さは、前記第１短辺、前記第２短辺、前記第３短辺、および前記第４短辺の長さよりも長い。
  7. 請求項１記載の半導体装置において、
    前記第１短辺、前記第２短辺、前記第３短辺、および前記第４短辺の長さが同じである。
  8. ＩＧＢＴを含む半導体装置であって、
    第１辺、および前記第１辺と直交する第２辺を有する四角形状の半導体チップと、
    前記半導体チップの前記ＩＧＢＴの素子が形成された活性部と、
    平面視において、前記半導体チップの前記第１辺と前記活性部との間に前記第１辺に沿って延在する第１活性領域と、
    平面視において、前記半導体チップの前記第２辺と前記活性部との間に前記第２辺に沿って延在する第２活性領域と、
    を有し、
    前記第１活性領域は、平面視において、前記半導体チップの前記第１辺に沿って延びる第１長辺と、前記半導体チップの前記第１辺と前記第１長辺との間に、前記半導体チップの前記第１辺に沿って延びる第２長辺とを有し、
    前記第１長辺および前記第２長辺の一方の端部において、前記第１長辺と第１角度を成す第１短辺と、前記第２長辺と第２角度を成す第２短辺とを有し、前記第１長辺および前記第２長辺の他方の端部において、前記第１長辺と第３角度を成す第３短辺と、前記第２長辺と第４角度を成す第４短辺とを有し、
    前記第２活性領域は、平面視において、前記半導体チップの前記第２辺に沿って延びる第３長辺と、前記半導体チップの前記第２辺と前記第３長辺との間に、前記半導体チップの前記第２辺に沿って延びる第４長辺とを有し、
    前記第３長辺および前記第４長辺の一方の端部において、前記第３長辺と第５角度を成す第５短辺と、前記第４長辺と第６角度を成す第６短辺とを有し、前記第３長辺および前記第４長辺の他方の端部において、前記第３長辺と第７角度を成す第７短辺と、前記第４長辺と第８角度を成す第８短辺とを有し、
    前記第１角度乃至前記第８角度は、９０度よりも大きく１８０度よりも小さい範囲である。
  9. 請求項８記載の半導体装置において、
    前記第１角度乃至前記第８角度は１３５度である。
  10. 請求項８記載の半導体装置において、さらに、
    前記第１活性領域上および前記第２活性領域上に形成された層間絶縁膜と、
    前記層間絶縁膜上に形成された配線と、
    を有し、
    前記第１活性領域は、第１導電型の半導体基板上に第１埋め込み絶縁膜を介して形成された第１半導体層からなり、
    前記第２活性領域は、前記半導体基板上に第２埋め込み絶縁膜を介して形成された第２半導体層からなり、
    前記配線は、前記第１活性領域の上方に前記半導体チップの前記第１辺に沿って延在する第１配線部分と、前記第２活性領域の上方に前記半導体チップの前記第２辺に沿って延在する第２配線部分と、前記第１配線部分の一端と前記第２配線部分の一端とを繋ぐラウンド形状の第３配線部分とから構成され、
    前記第１配線部分と前記第１活性領域の前記第１半導体層とが、前記層間絶縁膜に形成された開口部を介して接続され、
    前記第２配線部分と前記第２活性領域の前記第２半導体層とが、前記層間絶縁膜に形成された開口部を介して接続されている。
  11. 請求項１０記載の半導体装置において、さらに、
    前記半導体基板には、前記第１導電型とは異なる第２導電型を有するフィールドリミッティングリングと、
    を有し、
    前記フィールドリミッティングリングは、
    前記第１活性領域の下方に前記半導体チップの前記第１辺に沿って延在する第１フィールドリミッティングリング部分と、前記第２活性領域の下方に前記半導体チップの前記第２辺に沿ってに延在する第２フィールドリミッティングリング部分と、前記第１フィールドリミッティングリング部分の一端と前記第２フィールドリミッティングリング部分の一端とを繋ぐラウンド形状の第３フィールドリミッティングリング部分とから構成され、
    前記第１フィールドリミッティングリング部分と前記第１活性領域の前記第１半導体層とが、前記第１埋め込み絶縁膜に形成された開口部を介して接続され、
    前記第２フィールドリミッティングリング部分と前記第２活性領域の前記第２半導体層とが、前記第２埋め込み絶縁膜に形成された開口部を介して接続されている。
  12. 請求項１１記載の半導体装置において、
    前記配線と前記フィールドリミッティングリングとは、平面視において重なる。
  13. 請求項８記載の半導体装置において、さらに、
    前記第１活性領域上および前記第２活性領域上に形成された層間絶縁膜と、
    前記層間絶縁膜上に形成された配線と、
    を有し、
    前記第１活性領域は、第１導電型の半導体基板上に第１埋め込み絶縁膜を介して形成された第１半導体層からなり、
    前記第２活性領域は、前記半導体基板上に第２埋め込み絶縁膜を介して形成された第２半導体層からなり、
    前記配線は、前記第１活性領域の上方に前記半導体チップの前記第１辺に沿って延在する第１配線部分と、前記第２活性領域の上方に前記半導体チップの前記第２辺に沿って延在する第２配線部分と、前記第１配線部分の一端と前記第２配線部分の一端とを繋ぐラウンド形状の第３配線部分とから構成され、
    平面視において、前記配線の前記第３配線部分の下方には、前記半導体基板上に第３埋め込み絶縁膜を介して形成された第３半導体層からなる四角形状の第３活性領域が１個または２個以上配置されており、
    前記第１配線部分と前記第１活性領域の前記第１半導体層とが、前記層間絶縁膜に形成された開口部を介して接続され、
    前記第２配線部分と前記第２活性領域の前記第２半導体層とが、前記層間絶縁膜に形成された開口部を介して接続され、
    前記第３配線部分と前記第３活性領域の前記第３半導体層とが、前記層間絶縁膜に形成された開口部を介して接続されている。
  14. 請求項１３記載の半導体装置において、さらに、
    前記半導体基板には、前記第１導電型とは異なる第２導電型を有するフィールドリミッティングリングと、
    を有し、
    前記フィールドリミッティングリングは、
    前記第１活性領域の下方に前記半導体チップの前記第１辺に沿って延在する第１フィールドリミッティングリング部分と、前記第２活性領域の下方に前記半導体チップの前記第２辺に沿って延在する第２フィールドリミッティングリング部分と、前記第１フィールドリミッティングリング部分の一端と前記第２フィールドリミッティングリング部分の一端とを繋ぐラウンド形状の第３フィールドリミッティングリング部分とから構成され、
    前記第１フィールドリミッティングリング部分と前記第１活性領域の前記第１半導体層とが、前記第１埋め込み絶縁膜に形成された開口部を介して接続され、
    前記第２フィールドリミッティングリング部分と前記第２活性領域の前記第２半導体層とが、前記第２埋め込み絶縁膜に形成された開口部を介して接続され、
    前記第３フィールドリミッティングリング部分と前記第３活性領域の前記第３半導体層とが、前記第３埋め込み絶縁膜に形成された開口部を介して接続されている。
  15. 請求項１４記載の半導体装置において、
    前記配線と前記フィールドリミッティングリングとは、平面視において重なる。
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