JP3339263B2 - 半導体単結晶層の形成方法および半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体単結晶層の
形成方法および半導体装置に関し、特に、ＳＯＩ（Ｓｉ
ｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を製造す
る方法およびＳＯＩ構造を用いた高集積度の半導体集積
回路装置に関する。

【０００２】

【背景技術】ＳＯＩ構造を用いた半導体装置は、基板内
に素子を形成する従来の半導体装置に比べ、素子分離が
容易で集積度の向上が可能であり、浮遊容量の低減によ
る素子の高速動作も可能であることから、活発な研究開
発が行われている。

【０００３】ＳＯＩ構造の作成技術としては、大別し
て、ウエハーのはり合わせ法や酸素イオン注入法（ＳＩ
ＭＯＸ法）等を用いてウエハー段階においてＳＯＩ構造
を形成しておく方法と、固相エピタキシャル成長（Ｓｏ
ｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ；ＳＰＥ）等を用
いて、半導体素子の製造過程において必要な箇所にＳＯ
Ｉ構造を形成する方法とがある。

【０００４】ＳＰＥ法を用いる方法は、ＳＯＩウエハー
を用いる方法に比べ、きわめて低コストでＳＯＩ構造を
形成できるという利点がある。

【０００５】

【発明が解決しようとする課題】本発明の出願人は、Ｓ
ＰＥ法を用いて、より簡易かつ低コストでＳＯＩ構造を
製造する方法を先に提案している（特願平６−１９３６
０４号）。この製造方法の概要が図１２（ａ）〜（ｆ）
に示される。

【０００６】以下、各工程を簡単に説明する。

【０００７】図１２（ａ）に記載されるように、Ｓｉ基
板表面１０００の表面に絶縁膜１１００を形成する。次
に、図１２（ｂ）に示すようにエッチングにより絶縁膜
の一部を除去し、シード部（種結晶部）を形成する。こ
のとき、種結晶部には自然酸化膜１２００が存在する。

【０００８】次に、図１２（ｃ）のように希ＨＦ溶液に
数秒間浸けることで、自然酸化膜１２００を除去し、同
時にＳｉ表面を水素原子で終端し不活性化することによ
って、自然酸化膜の再成長を抑止する。

【０００９】次に、図１２（ｄ）に示すように、室温で
装置に挿入し、ＳｉＨ₄ガスを微量、流すことにより自
然酸化膜の再成長を抑止しながら成膜温度まで昇温し、
その後、アモルファスＳｉ膜１３００を形成する。

【００１０】次に、図１２（ｅ）に示すように、６００
℃程度の熱処理を施し、シード部（種結晶部）を起点と
して固相エピタキシャル成長を生じせしめ、単結晶層１
４００をドライエッチングにより加工し、所望の単結晶
層（単結晶アイランド）１５００を形成する。

【００１１】このような要素プロセス技術によれば、高
性能な素子をきわめて低価格で作成できる。本発明者
は、このような要素プロセス技術を活用して超高集積の
ＩＣを形成すべく、さらに、種々の観点からＳＰＥ技術
について検討した。その結果、次のことが明らかとなっ
た。

【００１２】つまり、本願発明者の研究によると、（１
００）単結晶面を用い、＜１００＞に等価な結晶方向に
延在するストライプ状（直線状）シードを用いてＳＰＥ
法により単結晶層を形成した場合、得られる単結晶層の
平面レイアウト形状は、図１３に示すように、シードの
端部では、三角形の形状となってしまうことがわかっ
た。

【００１３】図１３において、参照番号３０はシード部
であり、参照番号１１００は表面酸化膜であり、参照番
号１５００は単結晶領域であり、参照番号１６００は多
結晶領域であり、参照番号１７００，１７１０，１７２
０はそれぞれ、単結晶領域のエッジ部（上述した三角形
の形状を構成する領域であり、図中のθ＝４５度となっ
ている）である。

【００１４】このような、先端が尖った形状の単結晶領
域は、電界集中が生じやすく、また、レイアウト的に無
駄が多い等の問題があり、ゆえに、デバイスの設計や作
製が困難である。

【００１５】本発明は、本願発明者によって得られた、
上述のような知見に基づいてなされたものであり、その
目的は、ＳＰＥ法を用いて所望の単結晶層を有効に形成
する方法、ならびにこれを用いた半導体装置を提供する
ことにある。

【００１６】

【課題を解決するための手段】（１）本発明は、（１０
０）等価面をシード部（種結晶部）として用いて、ＳＰ
Ｅ法により非晶質半導体層を単結晶化し、絶縁膜上に単
結晶層を形成する方法であって、前記シード部の平面パ
ターンを、前記非晶質半導体層の所定の領域を取り囲む
パターンとし、そのシード部によって取り囲まれた前記
非晶質半導体層の所定の領域を固相エピタキシャル成長
（ＳＰＥ）法により単結晶化して前記所望の半導体単結
晶層を形成することを特徴とする。

【００１７】つまり、本請求項の発明では、結果的に、
得ようとする単結晶領域（所望の単結晶領域）の周囲を
取り囲むように、シード部を形成する。

【００１８】このような構成により、周囲の各シード部
からＳＰＥが生じ、各単結晶層が相互に連結して、所望
の単結晶領域が形成される。

【００１９】ゆえに、デバイスの設計や作製に有効な所
望の形状（例えば、長方形等の四角形）の単結晶層が、
確実に得られる。つまり、シード部の平面レイアウトを
決めれば、単結晶領域の形状が一義的に決定される。

【００２０】（２）本発明は、上記（１）の発明におい
て、非晶質半導体層の所定の領域を取り囲む前記シード
部は、＜１００＞に等価な結晶方向に配設された直線状
のシード領域を連接して形成されている。

【００２１】＜１００＞に等価な結晶方向において、最
大のＬ−ＳＰＥ距離が得られる。したがって、本発明の
構成により、十分な大きさの単結晶層を形成することが
できる。

【００２２】（３）本発明は、上記（２）の発明におい
て、直線上のシード領域としてスクライブ領域を使用す
ることを特徴とする。

【００２３】スクライブ領域は、ウエハーをスクライビ
ングしてチップ化するための領域であるが、このスクラ
イブ領域上の絶縁膜は除去されていて、半導体基板が露
出した状態となっている。したがって、この領域を共通
のシード部（種結晶部）としても使用することにより、
スクライブ領域の有効利用が図れる。

【００２４】（４）本発明は、（１００）等価面をシー
ド部（種結晶部）として用いて、ＳＰＥ法により非晶質
半導体層を単結晶化し、絶縁膜上に単結晶層を形成する
方法であって、前記シード部の平面形状を直線形状と
し、かつ、その直線形状のシード部の長さを、得ようと
する単結晶層の、前記直線形状のシード部の延在方向に
おける長さより余分に長くしておき、固相エピタキシャ
ル成長（ＳＰＥ）法によって、前記直線状のシード部を
起点として前記非晶質半導体層を単結晶化し、その後、
前記直線状のシード部の端部において形成される不要な
単結晶層を除去し、これにより、前記直線状のシード部
の延在方向と垂直をなす方向に延在する単結晶層のみか
らなる前記所望の半導体単結晶層を得ることを特徴とす
る。

【００２５】直線状のシードを用いた場合、シード部の
端部において、前述のような尖った形状の不所望の単結
晶領域が形成される。

【００２６】したがって、あらかじめ、この部分を考慮
してマージンをもったシードとしておき、ＳＰＥの後
に、前述のシードの端部において生じた不所望の単結晶
領域を除去することにより、デバイスの設計や作製に便
利な所望の形状（例えば、長方形等の四角形）をもち、
かつ、所望のサイズ（大きさ）の単結晶層を確実に得る
ことができる。

【００２７】（５）本発明は、上記（４）の発明におい
て、直線形状のシード部の端部における、得ようとする
単結晶層の長さよりも余分に長くした部分の長さを「Ｌ
１」とし、また、得ようとする単結晶層の、前記直線形
状のシード部の延在方向に垂直な方向における長さを
「Ｌ２」とした場合、「Ｌ１」は「Ｌ２」以上とするこ
とを特徴とする。

【００２８】つまり、ストライプ状のシードを用いる場
合、余分に長くしたシードの長さを「Ｌ１」、得ようと
する単結晶領域のシードに垂直方向の長さを「Ｌ２」と
したとき、Ｌ１≧Ｌ２となっている。

【００２９】この場合、「Ｌ２」が、得ようとする単結
晶領域の横幅に相当し、この場合、シードの端部におい
ては、その横幅の終端部から４５度の角度をなして単結
晶が成長する。

【００３０】したがって、「Ｌ２」と「Ｌ１」は二等辺
直角三角形の頂角（９０度）を挟む２辺に相当し、よっ
て、得ようとする単結晶領域の幅「Ｌ２」を確実に確保
するためには、Ｌ１≧Ｌ２という関係が成立する必要が
ある。

【００３１】（６）本発明は、上記（４）の発明におい
て、互いに直角をなして交わる第１および第２の直線形
状のシード部を用いたＳＰＥ法により、所望の単結晶層
を得ることを特徴とする。

【００３２】つまり、直交する直線状のシード部によっ
て挟まれる領域において、第１および第２のシードを起
点として成長した単結晶層を相互に連結させて、所望の
単結晶領域とするものである。したがって、十分な大き
さの単結晶領域が得られる。

【００３３】（７）本発明は、上記（４）〜（６）の発
明のいずれかにおいて、前記直線形状のシード部とし
て、スクライブ領域を使用することを特徴とする。

【００３４】請求項３と同様に、スクライブ領域の有効
利用を図るものである。

【００３５】（８）本発明の半導体装置は、上記（１）
〜（７）の発明のいずれかに記載の方法により形成され
た半導体単結晶層に半導体素子を形成してなることを特
徴とする。

【００３６】上記（１）〜（７）に記載の方法によれ
ば、デバイスの作製しやすい形状（例えば、長方形等の
四角形）のＳＯＩ領域を得ることができる。したがっ
て、デバイスの設計，作製が容易であり、超高集積かつ
高速の半導体装置を実現できる。

【００３７】また、シード部の端部において、単結晶ア
イランドが三角形となることもなく、電界集中といった
不都合も生じない。

【００３８】（９）本発明の半導体装置は、上記（８）
の発明において、半導体素子は絶縁ゲート型電界効果ト
ランジスタであることを特徴とする。

【００３９】これにより、ＳＯＩ構造を利用した、大容
量かつ高速、高信頼度のゲートアレイ等のＡＳＩＣやＭ
ＯＳメモリ等を実現できる。

【００４０】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００４１】（１）第１の実施の形態（図１，図２，図
３） 図１に示される第１の実施の形態は、（１００）等価面
をシード部（種結晶部）として用いて、ＳＰＥ法により
非晶質半導体層を単結晶化し、絶縁膜上に単結晶層を形
成するにあたり、シード部の平面パターンを非晶質半導
体層の所定の領域を取り囲むパターンとし、そのシード
部によって取り囲まれた非晶質半導体層の所定の領域を
固相エピタキシャル成長（ＳＰＥ）法により単結晶化し
て前記所望の半導体単結晶層を形成するものである。

【００４２】図１の上側に主要部の平面レイアウトパタ
ーンが示され、下側にはＡ−Ａ線に沿う断面図が示され
ている。

【００４３】なお、半導体面として使用するのは（１０
０）面もしくは実質的にこれに等価な面（本明細書で
は、これらを総称して（１００）等価面という）であ
り、図１の紙面が（１００）等価面に相当する。

【００４４】また、結晶方向を図４にまとめて示す。こ
の結晶方向は、図１のみならず、図２，図５，図６，図
７，図８，図９，図１０，図１１，図１３においても同
様に成立する。

【００４５】図１に示されるように、シリコン単結晶基
板１０の表面は酸化膜２０で覆われ、その一部がパター
ニングされて直線状のシード部３０ａ，３０ｂ，３０
ｃ，３０ｄが設けられている。

【００４６】表面酸化膜２０およびシード部３０ａ，３
０ｂ，３０ｃ，３０ｄ上に堆積された非晶質（アモルフ
ァス）半導体層は、図１２に示される本発明者によって
開発された要素プロセス技術によって単結晶化される。

【００４７】すなわち、６００℃程度による所定時間の
熱処理の後には、図１に示すように、シード部３０ａ，
３０ｂ，３０ｃ，３０ｄに包囲された内部の領域６０
は、各シード部を起点として成長した単結晶層が相互に
連結して（図中、理解しやすくするために点線で成長の
軌跡を示してある）、完全に単結晶化される。

【００４８】したがって、本実施の形態では、結果的
に、得ようとする単結晶領域（所望の単結晶領域）６０
の周囲を取り囲むように、シード部を形成したことにな
る。これにより、シード部の平面レイアウトを決めれ
ば、単結晶領域の形状が一義的に決定される。ゆえに、
デバイスの設計や作製に有効な所望の形状（例えば、長
方形等の四角形）の単結晶層が確実に得られる。

【００４９】なお、各シードの外側には三角形状の単結
晶層（不要な単結晶層）５０が形成され、さらにその周
囲には、多結晶層４０が形成される。

【００５０】次に、図２に示すように、ドライエッチン
グ（ＲＩＥ等）により不要な層を除去することにより、
所望の単結晶領域（単結晶アイランド）が形成される。

【００５１】ここまでのプロセスをまとめると、図３
（ａ）〜（ｃ）のようになる。つまり、図３（ａ）のよ
うに、表面酸化膜２０の一部を除去してシード部を形成
し、続いて、図３（ｂ）のようにアモルファス半導体層
を堆積し、ＳＰＥ法による単結晶化およびドライエッチ
ングによる加工により、ＳＯＩ構造の単結晶アイランド
６０が形成される（図３（Ｃ））。

【００５２】この後、図３（ｄ）に示すように、この単
結晶アイランド６０にソース（Ｓ）またはドレイン
（Ｄ）となる拡散層７０ａ，７０ｂを形成し、その表面
にゲート酸化膜７２を形成した後にゲート電極７４の形
成，パッシベーション膜８０の形成，電極７６ａ，７６
ｂの形成の各工程を経て、ＭＯＳトランジスタが、完成
する。

【００５３】このようなＭＯＳトランジスタを用いて、
例えば、図１０に示すような、ＳＯＩ構造のＡＳＩＣ
（用途が特定されたＩＣ）を構築することができる。

【００５４】（２）第２の実施の形態（図５） 図５に示す本発明の第２の実施の形態は、直線（ストラ
イプ）状のシード部３０を用いて、ＳＰＥ法により単結
晶層を形成するものである。

【００５５】図５の上側に主要部の平面レイアウトパタ
ーンが示され、下側にはＢ−Ｂ線に沿う断面図が示され
ている。

【００５６】単結晶層はシード部３０の両側、およびシ
ード部の先端部分において生じる。図６に示すように、
ドライエッチングによる加工により、シード部３０の両
側において形成される単結晶層６２ａ，６２ｂが所望の
単結晶層（単結晶アイランド）として残され、シード３
０の先端部において生じる不要な単結晶層６７ａ，６７
ｂおよび周辺の多結晶層４０は除去される。

【００５７】本実施の形態では、必要な単結晶層６２
ａ，６２ｂの横幅は「Ｌ２」であり、この「Ｌ２」を確
保するために、シード部３０の長さは、必要な単結晶層
６２ａ，６２ｂの位置より、「Ｌ１」だけ余分に長くな
っている。

【００５８】つまり、シードの端部においては、必要な
単結晶の横幅（Ｌ２に相当する部分）の終端部から４５
度の角度をなして単結晶成長が停止するため、「Ｌ２」
と「Ｌ１」は二等辺直角三角形の頂角（９０度）を挟む
２辺に相当し、よって、得ようとする単結晶領域の幅
「Ｌ２」を確実に確保するためには、Ｌ１≧Ｌ２という
関係が成立する必要がある。

【００５９】このことに着目し、本実施の形態では、Ｌ
１≧Ｌ２となるように、シード部の長さを決定してい
る。これにより、所望のサイズの単結晶層が確実に得ら
れるという効果がある。

【００６０】また、最大のＬ−ＳＰＥ距離が得られる＜
１００＞に等価な結晶方向にシード部を設けているた
め、十分な大きさの単結晶領域が得られる。

【００６１】（３）第３の実施の形態（図７） 図７に示される本実施の形態では、所定の角度（例えば
垂直）をなして交わる、２つの直線状のシード部３２，
３４によって挟まれる領域において、シードを起点とし
て成長した単結晶層を相互に連結させて単結晶領域とす
るものである。したがって、十分な大きさの単結晶領域
を、容易に得られる。

【００６２】なお、単結晶形成後、ドライエッチングに
より加工して、単結晶アイランド６４が得られる。

【００６３】（４）第４の実施の形態（図８） 図８に示される本実施の形態は、図７と同様の形態にシ
ード部を配置するにあたり、シード部の少なくとも一部
としてスクライブ領域８０を使用するものである。各シ
ードを起点とした単結晶層が連結して一つの単結晶層が
得られ、その後、ドライエッチングにより加工して、所
望の単結晶アイランド６６が得られる。

【００６４】本実施の形態によれば、スクライブ領域の
有効利用が図れる。

【００６５】（５）第５の実施の形態（図９） 図９に示される本実施の形態は、図１と同様の形態にシ
ード部を配置するにあたり、シード部の少なくとも一部
としてスクライブ領域８０を使用するものである。シー
ド部により包囲される内部の領域が所望の単結晶領域
（単結晶アイランド）８０となる。

【００６６】本実施の形態によれば、スクライブ領域の
有効利用が図れる。

【００６７】（６）第６の実施の形態（図１０） 図１０は、上述の方法により得られる単結晶を用いた、
ＳＯＩ構造の半導体装置の一例（ゲートアレイ）の概略
の構成を示す図である。

【００６８】ＩＣチップ２００には、多数のゲートアレ
イの基本セル２１０が配置されている。基本セル２１０
は、ＭＯＳトランジスタＭ１〜Ｍ４を含んで、構成され
ている。

【００６９】図１１は、図１０のＩＣチップ２００の、
より具体的な構成例を示す図である。

【００７０】ＩＣチップ２００はウエハー３００に集積
されて形成され、各チップ２００は、四方をスクライブ
領域８０ａ，８０ｂ，８０ｃ，８０ｄで取り囲まれて形
成されている。

【００７１】図１１の例では、スクライブ領域８０ａお
よび８０ｃ間に直線（ストライプ）状のシード部３０を
形成し、スクライブ領域８０ａ，８０ｂもシード部とし
て活用して単結晶層を得る構成となっている。ゲートア
レイの基本セルを構成する各ＭＯＳトランジスタＭ１〜
Ｍ４は、それぞれ、ＳＯＩ構造の単結晶領域４０１〜４
０２内に形成されている。各単結晶領域は、十分な大き
さを有し、かつ、素子の設計や作製に有利な形状となっ
ているため、ＩＣの製造が容易である。

【００７２】このように、本発明によれば、ＳＯＩ構造
を用いた、超高集積かつ高速の半導体装置を実現でき
る。

【００７３】

【図面の簡単な説明】

【図１】本発明の単結晶層の形成方法の第１の実施の形
態（シードを周囲に配設する例）における、ＳＰＥによ
り単結晶層を得る工程を説明するための図である。

【図２】図１の方法により形成された単結晶層をドライ
エッチングより加工して、所望の単結晶層（単結晶アイ
ランド）を得る工程を説明するための図である。

【図３】（ａ）〜（ｄ）はそれぞれ、図２の工程により
得られた半導体単結晶層に半導体素子（ＭＯＳトランジ
スタ）を形成するプロセスを示す工程図である。

【図４】本発明で使用する（１００）等価面における結
晶方向を示す図である（この結晶方向は、図１，図２，
図５，図６，図７，図８，図９，図１０，図１１，図１
３に適合するものである）。

【図５】本発明の単結晶層の形成方法の第２の実施形態
（直線状のシードを用いる例）における、ＳＰＥにより
単結晶層を得る工程を説明するための図である。

【図６】図５の方法により形成された単結晶層をドライ
エッチングより加工して、所望の単結晶層（単結晶アイ
ランド）を得る工程を説明するための図である。

【図７】本発明の単結晶層を形成する方法の第３の実施
形態（直交する直線状のシードを用いる例）を説明する
ための図である。

【図８】本発明の単結晶層を形成する方法の第４の実施
形態（直交する直線状のシードの少なくとも一方とし
て、スクライブ領域を用いる例）を説明するための図で
ある。

【図９】本発明の単結晶層を形成する方法の第５の実施
形態（一定の領域の周囲を取り囲むように配設された直
線状のシードの少なくとも一つにスクライブ領域を用い
る例）を説明するための図である。

【図１０】本発明を適用した半導体装置の一例（ゲート
アレイ）の基本セルの内容および配置を示す図である。

【図１１】図１０の基本セルの構成例を示す図である。

【図１２】（ａ）〜（ｆ）は、本発明者が先に提案して
いる、ＳＯＩ構造を形成するための要素プロセスの主要
な工程を説明するためのデバイスの断面図である。

【図１３】本発明者によって明らかとされた、ＳＰＥ法
を用いたＳＯＩ構造の形成における問題点を説明するた
めの図である。

【符号の説明】

１０ シリコン単結晶基板 ２０ 表面酸化膜 ３０ａ，３０ｂ シード部（種結晶部） ４０ 多結晶領域 ５０ 不要な単結晶領域 ６０ 所望の単結晶領域（単結晶アイランド） ７０ａ，７０ｂ ソースまたはドレイン領域となる拡散
層 ７２ ゲート酸化膜 ７４ ゲート電極 ７６ａ，７６ｂ 電極 ８０ パッシベーション膜

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/20 H01L 21/336 H01L 27/12 H01L 29/786

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 半導体単結晶基板の（１００）等価面上
   に設けられた絶縁層の一部に開口部を設けて前記（１０
   ０）等価面の一部を露出させ、前記絶縁層および前記
   （１００）等価面の一部が露出した部分を覆うように非
   晶質半導体層を形成した後、所定の熱処理を施し、前記
   （１００）等価面の一部が露出した部分をシード部（種
   結晶部）として使用してこのシード部を起点として固相
   エピタキシャル成長（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉ
   ｔａｘｙ；ＳＰＥ）を生じせしめ、前記絶縁層上に所望
   の半導体単結晶層を形成する方法であって、 前記シード部の平面形状を直線形状とし、かつ、その直
   線形状のシード部の長さを、得ようとする単結晶層の、
   前記直線形状のシード部の延在方向における長さより余
   分に長くしておき、かつ、前記直線形状のシード部の端
   部における、得ようとする単結晶層の長さよりも余分に
   長くした部分の長さを「Ｌ１」とし、また、前記シード
   部の一方の側において得ようとする単結晶層の、前記直
   線形状のシード部の延在方向に垂直な方向における長さ
   を「Ｌ２」とした場合、「Ｌ１」は「Ｌ２」以上とし、 固相エピタキシャル成長（ＳＰＥ）法によって、前記直
   線状のシード部を起点として前記非晶質半導体層を単結
   晶化し、その後、前記直線状のシード部の端部において
   形成される不要な単結晶層を除去し、これにより、前記
   直線状のシード部の延在方向と垂直をなす方向に延在す
   る単結晶層のみからなる前記所望の半導体単結晶層を得
   ることを特徴とする半導体単結晶層の形成方法。
2. 【請求項２】 請求項１において、 互いに直角をなして交わる第１および第２の直線形状の
   シード部を用いたＳＰＥ法により、所望の単結晶層を得
   ることを特徴とする半導体単結晶層の形成方法。
3. 【請求項３】 請求項１または請求項２のいずれかにお
   いて、 前記直線形状のシード部として、スクライブ領域を使用
   することを特徴とする半導体単結晶層の形成方法。
4. 【請求項４】 請求項１〜請求項３のいずれかに記載の
   方法により形成された半導体単結晶層に半導体素子を形
   成してなる半導体装置。
5. 【請求項５】 請求項４において、 半導体素子は絶縁ゲート型電界効果トランジスタである
   ことを特徴とする半導体装置。