JP2757872B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2757872B2 JP2757872B2 JP1021684A JP2168489A JP2757872B2 JP 2757872 B2 JP2757872 B2 JP 2757872B2 JP 1021684 A JP1021684 A JP 1021684A JP 2168489 A JP2168489 A JP 2168489A JP 2757872 B2 JP2757872 B2 JP 2757872B2
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- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は高濃度な電極領域を有する半導体装置及び
その製造方法に関するものである。
その製造方法に関するものである。
第３図は従来の素子分離型複合素子構造の半導体装置
を示す断面図である。同図に示すように、n-ポリシリコ
ン基体１上層部に絶縁ゲート型電界効果トランジスタ10
A,接合型バイポーラトランジスタ10Bがそれぞれ絶縁膜
２により絶縁分離され形成されている。この絶縁膜２上
に所定の膜厚のn+層３が形成され、このn+層３上にn-層
４が形成されている。
を示す断面図である。同図に示すように、n-ポリシリコ
ン基体１上層部に絶縁ゲート型電界効果トランジスタ10
A,接合型バイポーラトランジスタ10Bがそれぞれ絶縁膜
２により絶縁分離され形成されている。この絶縁膜２上
に所定の膜厚のn+層３が形成され、このn+層３上にn-層
４が形成されている。
電界効果トランジスタ10Aが形成されている素子形成
領域（以下「島」という。）では、n-層４の上層部にｐ
ウェル領域５が形成されており、このｐウェル領域５の
表面部にn+ソース領域６が選択的に形成されている。
領域（以下「島」という。）では、n-層４の上層部にｐ
ウェル領域５が形成されており、このｐウェル領域５の
表面部にn+ソース領域６が選択的に形成されている。
n-層４の表面とn+ソース領域６の表面とで挟まれたｐ
ウェル領域５の表面上には、ゲート酸化膜７を介してポ
リシリコンゲート８が形成されている。また、n+層３表
面にはドレイン電極９が形成され、n+ソース領域６の表
面の一部からn+ソース領域６間のｐウェル領域５上にか
けてソース電極11が形成され、ポリシリコンゲート８上
にはゲート電極12が形成されている。これらの電極9,1
1,12はそれぞれパッシベーション膜18により絶縁されて
いる。
ウェル領域５の表面上には、ゲート酸化膜７を介してポ
リシリコンゲート８が形成されている。また、n+層３表
面にはドレイン電極９が形成され、n+ソース領域６の表
面の一部からn+ソース領域６間のｐウェル領域５上にか
けてソース電極11が形成され、ポリシリコンゲート８上
にはゲート電極12が形成されている。これらの電極9,1
1,12はそれぞれパッシベーション膜18により絶縁されて
いる。
一方、バイポーラトランジスタ10Bの島では、n-層４
の上層部にｐベース領域13が形成されている。このｐベ
ース領域13の表面部の一部にn+エミッタ領域14が形成さ
れている。そして、n+エミッタ領域14上にエミッタ電極
15が、ｐベース領域13上にベース電極16が、n+層３上に
コレクタ電極17が形成されている。これらの電極15〜17
はそれぞれパッシベーション膜18により絶縁されてい
る。
の上層部にｐベース領域13が形成されている。このｐベ
ース領域13の表面部の一部にn+エミッタ領域14が形成さ
れている。そして、n+エミッタ領域14上にエミッタ電極
15が、ｐベース領域13上にベース電極16が、n+層３上に
コレクタ電極17が形成されている。これらの電極15〜17
はそれぞれパッシベーション膜18により絶縁されてい
る。
第４図（ａ）〜（ｇ）は各々第３図で示した半導体装
置における島の形成方法を示す断面図である。以下、同
図を参照しつつその形成方法の説明をする。
置における島の形成方法を示す断面図である。以下、同
図を参照しつつその形成方法の説明をする。
第４図（ａ）で示すような単結晶のn-基板21表面にレ
ジスト22を形成し、同図（ｂ）に示すようにパターニン
グする。そして、パターニングされたレジスト22をマス
クとして、n-基板21エッチングし、同図（ｃ）に示すよ
うにＶ字型のくぼみ23を形成する。各くぼみ23間の距離
ｌが各島間の幅となる。
ジスト22を形成し、同図（ｂ）に示すようにパターニン
グする。そして、パターニングされたレジスト22をマス
クとして、n-基板21エッチングし、同図（ｃ）に示すよ
うにＶ字型のくぼみ23を形成する。各くぼみ23間の距離
ｌが各島間の幅となる。
次に、くぼみ23を含むn-基板21の表面上にリン等のｎ
型の不純物を拡散しn+層３を形成する。その後、弗酸系
の薬品で前処理（n+層３上に形成されたリンガラス層等
の除去）を施した後、n+層３上に熱酸化膜等の絶縁膜２
を同図（ｄ）に示すように形成する。
型の不純物を拡散しn+層３を形成する。その後、弗酸系
の薬品で前処理（n+層３上に形成されたリンガラス層等
の除去）を施した後、n+層３上に熱酸化膜等の絶縁膜２
を同図（ｄ）に示すように形成する。
そして、絶縁膜２上にエピタキシャル成長技術により
n-ポリシリコン層24を同図（ｅ）に示すように形成す
る。次に、n-基板21の裏面より研磨し、同図（ｆ）に示
すように、絶縁膜２及びn+層３をn-基板21裏面に露出さ
せる。
n-ポリシリコン層24を同図（ｅ）に示すように形成す
る。次に、n-基板21の裏面より研磨し、同図（ｆ）に示
すように、絶縁膜２及びn+層３をn-基板21裏面に露出さ
せる。
その結果、このn-基板21を裏返すと、同図（ｇ）に示
すように、n-ポリシリコン層24を第３図のn-ポリシリコ
ン基体１とし、残ったn-基板21を第３図のn-層４とし、
絶縁膜２により各々が絶縁された複数の島25が完成す
る。そして、このようにして得られた島25の各々の中
に、電界効果トランジスタ10A,バイポーラトランジスタ
10B等が製造される。
すように、n-ポリシリコン層24を第３図のn-ポリシリコ
ン基体１とし、残ったn-基板21を第３図のn-層４とし、
絶縁膜２により各々が絶縁された複数の島25が完成す
る。そして、このようにして得られた島25の各々の中
に、電界効果トランジスタ10A,バイポーラトランジスタ
10B等が製造される。
ところで、電界効果トランジスタ10Aにおいては、オ
ン抵抗、ドレイン−ソース間の順方向電圧を極力小さく
するため、バイポーラトランジスタ10Bにおいては、コ
レクタ−エミッタ間飽和電圧を極力小さくするため、ド
レイン電極9,コレクタ電極17にそれぞれオーミック接続
されるn+層３を厚く、高濃度に形成する必要がある。
ン抵抗、ドレイン−ソース間の順方向電圧を極力小さく
するため、バイポーラトランジスタ10Bにおいては、コ
レクタ−エミッタ間飽和電圧を極力小さくするため、ド
レイン電極9,コレクタ電極17にそれぞれオーミック接続
されるn+層３を厚く、高濃度に形成する必要がある。
しかしながら、不純物拡散法によって、膜厚が厚く、
高濃度なn+層３を形成することは、１つは処理に時間が
かかり過ぎて作業性が悪いという理由、他の１つは拡散
によって実現できる濃度値に限界がある（およそ1018〜
1019cm-3）という理由により、極めて困難であるという
問題点があった。
高濃度なn+層３を形成することは、１つは処理に時間が
かかり過ぎて作業性が悪いという理由、他の１つは拡散
によって実現できる濃度値に限界がある（およそ1018〜
1019cm-3）という理由により、極めて困難であるという
問題点があった。
この発明は上記のような問題点を解決するためになさ
れたもので、所望の膜厚で高濃度な電極領域を有する半
導体装置及びその製造方法を得ることを目的とする。
れたもので、所望の膜厚で高濃度な電極領域を有する半
導体装置及びその製造方法を得ることを目的とする。
〔課題を解決するための手段） この発明にかかる請求項１記載の半導体装置は、第１
の導電型の半導体基板と、前記半導体基板の上層部を島
状に囲んで形成された誘電体層とを備え、前記誘電体層
で囲まれた前記半導体基板の上層部が半導体素子形成領
域として規定され、前記半導体素子形成領域内の前記誘
電体層上に形成され、第１の導電型の不純物を高濃度に
含み、その一部が前記半導体基板の表面に露出した露出
部を有する多結晶半導体層と、前記多結晶半導体層上に
形成された第１の導電型の拡散層と、前記半導体素子形
成領域の上層部に前記拡散層と隣接して形成された第１
の導電型の第１の半導体層と、前記第１の半導体層の表
面に選択的に形成された第２導電型の第２の半導体層
と、前記第２の半導体層の表面上に設けられた第１の主
電極とをさらに備え、前記第２の半導体層は前記第１の
主電極用の第１の電極領域として規定され、前記多結晶
半導体層の前記露出部上に設けられた第２の主電極をさ
らに備え、前記多結晶半導体層と前記拡散層とは前記第
２の主電極用の第２の電極領域として規定される。
の導電型の半導体基板と、前記半導体基板の上層部を島
状に囲んで形成された誘電体層とを備え、前記誘電体層
で囲まれた前記半導体基板の上層部が半導体素子形成領
域として規定され、前記半導体素子形成領域内の前記誘
電体層上に形成され、第１の導電型の不純物を高濃度に
含み、その一部が前記半導体基板の表面に露出した露出
部を有する多結晶半導体層と、前記多結晶半導体層上に
形成された第１の導電型の拡散層と、前記半導体素子形
成領域の上層部に前記拡散層と隣接して形成された第１
の導電型の第１の半導体層と、前記第１の半導体層の表
面に選択的に形成された第２導電型の第２の半導体層
と、前記第２の半導体層の表面上に設けられた第１の主
電極とをさらに備え、前記第２の半導体層は前記第１の
主電極用の第１の電極領域として規定され、前記多結晶
半導体層の前記露出部上に設けられた第２の主電極をさ
らに備え、前記多結晶半導体層と前記拡散層とは前記第
２の主電極用の第２の電極領域として規定される。
また、この発明にかかる請求項２記載の半導体装置の
製造方法は、第１及び第２主面を有する第１の導電型の
半導体基板を準備する工程と、前記半導体基板の第１主
面に複数のくぼみを形成する工程とを備え、前記複数の
くぼみのうち、互いに隣接する２つのくぼみ間にある前
記半導体基板の領域がそれぞれ半導体素子形成領域とし
て規定され、前記くぼみを含む前記半導体基板の第１主
面上に第１の導電型の不純物を高濃度に含む第１の導電
型の多結晶半導体層を形成する工程と、前記多結晶半導
体層上に誘電体層を形成する工程と、前記多結晶半導体
層を拡散源として第１の導電型の不純物を拡散し、前記
半導体基板内の前記多結晶半導体層の周囲に拡散層を形
成する工程と、前記半導体基板を第２主面より所定厚み
だけ除去し、前記誘電体層の一部及び前記多結晶半導体
層の一部を露出させて、前記半導体基板及び前記多結晶
半導体層を前記半導体素子形成領域ごとに前記誘電体層
で分離する工程とをさらに備え、前記半導体素子形成領
域内にある前記半導体基板の領域が第１の半導体層とし
て規定され、前記第１の半導体層の表面に第２の導電型
の第２の半導体層を形成する工程と、前記第２の半導体
層の表面に第１の主電極を形成する工程とをさらに備
え、前記第２の半導体層は前記第１の主電極用の第１の
電極領域として規定され、前記多結晶半導体層の露出部
上に第２の主電極を形成する工程をさらに備え、前記多
結晶半導体層及び前記拡散層は前記第２の主電極用の第
２の電極領域として規定される。
製造方法は、第１及び第２主面を有する第１の導電型の
半導体基板を準備する工程と、前記半導体基板の第１主
面に複数のくぼみを形成する工程とを備え、前記複数の
くぼみのうち、互いに隣接する２つのくぼみ間にある前
記半導体基板の領域がそれぞれ半導体素子形成領域とし
て規定され、前記くぼみを含む前記半導体基板の第１主
面上に第１の導電型の不純物を高濃度に含む第１の導電
型の多結晶半導体層を形成する工程と、前記多結晶半導
体層上に誘電体層を形成する工程と、前記多結晶半導体
層を拡散源として第１の導電型の不純物を拡散し、前記
半導体基板内の前記多結晶半導体層の周囲に拡散層を形
成する工程と、前記半導体基板を第２主面より所定厚み
だけ除去し、前記誘電体層の一部及び前記多結晶半導体
層の一部を露出させて、前記半導体基板及び前記多結晶
半導体層を前記半導体素子形成領域ごとに前記誘電体層
で分離する工程とをさらに備え、前記半導体素子形成領
域内にある前記半導体基板の領域が第１の半導体層とし
て規定され、前記第１の半導体層の表面に第２の導電型
の第２の半導体層を形成する工程と、前記第２の半導体
層の表面に第１の主電極を形成する工程とをさらに備
え、前記第２の半導体層は前記第１の主電極用の第１の
電極領域として規定され、前記多結晶半導体層の露出部
上に第２の主電極を形成する工程をさらに備え、前記多
結晶半導体層及び前記拡散層は前記第２の主電極用の第
２の電極領域として規定される。
この発明における第２の電極領域は、半導体素子形成
領域内に形成された第１の導電型の不純物を高濃度に含
む多結晶半導体層と、この多結晶半導体層を拡散源とし
た拡散により形成可能な拡散層とからなるため、作業性
良く、高濃度にかつ膜厚を厚く形成することができる。
領域内に形成された第１の導電型の不純物を高濃度に含
む多結晶半導体層と、この多結晶半導体層を拡散源とし
た拡散により形成可能な拡散層とからなるため、作業性
良く、高濃度にかつ膜厚を厚く形成することができる。
第１図はこの発明の一実施例である素子分離型複合素
子構造の半導体装置を示す断面図である。同図に示すよ
うに、この実施例では、第３図の従来装置において絶縁
膜２の上に所定の膜厚で形成されるn+層３に代えて、ｎ
型不純物を高濃度に含んだポリシリコン層30aと、この
ポリシリコン層30aを拡散源とした不純物拡散により得
られるn+拡散層30bとを設けている。なお、他の構成は
従来と同じであるので説明を省略する。
子構造の半導体装置を示す断面図である。同図に示すよ
うに、この実施例では、第３図の従来装置において絶縁
膜２の上に所定の膜厚で形成されるn+層３に代えて、ｎ
型不純物を高濃度に含んだポリシリコン層30aと、この
ポリシリコン層30aを拡散源とした不純物拡散により得
られるn+拡散層30bとを設けている。なお、他の構成は
従来と同じであるので説明を省略する。
第２図（ａ）〜（ｇ）は各々第１図で示した半導体装
置における島の形成方法を示す断面図である。以下、同
図を参照しつつその形成方法の説明をする。
置における島の形成方法を示す断面図である。以下、同
図を参照しつつその形成方法の説明をする。
第２図（ａ）で示すような単結晶のn-基板21表面にレ
ジスト22を形成し、同図（ｂ）に示すようにパターニン
グする。そして、パターニングされたレジスト22をマス
クとして、n-基板21をエッチングし、同図（ｃ）に示す
ようにＶ字型のくぼみ23を形成する。各くぼみ23間の距
離ｌが各島間の幅となる。
ジスト22を形成し、同図（ｂ）に示すようにパターニン
グする。そして、パターニングされたレジスト22をマス
クとして、n-基板21をエッチングし、同図（ｃ）に示す
ようにＶ字型のくぼみ23を形成する。各くぼみ23間の距
離ｌが各島間の幅となる。
次に、くぼみ23を含むn-基板21の表面上に高濃度にｎ
型の不純物を含むポリシリコン層30aを数十ミクロンの
膜厚で形成する。その後、連続的に絶縁膜形成炉に入
れ、ポリシリコン層30a上に絶縁膜２を数ミクロンの膜
厚で形成する。このとき、ポリシリコン層30a中の不純
物の熱拡散により、ポリシリコン層30aの周囲のn-基板2
1中に、同図（ｄ）に示すようにn+拡散層30bが同時に形
成される。
型の不純物を含むポリシリコン層30aを数十ミクロンの
膜厚で形成する。その後、連続的に絶縁膜形成炉に入
れ、ポリシリコン層30a上に絶縁膜２を数ミクロンの膜
厚で形成する。このとき、ポリシリコン層30a中の不純
物の熱拡散により、ポリシリコン層30aの周囲のn-基板2
1中に、同図（ｄ）に示すようにn+拡散層30bが同時に形
成される。
そして、絶縁膜２上にエピタキシャル成長技術により
n-ポリシリコン層24を同図（ｅ）に示すように形成す
る。次に、n-基板21の裏面より研磨し、同図（ｆ）に示
すように、絶縁膜2,ポリシリコン層30a及びn+拡散層30b
をn-基板21裏面に露出させる。
n-ポリシリコン層24を同図（ｅ）に示すように形成す
る。次に、n-基板21の裏面より研磨し、同図（ｆ）に示
すように、絶縁膜2,ポリシリコン層30a及びn+拡散層30b
をn-基板21裏面に露出させる。
その結果、このn-基板21を裏返すと、n-ポリシリコン
層24を第１図のn-ポリシリコン基体１とし、残ったn-基
板21を第１図のn-層４とし、絶縁膜２により各々が絶縁
された複数の島25が完成する。
層24を第１図のn-ポリシリコン基体１とし、残ったn-基
板21を第１図のn-層４とし、絶縁膜２により各々が絶縁
された複数の島25が完成する。
このようにして得られた島25の中に、以下の工程に従
い、電界効果トランジスタ10A,バイポーラトランジスタ
10Bが製造される。第５図（ａ）〜（ｄ）は電界効果ト
ランジスタ10A及びバイポーラトランジスタ10Bの製造方
法を示す断面図である。以下、同図を参照しつつその製
造方法の説明をする。まず、弗酸系の薬品によりn-ポリ
シリコン基体１の前処理を行う。次にn-ポリシリコン基
体１の表面上に熱酸化法等により酸化膜31を形成し、写
真製版技術により酸化膜31を選択的にパターニングして
窓31aを形成する。そして、この酸化膜31の窓31aからの
不純物拡散により、島25aのn-層４上層部ｐウェル領域
５を、島25bのn-層４上層部にｐベース領域13を同図
（ａ）に示すようにそれぞれ形成する。
い、電界効果トランジスタ10A,バイポーラトランジスタ
10Bが製造される。第５図（ａ）〜（ｄ）は電界効果ト
ランジスタ10A及びバイポーラトランジスタ10Bの製造方
法を示す断面図である。以下、同図を参照しつつその製
造方法の説明をする。まず、弗酸系の薬品によりn-ポリ
シリコン基体１の前処理を行う。次にn-ポリシリコン基
体１の表面上に熱酸化法等により酸化膜31を形成し、写
真製版技術により酸化膜31を選択的にパターニングして
窓31aを形成する。そして、この酸化膜31の窓31aからの
不純物拡散により、島25aのn-層４上層部ｐウェル領域
５を、島25bのn-層４上層部にｐベース領域13を同図
（ａ）に示すようにそれぞれ形成する。
次に、島25aにおける酸化膜31を除去し、n-エピタキ
シャル基体１表面に熱酸化法等により酸化膜32を薄く形
成し、この酸化膜32上にポリシリコン層33を形成する。
この酸化膜32は島25b上においては酸化膜31と合体して
若干厚くなる。次に、ポリシリコン層33及び酸化膜32を
選択的にエッチングして窓33aを形成する。そして、同
図（ｂ）に示すように、ポリシリコン層33の窓33aから
ｎ型の不純物を拡散し、ｐウェル領域５及びｐベース領
域13の上層部にn+ソース領域６及びn+エミッタ領域14を
形成する。なお、電界効果トランジスタ10Aが２重拡散
タイプであれば、n+ソース領域６形成前にｐ型の不純物
を窓33aから拡散する。
シャル基体１表面に熱酸化法等により酸化膜32を薄く形
成し、この酸化膜32上にポリシリコン層33を形成する。
この酸化膜32は島25b上においては酸化膜31と合体して
若干厚くなる。次に、ポリシリコン層33及び酸化膜32を
選択的にエッチングして窓33aを形成する。そして、同
図（ｂ）に示すように、ポリシリコン層33の窓33aから
ｎ型の不純物を拡散し、ｐウェル領域５及びｐベース領
域13の上層部にn+ソース領域６及びn+エミッタ領域14を
形成する。なお、電界効果トランジスタ10Aが２重拡散
タイプであれば、n+ソース領域６形成前にｐ型の不純物
を窓33aから拡散する。
その後、ポリシリコン層33を選択的にエッチングし
て、同図（ｃ）に示すように、島25aにポリシリコンゲ
ート８を形成する。次に、n-エピタキシャル基体１全面
に酸化膜を形成し、この酸化膜を選択的にエッチング
し、同図（ｄ）に示すように、島25aおよび25bにパッシ
ベーション膜18を形成する。
て、同図（ｃ）に示すように、島25aにポリシリコンゲ
ート８を形成する。次に、n-エピタキシャル基体１全面
に酸化膜を形成し、この酸化膜を選択的にエッチング
し、同図（ｄ）に示すように、島25aおよび25bにパッシ
ベーション膜18を形成する。
その後、パッシベーション膜18を含むn-エピタキシャ
ル基体１上に導電層を形成し、この導電層を選択的にエ
ッチングすることで、第１図に示すように島25aにドレ
イン電極9,ソース電極11,ゲート電極12が形成され、島2
5bにエミッタ電極15,ベース電極16及びコレクタ電極17
が形成される。このようにして、島25aに電界効果トラ
ンジスタ10Aが、島25bにバイポーラトランジスタ10Bが
形成される。
ル基体１上に導電層を形成し、この導電層を選択的にエ
ッチングすることで、第１図に示すように島25aにドレ
イン電極9,ソース電極11,ゲート電極12が形成され、島2
5bにエミッタ電極15,ベース電極16及びコレクタ電極17
が形成される。このようにして、島25aに電界効果トラ
ンジスタ10Aが、島25bにバイポーラトランジスタ10Bが
形成される。
上記実施例においては、島25中の電極領域となるn+領
域を高濃度にｎ型不純物がドープされたポリシリコン層
30aと、このポリシリコン層30a中の不純物の拡散により
得られたn+拡散層30bとにより形成している。ポリシリ
コン層30aは、1019〜1020cm-3程度まで容易かつ正確に
不純物濃度を高くすることができる。また、20μｍの膜
厚のn+層を形成するには、従来の不純物拡散法では４時
間程度要していたものが、ポリシリコン層30aではわず
か20分程度で形成できるため、短時間で膜厚を厚くする
ことができる。したがって、所望の膜厚で高濃度なn+層
が島25中に作業性良く形成できる。
域を高濃度にｎ型不純物がドープされたポリシリコン層
30aと、このポリシリコン層30a中の不純物の拡散により
得られたn+拡散層30bとにより形成している。ポリシリ
コン層30aは、1019〜1020cm-3程度まで容易かつ正確に
不純物濃度を高くすることができる。また、20μｍの膜
厚のn+層を形成するには、従来の不純物拡散法では４時
間程度要していたものが、ポリシリコン層30aではわず
か20分程度で形成できるため、短時間で膜厚を厚くする
ことができる。したがって、所望の膜厚で高濃度なn+層
が島25中に作業性良く形成できる。
その結果、この島25中に電界効果トランジスタ10Aを
製造する場合は、ポリシリコン層30a及び拡散層30bをド
レイン電極９とオーミック接続することで、オン抵抗
値、ドレイン−ソース間の順方向電圧を極力小さくで
き、島25中に接合型トランジスタ10Bを製造する場合
は、ポリシリコン層30a及び拡散層30bをコレクタ電極17
とオーミック接続することで、コレクタ−エミッタ間飽
和電圧を極力小さくできる。
製造する場合は、ポリシリコン層30a及び拡散層30bをド
レイン電極９とオーミック接続することで、オン抵抗
値、ドレイン−ソース間の順方向電圧を極力小さくで
き、島25中に接合型トランジスタ10Bを製造する場合
は、ポリシリコン層30a及び拡散層30bをコレクタ電極17
とオーミック接続することで、コレクタ−エミッタ間飽
和電圧を極力小さくできる。
また、n+拡散層30bは、絶縁膜２の形成時が同時に形
成されるため、従来に比べ製造工程数が増えることもな
い。
成されるため、従来に比べ製造工程数が増えることもな
い。
なお、上記実施例では、素子分離型複合素子の半導体
装置を例に挙げたが、この発明は、半導体素子の能動領
域中に所望の膜厚で高濃度な電極領域を必要とするすべ
ての半導体装置に適用することができる。
装置を例に挙げたが、この発明は、半導体素子の能動領
域中に所望の膜厚で高濃度な電極領域を必要とするすべ
ての半導体装置に適用することができる。
以上説明したように、この発明によれば、第２の電極
領域を、半導体素子形成領域内に形成された第１の導電
型の不純物を高濃度に含む多結晶半導体層と、この多結
晶半導体層を拡散源とした拡散により形成可能な拡散層
とから構成するため、所望の膜厚で高濃度な電極領域を
有することができる効果がある。
領域を、半導体素子形成領域内に形成された第１の導電
型の不純物を高濃度に含む多結晶半導体層と、この多結
晶半導体層を拡散源とした拡散により形成可能な拡散層
とから構成するため、所望の膜厚で高濃度な電極領域を
有することができる効果がある。
第１図はこの発明の一実施例である素子分離型複合素子
構造の半導体装置を示す断面図、第２図は第１図で示し
た半導体装置の製造方法を示す断面図、第３図は従来の
素子分離型複合素子構造の半導体装置を示す断面図、第
４図は第３図で示した半導体装置の製造方法を示す断面
図、第５図は電界効果トランジスタ及びバイポーラトラ
ンジスタの製造方法を示す断面図である。 図において、１はn-ポリシリコン基体、２は絶縁膜、30
aはポリシリコン層、30bはn+拡散層、４はn-層、21はn-
基板、24はn-ポリシリコン層である。 なお、各図中同一符号は同一または相当部分を示す。
構造の半導体装置を示す断面図、第２図は第１図で示し
た半導体装置の製造方法を示す断面図、第３図は従来の
素子分離型複合素子構造の半導体装置を示す断面図、第
４図は第３図で示した半導体装置の製造方法を示す断面
図、第５図は電界効果トランジスタ及びバイポーラトラ
ンジスタの製造方法を示す断面図である。 図において、１はn-ポリシリコン基体、２は絶縁膜、30
aはポリシリコン層、30bはn+拡散層、４はn-層、21はn-
基板、24はn-ポリシリコン層である。 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78
Claims (2)
- 【請求項１】第１の導電型の半導体基板と、 前記半導体基板の上層部を島状に囲んで形成された誘電
体層とを備え、前記誘電体層で囲まれた前記半導体基板
の上層部が半導体素子形成領域として規定され、 前記半導体素子形成領域内の前記誘電体層上に形成さ
れ、第１の導電型の不純物を高濃度に含み、その一部が
前記半導体基板の表面に露出した露出部を有する多結晶
半導体層と、 前記多結晶半導体層上に形成された第１の導電型の拡散
層と、 前記半導体素子形成領域の上層部に前記拡散層と隣接し
て形成された第１の導電型の第１の半導体層と、 前記第１の半導体層の表面に選択的に形成された第２導
電型の第２の半導体層と、 前記第２の半導体層の表面上に設けられた第１の主電極
とをさらに備え、前記第２の半導体層は前記第１の主電
極用の第１の電極領域として規定され、 前記多結晶半導体層の前記露出部上に設けられた第２の
主電極をさらに備え、前記多結晶半導体層と前記拡散層
とは前記第２の主電極用の第２の電極領域として規定さ
れる、 半導体装置。 - 【請求項２】第１及び第２主面を有する第１の導電型の
半導体基板を準備する工程と、 前記半導体基板の第１主面に複数のくぼみを形成する工
程とを備え、前記複数のくぼみのうち、互いに隣接する
２つのくぼみ間にある前記半導体基板の領域がそれぞれ
半導体素子形成領域として規定され、 前記くぼみを含む前記半導体基板の第１主面上に第１の
導電型の不純物を高濃度に含む第１の導電型の多結晶半
導体層を形成する工程と、 前記多結晶半導体層上に誘電体層を形成する工程と、 前記多結晶半導体層を拡散源として第１の導電型の不純
物を拡散し、前記半導体基板内の前記多結晶半導体層の
周囲に拡散層を形成する工程と、 前記半導体基板を第２主面より所定厚みだけ除去し、前
記誘電体層の一部及び前記多結晶半導体層の一部を露出
させて、前記半導体基板及び前記多結晶半導体層を前記
半導体素子形成領域ごとに前記誘電体層で分離する工程
とをさらに備え、前記半導体素子形成領域内にある前記
半導体基板の領域が第１の半導体層として規定され、 前記第１の半導体層の表面に第２の導電型の第２の半導
体層を形成する工程と、 前記第２の半導体層の表面に第１の主電極を形成する工
程とをさらに備え、前記第２の半導体層は前記第１の主
電極用の第１の電極領域として規定され、 前記多結晶半導体層の露出部上に第２の主電極を形成す
る工程をさらに備え、前記多結晶半導体層及び前記拡散
層は前記第２の主電極用の第２の電極領域として規定さ
れる、 半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021684A JP2757872B2 (ja) | 1989-01-31 | 1989-01-31 | 半導体装置及びその製造方法 |
| DE19904002673 DE4002673C2 (de) | 1989-01-31 | 1990-01-30 | Verfahren zur Herstellung einer Halbleiteranordnung |
| US07/652,221 US5246877A (en) | 1989-01-31 | 1991-02-06 | Method of manufacturing a semiconductor device having a polycrystalline electrode region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021684A JP2757872B2 (ja) | 1989-01-31 | 1989-01-31 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02202032A JPH02202032A (ja) | 1990-08-10 |
| JP2757872B2 true JP2757872B2 (ja) | 1998-05-25 |
Family
ID=12061894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1021684A Expired - Lifetime JP2757872B2 (ja) | 1989-01-31 | 1989-01-31 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2757872B2 (ja) |
| DE (1) | DE4002673C2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2567472B2 (ja) * | 1989-05-24 | 1996-12-25 | 日産自動車株式会社 | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3722079A (en) * | 1970-06-05 | 1973-03-27 | Radiation Inc | Process for forming buried layers to reduce collector resistance in top contact transistors |
| JPS60186036A (ja) * | 1984-03-05 | 1985-09-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体基板の製造方法 |
| JPS63124576A (ja) * | 1986-11-14 | 1988-05-28 | Nec Corp | 電界効果トランジスタ |
-
1989
- 1989-01-31 JP JP1021684A patent/JP2757872B2/ja not_active Expired - Lifetime
-
1990
- 1990-01-30 DE DE19904002673 patent/DE4002673C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02202032A (ja) | 1990-08-10 |
| DE4002673A1 (de) | 1990-08-02 |
| DE4002673C2 (de) | 1998-01-22 |
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Legal Events
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|---|---|---|---|
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