JP5400405B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
縦形パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）のオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定するドープ濃度は、ベース層とドリフト層との間のｐｎ接合面の耐圧によって決まる限界以上には上げられない。
このため、素子耐圧とオン抵抗との間にはトレードオフの関係が存在し、このトレードオフを改善することが、電力用素子の消費電力を低減するためには重要となる。このトレードオフには、素子材料により決まる限界があり、この限界を超えることが、既存の電力用半導体素子を超える低オン抵抗素子の実現への道である。
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造（以下、ＳＪ構造と記す。）と呼ばれるｐ型ピラー層とｎ型ピラー層とを交互に配列した構造が知られている。ＳＪ構造は、ｐ型ピラー層とｎ型ピラー層とに含まれるチャージ量（不純物量）を同じにすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー層を通して電流を流すことで、材料限界を超えた低オン抵抗を実現することができる。
このように、ＳＪ構造を用いることで、材料限界を超えたオン抵抗と耐圧とのバランスを実現することが可能になる。そして、ｐ型ピラー層とｎ型ピラー層とを形成する手段としては、エピタキシャル成長により予めｎ型ピラー層を形成した後、このｎ型ピラー層をストライプ状に間隔を空けてエッチング除去を施し、そのエッチング溝にエピタキシャル成長によりｐ型ピラー層を埋め込み、不要部分を研磨除去する手段が開示されている（例えば、特許文献１参照）。
しかしながら、実際にはｐ型ピラー層を成長させると、ｐ型ピラー層内にボイドが残存する場合がある。そして、このボイドの残存する位置が定まらないことから、不要部分を研磨しても研磨面にボイドが表出してしまう。これにより、ＳＪ構造の研磨面が平坦にならず、半導体装置の歩留まり低下を招来してしまう。
特開平０９−２６６３１１号公報
本発明は、スーパージャンクション構造を備えた半導体装置の製造方法において、歩留まりの高い製造方法を提供することを目的とする。
本発明の一態様によれば、第１導電型の第１半導体領域上にマスク部材を形成する工程と、前記マスク部材に選択的に開口部を形成する工程と、前記開口部に露出した前記第１半導体領域をエッチングして、前記開口部の径よりも大きな径を有するトレンチと、前記トレンチの上に突出し前記マスク部材からなる庇状マスクと、を形成する工程と、エピタキシャル成長により、前記庇状マスクの下のトレンチ内に第２導電型の第２半導体領域を形成し、前記第１半導体領域と前記第２半導体領域とが、前記第１半導体領域の主面に対して略平行な方向に交互に繰り返す構造部を形成する工程と、を備え、前記トレンチ内に形成される前記第２半導体領域は、前記トレンチの側壁に対して非平行な第１の成長面を有し、前記トレンチの径よりも径が小さい前記開口部の前記径をＷ１とし、前記主面と前記第１の成長面とのなす角をθとしたときに、次式 Ｌ＜（Ｗ１／２）×ｔａｎθ を満足する深さＬの前記構造部の表面部分を除去する半導体装置の製造方法が提供される。
本発明によれば、スーパージャンクション構造を備えた半導体装置の製造方法において、その歩留まりが向上する。
本実施の形態の半導体装置１の製造方法を説明するための要部断面模式図である（その１）。 本実施の形態の半導体装置１の製造方法を説明するための要部断面模式図である（その２）。 本実施の形態の半導体装置１の製造方法を説明するための要部断面模式図である（その３）。 本実施の形態の半導体装置１の製造方法を説明するための要部断面模式図である（その４）。 半導体装置の要部断面模式図である。
以下、図面を参照しつつ、本発明の実施の形態について説明する。まず、本実施の形態で製造される半導体装置の一例から説明する。
図５は、半導体装置の要部断面模式図である。この図では、ＳＪ構造を有する半導体装置１の一例が例示されている。また、半導体装置１としては、プレーナゲート構造のＭＯＳＦＥＴが例示されている。
半導体装置１においては、Ｎ＋型シリコン（Ｓｉ）からなる半導体層（あるいは、半導体基板）１０の主面上に、第１の導電型（例えば、Ｎ型）の半導体領域１１と、第２の導電型（例えば、Ｐ型）の半導体領域１２とが、半導体層１０の主面に対して略平行な方向に繰り返して周期的に配列されている。また、半導体領域１１並びに半導体領域１２は、半導体層１０の主面に接触している。すなわち、半導体装置１は、半導体領域１１並びに半導体領域１２がＰＮ接合を形成して隣接している。
このように、半導体装置１は、ピラー状の半導体領域１１並びにピラー状の半導体領域１２とが繰り返して接合されたＳＪ構造部を有している。なお、半導体装置１を上方から眺めた半導体領域１１、半導体領域１２の平面パターンとしては、ストライプ状、同心円状などのパターンが挙げられる（図示しない）。これらの半導体領域１１及び半導体領域１２は、半導体層１０上にエピタキシャル成長法により形成させる（後述）。
また、半導体装置１においては、半導体領域１２の上層には、Ｐ型シリコンからなるベース領域１３が設けられている。また、ベース領域１３の表面には、Ｎ＋型シリコンからなるソース領域１４が選択的に設けられている。そして、半導体領域１１上から、ベース領域１３を経てソース領域１４の途中までには、例えば酸化シリコンからなる絶縁膜（ゲート絶縁膜）１５が設けられている。さらに、絶縁膜１５内に、制御電極１６が設けられている。
また、半導体装置１においては、ソース領域１４の一部の領域上及びベース領域１３におけるソース領域１４間の部分上には、ベース領域１３及びソース領域１４の表面に接するソース電極２０が設けられている。半導体層１０の主面の反対側には、ドレイン電極２１が設けられている。
この半導体装置１において、スイッチングオン時、制御電極１６に所望の制御電圧（ゲート電圧）が印加されると、絶縁膜１５を介して制御電極１６が対向するベース領域１３にＮチャネル（反転層）が形成される。そして、ソース領域１４、Ｎチャネル、半導体領域１１及び半導体層１０を通じて、ソース電極２０とドレイン電極２１との間に電流が流れる。
また、スイッチングオフ時には、ベース領域１３と半導体領域１１とのＰＮ接合部、および半導体領域１１と半導体領域１２とのＰＮ接合界面から空乏層が拡がる。これにより、ソース電極２０とドレイン電極２１との間に高電圧が印加されても、ソース電極２０とドレイン電極２１との間の主電流経路が遮断されて、半導体装置１は高い耐圧を保持することができる。
なお、図５では、プレーナゲート構造の半導体装置１を例示したが、本実施の形態では、トレンチゲート構造の半導体装置を製造してもよい。
また、ピラー状の半導体領域１１（または、半導体領域１２）の幅は、約４μｍであり、その深さは約５０μｍである。
また、図５では、半導体領域１２は、半導体層１０に接触しているが、半導体領域１２を半導体層１０に接触させなくてもよい。
次に、本実施の形態の半導体装置１の製造方法について説明する。
図１〜図４は、本実施の形態の半導体装置１の製造方法を説明するための要部断面模式図である。ここで、図１〜図４では、半導体装置１のＳＪ構造部の製造方法の例が主に示されている。
まず、図１（ａ）に示すように、Ｎ＋型シリコンからなる半導体層１０の主面上に、第１の導電型（例えば、Ｎ型）の不純物を含んだ半導体領域１１がエピタキシャル成長法により形成される。
また、半導体領域１１の主成分であるシリコンの成長には、シラン（ＳｉＨ４）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロロシラン（ＳｉＨＣｌ３）等の原料ガスが用いられる。なお、エピタキシャル成長法での成長温度は、例えば、約１０００℃に調節されている。なお、半導体領域１１の下地である半導体層１０の主面の面方位は、例えば、｛１００｝である。従って、半導体領域１１の上面１１ｕの面方位においても｛１００｝に配向される。
また、半導体領域１１が形成された後に、図１（ａ）に示すように、半導体領域１１の上面に、酸化シリコン（ＳｉＯ２）等の酸化膜３０がスパッタ法またはＣＶＤ（Chemical Vapor Deposition）により形成される。酸化膜３０の厚みは、例えば、約０．６μｍである。
次に、図１（ｂ）に示すように、酸化膜３０がエッチングにより開口される。この開口部分の幅を“Ｗ０”とする。
続いて、図２（ａ）に示すように、上述したＷ０よりも幅の広いトレンチｔｒが酸化膜３０の開口部分から下方に形成される。ここで、トレンチｔｒの幅とは、半導体層１０の主面に略平行な方向のトレンチｔｒ内壁間の距離をいう。このトレンチｔｒの幅を“Ｗ２”とする。トレンチｔｒの幅Ｗ２は、ＲＩＥ（Reactive Ion Etching）等の異方性エッチングあるいは化学エッチング等の等方性エッチングにより、適宜調節される。
また、トレンチｔｒを半導体層１０の主面上に周期的に形成させることにより、半導体層１０の主面上にピラー状の半導体領域１１が周期的に形成される。ここで、ピラー状の半導体領域１１の側面（内側壁）１１ｓｗの面方位は、半導体層１０の主面に対し垂直であることから｛１１０｝に配向されている。また、トレンチｔｒを形成させた後においては、トレンチｔｒの底部において半導体層１０の表面が露出する。
そして、上述した開口幅Ｗ０が化学エッチング等の等方性エッチングによりさらに加工されて、最終的に、開口幅が“Ｗ１”の酸化膜３０が半導体領域１１上に形成される。
ただし、本実施の形態では、酸化膜３０の開口幅Ｗ１をトレンチｔｒの幅Ｗ２よりも小さくさせている（Ｗ１＜Ｗ２）。すなわち、酸化膜３０の端をトレンチｔｒ領域にまで突出させて、酸化膜３０に庇部（庇状マスク）３０ａを設けている。すなわち、トレンチｔｒ内に突出する庇部３０ａの長さは、（Ｗ２−Ｗ１）／２となる。これにより、半導体領域１１の上面１１ｕが完全に酸化膜３０により被覆される。
なお、酸化膜３０が庇部３０ａを設け、トレンチｔｒの開口の一部を塞いでいることから、トレンチｔｒ内では、面方位が｛１００｝の半導体層１０の表面と、面方位が｛１１０｝の半導体領域１１の表面のみが露出している。
次に、第２の導電型（例えば、Ｐ型）の不純物を含んだ半導体領域１２を埋設するために、トレンチｔｒ内に半導体領域１２のエピタキシャル成長を開始させる。なお、半導体領域１２の主成分を形成する原料ガス、成長条件は上記の通りである。この状態を、図２（ｂ）に示す。
ここで、トレンチｔｒ内で露出する半導体層１０の面方位は、｛１００｝で、半導体領域１１の側面１１ｓｗの面方位は、｛１１０｝であることから、半導体領域１２をエピタキシャル成長させると、半導体領域１２の成長面として、｛１００｝面と、｛１１０｝面とが表出しながら成長する。
そして、図２（ｂ）に示すように、半導体領域１２のエピタキシャル成長を続け、半導体領域１２の｛１１０｝面が庇部３０ａの先端に到達するまで成長させる。
続いて、半導体領域１２のエピタキシャル成長を続け、半導体領域１２の｛１１０｝面が庇部３０ａの先端を超えると、図３（ａ）に示すように、半導体領域１２の｛１００｝面及び｛１１０｝面以外に、｛１１１｝面が表出する。この際に、半導体領域１２の成長面のうちで、トレンチｔｒの側壁に対して非平行な半導体領域１２の成長面（第１の成長面）よりも、トレンチｔｒの側壁に対して平行な半導体領域１２の成長面（第２の成長面）を速く成長させる。
ここで、シリコンのエピタキシャル成長における成長速度は、シリコンの面方位によって異なり、その速度の順序は、｛１００｝面＞｛１１０｝面＞＞｛１１１｝面である。
すなわち、半導体領域１２の｛１１０｝面が庇部３０ａの先端を超えた段階で、トレンチｔｒ内に半導体領域１２をエピタキシャル成長させると、半導体領域１２の｛１００｝面が最も速く成長するものの、半導体領域１２の｛１１１｝面よりも半導体領域１２の｛１１０｝面の方が速く成長する。
従って、半導体領域１２の｛１１１｝面よりも、トレンチｔｒの内壁の両側から成長する半導体領域１２の｛１１０｝面が先に成長する。そして、最終的には、トレンチｔｒ内壁の両側から成長した半導体領域１２の｛１１０｝面同士が接合する。
半導体領域１２の｛１１０｝面同士が接合した直後の状態を、図３（ｂ）に示す。図３（ｂ）に示すように、半導体領域１２の｛１１０｝面同士が接合し、トレンチｔｒ内が半導体領域１２により埋設される。
ただし、｛１１０｝面同士が接合した直後においては、｛１１１｝面の成長速度が｛１１０｝面の成長速度よりも遅いことから、半導体領域１２の中央部に｛１１１｝面を傾斜面とするＶ型断面４０が発生する。
また、｛１１０｝面同士が接合することにより、｛１１０｝面の接合面１２ａの何れかの位置にボイド５０が発生する場合がある。
ただし、｛１１０｝面は、｛１１１｝面よりも先に成長して、｛１１０｝面同士が接合することから、ボイド５０は必ずＶ型断面４０の下方に形成される。
すなわち、Ｖ型断面４０の頂点を“Ａ”とすると、ボイド５０は、頂点Ａよりも下方（半導体層１０に向かう方向）の半導体領域１２内に確実に収納される。なお、この結果は、断面ＳＥＭ像によっても確認されている。
続けて、半導体領域１２のエピタキシャル成長を続けると、Ｖ型断面４０の｛１１１｝面が成長して、トレンチｔｒ内がすべて半導体領域１２で埋設される。この状態を、図４に示す。
図４に示すように、トレンチｔｒ内が半導体領域１２で埋設されて、半導体領域１１と半導体領域１２との周期的な配列が形成されている。
ここで、｛１１１｝面の半導体領域１２の上面１２ｕ（または、半導体領域１１の上面１１ｕ、あるいは酸化膜３０の下面）に対する傾斜角を“θ”とすると、頂点Ａから半導体領域１２の上面１２ｕ（または、半導体領域１１の上面１１ｕまでの距離Ｌは、Ｌ＝（Ｗ１／２）×ｔａｎθとなる（θ＝５４．７°）。
すなわち、Ｗ１を制御することにより、Ｌが特定の値に制御される。
そして、距離Ｌ以内の深さ（Ｌ＜（Ｗ１／２）×ｔａｎθ）分の半導体領域１１及び半導体領域１２の表面を研磨すれば、ボイド５０が研磨面から表出せず、表面が平坦のＳＪ構造部が形成される。
なお、半導体領域１２の上面１２ｕが半導体領域１１の上面１１ｕより高くなるまでエピタキシャル成長を続けても、研磨量となる距離Ｌが上記の式に基づき決定されるので問題はない。当該高くなった半導体領域１２の部分についても研磨すればよい。
また、半導体領域１１及び半導体領域１２の研磨手段は、例えばＣＭＰ（Chemical Mechanical Polishing）研磨に従う。
このような方法により、半導体装置１のＳＪ構造部が製造される。
そして、この後においては、図５に示したように、ＳＪ構造部の表面上にベース領域１３、ソース領域１４、絶縁膜１５、制御電極１６などのＭＩＳ(Metal Insulator Semiconductor）構造が形成される。さらに、ソース電極２０、ドレイン電極２１も形成される。
すなわち、半導体領域１１、１２で構成される構造部の半導体領域１２の表面に、第２導電型のベース領域１２が形成され、第２導電型のベース領域１２の表面に、第１導電型のソース領域１４が選択的に形成される。続いて、ソース領域１４の表面から隣接するベース領域１３の表面を介して半導体領域１１の表面に延在する絶縁膜１５が形成され、絶縁膜１５の上に制御電極１６が形成される。さらに、ソース領域１４に接続されたソース電極２０が形成される。また、半導体層の裏面側には、ドレイン電極２１が形成される。
ここで、ＳＪ構造部は、平坦に形成されたことから、後工程を実施しても、ベース領域１３が凸凹になることはない。また、ボイド５０が上記研磨面から表出することもないので、半導体装置１の製造工程中に、ボイド５０内にダスト等が入り込んだり、ボイド５０を起因とするダスト等の発塵もおきない。
これに対し、上述した酸化膜の庇部を設けずにＳＪ構造部が製造されるプロセス（比較例）では、以下に説明する現象が起きてしまう。
まず、上述したように、半導体層１０の主面上にピラー状の半導体領域１１と、半導体領域１１間にトレンチｔｒが形成される。トレンチｔｒを形成したために、トレンチｔｒ底部においては、半導体層１０の表面が露出する。
また、この比較例では、酸化膜に上述した庇部を設けないことから、酸化膜３０の開口幅Ｗ１がトレンチｔｒの幅Ｗ２よりも大きくなってしまう（Ｗ１＞Ｗ２）。
このような状態でトレンチｔｒ内に、半導体領域１２のエピタキシャル成長を試みると、酸化膜３０の端付近で半導体領域１１の｛１００｝面が露出していることから、半導体領域１１の上端縁からも半導体領域１２が成長してしまう。
そして、｛１００｝面の成長速度が｛１１０｝面、または｛１１１｝面の成長速度よりも速く、トレンチｔｒ底部よりもトレンチｔｒ上部の方が原料ガスが供給されやすいことから、半導体領域１１の上端縁からの半導体領域１２が速く成長して、トレンチｔｒ内が半導体領域１２で埋め尽くされてしまう。
そして、半導体領域１１の上端縁からの半導体領域１２が速く成長することから、Ｖ型断面の頂点Ａは、図３（ｂ）に示す頂点Ａよりも高くなってしまう。また、半導体領域１１の上端縁からの半導体領域１２の成長は速いことから、頂点Ａは偶発的にばらつく場合もある。これにより、ボイド５０は、半導体領域１２の上部に位置したり、中部に位置したり、下部に位置したりする。
従って、頂点Ａの位置は、素子ごとにばらついてしまい、半導体領域１２の表面からある深さ以下において、必ずボイド５０が存在しているという保証がない。
これに対し、本実施の形態に係わる半導体装置の製造方法では、ボイド５０を確実に頂点Ａより下方に閉じこめることができる。
このように、本実施の形態によれば、半導体装置１のＳＪ構造部をエピタキシャル成長により形成する際、ボイド５０の形成位置が酸化膜３０の開口幅Ｗ１により制御される。
これにより、ＳＪ構造部の研磨プロセスにおいて、ボイド５０が研磨面から露出せず、当該研磨面が確実に平坦になる。すなわち、本実施の形態に従えば、半導体装置の歩留まりが向上する。
なお、本実施の形態では、｛１１０｝面、または｛１１１｝面の成長速度の差を利用して、ボイド５０を確実に頂点Ａより下方に閉じこめる例を示したが、成長面に関しては、｛１１０｝面、または｛０１０｝面の成長速度の差を利用した方法であってもよい。この場合、｛１１０｝面よりも｛０１０｝面の成長速度が早くなり、トレンチｔｒの側壁が ｛０１０｝面となり、｛１１０｝面によりＶ型断面が構成される。
また、トレンチｔｒの側壁の｛１１０｝面、｛０１０｝面は、これより数度傾けた面であってもよい。例えば、基板（半導体ウェハ）の主面として、｛１００｝面から数度オフさせた、所謂オフ基板を用いた場合には、このような形態になる場合もある。上記数度傾けた面に半導体層を成長させる方法も本実施の形態に包含される。
また、トレンチｔｒ加工の際に、エッチングの条件によっては、トレンチｔｒの側壁がテーパ状となることもある。このような場合も、本実施の形態に包含される。
また、本実施の形態では、基板材として、シリコンを用いた例を示したが、この例に限らない。例えば、ガリウムヒ素（ＧａＡｓ）系材料、炭化シリコン（ＳｉＣ）系材料、または窒化ガリウム（ＧａＮ）系材料等の他の半導体材料あるいはそれらの組合せを基板材として用いてもよい。
また、本実施の形態では、Ｐ型の半導体領域１２をトレンチ内埋め込む例を示したが、半導体領域１２にトレンチｔｒを形成し、Ｎ型の半導体領域１１をトレンチ内にエピタキシャル成長させる方法にも転用できる。
また、酸化膜３０の代わりに、シリコン窒化膜（ＳｉＮ）を用いてもよい。
１ 半導体装置、１０ 半導体層、１１、１２ 半導体領域、１１ｓｗ 側面、１１ｕ，１２ｕ 上面、１２ａ 接合面、１３ ベース領域、１４ ソース領域、１５ 絶縁膜、１６ 制御電極、２０ ソース電極、２１ ドレイン電極、３０ 酸化膜、３０ａ 庇部、４０ Ｖ型断面、５０ ボイド、Ａ 頂点、Ｌ 距離、Ｗ０，Ｗ１ 開口幅、Ｗ２ 幅、ｔｒ トレンチ

Claims (2)

  1. 第１導電型の第１半導体領域上にマスク部材を形成する工程と、
    前記マスク部材に選択的に開口部を形成する工程と、
    前記開口部に露出した前記第１半導体領域をエッチングして、前記開口部の径よりも大きな径を有するトレンチと、前記トレンチの上に突出し前記マスク部材からなる庇状マスクと、を形成する工程と、
    エピタキシャル成長により、前記庇状マスクの下のトレンチ内に第２導電型の第２半導体領域を形成し、前記第１半導体領域と前記第２半導体領域とが、前記第１半導体領域の主面に対して略平行な方向に交互に繰り返す構造部を形成する工程と、
    を備え、
    前記トレンチ内に形成される前記第２半導体領域は、前記トレンチの側壁に対して非平行な第１の成長面を有し、
    前記トレンチの径よりも径が小さい前記開口部の前記径をＷ１とし、前記主面と前記第１の成長面とのなす角をθとしたときに、次式
    Ｌ＜（Ｗ１／２）×ｔａｎθ
    を満足する深さＬの前記構造部の表面部分を除去する半導体装置の製造方法。
  2. 前記第２半導体領域は、前記深さＬよりも、深い位置にボイドを有する請求項１記載の半導体装置の製造方法。
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