JP4304034B2 - 超接合半導体素子の製造方法 - Google Patents
超接合半導体素子の製造方法 Download PDFInfo
- Publication number
- JP4304034B2 JP4304034B2 JP2003338850A JP2003338850A JP4304034B2 JP 4304034 B2 JP4304034 B2 JP 4304034B2 JP 2003338850 A JP2003338850 A JP 2003338850A JP 2003338850 A JP2003338850 A JP 2003338850A JP 4304034 B2 JP4304034 B2 JP 4304034B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- manufacturing
- conductivity type
- type semiconductor
- semiconductor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 112
- 238000004519 manufacturing process Methods 0.000 title claims description 52
- 239000000758 substrate Substances 0.000 claims description 58
- 238000000034 method Methods 0.000 claims description 23
- 230000007423 decrease Effects 0.000 claims description 10
- 238000001947 vapour-phase growth Methods 0.000 claims description 10
- 239000000460 chlorine Substances 0.000 claims description 9
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 8
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 7
- 229910052801 chlorine Inorganic materials 0.000 claims description 7
- 239000000463 material Substances 0.000 description 21
- 239000013078 crystal Substances 0.000 description 16
- 238000005530 etching Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000006073 displacement reaction Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 4
- KFZMGEQAYNKOFK-UHFFFAOYSA-N Isopropanol Chemical compound CC(C)O KFZMGEQAYNKOFK-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000007791 liquid phase Substances 0.000 description 3
- 230000006911 nucleation Effects 0.000 description 3
- 238000010899 nucleation Methods 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000002041 carbon nanotube Substances 0.000 description 1
- 229910021393 carbon nanotube Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000002086 nanomaterial Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- KWYUFKZDYYNOTN-UHFFFAOYSA-M potassium hydroxide Substances [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 description 1
- 239000005052 trichlorosilane Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Description
本発明は、超接合半導体素子の製造方法に関し、より詳細には、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）やＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタ、ダイオード等に適用可能な高耐圧化と大電流容量化を両立させることのできる超接合半導体素子の製造方法に関する。
従来の高耐圧半導体素子は、高い降伏電圧を得るために主電流経路に高比抵抗のドリフト領域を設けており、高耐圧のものほどこの部分の電圧降下が大きくなるので、オン電圧が高くなるという問題があった。この問題の解決法として、ドリフト層を、不純物濃度を高めたｎ型半導体領域とｐ型半導体領域とを交互に積層した並列ｐｎ層（これを、超接合構造とよぶ）で構成し、オフ状態の時は空乏化して耐圧を負担するようにした構造の半導体装置が公知である（たとえば、特許文献１、特許文献２、特許文献３、特許文献４参照。）。
上述した超接合構造を低コストで量産するため、ｎ型（またはｐ型）の半導体基板に複数のトレンチを形成し、そのトレンチ内にｐ型（またはｎ型）の半導体をエピタキシャル成長させる方法が開発されている。また、超接合構造に限らず、トレンチ内に半導体をエピタキシャル成長させる技術（たとえば、特許文献５、特許文献６参照。）や、ＣＶＤ法によりトレンチ内を埋め込む技術（たとえば、特許文献７参照。）が公知である。
しかしながら、従来のトレンチ内に半導体をエピタキシャル成長させる技術では、トレンチ内部にボイド（気泡）が残ったままトレンチ開口部が閉じてしまうという問題点がある。これは、図１９に示すように、材料ガスの流れ１３は、拡散過程にしたがってトレンチ１１内を開口部から底部に向かうが、その過程で材料原子を失っていくことが原因である。つまり、トレンチ開口部からトレンチ底部に向かって成長ガスの濃度が低くなり、それによって、トレンチ開口部においてトレンチ底部よりも厚くエピタキシャル成長層１２が成長するからである。
そこで、図２０に示すように、トレンチ１４を、その縦断面形状がＶ字状になるように形成し、その中に半導体をエピタキシャル成長させることによって、トレンチ開口部がふさがる前にトレンチ内を半導体で埋め込む方法がある。この方法において、トレンチ１４のアスペクト比を１０以上にするためには、トレンチ側壁１５のテーパー角を８５°以上９０°未満に設定する必要があるが、テーパー角を８５°にしても、トレンチ開口部がふさがる問題を十分に解決することはできない。
ここで、図２０に示すように、トレンチのアスペクト比とは、トレンチ１４の深さおよび基板表面におけるトレンチ１４の開口幅をそれぞれｄおよびｗとすると、［ｄ／ｗ］で表される。また、トレンチ側壁のテーパー角とは、基板表面１６に平行な仮想面、たとえばトレンチ底部を通る基板表面１６に平行な仮想面１７に対するトレンチ側壁１５の角度αのことである。
また、トレンチ側壁のテーパー角が８５°であるトレンチに対してエピタキシャル成長をおこなうと、図２１に示すように、エピタキシャル成長の最終段階で、エピタキシャル成長層１２内にナノスケールのボイド１８や、転位（結晶格子ずれ）１９が生じるという問題点がある。これは、相対峙するトレンチ側壁１５からトレンチ１４の中央に向かって成長したエピタキシャル成長層１２の成長面が両側から平行に合体するため生じると考えられる。
本発明は、上記問題点に鑑みてなされたものであって、トレンチ底部における半導体のエピタキシャル成長を促進するとともに、トレンチ開口部での成長を抑制することによって、ボイドや結晶格子ずれを発生させることなく、トレンチ内を半導体で埋め込むことができ、それによって、超接合半導体素子を簡易に量産性よく製造することができる超接合半導体素子の製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明は、第１導電型の半導体基板に設けられた、深さがｄで基板表面における開口幅がｗのトレンチ内に、第２導電型の半導体が埋め込まれた構造を有する超接合半導体素子を製造するにあたって、第１導電型の半導体基板に、側壁が基板表面に対して垂直か、または略垂直のトレンチ上半部を形成する工程と、前記トレンチ上半部につづいてその下に、側壁が前記トレンチ上半部の側壁よりも緩く傾斜し、かつ前記トレンチ上半部との境界からの深さがｈのトレンチ下半部を形成する工程と、前記半導体基板を、前記トレンチの開口部からトレンチ底部へ向かって基板内の温度が低くなるように保持した状態で、前記トレンチ上半部および前記トレンチ下半部よりなるトレンチ内に、１０００℃以上の塩素を含む原料ガスによる気相成長によって、第２導電型の半導体をエピタキシャル成長させる工程と、を含むことを特徴とする。この発明によれば、トレンチ下半部の縦断面形状がＶ字状もしくは略Ｖ字状となるため、エピタキシャル成長時に、トレンチ下半部での原子層ステップの供給が盛んになり、トレンチ底部の成長速度が、トレンチ開口部の成長速度よりも相対的に速くなる。また、この発明によれば、エピタキシャル成長時に、トレンチ底部が低温であることにより、トレンチ底部の成長速度がトレンチ開口部の成長速度よりもより一層相対的に速くなる。
請求項２に記載の発明は、請求項１に記載の発明において、［ｈ＜ｄ／２］を満たすことを特徴とする。ここで、トレンチ下半部の深さｈが、トレンチ全体の深さｄの１／２よりも小さいのは、トレンチ上半部では、第１導電型の半導体基板の総電荷量と第２導電型の半導体の総電荷量とのバランスが保たれるが、トレンチ下半部では、第２導電型の半導体の総電荷量が第１導電型の半導体基板の総電荷量を上回り、バランスが崩れるからである。バランスが崩れる領域では耐圧が墜ちる傾向がある、そのため、トレンチの全深さｄのうち、バランスが崩れる領域ｈが占める深さは半分以下であることが望ましい。この発明によれば、上記のことから、超接合構造の特徴である高耐圧を保持し、かつエピタキシャル成長が容易な形状を実現することができる。
請求項３に記載の発明は、請求項１または２に記載の発明において、前記トレンチ下半部の側壁は、トレンチ底部を通る基板表面に平行な仮想面に対して８５°以下の角度で傾いており、前記トレンチ下半部はＶ字状の縦断面形状をなしていることを特徴とする。この発明によれば、エピタキシャル成長時に、トレンチ下半部での原子層ステップの供給が盛んになり、トレンチ底部の成長速度が、トレンチ開口部の成長速度よりも相対的に速くなる。ここで、トレンチ下半部の側壁のテーパー角を８５°以下にすることによって、材料ガスが先端部に達するまでに側壁に吸着されたり、側壁の成長速度が上がってもボイドや転位を残しやすくなってしまうことを防止することができる。
請求項４に記載の発明は、請求項１〜３のいずれか一つに記載の発明において、［１０≦ｄ／ｗ］を満たすことを特徴とする。この発明によれば、アスペクト比が１０以上の深いトレンチにおいても、エピタキシャル成長時に、トレンチ下半部での原子層ステップの供給が盛んになり、トレンチ底部の成長速度が、トレンチ開口部の成長速度よりも相対的に速くなる。
請求項５に記載の発明は、請求項１〜４のいずれか一つに記載の発明において、前記トレンチ下半部の側壁、または前記トレンチ下半部と上半部の側壁が、ファセットを形成する低指数面であることを特徴とする。仮に、これらの側壁がファセットを形成する低指数面でない場合、側壁のいたるところで核形成が起こりやすく、特に材料ガス濃度が高い開口部に近いほど核形成が盛んとなり、エピタキシャル成長速度が速くなって開口部をふさぎやすくなる。この発明によれば、側壁がファセットであり安定な結晶面であるため、核形成が起こりにくく、材料ガス濃度が高い開口部付近でもエピタキシャル成長速度は０または非常に遅くなる。しかし、トレンチ底部では原子層ステップの供給が続くためエピタキシャル成長が速いので、開口部がふさがることなくエピタキシャル層でトレンチを埋め込むことができる。
請求項６に記載の発明は、請求項１〜５のいずれか一つに記載の発明において、減圧ＣＶＤ法により、前記トレンチ内に第２導電型の半導体をエピタキシャル成長させることを特徴とする。この発明によれば、減圧ＣＶＤ法によるエピタキシャル成長時に、トレンチ下半部での原子層ステップの供給が盛んになり、トレンチ底部の成長速度が、トレンチ開口部の成長速度よりも相対的に速くなる。
また、上記目的を達成するため、請求項７に記載の発明は、第１導電型の半導体基板に設けられたトレンチ内に、第２導電型の半導体が埋め込まれた構造を有する超接合半導体素子を製造するにあたって、第１導電型の半導体基板にトレンチを形成する工程と、前記半導体基板を、前記トレンチの開口部からトレンチ底部へ向かって基板内の温度が低くなるように保持した状態で、前記トレンチ内に１０００℃以上の塩素を含む原料ガスによる気相成長によって第２導電型の半導体をエピタキシャル成長させる工程と、を含むことを特徴とする。この発明によれば、エピタキシャル成長時に、トレンチ底部が低温であるため、トレンチ底部の成長速度がトレンチ開口部の成長速度よりも相対的に速くなる。
請求項８に記載の発明は、請求項７に記載の発明において、減圧ＣＶＤ法により、前記トレンチ内に第２導電型の半導体をエピタキシャル成長させることを特徴とする。この発明によれば、減圧ＣＶＤ法によるエピタキシャル成長時に、トレンチ底部が低温であるため、トレンチ底部の成長速度が、トレンチ開口部の成長速度よりも相対的に速くなる。
本発明によれば、エピタキシャル成長時に、トレンチ下半部での原子層ステップの供給が盛んになり、トレンチ底部の成長速度が、トレンチ開口部の成長速度よりも相対的に速くなるため、ボイドや結晶格子ずれを発生させることなく、トレンチ内を半導体で埋め込むことができる。したがって、超接合半導体素子を簡易に量産性よく製造することができる。
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。なお、本発明は、耐圧領域を構成する超接合構造の製造方法にかかわるものであるため、ソースやドレインの構造およびそれらの製造プロセス等については任意であり、以下の説明および添付図面では省略する。したがって、本発明は、ＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、ＧＴＯサイリスタまたはダイオード等に適用される。また、以下の説明では、第１導電型をｎ型とし、第２導電型をｐ型とするが、その逆の場合も同様である。
実施の形態１．
図１は、本発明の実施の形態１にかかる製造方法により製造された超接合構造の構成を示す縦断面図である。図１に示すように、ｎ型半導体基板２に深さｄのトレンチ３が複数形成されており、それらトレンチ３内は、エピタキシャル成長されたｐ型半導体４により埋められている。トレンチ３は、基板表面２１からの深さが［ｄ−ｈ］のトレンチ上半部３１と、このトレンチ上半部３１の下につづく、トレンチ上半部３１との境界からの深さがｈのトレンチ下半部３６とから構成されている。
図１は、本発明の実施の形態１にかかる製造方法により製造された超接合構造の構成を示す縦断面図である。図１に示すように、ｎ型半導体基板２に深さｄのトレンチ３が複数形成されており、それらトレンチ３内は、エピタキシャル成長されたｐ型半導体４により埋められている。トレンチ３は、基板表面２１からの深さが［ｄ−ｈ］のトレンチ上半部３１と、このトレンチ上半部３１の下につづく、トレンチ上半部３１との境界からの深さがｈのトレンチ下半部３６とから構成されている。
トレンチ上半部３１の側壁３２は、基板表面２１に対してたとえば垂直になっている。すなわち、トレンチ上半部３１の側壁３２のテーパー角はたとえば９０°である。また、トレンチ下半部３６の側壁３７のテーパー角はたとえば８５°以下である。トレンチ下半部３６は、その縦断面形状がたとえばＶ字状をなすように形成されている。
ここで、特に限定しないが、たとえばトレンチ下半部３６の深さｈは、トレンチ全体の深さｄの１／２よりも小さいとよい。すなわち、［ｈ＜ｄ／２］を満たすとよい。また、基板表面２１におけるトレンチ３の開口幅をｗとすると、超接合構造におけるトレンチ３の一般的なアスペクト比ｄ／ｗは１０以上である。トレンチ下半部３６の側壁３７はファセットを形成する低指数面であることが望ましい。具体的には、半導体材料としてシリコンを用いた場合、ファセットを形成しやすいのは（１，１，１）面、（１，０，０）面、（３，１，１）面、（４，１，１）面などであるが、これら以外にも、エピタキシャル成長時の基板温度、真空度または材料原子の供給圧力などの条件に依存して、ファセットを形成しやすい面方位が存在する。
つぎに、本発明の実施の形態１にかかる製造方法について図２〜図１２を参照しつつ説明する。まず、低抵抗のｎ型半導体基板２を用意し、その表面２１を、エピタキシャル成長のマスクとなる酸化膜または窒化膜などの絶縁性マスク５で被覆する（図２）。ついで、図示しないマスクを用いて、絶縁性マスク５に、特に限定しないが、たとえばストライプ状の窓あけをおこなう（図３）。
窓あけ部の幅、すなわちトレンチ開口幅ｗ、および隣り合う窓あけ部と窓あけ部との間隔ｓは、それぞれ１〜２０μｍ程度とする。ここで、ｗとｓは同じでもよいし、同じでなくてもよいが、図１に示す超接合構造の最終的な仕上がり構造において、ｎ型半導体基板２とｐ型半導体４とが柱状に交互に並ぶ領域において、電荷のチャージバランスがとれていることが重要である。
ついで、半導体基板２の、絶縁性マスク５に被覆されていない領域を、異方性エッチングにより基板表面２１から深さ［ｄ−ｈ］までエッチングし、トレンチ上半部３１を形成する（図４）。その際、エッチング方法として、たとえばプラズマエッチャーやＲＩＥ（反応性イオンエッチング）を利用する。また、エッチング条件は、トレンチ上半部３１の側壁３２のテーパー角が９０°になる条件とする。
つづいて、基板表面２１からの深さが［ｄ−ｈ］〜ｄとなる部分、すなわちトレンチ上半部３１の下の深さｈの部分については、トレンチ下半部３６の側壁３７が寝て、テーパー角が９０°未満、好ましくは８５°以下となる条件で異方性エッチングをおこない、トレンチ下半部３６を形成する（図５）。このとき、トレンチ下半部３６は、その縦断面形状がたとえばＶ字状となり、相対峙する側壁３７の間に、基板表面に平行な平面がないのが望ましい。ここで、トレンチ下半部３６のＶ字のなす角θは、１０°の範囲の角度であるのが好ましい。
なぜなら、Ｖ字形状の先端部が鋭い鋭角であると、材料ガスが細かい領域を通るため先端部まで十分供給されず、先端部に達するまでに側壁に吸着され、側壁の成長速度が上がってもボイドや転位を残しやすくなってしまう。したがって、トレンチ下半部３６の側壁３７のテーパー角は８５°以下である必要がある。なお、側壁３７の上部に側壁３２が存在する場合であっても、側壁３７の領域のみを取り出すと上記と同じような問題が生じる。すなわち、上記の問題は、側壁３２の存在の有無に関わらずに発生する。したがって、側壁３７が低指数面でファセットを形成しやすいとしても、側壁３７のテーパー角が垂直に近い場合はあまり好ましくない。
ついで、トレンチ３の内部にｐ型半導体４をエピタキシャル成長させる（図６）。このように絶縁性マスク５を除去しないままエピタキシャル成長をおこなう場合には、絶縁性マスク５の表面に多結晶が付着するのを防ぐため、チャンバー内に、エッチング効果を有するガスを同時に流す。たとえば、半導体材料としてシリコンを用いて、減圧ＣＶＤ法によりエピタキシャル成長をおこなう場合には、成長ガスに塩素（Ｃｌ）等のハロゲンを混ぜる。具体的には、成長ガスとしてジクロロシラン（ＳｉＨＣｌ）やトリクロロシラン（ＳｉＨＣｌ）を用いればよい。あるいは、成長ガスとしてシラン（ＳｉＨ）やジシラン（ＳｉＨ）を用い、これと一緒にチャンバー内にＨＣｌやＣｌなどのエッチングガスを供給する。
ここで、エピタキシャル成長中のトレンチ底部のＶ字構造部分（図６において丸印で囲む部分）を拡大し、ミクロに原子層レベルで見ると、図９に示すように、Ｖ字の頂点に無数の原子層ステップ４１が存在する。この原子層ステップ４１は、結晶格子１ないし数個分の高さを持つナノスケールの構造である。側壁３７が安定なファセットを形成していれば、側壁３７には原子層ステップ４１はほとんど存在せず、Ｖ字の頂点に原子層ステップ４１が高密度で存在している。
原子層ステップ４１では、材料原子が結晶中に盛んに取り込まれるので、結晶成長が速い。図１０に示すように、結晶成長が進行するにしたがって、新たに結晶に固着された領域４２が広がっていき、原子層ステップ４１が前進する。そして、一つの原子層ステップ４１が前進しても、Ｖ字の頂点から新たに次の原子層ステップ４１が供給される。そのため、トレンチ底部では、結晶中への材料原子の取り込みが盛んな状態に保たれるので、成長速度が落ちることはない（凹入角効果）。
図１１は、側壁が点線で示す安定なファセット面よりも広角だった場合の断面を、図１２は、側壁３７が同じくファセット面よりも狭角だった場合の断面を、それぞれミクロスケールで模式的に示したものである。この場合、各ステップで材料原子の取り込みが盛んにおこなわれるため、側壁３７のあらゆる位置で同時にエピタキシャル成長が起こってしまう。また、材料ガスの濃度が高い場所ほど取り込みが盛んとなり、エピタキシャル成長速度が速くなるので、トレンチの埋め込みには不利となる。
しかし、図１１、図１２に示すような形状においても、既存の原子層ステップが原子を取り込んで前進することによって、点線で示すファセットを形成できれば、図９と同じ形状を作ることができ、凹入角効果を利用できるようになる。図１１、図１２の状態からファセットを形成させるためには、エッチングガスによって異方性エッチングをおこなったり、エピタキシャル成長の初期段階において材料ガスの供給をしぼり、低速でエピタキシャル成長して安定化面を形成しやすくするなどの方法が考えられる。
一方、マクロスケールで平坦な結晶面、すなわちトレンチ上半部３１の側壁３２では、原子層ステップ４１の存在密度が極めて低いため、結晶中への材料原子の取り込みがあまりおこなわれない。また、トレンチ上半部３１の側壁３２において、表面に傷がつくなどの原因により一つの原子層ステップが発生しても、この原子層ステップが前進した跡には新たな原子層ステップが供給されないので、結晶成長は継続しない。したがって、トレンチ上半部３１の側壁３２では、トレンチ底部のＶ字構造部分よりも成長速度が遅くなる。
その結果、図６に示すように、エピタキシャル成長したｐ型半導体４は、トレンチ３の底部で極端に厚くなり、トレンチ開口部では薄くなる。したがって、図７に示すように、トレンチ内部にボイドを残さずに、トレンチ３の内部はｐ型半導体４により埋められる。エピタキシャル成長が終了した後、絶縁性マスク５を除去し、図１に示す構成の超接合構造が完成する。しかる後、ソースやドレインの形成などをおこなって所望の半導体素子が完成する。
上述した実施の形態１によれば、エピタキシャル成長時に、トレンチ下半部３６での原子層ステップ４１の供給が盛んになり、トレンチ底部の成長速度が、トレンチ開口部の成長速度よりも相対的に速くなるため、トレンチ底部からトレンチ開口部へ向かって徐々にｐ型半導体４がエピタキシャル成長するので、ボイドや結晶格子ずれを発生させることなく、トレンチ３の内部をｐ型半導体４で埋め込むことができる。したがって、超接合半導体素子を簡易に量産性よく製造することができる。
なお、実施の形態１において、トレンチ３の内部にｐ型半導体４をエピタキシャル成長させる際に、あらかじめ絶縁性マスク５を除去しておいてもよい。その場合には、図８に示すように、ｎ型半導体基板２の表面全体がｐ型半導体４により被覆されるので、エピタキシャル成長の終了後に、基板表面２１上のｐ型半導体４を研磨して除去し、ｎ型半導体基板２の表面２１を露出させればよい。
また、実施の形態１において、図１３に示すように、トレンチ下半部３６が、相対峙する側壁３７の間に、基板表面２１に平行な平面３８を有する形状に形成されていてもよい。この場合には、ｐ型半導体４のエピタキシャル成長の初期段階において、図６に示すように、トレンチ底部にＶ字形状が現れるようにすればよい。
また、実施の形態１において、トレンチ上半部３１の側壁３２が、ファセット（安定化した平坦面）を形成する面方位になっているとよい。具体的には、半導体材料としてシリコンを用いた場合、ファセットを形成しやすいのは（１，１，１）面や（１，０，０）面、（３，１，１）面、（４，１，１）面であるが、これら以外にも、エピタキシャル成長時の基板温度、真空度または材料原子の供給圧力などの条件に依存して、ファセットを形成しやすい面方位が存在する。このようにすれば、ｐ型半導体４のエピタキシャル成長時に、トレンチ開口部がより一層閉じにくくなるという効果が得られる。
ウエハとトレンチの面方位にを含めた具体例を、図１４および図１５に示す。図１４、図１５において、それぞれ、エピタキシャル成長層４の形成前に露出している面方位を記載してある。図１４では、最初の半導体基板１として（１，１，０）ウエハを用いており、トレンチの側壁３２に（０，０，１）面が、側壁３７に（１，１，１）面がそれぞれ対応する。いずれもファセットを形成する低指数面である。なお、（０，０，１）面は（１，０，０）面と等価であり、（１，−１，０）面は（１，１，０）面と等価である。
図１５では、最初の半導体基板１として（１，０，０）ウエハを用いており、トレンチの側壁３２に（０，１，１）面が、側壁３７に（１，１，１）面が対応する。（１，１，１）面はファセットを形成する低指数面である。この場合、側壁３２に２〜３°程度のテーパー角をあらかじめつけて寝かせておくと、開口部での速いエピタキシャル成長を相殺し、開口部をふさがりにくくすることができる。
また、実施の形態１において、トレンチ上半部３１の側壁３２は、必ずしもテーパー角９０°で垂直に立っている必要はなく、やや寝ていてもよいが、トレンチ３のアスペクト比ｄ／ｗが１０以上であることを考慮すれば、トレンチ上半部３１の側壁３２のテーパー角は８５°以上であるのが望ましい。図１６に、トレンチ上半部３１の側壁３２が寝ているトレンチを、エピタキシャル成長層で埋め込んでいく途中の断面写真の様子を示す。図１６では、初期のトレンチ形状が点線で示されている。このように、トレンチ上半部３１の側壁３２が寝ているトレンチは埋め込みに有利であることがわかる。
また、実施の形態１において、トレンチ上半部３１を形成するにあたっては、必ずしもＲＩＥやプラズマエッチャーを用いる必要はない。たとえば、異方性を具えたウェットエッチングをおこなってもよい。具体的には、たとえばシリコンの（１，１，０）ウエハに対して、ＫＯＨとイソプロピルアルコールと水との混合液を用いて異方性エッチングをおこなうと、トレンチ側壁３２に、ファセットを形成しやすい（１，１，１）面が露出しやすいという効果が得られる。
また、実施の形態１において、上述した形状のトレンチ下半部３６を形成するにあたっては、必ずしもＲＩＥやプラズマエッチャーを用いる必要はない。たとえば、トレンチ上半部３１を形成した後、エッチング性のガスにより異方性エッチングをおこなうことによっても、縦断面形状がたとえばＶ字状のトレンチ下半部３６を形成することができる。この場合、半導体基板２の材料がシリコンであれば、エッチングガスとしてＨＣｌやＣｌ2を用いればよい。
実施の形態２．
本発明の実施の形態２にかかる製造方法は、トレンチ内に半導体をエピタキシャル成長させる際に、トレンチ開口部とトレンチ底部との間に温度差を設けることによって、トレンチ底部の成長速度を、トレンチ開口部の成長速度よりも相対的に速くする方法である。実施の形態２では、上述した実施の形態１のようにトレンチ底部の縦断面形状がＶ字状もしくは略Ｖ字状になっていてもよいし、基板表面に平行な平面形状となっていてもよい。
本発明の実施の形態２にかかる製造方法は、トレンチ内に半導体をエピタキシャル成長させる際に、トレンチ開口部とトレンチ底部との間に温度差を設けることによって、トレンチ底部の成長速度を、トレンチ開口部の成長速度よりも相対的に速くする方法である。実施の形態２では、上述した実施の形態１のようにトレンチ底部の縦断面形状がＶ字状もしくは略Ｖ字状になっていてもよいし、基板表面に平行な平面形状となっていてもよい。
たとえば、半導体材料がシリコンであり、成長ガスとしてジクロロシランを用いて、減圧ＣＶＤ法により１０００℃以下でエピタキシャル成長をおこなう場合、トレンチ底部の温度がトレンチ開口部の温度よりも１℃高くなるごとにトレンチ底部の反応速度が２％上がっていく。したがって、トレンチ底部の温度をトレンチ開口部の温度よりもたとえば１℃以上高くなるようにしてトレンチ底部の反応速度を上げることにより、トレンチ底部でのエピタキシャル成長を促進することができる。
実施の形態２では、半導体基板を、トレンチの開口部からトレンチ底部へ向かって基板内の温度が低くなるように保持した状態で、トレンチ内に液相成長または略１０００℃以上の気相成長によって第２導電型の半導体をエピタキシャル成長させる。これによって、エピタキシャル成長時に、トレンチ下半部での原子層ステップの供給が盛んであるのに加えて、トレンチ底部が低温であることにより、後述する塩素によるエッチング効果によって、トレンチ底部の成長速度がトレンチ開口部の成長速度よりもより一層相対的に速くなる。
また、半導体基板を、トレンチの開口部からトレンチ底部へ向かって基板内の温度が高くなるように保持した状態で、トレンチ内に略１０００℃以下の気相成長によって第２導電型の半導体をエピタキシャル成長させるようにしてもよい。これによって、エピタキシャル成長時に、トレンチ下半部での原子層ステップの供給が盛んであるのに加えて、トレンチ底部が高温であることにより、トレンチ底部の成長速度がトレンチ開口部の成長速度よりもより一層相対的に速くなる。
ここで、液相成長は、ウエハ温度が低いほど成長速度が速く、温度が高いと成長速度が遅くなる。したがって液相成長を使ってトレンチを埋め込むことを想定すると、トレンチ底部は温度を低めにし、トレンチ開口部は温度を高めにするとよい。
また、気相成長は、略１０００℃以下の低温では、ウエハ温度が高いほど成長速度が速く、温度が低いほど成長速度が遅くなる。そたがって、気相成長で比較的低温の条件を想定すると、トレンチ底部の温度を高めにし、トレンチ開口部の温度を低めにするとよい。一方、略１０００℃以上の高温では、塩素によるエッチング効果が優勢になるため、ウエハ温度が高いほど成長速度が遅く、温度が低いほど成長速度が速くなる場合がある。したがって気相成長で比較的高温の条件を想定すると、トレンチ底部の温度を低めにし、トレンチ開口部の温度を高めにするとよい。
また、面方位依存性などを無視して、ポリシリコンなどの等方的材料を想定した付着確率（成長速度）ηは次の式で表される。
η＝Ａｅｘｐ（−Ｅ／ＲＴ）
ここで、Ｅは活性化エネルギー（モル当たり）、Ｒはモル気体定数、Ｔはウエハ温度である。Ｅはガス種や実験系によって差が生じるが、たとえばシラン（ＳｉＨ）では［Ｅ／Ｒ≒２．０ｅ４ Ｋ］である。すなわち、η＝Ａｅｘｐ（−２．０ｅ４／Ｔ）である。
エピタキシャル成長をおこなうＴ＝１２００Ｋ前後の温度領域では、温度が１℃上がると成長速度が約２％大きくなる。これにより、材料供給量によって生じるトレンチ開口部とトレンチ底部との成長速度差を、温度差で打ち消すことができる。
具体的には、図１７に示すように、ＣＶＤ装置の内部構造を、半導体ウエハ６の表面側を加熱するヒーター７１と、半導体ウエハ６の裏面側を加熱するヒーター７２とを備えた構造とし、表側のヒーター７１の出力と裏側のヒーター７２の出力とに差を設ければよい。このようにすれば、ウエハ６の厚み方向に沿って温度勾配を設けることができる。ただし、温度勾配が大きすぎるとスリップ転位が発生するなどの問題が生じるので、温度勾配の大きさは２０００℃／ｃｍ以下であるのが適当である。
上述した実施の形態２によれば、１０００℃以上の気相成長によるエピタキシャル成長時に、トレンチ底部が低温であるため、トレンチ底部の成長速度が、トレンチ開口部の成長速度よりも相対的に速くなるため、トレンチ底部からトレンチ開口部へ向かって徐々に半導体がエピタキシャル成長するので、ボイドや結晶格子ずれを発生させることなく、トレンチの内部を半導体で埋め込むことができる。したがって、超接合半導体素子を簡易に量産性よく製造することができる。
実施の形態３．
本発明の実施の形態３にかかる製造方法は、トレンチ内に半導体をエピタキシャル成長させる際に、トレンチ開口部とトレンチ底部との間に成長ガスの濃度差を設けることによって、トレンチ底部の成長速度を、トレンチ開口部の成長速度よりも相対的に速くする方法である。実施の形態３では、上述した実施の形態１のようにトレンチ底部の縦断面形状がＶ字状もしくは略Ｖ字状になっていてもよいし、基板表面に平行な平面形状となっていてもよい。
本発明の実施の形態３にかかる製造方法は、トレンチ内に半導体をエピタキシャル成長させる際に、トレンチ開口部とトレンチ底部との間に成長ガスの濃度差を設けることによって、トレンチ底部の成長速度を、トレンチ開口部の成長速度よりも相対的に速くする方法である。実施の形態３では、上述した実施の形態１のようにトレンチ底部の縦断面形状がＶ字状もしくは略Ｖ字状になっていてもよいし、基板表面に平行な平面形状となっていてもよい。
従来のように、成長ガスの供給を、トレンチの開口部から底部への拡散過程によりおこなう場合には、トレンチ開口部においてガス濃度が高くなるので、トレンチ開口部付近でのエピタキシャル成長速度が速くなってしまう。これは、ボイドが生じないようにトレンチを埋め込むためには、好ましくない。そこで、トレンチ底部に直接成長ガスを供給することによって、成長ガス濃度がトレンチ底部において高くなり、トレンチ開口部において低くなるようにする。
具体的には、図１８に示すように、エピタキシャル成長時に、たとえばカーボンナノチューブなどからなるパイプ８をトレンチ３内に挿入し、このパイプ８を通して成長ガスをトレンチ３に供給する。このようにすれば、図１８において符号９で示す矢印のように、成長ガスはトレンチ底部へ向かって流れ、トレンチ底部で折り返されてトレンチ開口部へ向かって流れるので、トレンチ底部において最も成長ガス濃度が高くなり、トレンチ開口部に向かって低くなる。
上述した実施の形態３によれば、エピタキシャル成長時に、トレンチ底部での成長ガス濃度がトレンチ開口部での成長ガス濃度よりも高くなるため、トレンチ底部の成長速度が、トレンチ開口部の成長速度よりも相対的に速くなり、トレンチ底部からトレンチ開口部へ向かって徐々に半導体がエピタキシャル成長するので、ボイドや結晶格子ずれを発生させることなく、トレンチ３の内部を半導体で埋め込むことができる。したがって、超接合半導体素子を簡易に量産性よく製造することができる。
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、トレンチのパターンは、ストライプ状に限らず、格子状や円柱状でもよい。また、実施の形態１〜実施の形態３を適宜組み合わせてもよい。
以上のように、本発明にかかる超接合半導体素子の製造方法は、第１導電型半導体基板に形成されたトレンチ内に、第２導電型半導体をエピタキシャル成長させた超接合構造を製造するために有用であり、特に、トレンチ底部における半導体のエピタキシャル成長を促進するとともに、トレンチ開口部での成長を抑制することによって、ボイドや結晶格子ずれを発生させることなく、トレンチ内を半導体で埋め込むことに適している。
２ 第１導電型の半導体基板
３ トレンチ
４ 第２導電型の半導体
８ パイプ
２１ 基板表面
３１ トレンチ上半部
３２ トレンチ上半部の側壁
３６ トレンチ下半部
３７ トレンチ下半部の側壁
３ トレンチ
４ 第２導電型の半導体
８ パイプ
２１ 基板表面
３１ トレンチ上半部
３２ トレンチ上半部の側壁
３６ トレンチ下半部
３７ トレンチ下半部の側壁
Claims (8)
- 第１導電型の半導体基板に設けられた、深さがｄで基板表面における開口幅がｗのトレンチ内に、第２導電型の半導体が埋め込まれた構造を有する超接合半導体素子を製造するにあたって、
第１導電型の半導体基板に、側壁が基板表面に対して垂直か、または略垂直のトレンチ上半部を形成する工程と、
前記トレンチ上半部につづいてその下に、側壁が前記トレンチ上半部の側壁よりも緩く傾斜し、かつ前記トレンチ上半部との境界からの深さがｈのトレンチ下半部を形成する工程と、
前記半導体基板を、前記トレンチの開口部からトレンチ底部へ向かって基板内の温度が低くなるように保持した状態で、前記トレンチ上半部および前記トレンチ下半部よりなるトレンチ内に、１０００℃以上の塩素を含む原料ガスによる気相成長によって、第２導電型の半導体をエピタキシャル成長させる工程と、
を含むことを特徴とする超接合半導体素子の製造方法。 - ［ｈ＜ｄ／２］を満たすことを特徴とする請求項１に記載の超接合半導体素子の製造方法。
- 前記トレンチ下半部の側壁は、トレンチ底部を通る基板表面に平行な仮想面に対して８５°以下の角度で傾いており、前記トレンチ下半部はＶ字状の縦断面形状をなしていることを特徴とする請求項１または２に記載の超接合半導体素子の製造方法。
- ［１０≦ｄ／ｗ］を満たすことを特徴とする請求項１〜３のいずれか一つに記載の超接合半導体素子の製造方法。
- 前記トレンチ下半部の側壁、または前記トレンチ下半部と上半部の側壁が、ファセットを形成する低指数面であることを特徴とする請求項１〜４のいずれか一つに記載の超接合半導体素子の製造方法。
- 減圧ＣＶＤ法により、前記トレンチ内に第２導電型の半導体をエピタキシャル成長させることを特徴とする請求項１〜５のいずれか一つに記載の超接合半導体素子の製造方法。
- 第１導電型の半導体基板に設けられたトレンチ内に、第２導電型の半導体が埋め込まれた構造を有する超接合半導体素子を製造するにあたって、
第１導電型の半導体基板にトレンチを形成する工程と、
前記半導体基板を、前記トレンチの開口部からトレンチ底部へ向かって基板内の温度が低くなるように保持した状態で、前記トレンチ内に１０００℃以上の塩素を含む原料ガスによる気相成長によって第２導電型の半導体をエピタキシャル成長させる工程と、
を含むことを特徴とする超接合半導体素子の製造方法。 - 減圧ＣＶＤ法により、前記トレンチ内に第２導電型の半導体をエピタキシャル成長させることを特徴とする請求項７に記載の超接合半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003338850A JP4304034B2 (ja) | 2002-10-18 | 2003-09-29 | 超接合半導体素子の製造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002303863 | 2002-10-18 | ||
| JP2003338850A JP4304034B2 (ja) | 2002-10-18 | 2003-09-29 | 超接合半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004158835A JP2004158835A (ja) | 2004-06-03 |
| JP4304034B2 true JP4304034B2 (ja) | 2009-07-29 |
Family
ID=32827980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003338850A Expired - Lifetime JP4304034B2 (ja) | 2002-10-18 | 2003-09-29 | 超接合半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4304034B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104409334A (zh) * | 2014-11-06 | 2015-03-11 | 中航（重庆）微电子有限公司 | 一种超结器件的制备方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3915984B2 (ja) * | 2003-06-17 | 2007-05-16 | 信越半導体株式会社 | シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ |
| JP5566987B2 (ja) * | 2011-10-28 | 2014-08-06 | 株式会社デンソー | 半導体基板の製造方法 |
| CN103413763B (zh) * | 2013-08-22 | 2016-09-28 | 上海华虹宏力半导体制造有限公司 | 超级结晶体管及其形成方法 |
| CN106328687B (zh) * | 2015-07-02 | 2020-03-06 | 北大方正集团有限公司 | 一种用于超结器件的外延片的制作方法和结构 |
| CN105655385B (zh) * | 2016-01-15 | 2018-08-21 | 上海华虹宏力半导体制造有限公司 | 沟槽型超级结器件的制造方法 |
-
2003
- 2003-09-29 JP JP2003338850A patent/JP4304034B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104409334A (zh) * | 2014-11-06 | 2015-03-11 | 中航（重庆）微电子有限公司 | 一种超结器件的制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004158835A (ja) | 2004-06-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4695824B2 (ja) | 半導体ウエハの製造方法 | |
| JP5400405B2 (ja) | 半導体装置の製造方法 | |
| CN100565803C (zh) | 用于制造半导体器件的方法以及外延生长装置 | |
| JP5741583B2 (ja) | 半導体装置およびその製造方法 | |
| TWI329925B (en) | Semiconductor device and method of fabricating the same | |
| JP5699878B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
| CN102254796B (zh) | 形成交替排列的p型和n型半导体薄层的方法 | |
| CN103765594B (zh) | 碳化硅半导体器件 | |
| JP5806600B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| US10950487B2 (en) | Method for forming an alignment mark | |
| KR102123919B1 (ko) | 상향식 갭 충전을 위한 선택적 막 성장 | |
| JP2016066669A (ja) | 炭化珪素半導体装置の製造方法および炭化珪素半導体装置 | |
| JP2013110238A5 (ja) | ||
| CN102013394A (zh) | 一种形成沟槽式mosfet沟槽底部厚氧的方法 | |
| CN107887271A (zh) | 用于高纵横比的基本垂直的深硅沟槽的硅外延 | |
| JP2009141307A (ja) | 半導体装置の製造方法 | |
| JP3913564B2 (ja) | 超接合半導体素子の製造方法 | |
| JP4304034B2 (ja) | 超接合半導体素子の製造方法 | |
| JP2004063894A (ja) | 半導体基板の製造方法 | |
| EP1638136A1 (en) | Silicon epitaxial wafer manufacturing method and silicon epitaxial wafer | |
| WO2024036792A1 (zh) | 超结半导体器件及其制备方法 | |
| JP4783975B2 (ja) | Ｍｉｓ半導体装置およびその製造方法 | |
| CN101866833A (zh) | 用于填充沟槽的硅外延方法 | |
| JP2005142335A (ja) | 半導体素子の製造方法 | |
| CN111584350B (zh) | 一种SiC外延沟槽的填充方法及该方法制备得到的沟槽填充结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060516 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080917 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080930 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081127 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090127 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090330 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090421 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090427 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4304034 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130501 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140501 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |