JP3915984B2 - シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ - Google Patents

シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ Download PDF

Info

Publication number
JP3915984B2
JP3915984B2 JP2003172269A JP2003172269A JP3915984B2 JP 3915984 B2 JP3915984 B2 JP 3915984B2 JP 2003172269 A JP2003172269 A JP 2003172269A JP 2003172269 A JP2003172269 A JP 2003172269A JP 3915984 B2 JP3915984 B2 JP 3915984B2
Authority
JP
Japan
Prior art keywords
trench
silicon
growth
flow rate
reaction vessel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2003172269A
Other languages
English (en)
Other versions
JP2005011893A (ja
Inventor
知佐 吉田
雅広 島崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to JP2003172269A priority Critical patent/JP3915984B2/ja
Priority to CNB2004800168204A priority patent/CN100428411C/zh
Priority to PCT/JP2004/008135 priority patent/WO2004114384A1/ja
Priority to EP04745765A priority patent/EP1638136A4/en
Publication of JP2005011893A publication Critical patent/JP2005011893A/ja
Application granted granted Critical
Publication of JP3915984B2 publication Critical patent/JP3915984B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712Vertical DMOS transistors, i.e. VDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/02428Structure
    • H01L21/0243Surface structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/02433Crystal orientation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)

Description

【0001】
【発明の属する技術分野】
本発明はシリコンエピタキシャルウェーハの製造方法と、それにより製造されるエピタキシャルウェーハに関する。
【0002】
【従来の技術】
【特許文献1】
特開2001−139399号公報
【特許文献2】
特開2001−196573号公報
【特許文献3】
特開2002−141407号公報
【非特許文献1】
D.Kishimoto et.al., The Journal of
Crystal Growth, 240 (2002) 52
【非特許文献2】
水島 一郎他、応用物理、69 (2000) 1187
【非特許文献3】
H. Kuribayashi et. al., AVS 49th
International Symposium, SS-TuP12, Nov.3-8, (2002)
【0003】
シリコン単結晶基板上にシリコン単結晶薄膜を気相エピタキシャル成長させたシリコンエピタキシャルウェーハ(以下、単にエピタキシャルウェーハともいう)中において、そのシリコン単結晶薄膜(以下、シリコンエピタキシャル層あるいは単にエピタキシャル層ともいう)に、イオン注入法により不純物元素のイオン注入層を形成し、さらに別のエピタキシャル層を形成して埋込層となす技術が知られている。ここで、エピタキシャルウェーハには、パワーMOSFETや縦型バイポーラトランジスタ等の素子を作り込む際に、深さ方向に長い不純物添加領域(以下、本明細書では、縦方向添加領域と称する)を形成しなければならない場合がある。プレーナ型のMOSFETでは不純物添加領域の面内が電流経路の主体となるのに対し、縦方向添加領域を作りこむことにより該領域の層厚方向に電流導通させることができ、素子のON抵抗を低減できる利点がある。
【0004】
深い縦方向添加領域は、特許文献1のごとく、エピタキシャル層の成長工程とイオン注入工程とを繰り返して形成する方法もあるが、工数が増大しやすくコストアップにつながりやすい欠点がある。そこで、特許文献2及び特許文献3には、シリコン単結晶基板の主表面にエッチングによりトレンチ(溝)を形成し、この溝を埋めるように充填エピタキシャル層を成長して縦方向添加領域とする技術が開示されている。
【0005】
近年、シリコンデバイスの高集積化に対応するため、縦方向添加領域を小断面寸法にてより深く形成することが望まれており、対応するトレンチも開口幅に対する深さのアスペクト比を相当に大きくしなければならない。特許文献2には、この場合の問題点として、充填エピタキシャル層をトレンチ内側面に成長するに伴い、その開口部分が塞がって、トレンチ内部に空隙(巣)が残留しやすくなることが指摘されている。また、この問題の具体的な解決方法としては、充填エピタキシャル層の成長を一旦止めて、新たにHClガスを導入し、開口を狭窄している不要なエピタキシャル層部分をエッチング除去してから充填エピタキシャル層の成長を再開する方法が開示されている。
【0006】
【発明が解決しようとする課題】
しかしながら、特許文献2においては、トレンチ開口部において充填エピタキシャル層の成長が過剰になる根本的な原因については詳しく言及されていない。また、「開口が塞がりそうになれば層成長を止めてエッチングすればよい」という思想も対症療法的なものに過ぎず、本質的な解決にはなっていない。当然、エピタキシャル成長とエッチングとを何度も繰り返す工程は煩雑で面倒であり、コストアップを招くことにつながる。
【0007】
本発明の課題は、充填エピタキシャル層の過剰成長によるトレンチ開口部の狭窄が生じにくく、ひいてはトレンチのアスペクト比が大きい場合であっても、トレンチ内の充填エピタキシャル層に対する空隙等の残留を効果的に抑制できるシリコンエピタキシャルウェーハの製造方法、及びトレンチのアスペクト比が大きいにもかかわらず、空隙等の残留が少ない高品質の充填エピタキシャル層が実現可能なシリコンエピタキシャルウェーハを提供することにある。
【0008】
【課題を解決するための手段及び作用・効果】
本発明は、シリコン単結晶基板の基板主表面にトレンチが形成され、当該トレンチの内部がシリコン単結晶からなる充填エピタキシャル層にて充填された構造を有するシリコンエピタキシャルウェーハの製造方法に係り、その第一は、
基板主表面の法線ベクトルαをトレンチの長手方向内側面(以下、単に「トレンチ内側面」ともいう)の法線ベクトルβに最小の回転角度にて重ねるための角度区間を遷移面法線角度域として定義し、トレンチの長手方向の開口エッジをなす領域を、該遷移面法線角度域にて法線ベクトルが連続的に変化する遷移面領域として考えたとき、{111}面の法線ベクトルが遷移面法線角度域の外に存在するように、基板主表面のミラー指数(h)と、トレンチの長手方向内側面のミラー指数(h)とを定め、
ミラー指数(h)の基板主表面を有するシリコン単結晶基板を用意し、該基板主表面上にミラー指数(h)の長手方向内側面を有するトレンチを形成し、該トレンチの内部に充填エピタキシャル層を成長することを特徴とする。
【0009】
また、本発明のシリコンエピタキシャルウェーハは、
シリコン単結晶基板の基板主表面にトレンチが形成され、当該トレンチの内部がシリコン単結晶からなる充填エピタキシャル層にて充填された構造を有するとともに、
基板主表面の法線ベクトルαをトレンチの長手方向内側面の法線ベクトルβに最小の回転角度にて重ねるための角度区間を遷移面法線角度域として定義し、トレンチの長手方向の開口エッジをなす領域を、該遷移面法線角度域にて法線ベクトルが連続的に変化する遷移面領域として考えたとき、{111}面の法線ベクトルが遷移面法線角度域の外に存在するように、基板主表面のミラー指数(h)と、トレンチの長手方向内側面のミラー指数(h)とを定められてなることを特徴とする。
【0010】
なお、以下の説明においては、ミラー指数を用いて結晶面指数を(hkl)(結晶学的に対称な複数面を代表させて表す場合は記号{hkl}を用いる)、結晶軸方位指数を[hkl](結晶学的に対称な複数方位を代表させて表す場合は記号<hkl>を用いる)のように表示する。なお、ミラー指数の表示法においては、負の指数を表す負号は指数の上に付けるのが一般的であるが、本明細書では、便宜的に指数の前に負号を付ける表示を用いる。
【0011】
シリコン単結晶基板の表面に現われる結晶面の法線ベクトルは、基板主表面MP及びトレンチ内側面WPを含め、結晶の実体の存在する側から存在しない側へ向かう方向を有するものとして定義する。すると、図20に示すように、トレンチの長手方向の開口エッジをなす領域は、基板主表面MPの法線ベクトルαをトレンチ内側面WPの法線ベクトルβに重ねるための遷移面法線角度域θにおいて、その法線ベクトルγが法線ベクトルα側から法線ベクトルβ側に向けて連続的(かつ単調に)に変化する曲面として、理想化して考えることができる(曲面は、向きの異なる法線ベクトルγを有した微小な平面の集合として近似できる)。トレンチの開口エッジ部の面形態を微細に議論すれば、結晶学的には面指数が連続的に変化することにはならないが、技術的には、図20のごとく、これを指数が連続的に変化する曲面(例えばアール面)として幾何学的に理想化して考えても、開口エッジ部でのエピタキシャル層成長の概略挙動を把握する観点において何ら差し支えはない。
【0012】
本発明者らは、トレンチ開口が、過剰な充填エピタキシャル層の成長により塞がれ易くなる根本要因の一つとして、充填エピタキシャル層の成長速度が、シリコン単結晶中の成長面方位に大きく依存し、かつ、トレンチ内側面とシリコン単結晶基板の基板主表面との面方位の相対関係にも影響されやすいことを見出した。具体的には、トレンチの開口エッジ部分を、基板主表面の面方位からトレンチ内側面の面方位に移り変わるための遷移面領域と考え、その遷移面領域が特定指数面、より詳しくは{111}面を含んでいるとき、開口エッジに関して基板主表面側とトレンチ内側面との双方に、トレンチ開口エッジ部を狭窄する充填エピタキシャル層の過剰成長部が形成されやすくなることがわかった。
【0013】
図9に示すように、シリコンのエピタキシャル成長においては、{111}面上での成長速度が最も小さく、これを極小値として、{111}面からの角度的な隔たりに応じて成長速度は大きく変化する。成長速度が最も大きくなるのは{110}面である。主要な面指数について論ずれば、{100}面上の成長速度は{110}面よりも30%近く小さく、{111}面上でその値は{110}面上の値よりも50%強小さい極小値を示す。例えば、図10に示すごとく、トレンチの開口エッジをなす遷移面領域15に(111)面(法線を[111]にて表している)が含まれていると、この[111]法線を与えるエッジ位置でエピタキシャル層14の成長速度は最小となり、該エッジから基板2の主表面MP側及びトレンチ内側面WP側に離間するにつれて成長速度は急速に増加するので、過剰成長部3fの形成が著しくなる。このとき、基板主表面MPの法線ベクトルをαとし、トレンチ内側面WPの法線ベクトルをβとすれば、法線ベクトルαを法線ベクトルβに最小の回転角度にて重ねるための角度区間(遷移面法線角度域)に、成長速度が極小(かつ最小)となる(111)面の法線[111]が含まれることになる。
【0014】
そこで、本発明においては、トレンチの長手方向の開口エッジをなす領域を上記遷移面法線角度域にて法線ベクトルが連続的に変化する遷移面領域として考えたとき、{111}面の法線ベクトルが遷移面法線角度域の外に存在するように、基板主表面のミラー指数(h)と、トレンチ内側面のミラー指数(h)とを定めてある。換言すれば、成長速度が最小となる{111}面が遷移面領域から排除されている。これにより、トレンチの開口エッジを境界とした基板主表面MP側及びトレンチ内側面WP側への充填エピタキシャル層の過剰成長、ひいてはトレンチ開口の狭窄を極めて効果的に抑制することができる。その結果、トレンチのアスペクト比が大きい場合であっても、トレンチ内の充填エピタキシャル層に対する空隙等の残留が生じにくくなり、製造歩留まりを向上させることができる。また、得られるシリコンエピタキシャルウェーハは、充填エピタキシャル層(縦方向添加領域に相当する)に空隙等の残留が少なく高品質である。
【0015】
また、別の要因としては、次のようなことも考えられる。すなわち、トレンチの開口エッジに{111}面が含まれている場合、Si含有吸着種(例えば原料ガス分子に由来したSi含有ラジカルなどである)が開口エッジに吸着しようとしても、該{111}面上での成長速度が、基板主表面やトレンチ内側面を形成する他の面、例えば{100}あるいは{110}面の成長速度よりも大幅に低いため、図10に矢印Mで示すように、Si析出に寄与できなかったSi含有吸着種が、基板主表面側あるいはトレンチ内側面側に溢れ出す形でマイグレーションしやすくなる。その結果、{111}エッジの両側では、基板主表面側あるいはトレンチ内側面側に向けて、該マイグレーションの影響によりSi含有吸着種の濃度が局所的に高くなり、かつ、面方位が{111}から離間するにつれて成長速度が増加するために、Si含有吸着種の吸着ひいてはSi析出成長が進みやすくなり、過剰成長がより顕著となる。換言すれば、開口エッジ領域に成長速度の小さい{111}エッジが含まれているために、その両側領域との成長速度差が、該{111}エッジの両側に優先的に原料が供給されるようなマイグレーションを発生させ、面方位に応じた静的な成長速度差から見積もられる以上に、{111}エッジとその両側領域とで成長量の差が拡大し、結果としてトレンチ開口を狭窄する過剰成長部の形成がより顕著になっている可能性がある。なお、上記のようなマイグレーションは、例えば非特許文献1において、{111}面及び{100}面でのファセット形成挙動に類似性があるGaAs単結晶上にて確認されており、非特許文献2及び非特許文献3によれば、同様のマイグレーションがSi単結晶上にて生じている可能性は非常に高い。しかし、本発明においては、開口エッジ領域から{111}面が排除されているために、上記のマイグレーションも同時に抑制されることとなり、トレンチ開口の狭窄を効果的に抑制することができる。
【0016】
以上を簡単に要約すると、遷移面法線角度域の中間の角度位置に成長速度が最小となる{111}面が含まれているとき、遷移面領域において該{111}面からなるエッジ位置からトレンチ内側面と基板主表面のいずれの側にずれても、シリコンの成長速度が増加方向に変化するため、過剰成長部によるトレンチ開口の狭窄が生じやすくなる。従って、遷移面領域から{111}面を排除することにより、この不具合を抑制する。この場合、遷移面領域におけるシリコンの成長速度分布が、基板主表面側とトレンチの長手方向内側面との中間の角度位置にて極大値を示すものとなるように、基板主表面のミラー指数(h)と、トレンチの長手方向内側面のミラー指数(h)とを定めることが、より好ましい態様であるといえる。つまり、遷移面領域において成長速度の極大値がエッジ位置に存在していれば、該エッジ位置からトレンチ内側面と基板主表面のいずれの側にずれても、シリコンの成長速度は減少方向に変化する。さらに、成長速度の小さい面が開口エッジから排除されていることにより、トレンチ内側面側及び基板主表面側へのSi原料のマイグレーションも生じにくくなる。その結果、過剰成長部の形成が大幅に抑制され、トレンチ開口の狭窄をより効果的に防止できる。
【0017】
なお、充填エピタキシャル層の成長に伴い、基板主表面のトレンチ外の領域にもエピタキシャル層が成長する場合があるが、このエピタキシャル層が不要な場合は、研磨により除去することができる。この研磨により、エピタキシャル層成長時にトレンチの開口エッジを形成していた部分が研磨により除去される場合がある。
【0018】
シリコンエピタキシャルウェーハ用のシリコン単結晶基板としては、単結晶引き上げの容易性から(100)基板が最も多用されており、価格的にも有利である。前述の特許文献2では、トレンチ形成を異方性のウェットエッチングにて形成するために、敢えて(110)基板を採用しているが、(110)基板を得るには、チョクラルスキー法や浮遊帯溶融法等により、[110]を主軸とするシリコン単結晶を成長する必要がある。しかし、[110]単結晶は、転位等の発生による多結晶化が特に進みやすく、とりわけ高濃度にドーピングした単結晶を高歩留まりで製造することはほとんど不可能に近いという問題がある。
【0019】
上記のように基板主表面のミラー指数(h)が(100)として定められる場合、トレンチは、深さ方向が基板厚さ方向と一致し、かつ長手方向内側面(トレンチ内側面)が、[100]軸に関して晶帯をなす4つの{110}面のいずれかと5°以上45°以下の角度で交差するように長手方向内側面のミラー指数(h)が定められているのがよい。なお、面指数の異なる複数の結晶面が、共通の一つの結晶軸に対していずれも平行の関係にあるとき、それら結晶面は前記結晶軸に関して「晶帯をなしている」といい、その結晶軸を「晶帯軸」という。[100]軸に関して晶帯をなす4つの{110}面は、(011)、(0-11)、(0-1-1)及び(01-1)(図11参照)である。
【0020】
図13左に示すように、基板主表面が(100)であり(ただし、4°程度までのオフアングルが付与されていてもよく、この場合も基板主表面は広義に(100)面であると考える)、トレンチ内側面が(011)である場合、図13右に示すように、両面の法線ベクトル(結晶軸方位指数)[100]、[011]が規定する遷移面法線角度域θ内には、(111)面の法線ベクトル[111]が含まれている。従って、図13左に示すように、(100)面と(011)面とが交差するトレンチの開口エッジ部には(111)面が現われる。つまり、この開口エッジ部は、上記遷移面法線角度域θで連続的に変化する遷移面領域であると把握することができる。
【0021】
図15に、面方位が(100)から(111)を経由して(011)に至る遷移面法線角度域θにおいて、エピタキシャル層の成長速度がどのように変化するかを示している。ただし、成長速度は、(111)面での値を6とした相対値により表している。これによると、角度域θの開始位置であるトレンチ内側面(011)は、全ての面の中で成長速度が最も大きく(相対値:13)、逆に角度域θの途中に現われる(111)面は全ての面の中で成長速度が最も小さい(相対値:6)。そして、開口エッジをなす(111)面と基板主表面(100)との成長速度差ΔE1は相対値にて4であり、トレンチ内側面(011)との成長速度差ΔE2は7である。該成長速度差の和ΔE1+ΔE2は、その値が大きいほど開口エッジ部近傍で成長速度が大きくなる傾向があり、上記の場合、△E1+△E2は相対値にて11と大きい。また、開口狭窄への影響が大きいトレンチ内側面(011)側の成長速度差ΔE2は7と、とりわけ大きい。すなわち、図10に示すごとく、これがトレンチ開口部で過剰成長部3fの形成が促進される大きな要因となっているのである。
【0022】
ところが、トレンチ内側面が{110}面と一定の角度をもって交差していれば、図13右の座標表示において、遷移面法線角度域θは<111>方向から外れる向きに回転し、成長速度が最も小さい{111}面がトレンチ開口部の遷移面領域に現われなくなるので、過剰成長部の形成を抑制することができる。図11に示されるように、[100]軸に関して晶帯をなす4つの{110}面の対称性から、トレンチ内側面と{110}面との交差角度は45°以下にて考慮すればよい。この場合、トレンチ内側面と{110}との交差角度が極端に小さくては、指数が{111}に近い高指数面が遷移面領域に含まれることになり、効果が顕著でなくなるので、5゜以上に設定することが望ましい。また、図9に示す成長速度の相対値の観点からは、遷移面法線角度域θ内での成長速度の極小値を基準とした時の、成長速度差の和ΔE1+ΔE2が上記の相対値にて8以下、特に、トレンチ内側面に係る成長速度差ΔE2が5以下となっていることが望ましい。
【0023】
そして、より望ましくは、前述のごとく、基板主表面側とトレンチの長手方向内側面との中間の角度位置にて成長速度分布が極大値を示すものとなるように、上記の交差角度、ひいてはトレンチの長手方向内側面の面指数を定めるのがよい。一例をあげれば、[100]軸に関して晶帯をなす4つの{100}面のいずれかと一致するのがよい。図12に示すように、基板主表面が(100)であり、トレンチ内側面が(010)である場合、これら2つの面の遷移面法線角度域θ内に{111}面は現れない。この場合、遷移面法線角度域θには(110)面の法線が含まれる。図14は、面方位が(100)から(110)を経由して(010)に至る遷移面法線角度域θにおいて、エピタキシャル層の成長速度がどのように変化するかを示している。(110)面の位置にて、成長速度は極大(最大)となっている。トレンチ内側面(010)側の成長速度差ΔE2は約3となり、成長速度差の和ΔE1+ΔE2は約6となる。いずれも、図15の場合のΔE2=7及び△E1+ΔE2=11から大幅に縮小されていることがわかる。図11に示すごとく、このときのトレンチ内側面である(010)と、対応する{110}面との交差角度は45°である。
【0024】
なお、図14と図15との比較から推測される通り、トレンチ内側面が(011)から(010)に変化する過程で、遷移面法線角度域θでの成長速度は極小傾向から極大傾向に変化する。従って、その途中の区間において、トレンチ内側面が(010)の場合よりも、成長速度の極大値、ひいては成長速度差ΔE2(あるいは和ΔE1+ΔE2)がさらに小さくなる交差角度が存在しており、当該角度で過剰成長部の形成抑制がより最適化される可能性がある。ただし、トレンチ内側面が高指数面となった場合、充填エピタキシャル層の成長途上で、その成長面に面荒れが生じ、成長が却って不均一化する懸念もある。これに対し、トレンチ内側面が{100}であればこのような懸念は生じず、かつ、過剰成長部の形成抑制効果も十分良好であるから、本発明にとりわけ好適な態様であることに変わりはない。
【0025】
次に、本発明のシリコンエピタキシャルウェーハの製造方法の第二は、
トレンチを形成したシリコン単結晶基板を反応容器内に配置して予め定められた成長温度に加熱し、その状態で該反応容器内に原料ガスを供給して充填エピタキシャル層を成長するとともに、
原料ガスからのシリコン析出に係る反応律速領域と供給律速領域との遷移温度を成長温度に一致させるのに必要な、反応容器への原料ガスの流量を原料ガス臨界流量としたとき、反応容器内に該原料ガス臨界流量よりも大きい流量にて原料ガスを供給しつつ成長温度にて充填エピタキシャル層を成長することを特徴とする。
【0026】
本発明者がさらに検討したところ、トレンチ内側面上でのシリコンの成長を均一化して、充填エピタキシャル層内に空隙を生じにくくするには、原料ガスの濃度に対し成長速度が極端に鋭敏に変化しない低温域、具体的にはシリコン析出反応が反応律速となる温度域にて成長温度を設定することが有効であることがわかった。他方、トレンチは底が閉じた閉空間であり、特に微細なトレンチ(例えば開口幅が1μm以上3μm以下、トレンチ深さが20μm以上50μm以下)においては、内面との摩擦により生ずる拡散領域で事実上占められることから、トレンチ内には原料ガスを拡散でしか供給できなくなる。図16左に示すように、供給される原料ガスの流量が小さいと、トレンチ開口付近でのシリコン析出により拡散してくる原料ガスの消費が相対的に顕著となり、トレンチの底部付近で原料ガス濃度が不足する。その結果、反応律速域であっても成長速度(G.R.)が低下し、トレンチ開口部でのシリコンの成長が相対的に進みやすくなって、開口狭窄の原因の一つとなる。
【0027】
一般に、シリコンのエピタキシャル成長においては、原料ガスよりも大流量のキャリアガス(例えばHガス)を使用するから、原料ガスの供給流量を調整することは、反応容器内部ひいては基板上のトレンチの開口に供給される原料ガスの濃度が調整されることに対応する。図17は、原料ガスとしてトリクロロシラン(TCS:SiHCl)を用い、キャリアガスとしてのHガスの供給流量を50リットル/分に固定する一方、原料ガスの供給流量を種々に設定し、それぞれの供給流量にて種々の成長温度におけるシリコンの成長速度を測定した結果をアレニウスプロットしたものである。いずれの原料ガス供給流量においても、プロット点は、勾配(すなわち、シリコン成長反応の見かけの活性化エネルギー)が異なる低温側の反応律速領域と高温側の供給律速領域とを示すことがわかる。遷移温度は、アレニウス平面上で低温側のプロット点と高温側のプロット点とに個別に直線回帰を施し、その回帰直線の交点が示す温度として定義する。そして、該遷移温度は、原料ガスの供給流量が多くなるほど高温側にシフトしている。この結果から、予め定めた成長温度が遷移温度と一致するような原料ガスの供給流量を原料ガス臨界流量として見出すことができる。例えば、成長温度が1000℃付近であれば、原料ガス臨界流量は11.5リットル/分前後である(この値は、成長容器毎に固有の値であり、容器の仕様が異なれば違う値になることがある)。
【0028】
本発明の製造方法の第二においては、予め定められた成長温度に原料ガスからのシリコン析出に係る反応律速領域と供給律速領域との遷移温度を一致させるために必要な、反応容器への原料ガスの流量(供給量)を原料ガス臨界流量としたとき、反応容器内に該原料ガス臨界流量よりも大きい流量にて原料ガスを供給する。図17に示す通り、原料ガス供給流量の増加とともに遷移温度が高温側にシフトすることから、上記原料ガス臨界流量よりも原料ガス供給流量を増大させることは、成長温度は必ず反応律速領域内に設定されることを意味する。その結果、反応律速領域を保ちつつ、トレンチ開口位置での原料ガスの濃度を増加させることができるから、図16右に示すように、トレンチ開口上部で多少原料ガスが消費されてもトレンチ底部まで十分な量の原料ガスを供給でき、トレンチ内側面に対し深さ方向の成長速度分布をより均一化することができる。その結果、トレンチ開口部でのシリコンの過剰成長を抑制することができ、開口狭窄を効果的に防止できる。該本発明の製造方法の第二は、既に説明した本発明の製造方法の第一と組み合わせるとより有効であり、上記の効果をさらに高めることができる。
【0029】
上記効果がとりわけ顕著となるのは、原料ガス臨界流量にて原料ガスを反応容器内に供給したときの、反応容器内の原料ガス濃度と等しいか、又は、これよりも高い原料ガス濃度がトレンチの底において得られるように、原料ガスの反応容器への供給流量を定めた場合である。これにより、反応律速によりシリコン析出反応が継続するのに十分な原料ガス濃度が、トレンチ内側面の開口から底に至る深さ方向の全域に渡って確保され、該深さ方向の成長速度分布を大幅に均一化することができる。
【0030】
この場合、反応容器内の圧力を常圧に保持しつつ原料ガスを供給することができる。「常圧」とは、1×10Paに対し、圧力が±10%の範囲に収まっていることをいう。常圧雰囲気下で原料ガスを反応容器内に供給して充填エピタキシャル層の成長を行なうことで、減圧雰囲気下で行なう場合よりも成長速度を高めることができ、製造能率の向上を図ることができる。成長速度が速いと、微細なトレンチの内側面上での成長速度分布の影響も受けやすくなり、空隙残留等の問題も生じやすいが、本発明の製造方法の第二(ひいては第一も)を採用することにより、こうした不具合が効果的に抑制され、製造能率の向上と歩留まりの向上とを両立させることができる。該効果は、原料ガスとして、シリコン析出の反応効率が高いトリクロロシランを用いた場合に特に著しい。
【0031】
次に、トレンチ開口部でのシリコンの過剰成長を抑制するには、成長温度において充填エピタキシャル層の成長を阻害する成長阻害ガスを、原料ガスとともに反応容器内に供給することも有効である。成長阻害ガスは、原料ガスの分解反応を抑制するガス種を用いてもよいが、(析出した)シリコンに対するエッチングガスを採用することがより効果的である。すなわち、図18に示すように、トレンチ内側面をなすシリコンに対してエッチング性を有するガスを、単独でトレンチの内部に供給したとすると、▲1▼に示すごとく、トレンチの開口付近でエッチング厚さが大きくなり、トレンチ底に近づくとガスの消費によりエッチング厚さは漸減する。他方、既に繰り返し説明しているごとく、原料ガスを供給してトレンチ内部をシリコン(充填エピタキシャル層)で充填する際には、▲2▼に示すように、開口付近ほど成長厚さが大きく、トレンチ底に近づくとガスの消費により成長厚さは漸減する。従って、原料ガスとエッチングガスとを反応容器内に同時に供給することで、▲1▼の深さ方向のエッチング厚さ分布と、▲2▼の深さ方向の成長厚さ分布とが相殺しあい、▲3▼に示すごとく、トレンチ開口部でのシリコンの過剰成長を効果的に抑制でき、トレンチ内側面上にて充填エピタキシャル層を均一に成長できる。エッチングガスとしては、塩化水素を用いることが上記効果を高める上で望ましい。
【0032】
なお、特許文献2には、原料ガスの流通とエッチングガスの流通を交互に行なう方法が開示されているが、この方法は、原料ガスの流通を止めて代わりにエッチングガスを流すことにより過剰成長部を対症療法的に取り除く思想なので、非効率であるばかりでなく、トレンチ内面に過剰成長部が一旦は形成されることが前提となるため、過剰成長部だけを選択的に除去することが難しいこととも相俟って、トレンチ内側面上へ充填エピタキシャル層の均一成長を図ることは結局できないのである。
【0033】
トレンチ内側面上への充填エピタキシャル層の均一成長を図るには、トレンチの開口付近では過剰成長部の発生がなるべく抑制され、かつ、シリコン成長に関しては不利な状況にあるトレンチ底部付近ではシリコンの成長がなるべく阻害されないようにすることが重要である。具体的には、エッチング反応をエッチングガスの供給律速となる温度域にて進行させることが有効である。エッチングガスの供給律速温度域を採用すれば、開口付近ではエッチングガスの濃度が高いためエッチング効果が迅速に現われ、過剰なシリコンの析出が抑制される一方、トレンチ底部側へ到達する頃には、開口付近での消費によりエッチングガスの濃度は減少するので、エッチング効果は速やかに縮小し、層成長を妨げることがなくなる。
【0034】
図19は、エッチングガスとして塩化水素を用い、キャリアガスとしてのHガスの供給流量を50リットル/分に固定して、(100)シリコン単結晶基板の主表面をエッチングしたときのエッチング速度を種々のエッチング温度について測定した結果を、アレニウスプロットにより示したものである。シリコンをエピタキシャル成長する場合(図17参照)と同様、いずれのエッチングガス流量においても、プロット点は低温側の反応律速領域と高温側の供給律速領域とを明確に示すことがわかる。遷移温度は、ここでも、アレニウス平面上で低温側のプロット点と高温側のプロット点とに個別に直線回帰を施し、その回帰直線の交点が示す温度として定義する。そして、該遷移温度は、エッチングガスの供給流量が多くなるほど高温側にシフトしているので、予め定めた成長温度が遷移温度と一致するようなエッチングガスの供給流量をエッチングガス臨界流量として見出すことができる。例えば、成長温度が1000℃付近であれば、エッチングガス臨界流量は1.0リットル/分前後である(この値は、成長容器毎に固有の値であり、容器の仕様が異なれば違う値になることがある)。
【0035】
この場合は、シリコンのエッチングに係る反応律速領域と供給律速領域との遷移温度を成長温度に一致させるのに必要な、反応容器へのエッチングガスの流量をエッチングガス臨界流量としたとき、反応容器内にエッチングガス臨界流量よりも小さい流量にてエッチングガスを供給することが望ましいといえる。つまり、図19において、上記エッチングガス臨界流量よりもエッチングガス流量を減少させることは、成長温度は必ず供給律速領域内に設定されることを意味する。その結果、供給律速領域を保ちつつ、トレンチ開口位置での選択的なエッチング進行を促進でき、トレンチ内側面に対する深さ方向のシリコンの成長速度分布をより均一化することができる。なお、エッチングガスの流量が過度に小さくなりすぎると、エッチング効果が十分に得られなくなることにつながるので、トレンチ開口部に過剰析出部が残留しない程度にエッチングガスの流量の下限を定めることが望ましい。
【0036】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を用いて説明する。
図1は、本発明のシリコンエピタキシャルウェーハの一例を示す断面模式図である。シリコンエピタキシャルウェーハ1は、P、AsあるいはSbがドープされたn型シリコン単結晶基板2の基板主表面MPの、予め定められた方向に長手方向が一致する形で複数のトレンチ11が一定間隔で形成され、当該トレンチ11の内部が、Bがドープされたp型シリコン単結晶からなる充填エピタキシャル層3にて充填された構造を有する。隣接する充填エピタキシャル層3の間には、基板2に由来したn型層領域4が形成される。なお、図2に示すごとく、p型シリコン単結晶基板2を用い、充填エピタキシャル層3をn型層領域として形成してもよい。なお、図3に示すように、トレンチ11の深さdは20μm以上50μm以下であり、トレンチ11(充填エピタキシャル層3)の幅w1は1μm以上3μm以下である。さらに、隣接する充填エピタキシャル層3,3間のn型層領域4(図2ではp型層領域4)の幅も1μm以上3μm以下である。
【0037】
本実施形態では、基板主表面2の面指数は(100)であり、トレンチ11の内側面WPの面指数は(010)である。また、トレンチ11(充填エピタキシャル層3)の開口部の幅w1は底部での幅w2と略等しいが、w1をw2よりも広く設定することもできる(この場合、内側面WPの面指数は(010)よりも高指数面となる)。
【0038】
以下、シリコンエピタキシャルウェーハ1の製造方法の一例について説明する。まず、図4に示すように、n型のシリコン単結晶基板2の基板主表面に、周知のフォトリソグラフィー技術により、トレンチ形成用のウィンドウ10wを有したシリコン酸化膜10を熱酸化膜として形成する。そして、反応性イオンエッチング(Reactive Ion Etching)などのドライエッチング法(湿式エッチング法でもよいが、トレンチ内側面の急峻性を高めるにはドライエッチングの方が望ましい)により、ウィンドウ10w内に露出する表面から深さ方向に基板2をエッチングして、トレンチ11を形成する。その後、シリコン酸化膜10を湿式エッチングにより除去する。こうしたトレンチの形成方法は特許文献3等により周知であるので、詳細な説明は省略する。
【0039】
次に、図5に示すように、基板主表面MP側にp型のシリコンエピタキシャル層13を気相成長させる。ここでは、気相成長装置内にシリコン単結晶基板2を配置し、シリコン単結晶基板2を所定温度(例えば1130℃、水素雰囲気)で熱処理した後、充填エピタキシャル層3を気相成長する。
【0040】
図7は気相成長装置121の一例を模式的に示す側面断面図である。この気相成長装置121は、偏平箱状に形成された反応容器122を備え、その一端に形成されたガス導入口171からの原料ガスSGが、流れ調整部124を経て容器本体123の内部空間に水平かつ一方向に供給される。そして、その容器本体123内において、サセプタ収容凹部110内に配設されたサセプタ112上にウェーハWが略水平に1枚のみ配置される。反応容器122には、原料ガス導入口171が形成されているのと反対側の端部に、ベンチュリ状の絞り部129を介してガス排出口128が形成されている。導入された原料ガスSGは、ウェーハWの表面上を通過した後ガス排出口128から排気される。原料ガスSGは例えばトリクロロシランガスが使用される。このトリクロロシランガスは、液体のトリクロロシラン(SiHCl3)中に水素ガスをバブリングさせて一定濃度の混合気体とし、バルブ109により流量調整しつつ配管107に導かれる。他方、希釈用の水素ガスがバルブ105を介して配管108に導かれ、両者が最終的にさらに混合されてトリクロロシラン濃度が調整された形で原料ガス導入口171から反応容器122内に流入する。他方、ドーパントガス(ここでは、p型の不純物添加を行なうので、例えばジボラン(B)を使用する)は予め水素ガス等で希釈され、マスフローコントローラ104により流量調整されつつ配管106から反応容器122に供給される。ウェーハWはサセプタ112とともにモータMにより回転駆動され、さらに赤外線加熱ランプ111にて加熱されながら、原料ガスSGの供給を受けてエピタキシャル層が形成される。反応容器内の圧力は常圧であるが、外気の吸い込みを防止するために大気圧よりも少し加圧となるように圧力設定しておくとよい。
【0041】
成長温度は850℃以上1100℃以下の範囲で調整される。図17を用いて既に説明したごとく、トリクロロシランからのシリコン析出に係る反応律速領域と供給律速領域との遷移温度を該成長温度に一致させるために必要な原料ガス臨界流量を予め見出しておき、反応容器122内に該原料ガス臨界流量よりも大きい流量にてトリクロロシランを供給する。より具体的には、原料ガス臨界流量にて原料ガスを反応容器内に供給したときの反応容器122内のトリクロロシランと等しいか、又は、これよりも高いトリクロロシラン濃度がトレンチ11の底において得られるように、トリクロロシラン濃度の反応容器122への供給流量を定める。本実施形態においては、成長温度を1000℃付近に設定する場合、図17の18.5リットル/分から40リットル/分の条件を採用する。
【0042】
さらに、トリクロロシランとともに反応容器122内には、エッチングガスとしての塩化水素が、バルブ103により流量調整されつつ配管102から供給すされる。図19を用いて既に説明したごとく、シリコンのエッチングに係る反応律速領域と供給律速領域との遷移温度を成長温度に一致させるのに必要な、反応容器への塩化水素の流量をエッチングガス臨界流量としたとき、反応容器内にエッチングガス臨界流量よりも小さい流量にて塩化水素が供給される。本実施形態においては、成長温度を1000℃付近に設定する場合、図18の1.0リットル/分の条件を採用する。
【0043】
図5に戻り、上記のようにしてエピタキシャル層13の成長が進行すると、トレンチ11の内部がシリコンエピタキシャル層で充填され、最終的に充填エピタキシャル層3となる。また、エピタキシャル層13には、基板主表面MPのトレンチ外の領域に堆積する不要な成長層13aを生ずるので、図6に示すように、これを研磨により除去すれば、図1に示すエピタキシャルウェーハ1が完成する。
【0044】
このとき、上記工程の採用により、図8のような空隙16a,16bが充填エピタキシャル層3内に残留する不具合が効果的に防止される。その理由は、次の3つに要約できる。
(ポイント▲1▼)基板主表面MPが(100)であり、トレンチ内側面WPが(010)であるから、両面の法線ベクトルαと法線ベクトルβとが作る遷移面法線角度域、つまりトレンチ11の開口エッジ部に{111}面が含まれず、かつ、該遷移面法線角度域内には、図14のごとく、成長速度が極大となる(110)面が含まれる。従って、開口エッジ部からトレンチ内側面WPと基板主表面MPとのいずれの側にずれても、シリコンの成長速度は減少方向に変化するため、トレンチ11の開口を狭窄する過剰成長部の形成が抑制される。
【0045】
(ポイント▲2▼)トリクロロシランの濃度に対し成長速度が極端に鋭敏に変化しない低温域、具体的にはシリコン析出反応が反応律速となる温度域にて成長温度が設定されている。そして、トレンチ開口上部で多少原料ガスが消費されてもトレンチ底部まで十分な濃度のトリクロロシランが供給されるよう、原料ガス臨界流量よりも大幅に高いトリクロロシラン流量が設定されている。その結果、反応律速によりシリコン析出反応が継続するのに十分なトリクロロシラン濃度が、トレンチ内側面WPの開口から底に至る深さ方向の全域に渡って確保されるので、トレンチ11の底部側の成長速度が開口側の成長速度に追いついて、該深さ方向の成長速度分布が均一化する。
【0046】
(ポイント▲3▼)エッチングガスとしての塩化水素がトリクロロシランと同時に供給されており、トレンチ11の開口付近での過剰成長部の発生が抑制されている。また、成長温度に対応したエッチングガス臨界流量よりも小さい流量にて塩化水素を供給しているので、エッチング反応は常に供給律速温度域で進行する。これにより、トレンチ11の開口付近では塩化水素の濃度が高いためエッチング効果が迅速に現われ、過剰なシリコンの析出が抑制される一方、トレンチ底部側へ到達する頃には、開口付近での消費により塩化水素の濃度は減少するので、エッチング効果は速やかに縮小し、層成長を妨げることがない。これにより、トレンチ11底部側の成長速度が開口側の成長速度に追いついて、該深さ方向の成長速度分布が均一化する。
【0047】
なお、図8に示すように、充填エピタキシャル層3内に空隙が形成される状況を考察すれば、トレンチ11の開口付近では過剰成長部の連結が生じやすくなり、その直下位置に第一の空隙16aが発生しやすい。他方、トレンチ11の底部付近(つまり、トレンチ11の深さをdとして、d/2位置よりも底部側)は、原料ガスの供給量が不足しがちであるため、第二の空隙16bがいわば取り残される形で形成されやすい。従って、ポイント▲1▼及び▲3▼は、主に過剰成長部の形成抑制の方向から寄与し、ポイント▲2▼は、主にトレンチ底部側の充填エピタキシャル層3の成長促進の方向から寄与していると見ることもできる。そして、第一の空隙16aは、基板主表面MP上の不要な成長層13aを研磨する際に、その研磨深さを多少深く設定することである程度の除去が可能であるが、第二の空隙16bは一度残留すれば修復は不可能であり、特にポイント▲2▼を工程上考慮することは非常に重要であるといえる。これにより、d/2(より望ましくはd/5)位置よりも底部側に空隙16bが残留しない充填エピタキシャル層3を有したエピタキシャルウェーハを実現することができる。
【0048】
また、トレンチ内側面の成長がトレンチ底の成長よりも過剰に進んだ場合、トレンチの底上げが進む前にトレンチ内側面同士が先に連結し、充填エピタキシャル層においてトレンチ深さ方向に、両内側面の連結痕跡である面状欠陥部が形成されやすくなる。そして、トレンチ深さ方向のある領域にて、内側面の連結が部分的に生ずると、連結せずに取り残された周囲の領域が空隙部となって残留することになる。また、巨視的には上記のような空隙部が残留していないように見えても、図21のTEM観察結果に示すように、面状欠陥部には多数の転位やナノメーター寸法のミクロボイドなどが残留していることが多い。その結果、デバイス作製プロセスにおいて、重金属などの不純物が面状欠陥部に入り込んで汚染の原因となったり、界面準位形成によるリーク電流の増加、あるいは耐圧低下など、大きな障害になることには変わりはない。これに対して、上記のようにトレンチ底の成長を十分に促進することにより、トレンチ内側面同士が連結する前にトレンチの底上げが十分早く進行するようになるため、図21のTEM観察結果に示すように、上述のような面状欠陥部の形成を効果的に抑制できる。この場合、得られる充填エピタキシャル層は、上記の面状欠陥部が形成されていないか、また仮に形成されても、その欠陥底位置がトレンチ開口からd/5よりも底側に入りこむことを効果的に抑制でき、研磨等で簡単に除去できるようになる。
【図面の簡単な説明】
【図1】本発明のシリコンエピタキシャルウェーハの一例を模式的に示す断面図。
【図2】本発明のシリコンエピタキシャルウェーハの一例を模式的に示す断面図。
【図3】トレンチを拡大して示す断面模式図。
【図4】図1のウェーハの製造方法の一例を説明する第一工程図。
【図5】同じく第二工程図。
【図6】同じく第三工程図。
【図7】図5の工程にて使用する気相成長装置の一例を示す断面模式図。
【図8】従来の製造方法の問題点を説明する図。
【図9】シリコンのエピタキシャル成長における種々の結晶面上での成長速度を、(111)面からの角度の関数として表したグラフ。
【図10】トレンチの開口エッジをなす遷移面領域の近傍に過剰成長部が形成される様子を模式的に示す斜視図。
【図11】基板主表面が(100)のシリコン単結晶基板における種々の面の方位関係を説明する図。
【図12】基板主表面が(100)であり、トレンチ内側面が(010)である場合の、遷移面法線角度域の説明図。
【図13】基板主表面が(100)であり、トレンチ内側面が(011)である場合の、遷移面法線角度域の説明図。
【図14】面法線が[100]から[110]を経由して[010]に至る遷移面法線角度域θにおいて、エピタキシャル層の成長速度がどのように変化するかを示すグラフ。
【図15】面法線が[100]から[111]を経由して[011]に至る遷移面法線角度域θにおいて、エピタキシャル層の成長速度がどのように変化するかを示すグラフ。
【図16】反応律速域にて原料ガスを原料ガス臨界流量よりも増加させることによる効果を説明する図。
【図17】原料ガスの供給流量を種々に設定し、各流量条件にて種々の成長温度におけるシリコンの成長速度を測定した結果をアレニウスプロットしたグラフ。
【図18】原料ガスとともにエッチングガスを供給する効果を説明する図。
【図19】エッチングガスの供給流量を種々に設定し、各流量条件にてシリコンのエッチング速度を種々のエッチング温度について測定した結果をアレニウスプロットしたグラフ。
【図20】遷移面法線角度域と遷移面領域との概念を説明する図。
【図21】面状欠陥部が形成された充填エピタキシャル層のTEM観察画像。
【図22】面状欠陥部が排除された充填エピタキシャル層のTEM観察画像。
【符号の説明】
1 シリコンエピタキシャルウェーハ
2 シリコン単結晶基板
3 充填エピタキシャル層
11 トレンチ
122 反応容器

Claims (13)

  1. シリコン単結晶基板の基板主表面に開口幅がトレンチ深さよりも小さいトレンチが形成され、当該トレンチの内部がシリコン単結晶からなる充填エピタキシャル層にて充填された構造を有するシリコンエピタキシャルウェーハの製造方法において、
    前記基板主表面の法線ベクトルαを前記トレンチの長手方向内側面の法線ベクトルβに最小の回転角度にて重ねるための角度区間を遷移面法線角度域として定義し、前記トレンチの長手方向の開口エッジをなす領域を、該遷移面法線角度域にて法線ベクトルが連続的に変化する遷移面領域として考えたとき、{111}面の法線ベクトルが前記遷移面法線角度域の外に存在するように、前記基板主表面のミラー指数(h)と、前記トレンチの長手方向内側面のミラー指数(h)とを定め、
    前記ミラー指数(h)の基板主表面を有するシリコン単結晶基板を用意し、該基板主表面上に前記ミラー指数(h)の長手方向内側面を有するトレンチを形成し、該トレンチの内部に前記充填エピタキシャル層を成長することを特徴とするシリコンエピタキシャルウェーハの製造方法。
  2. 前記遷移面領域におけるシリコンの成長速度分布が、前記基板主表面側と前記トレンチの長手方向内側面との中間の角度位置にて極大値を示すものとなるように、前記基板主表面のミラー指数(h)と、前記トレンチの長手方向内側面のミラー指数(h)とを定めることを特徴とする請求項1記載のシリコンエピタキシャルウェーハの製造方法。
  3. トレンチを形成した前記シリコン単結晶基板を反応容器内に配置して予め定められた成長温度に加熱し、その状態で該反応容器内に原料ガスを供給して前記充填エピタキシャル層を成長するとともに、
    前記原料ガスからのシリコン析出に係る反応律速領域と供給律速領域との遷移温度を前記成長温度に一致させるのに必要な、前記反応容器への前記原料ガスの流量を原料ガス臨界流量としたとき、前記反応容器内に該原料ガス臨界流量よりも大きい流量にて前記原料ガスを供給しつつ前記成長温度にて前記充填エピタキシャル層を成長することを特徴とする請求項1又は請求項2に記載のシリコンエピタキシャルウェーハの製造方法。
  4. 前記成長温度において前記充填エピタキシャル層の成長を阻害する成長阻害ガスを、前記原料ガスとともに前記反応容器内に供給することを特徴とする請求項1ないし請求項3のいずれか1項に記載のシリコンエピタキシャルウェーハの製造方法。
  5. トレンチを形成したシリコン単結晶基板を反応容器内に配置して予め定められた成長温度に加熱し、その状態で該反応容器内に原料ガスを供給して前記充填エピタキシャル層を成長するとともに、
    前記原料ガスからのシリコン析出に係る反応律速領域と供給律速領域との遷移温度を前記成長温度に一致させるのに必要な、前記反応容器への前記原料ガスの流量を原料ガス臨界流量としたとき、前記反応容器内に該原料ガス臨界流量よりも大きい流量にて前記原料ガスを供給しつつ前記成長温度にて前記充填エピタキシャル層を成長するとともに、
    前記成長温度において前記充填エピタキシャル層の成長を阻害する成長阻害ガスを、前記原料ガスとともに前記反応容器内に供給することを特徴とするシリコンエピタキシャルウェーハの製造方法。
  6. 前記成長阻害ガスは、シリコンに対するエッチングガスであることを特徴とする請求項4又は請求項5に記載のシリコンエピタキシャルウェーハの製造方法。
  7. 前記エッチングガスが塩化水素であることを特徴とする請求項6記載のシリコンエピタキシャルウェーハの製造方法。
  8. シリコンのエッチングに係る反応律速領域と供給律速領域との遷移温度を前記成長温度に一致させるのに必要な、前記反応容器への前記エッチングガスの流量をエッチングガス臨界流量としたとき、前記反応容器内に前記エッチングガス臨界流量よりも小さい流量にて前記エッチングガスを供給することを特徴とする請求項6又は請求項7に記載のシリコンエピタキシャルウェーハ製造方法。
  9. 前記原料ガス臨界流量にて原料ガスを前記反応容器内に供給したとき の、該反応容器内の原料ガス濃度と等しいか、又は、これよりも高い原料ガス濃度が前記トレンチの底において得られるように、前記原料ガスの前記反応容器への供給流量を定めることを特徴とする請求項3ないしは請求項8のいずれか1項に記載のシリコンエピタキシャルウェーハの製造方法。
  10. 前記反応容器内の圧力を常圧に保持しつつ前記原料ガスを供給することを特徴とする請求項3ないし請求項9のいずれか1項に記載のシリコンエピタキシャルウェーハの製造方法。
  11. 前記原料ガスがトリクロロシランであることを特徴とする請求項3ないし請求項10のいずれか1項に記載のシリコンエピタキシャルウェーハの製造方法。
  12. シリコン単結晶基板の基板主表面に開口幅がトレンチ深さよりも小さいトレンチが形成され、当該トレンチの内部がシリコン単結晶からなる充填エピタキシャル層にて充填された構造を有するシリコンエピタキシャルウェーハにおいて、
    前記基板主表面の法線ベクトルαを前記トレンチの長手方向内側面の法線ベクトルβに最小の回転角度にて重ねるための角度区間を遷移面法線角度域として定義し、前記トレンチの長手方向の開口エッジをなす領域を、該遷移面法線角度域にて法線ベクトルが連続的に変化する遷移面領域として考えたとき、{111}面の法線ベクトルが前記遷移面法線角度域の外に存在するように、前記基板主表面のミラー指数(h)と、前記トレンチの長手方向内側面のミラー指数(h)とを定められてなることを特徴とするシリコンエピタキシャルウェーハ。
  13. 前記遷移面領域におけるシリコンの成長速度分布が、前記基板主表面側と前記トレンチの長手方向内側面との中間の角度位置にて極大値を示すものとなるように、前記基板主表面のミラー指数(h)と、前記トレンチの長手方向内側面のミラー指数(h)とを定められてなることを特徴とする請求項12記載のシリコンエピタキシャルウェーハ。
JP2003172269A 2003-06-17 2003-06-17 シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ Expired - Lifetime JP3915984B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2003172269A JP3915984B2 (ja) 2003-06-17 2003-06-17 シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ
CNB2004800168204A CN100428411C (zh) 2003-06-17 2004-06-10 制造硅外延晶片的方法和硅外延晶片
PCT/JP2004/008135 WO2004114384A1 (ja) 2003-06-17 2004-06-10 シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ
EP04745765A EP1638136A4 (en) 2003-06-17 2004-06-10 METHOD OF MANUFACTURING SILICON EPITAXIAL WAFERS AND SILICON EPITAXIAL WAFERS

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003172269A JP3915984B2 (ja) 2003-06-17 2003-06-17 シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ

Publications (2)

Publication Number Publication Date
JP2005011893A JP2005011893A (ja) 2005-01-13
JP3915984B2 true JP3915984B2 (ja) 2007-05-16

Family

ID=33534671

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003172269A Expired - Lifetime JP3915984B2 (ja) 2003-06-17 2003-06-17 シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ

Country Status (4)

Country Link
EP (1) EP1638136A4 (ja)
JP (1) JP3915984B2 (ja)
CN (1) CN100428411C (ja)
WO (1) WO2004114384A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI365491B (en) 2003-12-24 2012-06-01 Kao Corp Composition for cleaning semiconductor device
JP5015440B2 (ja) * 2005-09-29 2012-08-29 株式会社デンソー 半導体基板の製造方法
JP5150048B2 (ja) * 2005-09-29 2013-02-20 株式会社デンソー 半導体基板の製造方法
JP4865290B2 (ja) * 2005-10-06 2012-02-01 株式会社Sumco 半導体基板の製造方法
JP4788519B2 (ja) * 2006-08-07 2011-10-05 株式会社デンソー 半導体基板の製造方法
US20090273102A1 (en) 2005-10-06 2009-11-05 Syouji Nogami Semiconductor Substrate and Method for Manufacturing the Same
JP5200604B2 (ja) * 2008-03-19 2013-06-05 信越半導体株式会社 スーパージャンクション構造を有する半導体素子の製造方法
JP5056618B2 (ja) * 2008-06-26 2012-10-24 豊田合成株式会社 Iii族窒化物系化合物半導体の製造方法
JP5397253B2 (ja) * 2010-02-11 2014-01-22 株式会社デンソー 半導体基板の製造方法
JP5702622B2 (ja) * 2011-02-14 2015-04-15 株式会社Sumco トレンチ埋め込みエピタキシャル成長条件の最適化方法
CN102693910A (zh) * 2011-03-23 2012-09-26 上海华虹Nec电子有限公司 沟槽的干法刻蚀方法
JP2014112594A (ja) * 2012-12-05 2014-06-19 Denso Corp スーパージャンクション構造を有する半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4141765A (en) * 1975-02-17 1979-02-27 Siemens Aktiengesellschaft Process for the production of extremely flat silicon troughs by selective etching with subsequent rate controlled epitaxial refill
US4278987A (en) * 1977-10-17 1981-07-14 Hitachi, Ltd. Junction isolated IC with thick EPI portion having sides at least 20 degrees from (110) orientations
JPH05234901A (ja) * 1992-02-19 1993-09-10 Komatsu Ltd 結晶成長方法
JP3667906B2 (ja) * 1996-11-25 2005-07-06 三洋電機株式会社 半導体装置及び半導体装置の製造方法
JPH11135512A (ja) * 1997-10-31 1999-05-21 Mitsubishi Electric Corp 電力用半導体装置及びその製造方法
JP3485081B2 (ja) * 1999-10-28 2004-01-13 株式会社デンソー 半導体基板の製造方法
JP4415457B2 (ja) * 2000-06-05 2010-02-17 株式会社デンソー 半導体装置の製造方法
JP2002353451A (ja) * 2001-05-22 2002-12-06 Fuji Electric Co Ltd 超接合半導体素子の製造方法
JP2004047967A (ja) * 2002-05-22 2004-02-12 Denso Corp 半導体装置及びその製造方法
JP4304034B2 (ja) * 2002-10-18 2009-07-29 富士電機ホールディングス株式会社 超接合半導体素子の製造方法
JP2004141407A (ja) 2002-10-24 2004-05-20 Crecia Corp ティシュペーパー箱

Also Published As

Publication number Publication date
EP1638136A1 (en) 2006-03-22
WO2004114384A1 (ja) 2004-12-29
EP1638136A4 (en) 2010-08-04
JP2005011893A (ja) 2005-01-13
CN100428411C (zh) 2008-10-22
CN1806313A (zh) 2006-07-19

Similar Documents

Publication Publication Date Title
JP3915984B2 (ja) シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ
JP5393772B2 (ja) 炭化珪素半導体装置の製造方法
KR101727544B1 (ko) 탄화 규소 반도체장치의 제조방법
US20130217213A1 (en) Production process of epitaxial silicon carbide single crystal substrate
US8890170B2 (en) Silicon carbide substrate, semiconductor device and method for manufacturing silicon carbide substrate
US9752254B2 (en) Method for manufacturing a single-crystal 4H—SiC substrate
WO2016140051A1 (ja) SiCエピタキシャルウェハ、SiCエピタキシャルウェハの製造方法
TW201818454A (zh) 半導體裝置之製造方法、基板處理裝置及記錄媒體
JP3801957B2 (ja) 気相成長装置及びエピタキシャルウェーハの製造方法
JP4894390B2 (ja) 半導体基板の製造方法
JP2013170104A (ja) エピタキシャル炭化珪素ウエハの製造方法
JP4215572B2 (ja) シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ
JP3893615B2 (ja) 気相成長装置およびエピタキシャルウェーハの製造方法
JP2010153483A (ja) 成膜装置、及び、成膜方法
JPH06151864A (ja) 半導体基板及びその製造方法
JP5200604B2 (ja) スーパージャンクション構造を有する半導体素子の製造方法
TWI851374B (zh) 具有超接面構造之半導體元件之製造方法
WO2024089963A1 (ja) スーパージャンクション構造を有する半導体素子の製造方法
JP3494467B2 (ja) 半導体薄膜の形成方法
TW201903827A (zh) 半導體裝置之製造方法、基板處理裝置及記錄媒體
KR102608830B1 (ko) 디바이스들 및 구조들을 제조하기 위한 선택적 방법들
JP2704224B2 (ja) 半導体素子及びその製法
JPH01179788A (ja) Si基板上への3−5族化合物半導体結晶の成長方法
JPH02102520A (ja) 気相エピタキシヤル成長方法
TW202336300A (zh) 矽晶圓及磊晶矽晶圓

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070118

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070131

R150 Certificate of patent or registration of utility model

Ref document number: 3915984

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100216

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100216

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100216

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110216

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120216

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120216

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130216

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140216

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term