KR102608830B1 - 디바이스들 및 구조들을 제조하기 위한 선택적 방법들 - Google Patents

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이-치아우 후앙
첸-잉 우
아비섹 두베
치아 쳉 친
사우라브 초프라
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

본 명세서에 설명되는 하나 이상의 실시예들은 디바이스들 및 구조들을 제조하기 위한 선택적 방법들에 관한 것이다. 이들 실시예들에서, 디바이스들은 프로세스 챔버의 프로세스 볼륨 내부에서 노출된다. 전구체 가스들은 특정 유동 비율들로 그리고 특정한 프로세스 조건들로 프로세스 볼륨에서 유동된다. 본 명세서에 설명되는 프로세스 조건들은 디바이스들의 결정 평면들의 {100} 평면들 상에서의 선택적 에피택셜 층 성장을 초래하며, 이는 핀들 각각의 최상부에 대응한다. 부가적으로, 프로세스 조건들은 결정 평면들의 {110} 평면의 선택적 에칭을 초래하며, 이는 핀들 각각의 측벽들에 대응한다. 그러므로, 본 명세서에 설명되는 방법들은 상이한 결정 평면들에서 에피택셜 막들을 성장시키거나 에칭하기 위한 방식을 제공한다. 더욱이, 본 명세서에 설명되는 방법들은 동시적인 에피택셜 막 성장 및 에칭이 상이한 결정 평면들 상에서 발생하게 허용한다.

Description

디바이스들 및 구조들을 제조하기 위한 선택적 방법들
[0001] 본 명세서에 설명되는 하나 이상의 실시예들은 일반적으로 반도체 제조에 관한 것으로, 더 상세하게는 반도체 디바이스들 및 구조들을 제조하기 위한 선택적 방법들에 관한 것이다.
[0002] 차세대 디바이스들에 대한 회로 밀도들이 증가함에 따라, 상호연결부들, 이를테면 비아들, 트렌치들, 접촉부들, 게이트 구조들, 및 다른 피처들 뿐만 아니라 이들 사이의 유전체 재료들의 폭들이 감소된다. 그러나, 유전체 층들의 두께는 실질적으로 일정하게 유지되어, 피처들의 종횡비들을 증가시키는 것을 초래한다. 최근에, CMOS(complementary metal oxide semiconductor), 이를테면 FinFET 디바이스들이 다양한 상이한 타입들의 반도체 디바이스들에 도입되었다.
[0003] FinFET 디바이스들은 통상적으로, 트랜지스터에 대한 채널 및 소스/드레인 구역들이 그 위에 형성되어 있는, 높은 종횡비들을 갖는 반도체 핀들을 포함한다. 이어서, 더 빠르고, 더 신뢰할 수 있고, 더 양호하게 제어되는 반도체 트랜지스터 디바이스들을 생성하기 위해, 채널 및 소스/드레인 구역들의 증가된 표면적의 장점을 이용하여, 핀(fin) 디바이스들의 측부 부분들 위에 그리고 측부 부분들을 따라 게이트 전극이 형성된다. FinFET들의 추가적인 장점들은, 쇼트 채널 효과(short channel effect)를 감소시키고 더 높은 전류 흐름을 제공하는 것을 포함한다.
[0004] 계속되는 스케일링 및 아키텍처 발전으로 인해, 좁은 수직 측벽들을 갖는 리세스된 구조들 및 FinFET 디바이스들의 좁은 핀들 상에 직접 소스/드레인 접촉 플러그를 랜딩(land)시키는 것은 난제였다. 더 양호한 접촉을 위해 볼륨을 증가시키도록 에피택셜 층들이 사용되었다. 통상적인 실리콘(Si) 에피택셜 막은 {111} 평면들에 의해 패시트(facet)되며, 그 에피택셜 막이 트랜지스터 채널 방향을 따라 관찰될 때 다이아몬드 형상을 갖는다. 우세한 {111} 패시트들을 갖는 에피택셜 막은, 측벽들 상에서의 측방향 성장이 이웃한 핀들 또는 측벽들의 추가적인 거리 감소를 금지하기 때문에 불리할 수 있다. 종종, 디바이스가 다중-핀 FinFET들 또는 다수의 수직 측벽들을 가질 때, 에피택셜 층들 각각의 다이아몬드 형상들이 병합된다. 병합된 에피택셜 층들은 공극들을 형성하여, 디바이스 결함들을 야기할 수 있다.
[0005] 따라서, 측벽들 상에서의 측방향 성장이 감소되도록 에피택셜 막들을 선택적으로 성장시키기 위한 방법들에 대한 필요성이 존재한다.
[0006] 본 명세서에 설명되는 하나 이상의 실시예들은 반도체 디바이스 및 구조들을 제조하기 위한 선택적 방법들에 관한 것이다.
[0007] 일 실시예에서, 프로세스 챔버에서 기판을 프로세싱하는 방법은, 하나 이상의 핀들을 갖는 기판을 프로세스 챔버의 프로세스 볼륨 내로 노출시키는 단계; 전구체 가스들을 프로세스 챔버 내로 도입하는 단계; 하나 이상의 핀들 각각의 최상부 표면들 상에서 에피택셜 층을 성장시키는 단계; 및 하나 이상의 핀들 각각의 측벽 표면들을 에칭하는 단계를 포함하며, 여기서, 에피택셜 층을 성장시키는 단계 및 측벽 표면들을 에칭하는 단계는 동시에 발생한다.
[0008] 다른 실시예에서, 프로세스 챔버에서 기판을 프로세싱하는 방법은, 수직 측벽들을 갖는 리세스된 구조를 갖는 기판을 프로세스 챔버의 프로세스 볼륨 내로 노출시키는 단계; 전구체 가스들을 프로세스 챔버 내로 도입하는 단계; 수직 측벽들 각각 사이의 기판의 수평 부분 상에서 에피택셜 층을 성장시키는 단계; 및 수직 측벽들 각각의 표면들을 에칭하는 단계를 포함하며, 여기서, 에피택셜 층을 성장시키는 단계 및 수직 측벽들의 표면들을 에칭하는 단계는 동시에 발생한다.
[0009] 일 실시예에서, 프로세스 챔버에서 기판을 프로세싱하는 방법은, 하나 이상의 핀들을 갖는 기판을 프로세스 챔버의 프로세스 볼륨 내로 노출시키는 단계 ― 하나 이상의 핀들 각각은 {100} 평면 및 {110} 평면을 가짐 ―; 전구체 가스들을 프로세스 챔버 내로 도입하는 단계; 하나 이상의 핀들 각각의 {100} 평면 상에서 에피택셜 층을 성장시키는 단계; 및 하나 이상의 핀들 각각의 {110} 평면을 에칭하는 단계를 포함하며, 여기서, 에피택셜 층을 성장시키는 단계 및 측벽 표면들을 에칭하는 단계는 동시에 발생한다.
[0010] 본 개시내용의 위에서 언급된 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간략하게 요약된 본 개시내용의 더 구체적인 설명이 실시예들을 참조하여 이루어질 수 있는데, 이러한 실시예들 중 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들이 본 개시내용의 통상적인 실시예들만을 예시하는 것이므로, 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0011] 도 1은 본 명세서에 설명되는 적어도 하나의 실시예에 따른 프로세스 시스템의 개략도이다.
[0012] 도 2a는 본 명세서에 설명되는 적어도 하나의 실시예에 따른 FinFET 디바이스의 개략적인 단면도이다.
[0013] 도 2b는 도 2a에 도시된 바와 같은 라인(2B-2B)에서 절단된 FinFET 디바이스의 단면도이다.
[0014] 도 3은 종래 기술에 따른 FinFET 디바이스의 단면도이다.
[0015] 도 4는 본 명세서에 설명되는 적어도 하나의 실시예에 따른 방법의 흐름도이다.
[0016] 도 5a 및 도 5b는 도 4에서 설명된 방법의 일부 블록들에서의 FinFET 디바이스를 도시한다.
[0017] 도 6은 본 명세서에 설명되는 적어도 하나의 실시예에 따른 방법의 흐름도이다.
[0018] 도 7a 및 도 7b는 도 6에서 설명된 방법의 일부 블록들에서의 리세스된 구조를 도시한다.
[0019] 이해를 용이하게 하기 위하여, 도면들에 공통적인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들이 추가적인 인용 없이 다른 실시예들에 유익하게 통합될 수 있다는 것이 고려된다.
[0020] 다음의 설명에서, 다수의 특정 세부사항들이 본 개시내용의 실시예들의 더 완전한 이해를 제공하기 위해 제시된다. 그러나, 본 개시내용의 실시예들 중 하나 이상이 이들 특정 세부사항들 중 하나 이상 없이도 실시될 수 있다는 것은 당업자에게 명백할 것이다. 다른 예시들에서, 본 개시내용의 실시예들 중 하나 이상을 모호하게 하는 것을 피하기 위해 잘-알려진 특징들은 설명되지 않았다.
[0021] 본 명세서에 설명되는 하나 이상의 실시예들은 반도체 디바이스들 및 구조들을 제조하기 위한 선택적 방법들에 관한 것이다. 이들 실시예들에서, 디바이스들 및 구조들은 프로세스 챔버의 프로세스 볼륨 내부에서 노출된다. 이어서, 전구체 가스들이 프로세스 챔버의 프로세스 볼륨 내부에 도입된다. 전구체 가스들의 반응들은 상이한 결정 평면(crystal plane)들 상에서 에피택셜 막 성장을 야기한다. 위에서 논의된 바와 같이, 종래의 실시예들에서, 에피택셜 막들은 다중-핀 FinFET 디바이스들의 핀들 각각 상에서 또는 리세스된 구조들의 수직 측벽들 상에서 측방향으로 성장하여, 핀들 또는 수직 측벽들 각각 사이의 폭을 감소시킨다. 측방향 성장은 때때로 에피택셜 층들이 함께 병합되게 한다. 에피택셜 층들의 병합은 공극들을 형성하여, 디바이스 결함들 및 감소된 성능을 유발할 수 있다.
[0022] 본 명세서에 설명되는 실시예들에서, 전구체 가스들은 특정 유동 비율들로 그리고 특정한 프로세스 조건들로 프로세스 챔버의 프로세스 볼륨에서 유동된다. 본 명세서에 설명되는 프로세스 조건들은 리세스된 구조들 또는 FinFET 디바이스들의 결정 평면들의 {100} 평면들 상에서의 선택적 에피택셜 층 성장을 초래하며, 이는 다중-핀 FinFET 디바이스들의 핀들 각각의 최상부에 대응한다. 부가적으로, 프로세스 조건들은 결정 평면들의 {110} 평면의 선택적 에칭을 초래하며, 이는 디바이스들 각각의 측벽들에 대응한다. 그러므로, 본 명세서에 설명되는 방법들은 상이한 결정 평면들에서 에피택셜 막들을 성장시키거나 에칭하기 위한 방식을 제공한다. 관심있는 막은 특정한 결정 평면들 상에서는 성장할 수 있지만, 특정한 다른 평면들 상에서는 에칭될 수 있다. 부가적으로, 본 명세서에 설명되는 방법들은, 동시적인 에피택셜 막 성장 및 에칭이 상이한 결정 평면들 상에서 발생하게 허용하여, 특정한 결정 형태들의 형상들을 달성한다. 동시적인 성장 및 에칭은 종래의 실시예들에서 요구되는 순차적인 성장 및 에칭 프로세스들과 비교하여 더 빠른 처리량 및 더 양호한 프로세스 제어를 제공한다.
[0023] 도 1은 본 명세서에 설명되는 방법들을 수행하는 데 사용될 수 있는 프로세스 시스템(100)의 단면도이다. 프로세스 시스템(100)은 프로세스 챔버 바디(102), 지원 시스템들(104), 및 제어기(106)를 포함한다. 프로세스 챔버 바디(102)는 상부 부분(112) 및 하부 부분(114)을 포함한다. 상부 부분(112)은 상부 돔(dome)(116)과 기판(115) 사이의, 프로세스 챔버 바디(102) 내의 영역을 포함한다. 하부 부분(114)은 하부 돔(117)과 기판(115)의 최하부 사이의, 프로세스 챔버 바디(102) 내의 영역을 포함한다. 증착 프로세스들은 일반적으로 상부 부분(112) 내에서 기판(115)의 상부 표면 상에서 발생한다.
[0024] 지원 시스템(104)은 미리 결정된 프로세스들, 이를테면 프로세스 챔버 바디(102)에서의 에피택셜 막들의 성장을 실행 및 모니터링하는 데 사용되는 컴포넌트들을 포함한다. 제어기(106)는 지원 시스템(104)에 커플링되며, 프로세스 시스템(100) 및 지원 시스템(104)을 제어하도록 구성된다. 제어기(106)는 CPU(central processing unit), 메모리, 및 지원 회로들을 포함한다.
[0025] 프로세스 시스템(100)은 프로세스 챔버 바디(102) 내에 포지셔닝된 컴포넌트들에 열 에너지를 제공하도록 구성된 복수의 열 소스들, 이를테면 램프들(118)을 포함한다. 예컨대, 램프들(118)은 기판(115), 서셉터(120), 및/또는 예열 링(122)에 열 에너지를 제공하도록 구성될 수 있다. 하부 돔(117)은 하부 돔(117)을 통한 열 복사의 통과를 용이하게 하기 위해 광학적으로 투명한 재료, 이를테면 석영으로 형성될 수 있다. 램프들(118)이 상부 돔(116) 뿐만 아니라 하부 돔(117)을 통해 열 에너지를 제공하도록 포지셔닝될 수 있는 것이 고려된다.
[0026] 프로세스 챔버 바디(102)는 또한, 프로세스 챔버 바디(102) 내부에 형성된 복수의 플레넘들을 포함한다. 플레넘들은 캐리어 가스와 같은 하나 이상의 가스 소스들(124), 및 증착 가스들 및 도펀트 가스들과 같은 하나 이상의 전구체 소스들(126)과 유체 연통한다. 예컨대, 제1 플레넘(148)은 제1 플레넘(148)을 통해 증착 가스(162)를 프로세스 챔버 바디(102)의 상부 부분(112) 내로 제공하도록 구성될 수 있는 반면, 제2 플레넘(160)은 상부 부분(112)으로부터 증착 가스(162)를 배기하도록 구성될 수 있다. 그러한 방식으로, 증착 가스(162)는 기판(115)의 상부 표면에 평행하게 유동될 수 있다.
[0027] 액체 전구체(예컨대, 테트라실란)가 사용되는 경우들에서, 프로세스 시스템(100)은 액체 전구체 소스(128)와 유체 연통하는 액체 기화기(130)를 포함할 수 있다. 액체 기화기(130)는 프로세스 시스템(100)에 전달될 액체 전구체들을 기화시키기 위해 사용된다. 도시되지 않았지만, 액체 전구체 소스(128)가, 예컨대 전구체 액체 및 용매 액체의 하나 이상의 앰풀(ampule)들, 차단 밸브, 및 LFM(liquid flow meter)을 포함할 수 있다는 것이 고려된다.
[0028] 기판 지지 조립체(132)는 프로세스 챔버 바디(102)의 하부 부분(114)에 포지셔닝된다. 기판 지지 조립체(132)는 프로세싱 포지션에서 기판(115)을 지지하는 것으로 예시된다. 기판 지지 조립체(132)는 광학적으로 투명한 재료로 형성된 서셉터 지지 샤프트(134) 및 서셉터 지지 샤프트(134)에 의해 지지되는 서셉터(120)를 포함한다. 서셉터 지지 샤프트(134)의 샤프트(136)는 리프트 핀 접촉부(lift pin contact)들(140)이 커플링되는 슈라우드(shroud)(138) 내에 포지셔닝된다. 서셉터 지지 샤프트(134)는 프로세싱 동안 기판(115)의 회전을 용이하게 하기 위해 회전가능하다. 서셉터 지지 샤프트(134)의 회전은 서셉터 지지 샤프트(134)에 커플링된 액추에이터(142)에 의해 용이하게 된다. 슈라우드(138)는 일반적으로 제 위치에 고정되고, 따라서 프로세싱 동안 회전하지 않는다. 지지 핀(support pin)들(144)은 서셉터 지지 샤프트(134)를 서셉터(120)에 커플링시킨다.
[0029] 리프트 핀(pin)들(146)은 서셉터 지지 샤프트(134)에 형성된 개구들(라벨링되지 않음)을 통해 배치된다. 리프트 핀(pin)들(146)은 수직으로 작동가능하며, (도시된 바와 같은) 프로세싱 포지션으로부터 기판 제거 포지션으로 기판(115)을 리프팅하기 위해 기판(115)의 밑면과 접촉하도록 구성된다.
[0030] 예열 링(122)은 프로세스 챔버 바디(102)에 커플링된 하부 라이너(liner)(147) 상에 제거가능하게 배치된다. 예열 링(122)은 프로세스 챔버 바디(102)의 내부 볼륨 주위에 배치되고, 기판(115)이 프로세싱 포지션에 있는 동안 기판(115)을 둘러싼다. 예열 링(122)은, 프로세스 가스가 예열 링(122)에 인접한 제1 플레넘(148)을 통해 프로세스 챔버 바디(102)에 진입할 때, 프로세스 가스의 예열을 용이하게 한다.
[0031] 상부 돔(116)의 중앙 윈도우 부분(150) 및 하부 돔(117)의 최하부 부분(152)은 석영과 같은 광학적으로 투명한 재료로 형성될 수 있다. 중앙 윈도우 부분(150)의 둘레 주위에서 중앙 윈도우 부분(150)과 맞물리는 상부 돔(116)의 주변 플랜지(154), 최하부 부분의 둘레 주위에서 최하부 부분과 맞물리는 하부 돔(117)의 주변 플랜지(156)는 모두, 주변 플랜지들에 근접한 O-링들(158)이 열 방사에 직접 노출되는 것을 방지하기 위해 불투명 석영으로 형성될 수 있다. 주변 플랜지(154)는 석영과 같은 광학적으로 투명한 재료로 형성될 수 있다.
[0032] 본 명세서에 설명되는 적어도 하나의 실시예에 따르면, 도 2a는 FinFET 디바이스(200)의 개략적인 단면도이고, 도 2b는 도 2a에 도시된 바와 같은 라인(2B-2B)에서 절단된 FinFET 디바이스(200)의 단면도이다. 이들 실시예들에서, 기판(115)은 수직 핀들(202) 및 유전체 층(204)을 포함한다. 기판(115)은 벌크 Si 기판, SOI(silicon-on-insulator) 기판, 게르마늄(Ge) 기판 등일 수 있다. 수직 핀들(202)은 기판(115)의 상부 표면으로부터 수직으로 연장된다. 수직 핀들(202)은 기판(115)의 상부 표면을 마스킹 및 에칭하여, 수직 핀들(202)이 되게 함으로써, 형성될 수 있다. 그러나, 다른 실시예들에서, 다른 형성 방법들이 또한 고려된다. 유전체 층(204)은 기판(115) 상에 형성된 디바이스들 사이의 전기적 격리를 용이하게 한다. 도 2a 및 도 2b에 예시된 바와 같이, 수직 핀들(202)은 유전체 층(204)의 상부 표면 위로 일정 거리만큼 연장된다. 일부 실시예들에서, 유전체 층(204)은 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 또는 실리콘 산질화물(SiOxNy) 중 하나 이상으로 형성된다. 그러나, 다른 실시예들에서, 다른 유전체 재료들이 고려된다.
[0033] 도 3은 종래 기술의 FinFET 디바이스(300)의 단면도이다. 종래의 실시예들에서, 위에서 논의되고 도 3에 도시된 바와 같이, 에피택셜 층들(304)은 FinFET 디바이스(300)의 각각의 핀(302) 상에서 측방향으로 성장하여, 핀들(302) 각각 사이의 폭을 감소시킨다. 측방향 성장은 때때로 에피택셜 층들(304)이 함께 병합되게 한다. 에피택셜 층(304)의 병합은 공극들을 형성하여, 디바이스 결함들 및 감소된 성능을 유발할 수 있다. 그러므로, 도 3에 도시된 구성은 종종 문제가 있고 개선을 필요로 하며, 이는 아래에서 설명되는 실시예들에서 제공된다.
[0034] 도 4는 본 명세서에 설명되는 적어도 하나의 실시예에 따른 방법(400)의 흐름도이다. 이들 실시예들에서, 방법(400)은 도 1 내지 도 2b에 설명된 시스템들 및 디바이스들을 이용하여 수행되지만, 이들 시스템들 및 디바이스들로 제한되지 않으며, 다른 유사한 시스템들 및 디바이스들을 이용하여 수행될 수 있다. 도 5a 및 도 5b는 도 4에서 설명된 방법(400)의 일부 블록들에서의 FinFET 디바이스(500)를 도시한다.
[0035] 블록(402)에서, 하나 이상의 핀들(502)을 갖는 FinFET 디바이스(500)가 프로세스 챔버 바디(102) 내로 노출된다. 일부 실시예들에서, 프로세스 챔버(102)는 섭씨(C) 약 700도 이하, 이를테면 섭씨 약 350도 내지 섭씨 약 700도의 온도에 있다. 부가적으로, 일부 실시예들에서, 프로세스 챔버는 10 Torr 이하, 이를테면 약 5 Torr 내지 약 10 Torr의 압력들에 있다.
[0036] 블록(404)에서, 전구체들이 프로세스 챔버 바디(102) 내로 도입된다. 위에서 논의된 바와 같이 그리고 도 1에 도시된 바와 같이, 전구체들은 프로세스 챔버 바디(102)에 진입한다. 이들 실시예들에서, 캐리어 가스는 증기를 프로세스 챔버(102) 내로 이송하는 데 사용된다. 일 실시예에서, 캐리어 가스는 수소(H2)이다. 그러나, 다른 실시예들에서, 질소(N2)가 캐리어 가스로서 사용될 수 있다. 캐리어 가스 유량은 약 100 내지 약 1000 sccm일 수 있다. 일부 실시예들에서, 전구체들은 실리콘(Si) 함유 전구체들이며, 실란(SiH4)을 포함할 수 있다. 그러나, 다른 실시예들에서, 실험식 SixH(2X+2)를 갖는 고차 실란들, 이를테면 디실란(Si2H6), 트리실란(Si3H8), 및 테트라실란(Si4H10), 또는 다른 고차 실란들, 이를테면 폴리클로로실란이 사용될 수 있다. 부가적으로, 일부 실시예들에서, 전구체들은 게르마늄(Ge) 함유 전구체들이며, 염소화 가스들 또는 액체들, 이를테면 게르마늄 테트라클로라이드(GeCl4)를 포함할 수 있다. 그러나, 다른 실시예들에서, 다른 염소화 게르만(germane) 가스들 또는 액체들, 이를테면 디클로로게르만(GeH2Cl2), 트리클로로게르만(GeHCl3), 헥사클로로-디게르만(Ge2Cl6), 또는 이들의 임의의 2개 이상의 것들의 조합이 사용될 수 있다. 전구체들에 부가하여, 이들 실시예들에서, 디보란(B2H6)이 도펀트로서 사용된다. 그러나, 다른 실시예들에서, 다른 도펀트들, 이를테면 포스핀(PH3) 또는 아르신(AsH3)이 사용될 수 있다.
[0037] 블록(406)에서, 도 5a에 도시된 바와 같이, 에피택셜 층(504)이 핀(502)의 최상부 표면 및 측벽 표면들 상에서 성장된다. 핀(502)의 최상부 표면은 FinFET 디바이스(500)의 결정 평면의 {100} 평면에 대응한다. 핀(502)의 측벽 표면들은 FinFET 디바이스(500)의 결정 평면의 {110} 평면에 대응한다. 전구체 분자들(506)의 케미스트리들은 핀(502)의 최상부 표면 및 측벽 표면들 상에서 성장하는 에피택셜 층(504)을 형성하도록 작용한다. 예컨대, 이들 실시예들에서, 실란(SiH4) 및 게르마늄 테트라클로라이드(GeCl4)는 핀(502)의 표면들 상에서 에피택셜 층(504)을 성장시키는 데 사용되는 전구체 분자들(506)일 수 있다. 성장이 발생하고 있지만, GeCl4 내의 염소(Cl) 원자들은 에피택셜 층(504)을 동시에 에칭하도록 작용한다. 핀(502)의 측벽들 상에서, 에칭이 성장보다 큰 레이트로 발생하여, 측벽들 상에서의 성장의 축적을 방지한다. 따라서, 도 3에서 위에서 설명된 바와 같이, 종래의 실시예들에서 발생할 수 있는 에피택셜 층(504)의 측방향 성장이 방지된다. 그러므로, 에피택셜 층들(504)의 병합이 다중-핀 구조들에서 방지되어, 디바이스 결함들을 방지하고 디바이스 성능을 개선시킨다. 그러나, SiH4 및 GeCl4 전구체 분자들(506)을 사용할 때, 최상부 표면 상에서의 성장은 에칭보다 큰 레이트로 발생하며, 이는 핀(502)의 최상부 표면 상에서의 에피택셜 층(504)의 성장의 축적을 허용한다. 일부 실시예들에서, 핀(502)의 최상부 표면 상에서의 에피택셜 층(504)의 성장 레이트는 약 30 Å/min 내지 약 300 Å/min일 수 있다. 따라서, 방법(400)은 동시적인 에피택셜 막 성장 및 에칭이 상이한 결정 평면들 상에서 발생하게 허용하여, 특정한 결정 형태들 및 형상들을 달성한다. 동시적인 성장 및 에칭은 종래의 실시예들에서 요구되는 순차적인 성장 및 에칭 프로세스들과 비교하여 더 빠른 처리량 및 더 양호한 프로세스 제어를 제공한다.
[0038] 방법(400)에 후속하여, 결과적인 FinFET 디바이스(500)가 도 5b에 도시된다. 결과적인 FinFET 디바이스(500)는 핀(502)의 최상부 표면 상에 형성된 에피택셜 층(504)을 포함한다. 그러나, 결과적인 FinFET 디바이스(500)는 그의 측벽들 상에 형성된 에피택셜 층(504)을 갖지 않는다. 따라서, 방법(400)은 유리하게, FinFET 디바이스들, 이를테면 FinFET 디바이스(500) 상에서의 선택적 에피택셜 성장을 초래한다. 이들 실시예들에서, 결과적인 에피택셜 층(504)은 약 10 nm 내지 약 30 nm, 이를테면 약 20 nm일 수 있다.
[0039] 도 6은 본 명세서에 설명되는 적어도 하나의 실시예에 따른 방법(600)의 흐름도이다. 이들 실시예들에서, 방법(600)은 도 1 내지 도 2b에 설명된 시스템들 및 디바이스들을 이용하여 수행되지만, 이들 시스템들 및 디바이스들로 제한되지 않으며, 다른 유사한 시스템들 및 디바이스들을 이용하여 수행될 수 있다. 도 7a 및 도 7b는 도 6에서 설명된 방법(600)의 일부 블록들에서의 리세스된 구조(700)를 도시한다.
[0040] 블록(602)에서, 기판(702)을 갖는 리세스된 구조(700)가 프로세스 챔버 바디(102) 내로 노출된다. 기판(702)은 수직 측벽들(704)을 포함한다. 일부 실시예들에서, 프로세스 챔버(102)는 섭씨(C) 약 700도 이하, 이를테면 섭씨 약 350 내지 섭씨 약 700의 온도에 있다. 부가적으로, 일부 실시예들에서, 프로세스 챔버는 10 Torr 이하, 이를테면 약 5 Torr 내지 약 10 Torr의 압력들에 있다.
[0041] 블록(604)에서, 전구체들이 프로세스 챔버 바디(102) 내로 도입된다. 위에서 논의된 바와 같이 그리고 도 1에 도시된 바와 같이, 전구체들은 프로세스 챔버 바디(102)에 진입한다. 이들 실시예들에서, 캐리어 가스는 증기를 프로세스 챔버(102) 내로 이송하는 데 사용된다. 일 실시예에서, 캐리어 가스는 수소(H2)이다. 그러나, 다른 실시예들에서, 질소(N2)가 캐리어 가스로서 사용될 수 있다. 캐리어 가스 유량은 약 100 내지 약 1000 sccm일 수 있다. 일부 실시예들에서, 전구체들은 Si 함유 전구체들이며, 실란(SiH4)을 포함할 수 있다. 그러나, 다른 실시예들에서, 실험식 SixH(2X+2)를 갖는 고차 실란들, 이를테면 디실란(Si2H6), 트리실란(Si3H8), 및 테트라실란(Si4H10), 또는 다른 고차 실란들, 이를테면 폴리클로로실란이 사용될 수 있다. 부가적으로, 일부 실시예들에서, 전구체들은 Ge 함유 전구체들이며, 염소화 가스들 또는 액체들, 이를테면 게르마늄 테트라클로라이드(GeCl4)를 포함할 수 있다. 그러나, 다른 실시예들에서, 다른 염소화 게르만 가스들 또는 액체들, 이를테면 디클로로게르만(GeH2Cl2), 트리클로로게르만(GeHCl3), 헥사클로로-디게르만(Ge2Cl6), 또는 이들의 임의의 2개 이상의 것들의 조합이 사용될 수 있다. 전구체들에 부가하여, 이들 실시예들에서, 디보란(B2H6)이 도펀트로서 사용된다. 그러나, 다른 실시예들에서, 다른 도펀트들, 이를테면 포스핀(PH3) 또는 아르신(AsH3)이 사용될 수 있다.
[0042] 블록(606)에서, 도 7a에 도시된 바와 같이, 에피택셜 층(706)이 수직 측벽들(704) 각각 사이의 기판(702) 상에서 직접적으로 그리고 수직 측벽들(704) 상에서 직접적으로 성장된다. 수직 측벽들(704) 각각 사이의 수평 표면은 리세스된 구조(700)의 결정 평면의 {100} 평면에 대응한다. 수직 측벽들(704)은 리세스된 구조(700)의 결정 평면의 {110} 평면에 대응한다. 전구체 분자들(708)의 케미스트리들은 수직 측벽들(704) 각각 사이의 기판(702)의 수평 부분 상에서 그리고 수직 측벽들(704) 상에서 직접적으로 성장하는 에피택셜 층(706)을 형성하도록 작용한다. 예컨대, 이들 실시예들에서, 실란(SiH4) 및 게르마늄 테트라클로라이드(GeCl4)는 기판(702)의 표면들 상에서 에피택셜 층(706)을 성장시키는 데 사용되는 전구체 분자들(708)일 수 있다. 성장이 발생하고 있지만, 염소(Cl) 원자들은 에피택셜 층(706)을 동시에 에칭하도록 작용한다. 수직 측벽들(704) 상에서, 에칭이 성장보다 큰 레이트로 발생하여, 수직 측벽들(704) 상에서의 에피택셜 층(706)의 성장의 축적을 방지한다. 따라서, 도 3에서 위에서 설명된 것과 같이, 종래의 실시예들에서 발생할 수 있는 에피택셜 층(706)의 측방향 성장이 방지된다. 그러므로, 에피택셜 층들(706)의 병합이 리세스된 구조들에서 방지되어, 디바이스 결함들을 방지하고 디바이스 성능을 개선시킨다. 그러나, SiH4 및 GeCl4 전구체 분자들(708)을 사용할 때, 수직 측벽들(704) 사이의 수평 표면에서의 성장은 에칭보다 큰 레이트로 발생하며, 이는 수직 측벽들(704) 각각 사이의 수평 표면 상에서의 에피택셜 층(706)의 성장의 축적을 허용한다. 일부 실시예들에서, 수직 측벽들(702) 각각 사이의 에피택셜 층(706)의 성장 레이트는 약 30 Å/min 내지 약 300 Å/min일 수 있다. 따라서, 방법(600)은 동시적인 에피택셜 막 성장 및 에칭이 상이한 결정 평면들 상에서 발생하게 허용하여, 특정한 결정 형태들 및 형상들을 달성한다. 동시적인 성장 및 에칭은 종래의 실시예들에서 요구되는 순차적인 성장 및 에칭 프로세스들과 비교하여 더 빠른 처리량 및 더 양호한 프로세스 제어를 제공한다. 부가적으로, 수직 측벽들(704) 각각 사이의 에피택셜 층(706)의 성장은 연마하기 더 쉬운 에피택셜 층(706)의 더 평탄한 최상부를 제공한다.
[0043] 방법(600)에 후속하여, 결과적인 리세스된 구조(700)가 도 7b에 도시된다. 결과적인 리세스된 구조(700)는 수직 측벽들(704) 각각 사이의 기판(702)의 수평 부분 상에 형성된 에피택셜 층(706)을 포함한다. 그러나, 결과적인 리세스된 구조(700)는 수직 측벽들(704) 상에 형성된 에피택셜 층(706)을 갖지 않는다. 따라서, 방법(600)은 유리하게, 리세스된 구조들, 이를테면 리세스된 구조(700) 상에서의 선택적 에피택셜 성장을 초래한다. 이들 실시예들에서, 결과적인 에피택셜 층은 약 10 nm 내지 약 30 nm, 이를테면 약 20 nm일 수 있다.
[0044] 전술한 것이 본 발명의 구현들에 관한 것이지만, 본 발명의 다른 및 추가적인 구현들이 본 발명의 기본적인 범위를 벗어나지 않으면서 안출될 수 있으며, 본 발명의 범위는 후속하는 청구항들에 의해 결정된다.

Claims (20)

  1. 프로세스 챔버에서 기판을 프로세싱하는 방법으로서,
    하나 이상의 핀(fin)들을 갖는 상기 기판을 상기 프로세스 챔버의 프로세스 볼륨 내로 노출시키는 단계;
    실란(SiH4) 및 게르마늄 테트라클로라이드(GeCl4)를 포함하는 전구체 가스들을 상기 프로세스 챔버 내로 도입하는 단계;
    상기 하나 이상의 핀들 각각의 최상부 표면들 상에서 에피택셜 층을 성장시키는 단계 ― 상기 최상부 표면들 상에서의 에피택셜 층의 성장은 에칭보다 큰 레이트로 발생함 ―; 및
    상기 하나 이상의 핀들 각각의 측벽 표면들 상에서 에피택셜 층을 에칭하는 단계 ― 상기 측벽 표면들 상에서의 에피택셜 층의 에칭은 성장보다 큰 레이트로 발생함 ―
    를 포함하며,
    상기 에피택셜 층을 성장시키는 단계 및 상기 에피택셜 층을 에칭하는 단계는 동시에 발생하는, 기판을 프로세싱하는 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 프로세스 챔버 내에 도펀트 가스를 더 포함하는, 기판을 프로세싱하는 방법.
  4. 제1항에 있어서,
    상기 프로세스 챔버는 섭씨 약 350도 내지 섭씨 약 700도의 온도들로 가열되는, 기판을 프로세싱하는 방법.
  5. 제1항에 있어서,
    상기 프로세스 챔버는 약 5 Torr 내지 약 10 Torr의 압력들로 제어되는, 기판을 프로세싱하는 방법.
  6. 제1항에 있어서,
    상기 에피택셜 층은 상기 하나 이상의 핀들 각각의 최상부 표면들 상에서 약 30 Å/min 내지 약 300 Å/min의 성장 레이트로 성장되는, 기판을 프로세싱하는 방법.
  7. 제1항에 있어서,
    상기 하나 이상의 핀들을 갖는 상기 기판은 FinFET(Fin Field Effect Transistor) 디바이스를 포함하는, 기판을 프로세싱하는 방법.
  8. 프로세스 챔버에서 기판을 프로세싱하는 방법으로서,
    수직 측벽들을 갖는 리세스된 구조를 갖는 상기 기판을 상기 프로세스 챔버의 프로세스 볼륨 내로 노출시키는 단계;
    실란(SiH4) 및 게르마늄 테트라클로라이드(GeCl4)를 포함하는 전구체 가스들을 상기 프로세스 챔버 내로 도입하는 단계;
    상기 수직 측벽들 각각 사이의 상기 기판의 수평 부분 상에서 에피택셜 층을 성장시키는 단계 ― 상기 수평 부분 상에서의 에피택셜 층의 성장은 에칭보다 큰 레이트로 발생함 ―; 및
    상기 수직 측벽들 각각의 표면들 상에서 에피택셜 층을 에칭하는 단계 ― 상기 수직 측벽들의 표면들 상에서의 에피택셜 층의 에칭은 성장보다 큰 레이트로 발생함 ―
    를 포함하며,
    상기 에피택셜 층을 성장시키는 단계 및 상기 에피택셜 층을 에칭하는 단계는 동시에 발생하는, 기판을 프로세싱하는 방법.
  9. 삭제
  10. 제8항에 있어서,
    상기 프로세스 챔버 내에 도펀트 가스를 더 포함하는, 기판을 프로세싱하는 방법.
  11. 제8항에 있어서,
    상기 프로세스 챔버는 섭씨 약 350도 내지 섭씨 약 700도의 온도들로 가열되는, 기판을 프로세싱하는 방법.
  12. 제8항에 있어서,
    상기 프로세스 챔버는 약 5 Torr 내지 약 10 Torr의 압력들로 제어되는, 기판을 프로세싱하는 방법.
  13. 제8항에 있어서,
    상기 에피택셜 층은 상기 기판의 수평 부분 상에서 약 30 Å/min 내지 약 300 Å/min의 성장 레이트로 성장되는, 기판을 프로세싱하는 방법.
  14. 제8항에 있어서,
    상기 수직 측벽들은 2개의 수직 측벽들을 포함하는, 기판을 프로세싱하는 방법.
  15. 프로세스 챔버에서 기판을 프로세싱하는 방법으로서,
    하나 이상의 핀들을 갖는 상기 기판을 상기 프로세스 챔버의 프로세스 볼륨 내로 노출시키는 단계 ― 상기 하나 이상의 핀들 각각은 {100} 평면 및 {110} 평면을 가짐 ―;
    실란(SiH4) 및 게르마늄 테트라클로라이드(GeCl4)를 포함하는 전구체 가스들을 상기 프로세스 챔버 내로 도입하는 단계;
    상기 하나 이상의 핀들 각각의 {100} 평면 상에서 에피택셜 층을 성장시키는 단계 ― 상기 {100} 평면 상에서의 에피택셜 층의 성장은 에칭보다 큰 레이트로 발생함 ―; 및
    상기 하나 이상의 핀들 각각의 {110} 평면 상에서 에피택셜 층을 에칭하는 단계 ― 상기 {110} 평면 상에서의 에피택셜 층의 에칭은 성장보다 큰 레이트로 발생함 ―
    를 포함하며,
    상기 하나 이상의 핀들 각각의 {100} 평면 상에서 상기 에피택셜 층을 성장시키는 단계 및 상기 하나 이상의 핀들 각각의 {110} 평면 상에서 에피택셜 층을 에칭하는 단계는 동시에 발생하는, 기판을 프로세싱하는 방법.
  16. 삭제
  17. 제15항에 있어서,
    상기 프로세스 챔버 내에 도펀트 가스를 더 포함하는, 기판을 프로세싱하는 방법.
  18. 제15항에 있어서,
    상기 프로세스 챔버는 섭씨 약 350도 내지 섭씨 약 700도의 온도들로 가열되는, 기판을 프로세싱하는 방법.
  19. 제15항에 있어서,
    상기 프로세스 챔버는 약 5 Torr 내지 약 10 Torr의 압력들로 제어되는, 기판을 프로세싱하는 방법.
  20. 제15항에 있어서,
    상기 에피택셜 층은 상기 {100} 평면 상에서 약 30 Å/min 내지 약 300 Å/min의 성장 레이트로 성장되는, 기판을 프로세싱하는 방법.
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