JP5150048B2 - 半導体基板の製造方法 - Google Patents
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Description
α≦2×10 19 、かつ、8×10 15 ≦β≦3×10 17
を満足するようにした半導体基板の製造方法を要旨とする。
基板の不純物としての砒素の濃度を「α[/cm3]」、第2導電型のエピタキシャル膜の不純物濃度を「β[/cm3]」としたとき、
α≦2×10 19 、かつ、8×10 15 ≦β≦3×10 17
を満足する半導体基板の製造方法を要旨とする。
以下、本発明を具体化した第1の実施形態を図面に従って説明する。
図1に、本実施の形態における縦型トレンチゲートMOSFET(縦型スーパージャンクションMOSデバイス)の断面図を示す。図2は、図1における素子部での要部拡大図である。
まず、図3(a)に示すように、n+シリコン基板1を用意する。n+シリコン基板1は不純物としてAs(砒素)を用いている。そして、n+シリコン基板1の上にn型のエピタキシャル膜2を成膜する。さらに、チップ外周部でのエピタキシャル膜2に複数のトレンチ20を形成し、このトレンチ20内にシリコン酸化膜21を充填する。そして、エピタキシャル膜2の上面を平坦化する。
その後、図1に示すように、LOCOS酸化膜15を形成する。また、素子部においてpウエル層7、トレンチ8、ゲート酸化膜9、ポリシリコンゲート電極10、n+ソース領域11、p+ソースコンタクト領域12を形成する。さらに、電極および配線を形成する。この素子部の形成において、n+ソース領域11やp+ソースコンタクト領域12等をイオン注入にて形成する際に、図4(d)においてチップ外周部に設けたトレンチ20におけるエピタキシャル膜26の上面には窪み27が形成されており、この窪み27をアライメントマークとして用いてフォトマスクと位置合わせする。
トレンチのアスペクト比が10未満の場合、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、
Y<0.2X+0.1
を満たすようにする。
Y<0.2X+0.05
を満たすようにする。
Y<0.2X
を満たすようにする。こうすると、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で効率よく埋め込むという観点から好ましい。
n+シリコン基板1上のnエピ膜にトレンチ4を形成した後に、ジクロロシラン(DCS)、HCl、H2を流しながら、エピ成長する際にn+シリコン基板1の裏面や外周面(端部)からAsが拡散してp/nコラムに達する。このように、HClを混入させることで、n+基板のAsがエッチングされ、表面に付着する。
α≦3×1019・ln(β)−1×1021
を満足している。
スーパージャンクション構造を有する部位における平面での所定領域(図9,10でのSIMS分析領域)、即ち、p型不純物拡散領域(5)とn型不純物拡散領域(6)を複数含む所定領域について、表面に一次イオンを照射し深さ方向に表面を露出させながら、放出した二次イオンについて質量分析することによりn型の不純物拡散領域(6)の構成元素とp型の不純物拡散領域(5)の構成元素とシリコン基板の不純物構成元素の深さ方向について平均濃度の元素分析をしてスーパージャンクション構造のキャリア濃度分布について良否判定する。
2次元的な周期構造からなるp/nコラム構造基板の濃度を分析する検査は、主に、次の2回行われる。
図12は、シリコンソースガスとしてジクロロシラン(DCS)を用い、かつ、塩化水素を添加しないで、エピ成長を行った場合のSIMS結果を示す。図12では、深さが4〜12μmにおけるリン(P)濃度とボロン(B)濃度の差が大きく、好ましい濃度分布が得られていないことが分かる。また、砒素(As)濃度は非常に低く、具体的には1×1015/cm3以下である。
NP=Nexp−P×(WB+WP)/WP
例をあげて説明すると、例えば図14における深さ2μmにおけるボロン濃度、即ち、Nexp−Bが5×1015/cm3であり、例えばWB=WPならば、上述した式から、ボロン濃度NBが10×1015/cm3(=5×1015×2/1)となる。
(イ)n+シリコン基板(第1導電型のシリコン基板)1の上に、当該シリコン基板1の不純物濃度よりも低濃度なn型エピタキシャル膜(第1導電型のエピタキシャル膜)2を形成する第1工程と、シリコン基板1の上のエピタキシャル膜2にトレンチ4を形成する第2工程と、トレンチ4内を含めたn型エピタキシャル膜2上にp型(第2導電型)のエピタキシャル膜23を成膜してトレンチ4の内部をp型エピタキシャル膜23で埋め込む第3工程と、を備えた半導体基板の製造方法であって、第3工程においてトレンチ4の内部をp型のエピタキシャル膜23で埋め込む際の、少なくとも埋め込みの最終工程において、p型のエピタキシャル膜23の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用い、かつ、シリコン基板1の不純物としての砒素の濃度を「α」、p型のエピタキシャル膜23の不純物濃度を「β」としたとき、
α≦3×1019・ln(β)−1×1021
を満足するようにした。
α≦3×1019・ln(β)−1×1021
を満足している。また、縦型スーパージャンクションMOSデバイスの構造として、この半導体基板を用いた構成となっている。これら構造においても同様な効果を奏する。
トレンチ4のアスペクト比が10未満の場合、
Y<0.2X+0.1
を満たすようにし、
トレンチ4のアスペクト比が10以上20未満の場合、
Y<0.2X+0.05
を満たすようにし、
トレンチ4のアスペクト比が20以上の場合、
Y<0.2X
を満たすようにすると、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で効率よく埋め込むという観点から好ましいものとなる。
(第2の実施の形態)
次に、第2の実施の形態を、第1の実施の形態との相違点を中心に説明する。
図15に示すように、本実施形態においてはトレンチ4の底部がn+シリコン基板1に達しておらず、トレンチ底面がn型エピタキシャル膜2の内部に位置している。
図16(a)に示すように、n+シリコン基板1の上のn型のエピタキシャル膜2の成膜、トレンチ20の形成、シリコン酸化膜21の充填、及び平坦化を行った後、図16(b)に示すように、n型のエピタキシャル膜2の上のシリコン酸化膜22を用いたn型エピタキシャル膜2に対するトレンチ形成工程において、シリコン基板1に達する前にエッチングを終了する。これにより、トレンチ4の底面はn型エピタキシャル膜2の内部に位置することになる。
第2工程でトレンチ4を形成する際に、トレンチ4をシリコン基板1に達しないように形成することにより、トレンチ底面においてシリコン基板1が露出していないので、当該部位からのAsの混入を防止することができる。
(第3の実施の形態)
次に、第3の実施の形態を、第1の実施の形態との相違点を中心に説明する。
図18(a)に示すように、n+シリコン基板1の上にn型のエピタキシャル膜2を成膜する。そして、n+シリコン基板1の下面(裏面)およびn+シリコン基板1の側面(外周面)を保護膜30で被覆する。保護膜30としては、シリコン酸化膜、シリコン窒化膜、多結晶シリコン膜等を使用する。引き続き、トレンチ20の形成、シリコン酸化膜21の充填、及び平坦化を行う。
トレンチ4の内部をp型のエピタキシャル膜23で埋め込む際に、シリコン基板1の裏面および外周面を保護膜30で被覆した状態でp型のエピタキシャル膜23で埋め込むようにすることにより、シリコン基板1の裏面および外周面においてシリコン基板1が露出していないので、当該部位からのAsの混入を防止することができる。
(第4の実施の形態)
次に、第4の実施の形態を、第1の実施形態との相違点を中心に説明する。
まず、図20(a)に示すように、n+シリコン基板40を用意し、その上にn型エピタキシャル膜41を形成する。n+シリコン基板40は不純物としてAs(砒素)を用いている。そして、図20(b)に示すように、エピタキシャル膜41の上面に、エッチングマスクとなるシリコン酸化膜42を成膜し、レジスト材を塗布した上でフォトリソグラフィーにより所望の領域に開口部42aを形成する。さらに、図20(c)に示すように、シリコン酸化膜42をマスクにしてエピタキシャル膜41にトレンチ43を形成する。つまり、開口部42aからドライエッチングにより異方性エッチングを実施し、トレンチ43を形成する。
α≦3×1019・ln(β)−1×1021
を満足するようにしている。よって、塩化水素エッチング処理においてAs拡散が生じるが、p/nコラム中のAs混入量を少なくすることができる。
n+シリコン基板(第1導電型のシリコン基板)40の上に、シリコン基板40の不純物濃度よりも低濃度なn型(第1導電型)のエピタキシャル膜41を形成する第1工程と、シリコン基板40の上のn型のエピタキシャル膜41にトレンチ43を形成する第2工程と、エピタキシャル成長法によりトレンチ43内を含めたn型のエピタキシャル膜41上にp型(第2導電型)のエピタキシャル膜44を形成する第3工程と、p型のエピタキシャル膜44の一部のエッチング処理と、p型のエピタキシャル膜45の成膜処理とを1回または複数回行ってトレンチ43内を重ねたp型(第2導電型)のエピタキシャル膜44,45にて埋め込む第4工程と、を備えた半導体基板の製造方法であって、シリコン基板40の不純物としての砒素の濃度を「α」、p型のエピタキシャル膜44,45の不純物濃度を「β」としたとき、
α≦3×1019・ln(β)−1×1021
を満足するようにしている。
なお、図9,10等により説明した評価方法については、バルク基板にトレンチを形成して逆導電型のエピタキシャル膜で埋め込む場合の評価方法に適用することができる。
Claims (6)
- 第1導電型のシリコン基板の上に、当該シリコン基板の不純物濃度よりも低濃度な第1導電型のエピタキシャル膜を形成する第1工程と、
前記シリコン基板の上のエピタキシャル膜にトレンチを形成する第2工程と、
前記トレンチ内を含めた前記第1導電型のエピタキシャル膜上に第2導電型のエピタキシャル膜を成膜して前記トレンチの内部を前記第2導電型のエピタキシャル膜で埋め込む第3工程と、
を備えた半導体基板の製造方法であって、
前記第3工程においてトレンチの内部を第2導電型のエピタキシャル膜で埋め込む際の、少なくとも埋め込みの最終工程において、第2導電型のエピタキシャル膜の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用い、かつ、成膜真空度が常圧から100Paの範囲であるときには成膜温度を800℃以上1200℃以下、成膜真空度が100Paから1×10−5Paの範囲であるときには成膜温度を600℃以上1200℃以下とし、シリコン基板の不純物としての砒素の濃度を「α[/cm3]」、第2導電型のエピタキシャル膜の不純物濃度を「β[/cm3]」としたとき、
α≦2×1019、かつ、8×1015≦β≦3×1017
を満足するようにしたことを特徴とする半導体基板の製造方法。 - トレンチの内部を第2導電型のエピタキシャル膜で埋め込む際の、少なくとも埋め込みの最終工程において、エピタキシャル膜の成膜条件として、トレンチ側面上に成長するエピタキシャル膜について、トレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くしたことを特徴とする請求項1に記載の半導体基板の製造方法。
- 第1導電型のシリコン基板の上に、当該シリコン基板の不純物濃度よりも低濃度な第1導電型のエピタキシャル膜を形成する第1工程と、
前記シリコン基板の上の第1導電型のエピタキシャル膜にトレンチを形成する第2工程と、
エピタキシャル成長法により前記トレンチ内を含めた前記第1導電型のエピタキシャル膜上に第2導電型のエピタキシャル膜を形成する第3工程と、
前記第2導電型のエピタキシャル膜の一部のエッチング処理と、第2導電型のエピタキシャル膜の成膜処理とを1回または複数回行って前記トレンチ内を重ねた第2導電型のエピタキシャル膜にて埋め込む第4工程と、
を備えた半導体基板の製造方法であって、
前記第4工程では、成膜真空度が常圧から100Paの範囲であるときには成膜温度を800℃以上1200℃以下、成膜真空度が100Paから1×10−5Paの範囲であるときには成膜温度を600℃以上1200℃以下とし、
前記シリコン基板の不純物としての砒素の濃度を「α[/cm3]」、第2導電型のエピタキシャル膜の不純物濃度を「β[/cm3]」としたとき、
α≦2×1019、かつ、8×1015≦β≦3×1017
を満足するようにしたことを特徴とする半導体基板の製造方法。 - 第2工程でトレンチを形成する際に、トレンチをシリコン基板に達しないように形成したことを特徴とする請求項1〜3のいずれか1項に記載の半導体基板の製造方法。
- 前記トレンチの内部を前記第2導電型のエピタキシャル膜で埋め込む際に、シリコン基板の裏面および外周面を保護膜で被覆した状態で第2導電型のエピタキシャル膜で埋め込むようにしたことを特徴とする請求項1または2に記載の半導体基板の製造方法。
- 第2導電型のエピタキシャル膜の一部のエッチング処理を行う際に、シリコン基板の裏面および外周面を保護膜で被覆した状態でエッチング処理するようにしたことを特徴とする請求項3に記載の半導体基板の製造方法。
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US11/526,879 US7642178B2 (en) | 2005-09-29 | 2006-09-26 | Semiconductor device, method for manufacturing the same and method for evaluating the same |
DE102006045914A DE102006045914B8 (de) | 2005-09-29 | 2006-09-28 | Halbleitervorrichtung insbesondere vertikaler Super-Junction-MOS-Baustein und Verfahren zu deren Fertigung |
KR1020060095154A KR100795860B1 (ko) | 2005-09-29 | 2006-09-28 | 반도체 장치, 그 제조방법 및 그 평가방법 |
CNB2006101689110A CN100479100C (zh) | 2005-09-29 | 2006-09-29 | 半导体器件、其制造方法及其评估方法 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022051197A (ja) * | 2020-09-18 | 2022-03-31 | 株式会社東芝 | 半導体部材の製造方法及び半導体装置の製造方法 |
Families Citing this family (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1724822A3 (en) * | 2005-05-17 | 2007-01-24 | Sumco Corporation | Semiconductor substrate and manufacturing method thereof |
DE102006045912B4 (de) * | 2005-09-29 | 2011-07-21 | Sumco Corp. | Verfahren zur Fertigung einer Halbleitervorrichtung und Epitaxialwachstumseinrichtung |
JP2008218656A (ja) * | 2007-03-02 | 2008-09-18 | Denso Corp | 半導体装置の製造方法及び半導体ウエハ |
US8148228B2 (en) * | 2007-04-05 | 2012-04-03 | Texas Instruments Incorporated | Surface patterned topography feature suitable for planarization |
JP4416007B2 (ja) * | 2007-05-17 | 2010-02-17 | 株式会社デンソー | 半導体装置 |
KR100879885B1 (ko) * | 2007-08-08 | 2009-01-22 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
US9484451B2 (en) | 2007-10-05 | 2016-11-01 | Vishay-Siliconix | MOSFET active area and edge termination area charge balance |
JP5509543B2 (ja) * | 2008-06-02 | 2014-06-04 | 富士電機株式会社 | 半導体装置の製造方法 |
JP5444655B2 (ja) * | 2008-07-30 | 2014-03-19 | 株式会社Sumco | 半導体基板の製造方法 |
JP5636203B2 (ja) * | 2009-03-26 | 2014-12-03 | 株式会社Sumco | 半導体基板、半導体装置及び半導体基板の製造方法 |
JP5218380B2 (ja) * | 2009-11-20 | 2013-06-26 | 富士電機株式会社 | 多段エピタキシャル方式による超接合半導体装置の製造方法 |
CN102254796B (zh) * | 2010-05-20 | 2014-05-21 | 上海华虹宏力半导体制造有限公司 | 形成交替排列的p型和n型半导体薄层的方法 |
KR101179460B1 (ko) * | 2010-09-07 | 2012-09-07 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
CN102403216B (zh) * | 2010-09-09 | 2013-06-12 | 上海华虹Nec电子有限公司 | 使用湿法刻蚀制备超级结器件的方法 |
CN102468133A (zh) * | 2010-11-15 | 2012-05-23 | 上海华虹Nec电子有限公司 | 一种具有沟槽的半导体结构的形成方法 |
JP5728992B2 (ja) * | 2011-02-11 | 2015-06-03 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
CN102412266B (zh) * | 2011-10-13 | 2014-12-10 | 上海华虹宏力半导体制造有限公司 | 提高soa能力的功率器件结构及其制造方法 |
CN103123894B (zh) * | 2011-11-18 | 2016-04-13 | 上海华虹宏力半导体制造有限公司 | 交替排列的p型和n型半导体薄层的形成方法 |
US9306010B2 (en) * | 2012-03-14 | 2016-04-05 | Infineon Technologies Ag | Semiconductor arrangement |
US9842911B2 (en) | 2012-05-30 | 2017-12-12 | Vishay-Siliconix | Adaptive charge balanced edge termination |
CN103633116B (zh) * | 2012-08-20 | 2017-02-15 | 朱江 | 一种电荷补偿结构半导体晶片及其制备方法 |
JP6142496B2 (ja) | 2012-10-12 | 2017-06-07 | 富士電機株式会社 | 半導体装置の製造方法 |
US9111898B2 (en) * | 2013-02-19 | 2015-08-18 | Taiwan Semiconductor Manufacturing Company. Ltd. | Multiple layer substrate |
JP6292929B2 (ja) * | 2014-03-06 | 2018-03-14 | 新日本無線株式会社 | 半導体装置、その半導体装置の製造方法および検査方法 |
US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
KR102098996B1 (ko) | 2014-08-19 | 2020-04-08 | 비쉐이-실리코닉스 | 초접합 금속 산화물 반도체 전계 효과 트랜지스터 |
CN104658889B (zh) * | 2015-02-10 | 2017-10-24 | 上海华虹宏力半导体制造有限公司 | 两次沟槽型超级结器件的对准标记制造方法 |
US10630771B1 (en) | 2015-02-26 | 2020-04-21 | Akamai Technologies, Inc. | Content delivery network with network storage and support for on-demand content upload |
CN106328687B (zh) * | 2015-07-02 | 2020-03-06 | 北大方正集团有限公司 | 一种用于超结器件的外延片的制作方法和结构 |
CN105118824A (zh) * | 2015-07-21 | 2015-12-02 | 上海华虹宏力半导体制造有限公司 | 应用于双层外延工艺的光刻对准标记的制作方法 |
DE102015122828A1 (de) * | 2015-12-23 | 2017-06-29 | Infineon Technologies Austria Ag | Verfahren zum Herstellen einer Halbleitervorrichtung mit epitaktischen Schichten und einer Ausrichtungsmarkierung |
CN105702710A (zh) * | 2016-01-29 | 2016-06-22 | 上海华虹宏力半导体制造有限公司 | 深沟槽型超级结器件的制造方法 |
JP6745166B2 (ja) * | 2016-08-12 | 2020-08-26 | 株式会社アルバック | 成膜方法 |
CN107527818B (zh) * | 2017-07-21 | 2020-02-07 | 上海华虹宏力半导体制造有限公司 | 超级结的制造方法 |
JP7283211B2 (ja) * | 2019-04-26 | 2023-05-30 | 富士電機株式会社 | 炭化珪素基板の製造方法および炭化珪素基板 |
CN113539830A (zh) * | 2020-04-13 | 2021-10-22 | 富士电机株式会社 | 超结半导体装置以及超结半导体装置的制造方法 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5468982A (en) * | 1994-06-03 | 1995-11-21 | Siliconix Incorporated | Trenched DMOS transistor with channel block at cell trench corners |
JPH0945912A (ja) * | 1995-07-31 | 1997-02-14 | Nec Corp | 半導体装置およびその製造方法 |
JP3502531B2 (ja) * | 1997-08-28 | 2004-03-02 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
JP3485081B2 (ja) * | 1999-10-28 | 2004-01-13 | 株式会社デンソー | 半導体基板の製造方法 |
JP3804375B2 (ja) * | 1999-12-09 | 2006-08-02 | 株式会社日立製作所 | 半導体装置とそれを用いたパワースイッチング駆動システム |
JP3973395B2 (ja) | 2001-10-16 | 2007-09-12 | 株式会社豊田中央研究所 | 半導体装置とその製造方法 |
JP4078831B2 (ja) * | 2001-11-30 | 2008-04-23 | 株式会社Sumco | エピタキシャルウエーハ製造方法 |
JP3908572B2 (ja) * | 2002-03-18 | 2007-04-25 | 株式会社東芝 | 半導体素子 |
JP4004843B2 (ja) * | 2002-04-24 | 2007-11-07 | Necエレクトロニクス株式会社 | 縦型mosfetの製造方法 |
JP2004047967A (ja) * | 2002-05-22 | 2004-02-12 | Denso Corp | 半導体装置及びその製造方法 |
JP3743395B2 (ja) | 2002-06-03 | 2006-02-08 | 株式会社デンソー | 半導体装置の製造方法及び半導体装置 |
JP4695824B2 (ja) * | 2003-03-07 | 2011-06-08 | 富士電機ホールディングス株式会社 | 半導体ウエハの製造方法 |
JP4166627B2 (ja) * | 2003-05-30 | 2008-10-15 | 株式会社デンソー | 半導体装置 |
JP3915984B2 (ja) * | 2003-06-17 | 2007-05-16 | 信越半導体株式会社 | シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ |
JP4904673B2 (ja) * | 2004-02-09 | 2012-03-28 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
JP4773716B2 (ja) * | 2004-03-31 | 2011-09-14 | 株式会社デンソー | 半導体基板の製造方法 |
JP4764999B2 (ja) * | 2004-07-09 | 2011-09-07 | 富士電機株式会社 | 半導体素子の製造方法 |
JP2006203151A (ja) * | 2004-12-24 | 2006-08-03 | Fuji Electric Holdings Co Ltd | 半導体素子の濃度評価方法 |
JP2006287127A (ja) * | 2005-04-04 | 2006-10-19 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
-
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Cited By (3)
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---|---|---|---|---|
JP2022051197A (ja) * | 2020-09-18 | 2022-03-31 | 株式会社東芝 | 半導体部材の製造方法及び半導体装置の製造方法 |
US11658077B2 (en) | 2020-09-18 | 2023-05-23 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor member and method for manufacturing semiconductor device |
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