CN103123894B - 交替排列的p型和n型半导体薄层的形成方法 - Google Patents

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Abstract

本发明公开了一种交替排列的P型和N型半导体薄层的形成方法,包括步骤:1)在硅衬底上生长本征硅外延层;2)在本征硅外延层上刻蚀出沟槽;3)倾斜地向沟槽的一面侧壁注入P型杂质,另一面侧壁注入N型杂质;4)用本征硅外延填充沟槽;5)在900~1200℃高温下,对P型和N型杂质进行扩散,形成交替排列的P型和N型半导体薄层。该方法通过离子注入工艺,在沟槽两侧壁分别注入P型和N型杂质,如此不仅较好地控制了杂质的掺杂量,提高了P型和N型杂质的匹配精度和产品良率,而且还可以形成横向杂质分布不均匀的P型和N型半导体薄层。

Description

交替排列的P型和N型半导体薄层的形成方法
技术领域
本发明涉及半导体集成电路制造领域,特别是涉及一种交替排列的P型和N型半导体薄层的形成方法。
背景技术
交替排列的P型和N型半导体薄层结构被广泛的应用于各种半导体器件中,例如超级结半导体器件。该结构传统的制造方法,如图1所示,是先在半导体硅衬底1上生长N型(或P型)硅外延层2,然后在N型硅外延层2上刻蚀深沟槽3,最后用P型(或N型)硅外延4填充深沟槽3,从而形成交替排列的P型和N型半导体薄层。这种方法有两个缺点:一是P型和N型掺杂总量控制困难,容易造成工艺波动;二是由于硅外延原位掺杂的固有属性,不能改变P型和N型半导体薄层的横向掺杂分布。
发明内容
本发明要解决的技术问题是提供一种交替排列的P型和N型半导体薄层的形成方法,它可以提高P型和N型杂质的匹配精度,并可以形成横向不均匀的P型和N型杂质分布。
为解决上述技术问题,本发明的交替排列的P型和N型半导体薄层的形成方法,包括以下步骤:
1)在硅衬底上生长本征硅外延层;
2)在本征硅外延层上刻蚀出沟槽;
3)倾斜地向沟槽的一面侧壁注入P型杂质,另一面侧壁注入N型杂质;
4)用本征硅外延填充沟槽;
5)在900~1200℃高温下对P型和N型杂质进行扩散,形成交替排列的P型和N型半导体薄层。
本发明通过离子注入工艺,在沟槽两侧壁分别注入P型和N型杂质,不仅较好地控制了杂质的掺杂量,提高了最终形成的P型和N型半导体薄层的杂质匹配精度和产品良率,而且还可以形成横向杂质分布不均匀的P型和N型半导体薄层。
附图说明
图1是传统的交替排列的P型和N型半导体薄层的形成方法示意图。
图2是本发明实施例的交替排列的P型和N型半导体薄层的形成方法示意图。
图3是采用本发明实施例的方法形成的P型和N型半导体薄层的横向载流子分布示意图。
图中附图标记说明如下:
1:硅衬底
2:硅外延层
3:沟槽
4:P型硅外延层
5:本征硅外延层
具体实施方式
为对本发明的技术内容、特点与功效有更具体的了解,现结合图示的实施方式,详述如下:
本实施例的交替排列的P型和N型半导体薄层的形成方法,应用于超级结MOSFEFT,其具体工艺步骤请参阅图2所示,包括:
步骤1,在高掺杂的N型硅衬底1上生长一层厚度为10~100μm(优选50μm)的本征硅外延层5,如图2(a)所示。该本征硅外延层5的电阻率大于50ohm.cm。
步骤2,在本征硅外延层5上刻蚀出宽度为0.2~10μm、深度为5~100μm的沟槽3,如图2(b)所示。沟槽3的宽度优选5μm,深度优选48μm。
步骤3,以一定的倾斜角(26.5~89.8度),向沟槽3的一面侧壁离子注入P型杂质硼,另一面侧壁离子注入N型杂质(磷、砷或者锑),如图2(c)所示。由于离子注入工艺可以很好的控制杂质的掺杂量,因此能够大大提高P型和N型杂质的匹配精度。
步骤4,用本征硅外延5填充沟槽3,如图2(d)所示。该本征硅外延5的电阻率大于50ohm.cm。
步骤5,在900~1200℃的高温环境下,对P型和N型杂质进行扩散再分布,形成P型柱和N型柱交替排列的超级结,如图2(e)所示。由于P型柱和N型柱都是扩散形成的,因此,掺杂浓度的横向分布不均匀,载流子体浓度在横向上呈类似抛物线的分布,即中间掺杂浓度高,两边掺杂浓度低,如图3所示。

Claims (9)

1.一种交替排列的P型和N型半导体薄层的形成方法,其特征在于,包括以下步骤:
1)在硅衬底上生长本征硅外延层;
2)在本征硅外延层上刻蚀出沟槽;
3)倾斜地向沟槽的一面侧壁离子注入P型杂质,另一面侧壁离子注入N型杂质;
4)用本征硅外延填充沟槽;
5)在900~1200℃高温下,对P型和N型杂质进行扩散,形成交替排列的P型和N型半导体薄层。
2.根据权利要求1所述的方法,其特征在于,步骤1),所述硅衬底为高掺杂的N型硅衬底。
3.根据权利要求1所述的方法,其特征在于,步骤1),所述本征硅外延层的厚度为10~100μm。
4.根据权利要求3所述的方法,其特征在于,步骤1),所述本征硅外延层的厚度为50μm。
5.根据权利要求1所述的方法,其特征在于,步骤2),所述沟槽的宽度为0.2~10μm,深度为5~100μm。
6.根据权利要求5所述的方法,其特征在于,步骤2),所述沟槽的宽度为5μm,深度为48μm。
7.根据权利要求1所述的方法,其特征在于,步骤3),所述P型杂质为硼,N型杂质为磷、砷或者锑。
8.根据权利要求1所述的方法,其特征在于,步骤3),注入杂质时的倾斜角度为26.5~89.8度。
9.根据权利要求1所述的方法,其特征在于,所述本征硅外延的电阻率大于50ohm.cm。
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US7023069B2 (en) * 2003-12-19 2006-04-04 Third Dimension (3D) Semiconductor, Inc. Method for forming thick dielectric regions using etched trenches
JP5150048B2 (ja) * 2005-09-29 2013-02-20 株式会社デンソー 半導体基板の製造方法

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