CN102299183B - Jfet晶体管及其形成方法 - Google Patents
Jfet晶体管及其形成方法 Download PDFInfo
- Publication number
- CN102299183B CN102299183B CN 201110284618 CN201110284618A CN102299183B CN 102299183 B CN102299183 B CN 102299183B CN 201110284618 CN201110284618 CN 201110284618 CN 201110284618 A CN201110284618 A CN 201110284618A CN 102299183 B CN102299183 B CN 102299183B
- Authority
- CN
- China
- Prior art keywords
- epitaxial loayer
- doping type
- doping
- well region
- jfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Abstract
本发明提供了一种JFET晶体管及其形成方法，所述JFET晶体管包括：半导体衬底；第一掺杂类型的外延层，覆盖所述半导体衬底的表面；第二掺杂类型的栅极注入区，位于所述外延层中，所述第二掺杂类型与第一掺杂类型相反；第一掺杂类型的源极引出区和漏极引出区，分别位于所述栅极注入区两侧的外延层中；第一掺杂类型的阱区，位于所述外延层中，所述栅极注入区位于所述阱区内。本发明有利于改善JFET晶体管的夹断电压的漂移范围。
Description
技术领域
本发明涉及半导体器件以及半导体工艺技术领域，尤其涉及一种JFET晶体管及其形成方法。
背景技术
在BCD工艺中，集成的结型场效应(JFET)晶体管是非常重要的一类器件，使用JFET晶体管可以非常容易地搭建启动(start-up)模块以及恒流源模块。对于JFET晶体管，其夹断电压(pitch off voltage)是最关键的参数之一。
现有技术中，在生长外延层的BCD工艺中，外延层主要作为高压器件的低掺杂漂移区来实现高的阻断耐压，但是对于高压JFET晶体管，其夹断电压主要是由外延层的厚度和浓度两方面决定的，由于常规BCD工艺中外延层的厚度和浓度的漂移范围比较大，因而难以精确控制JFET晶体管的夹断电压。
发明内容
本发明要解决的技术问题是提供一种JFET晶体管及其形成方法，以改善JFET晶体管的夹断电压的漂移范围。
为解决上述技术问题，本发明提供了一种JFET晶体管，包括：
半导体衬底；
第一掺杂类型的外延层，覆盖所述半导体衬底的表面；
第二掺杂类型的栅极注入区，位于所述外延层中，所述第二掺杂类型与第一掺杂类型相反；
第一掺杂类型的源极引出区和漏极引出区，分别位于所述栅极注入区两侧的外延层中；
第一掺杂类型的阱区，位于所述外延层中，所述栅极注入区位于所述阱区内。
可选地，所述阱区的掺杂浓度比所述外延层的掺杂浓度高至少1个数量级。
可选地，所述外延层的掺杂浓度为1E14/cm3至1E15/cm3。
可选地，所述JFET晶体管还包括：
第二掺杂类型的顶层掺杂区，位于所述阱区与所述源极引出区和/或漏极引出区之间的外延层中。
可选地，所述JFET晶体管还包括：
第二掺杂类型的栅极引出区，位于所述栅极注入区内。
本发明还提供了一种JFET晶体管的形成方法，包括：
提供半导体衬底；
在所述半导体衬底的表面上形成第一掺杂类型的外延层；
对所述外延层进行离子注入，以在其中形成第一掺杂类型的阱区；
对所述阱区进行离子注入，以在其中形成第二掺杂类型的栅极注入区，所述第二掺杂类型与第一掺杂类型相反；
对所述阱区两侧的外延层进行离子注入，以分别形成第一掺杂类型的源极引出区和漏极引出区。
可选地，所述阱区的掺杂浓度比所述外延层的掺杂浓度高至少1个数量级。
可选地，所述外延层的掺杂浓度为1E14/cm3至1E15/cm3。
可选地，所述JFET晶体管的形成方法还包括：
对所述外延层进行离子注入，以在所述阱区与所述源极引出区和/或漏极引出区之间的外延层中形成第二掺杂类型的顶层掺杂区。
可选地，所述JFET晶体管的形成方法还包括：
对所述栅极注入区进行离子注入，以在其中形成第二掺杂类型的栅极引出区。
与现有技术相比，本发明具有以下优点：
本发明实施例的JFET晶体管结构及其形成方法中，首先在外延层中形成阱区，之后在该阱区中形成栅极注入区，其中，阱区是通过单独的离子注入工艺来形成的，其工艺漂移范围大大低于外延层厚度及浓度的总漂移范围，因而可以有效地减小JFET晶体管的夹断电压的漂移范围，提高夹断电压的精度。
进一步地，本发明实施例中，阱区的掺杂浓度比外延层的掺杂浓度高至少1个数量级，有利于进一步减小夹断电压的漂移范围。
附图说明
图1是本发明实施例的JFET晶体管的形成方法的流程示意图；
图2至图6是本发明实施例的JFET晶体管的形成方法中各步骤的剖面结构示意图。
具体实施方式
现有技术的JFET晶体管中，栅极注入区直接形成在外延层中，由于外延层的浓度、厚度的工艺漂移范围较大，因而难以精确控制JFET晶体管的夹断电压。
本发明实施例的JFET晶体管结构及其形成方法中，首先在外延层中形成阱区，之后在该阱区中形成栅极注入区，由于阱区的形成过程是通过独立的离子注入工艺来实现的，其工艺漂移范围大大低于外延层厚度及浓度的总漂移范围，因而有利于减小JFET晶体管的夹断电压的漂移范围，提高夹断电压的精度。
进一步地，本发明实施例中，阱区的掺杂浓度比外延层的掺杂浓度高至少1个数量级，有利于进一步减小夹断电压的漂移范围。
下面结合具体实施例和附图对本发明作进一步说明，但不应以此限制本发明的保护范围。
图1示出了本发明实施例的JFET晶体管的形成方法的流程示意图，包括：
步骤S11，提供半导体衬底；
步骤S12，在所述半导体衬底的表面上形成第一掺杂类型的外延层；
步骤S13，对所述外延层进行离子注入，以在其中形成第一掺杂类型的阱区；
步骤S14，对所述阱区进行离子注入，以在其中形成第二掺杂类型的栅极注入区，所述第二掺杂类型与第一掺杂类型相反；
步骤S 15，对所述阱区两侧的外延层进行离子注入，以分别形成第一掺杂类型的源极引出区和漏极引出区。
图2至图6示出了本实施例的JFET晶体管的形成方法的各步骤的剖面结构示意图，下面结合图1和图2至图6对本实施例进行详细说明。
结合图1和图2，执行步骤S11，提供半导体衬底10；执行步骤S12，在半导体衬底10的表面上形成第一掺杂类型的外延层11。
其中，半导体衬底10可以是硅衬底、锗硅衬底、III-V族元素化合物衬底或本领域技术人员公知的其他半导体材料衬底，本实施例中采用的是硅衬底。更具体地，本实施例中，第一掺杂类型具体为P型的硅衬底，即半导体衬底10中具有P型的掺杂离子，如硼离子、铟离子等。
外延层11的形成方法可以是外延生长，本实施例中其掺杂类型为N型，即在外延生长的过程中引入N型离子。本实施例中，外延层11的掺杂浓度为1E14/cm3至1E15/cm3，厚度为6至25μm。
结合图1和图3，执行步骤S13，对外延层11进行离子注入，以在其中形成第一掺杂类型的阱区12。阱区12的形成过程可以包括光刻、离子注入等，注入的离子具体可以是磷离子、砷离子等，离子注入之后还可以进行高温推进。阱区12的掺杂浓度比外延层11的掺杂浓度高至少1个数量级，本实施例中，外延层11的掺杂浓度为1E14/cm3至1E15/cm3，相对应的，阱区12的掺杂浓度至少为1E15/cm3至1E16/cm3。
之后参考图4，对阱区12之外的外延层11进行离子注入，在其中形成第二掺杂类型(本实施例中具体为P型)的顶层掺杂区13，以提高器件的击穿电压。本实施例中包括多个并列的顶层掺杂区13，其都位于阱区12的一侧，在其他具体实施例中，顶层掺杂区13也可以分布于阱区12的另一侧或者分别位于阱区12的两侧。顶层掺杂区13构成double-resurf结构，可以显著提高器件击穿电压，本实施例中可以达到700V的击穿电压。
结合图1和图5，执行步骤S14，对阱区12进行离子注入，以在其中形成第二掺杂类型的栅极注入区14，第二掺杂类型与第一掺杂类型相反。本实施例中，第二掺杂类型具体为P型，注入的离子可以是硼离子、铟离子等，离子注入之后还可以加热进行推进。
栅极注入区14位于阱区12内，由于器件的夹断电压取决于对载流子的耗尽，因而阱区12使得夹断点电荷平衡时，耗尽的载流子主要由阱区12提供。阱区12的形成过程是通过单独的离子注入和推进来实现的，因此较容易通过控制离子注入的能量、剂量等参数以及推进过程的温度、时间等参数来控制阱区12的掺杂浓度、深度等，使得阱区12相关的工艺漂移范围较小，有利于精确控制器件的夹断电压。
结合图1和图6，执行步骤S15，对阱区12两侧的外延层11进行离子注入，以分别形成第一掺杂类型的源极引出区17和漏极引出区16。源极引出区17和漏极引出区16的掺杂浓度高于外延层11的掺杂浓度，其中注入的离子可以是磷离子、砷离子等。
在形成源极引出区17和漏极引出区16之前或之后，还可以通过光刻、离子注入等在栅极注入区14中形成第二掺杂类型(本实施例中具体为P型)的栅极引出区15。
至此，本实施例形成的JFET晶体管结构如图6所示，包括：半导体衬底10；第一掺杂类型的外延层11，覆盖半导体衬底10的表面；第一掺杂类型的阱区12，位于外延层11中；第二掺杂类型的栅极注入区14，位于阱区12中，第二掺杂类型与第一掺杂类型相反；第一掺杂类型的源极引出区17和漏极引出区16，分别位于阱区12两侧的外延层11中；第二掺杂类型的顶层掺杂区13，位于阱区12与源极引出区17和/或漏极引出区16之间的外延层11中；第二掺杂类型的栅极引出区15，位于栅极注入区14内。其中，阱区12的深度介于外延层11和栅极注入区14的深度之间，即阱区12位于外延层11内，而栅极注入区14位于阱区12内。
需要说明的是，本实施例中，第一掺杂类型为N型，第二掺杂类型为P型，形成的是N型的JFET晶体管，在其他具体实施例中，还可以改变掺杂类型，即第一掺杂类型为P型，第二掺杂类型为N型，从而形成P型的JFET晶体管。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (8)
1.一种JFET晶体管，包括：
半导体衬底；
第一掺杂类型的外延层，覆盖所述半导体衬底的表面；
第二掺杂类型的栅极注入区，位于所述外延层中，所述第二掺杂类型与第一掺杂类型相反；
第一掺杂类型的源极引出区和漏极引出区，分别位于所述栅极注入区两侧的外延层中；
其特征在于，还包括：
第一掺杂类型的阱区，位于所述外延层中，所述栅极注入区位于所述阱区内，所述源极引出区和漏极引出区位于所述阱区两侧的外延层中，所述阱区的掺杂浓度比所述外延层的掺杂浓度高至少1个数量级。
2.根据权利要求2所述的JFET晶体管，其特征在于，所述外延层的掺杂浓度为1E14/cm3至1E15/cm3。
3.根据权利要求1所述的JFET晶体管，其特征在于，还包括：
第二掺杂类型的顶层掺杂区，位于所述阱区与所述源极引出区和/或漏极引出区之间的外延层中。
4.根据权利要求1所述的JFET晶体管，其特征在于，还包括：
第二掺杂类型的栅极引出区，位于所述栅极注入区内。
5.一种JFET晶体管的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底的表面上形成第一掺杂类型的外延层；
对所述外延层进行离子注入，以在其中形成第一掺杂类型的阱区，所述阱区的掺杂浓度比所述外延层的掺杂浓度高至少1个数量级；
对所述阱区进行离子注入，以在其中形成第二掺杂类型的栅极注入区，所述第二掺杂类型与第一掺杂类型相反；
对所述阱区两侧的外延层进行离子注入，以分别在所述阱区两侧的外延层中形成第一掺杂类型的源极引出区和漏极引出区。
6.根据权利要求5所述的JFET晶体管的形成方法，其特征在于，所述外延层的掺杂浓度为1E14/cm3至1E15/cm3。
7.根据权利要求5所述的JFET晶体管的形成方法，其特征在于，还包括：
对所述外延层进行离子注入，以在所述阱区与所述源极引出区和/或漏极引出区之间的外延层中形成第二掺杂类型的顶层掺杂区。
8.根据权利要求5所述的JFET晶体管的形成方法，其特征在于，还包括：
对所述栅极注入区进行离子注入，以在其中形成第二掺杂类型的栅极引出区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201110284618 CN102299183B (zh) | 2011-09-22 | 2011-09-22 | Jfet晶体管及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201110284618 CN102299183B (zh) | 2011-09-22 | 2011-09-22 | Jfet晶体管及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102299183A CN102299183A (zh) | 2011-12-28 |
| CN102299183B true CN102299183B (zh) | 2013-10-09 |
Family
ID=45359475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 201110284618 Active CN102299183B (zh) | 2011-09-22 | 2011-09-22 | Jfet晶体管及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102299183B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103840012A (zh) * | 2012-11-22 | 2014-06-04 | 无锡华润上华半导体有限公司 | 一种结型场效应晶体管及其制备方法 |
| CN107785365B (zh) * | 2016-08-31 | 2021-08-06 | 无锡华润上华科技有限公司 | 集成有结型场效应晶体管的器件及其制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4373253A (en) * | 1981-04-13 | 1983-02-15 | National Semiconductor Corporation | Integrated CMOS process with JFET |
| EP0981166A2 (en) * | 1998-08-17 | 2000-02-23 | ELMOS Semiconductor AG | JFET transistor |
| CN101170136A (zh) * | 2006-10-23 | 2008-04-30 | 三洋电机株式会社 | 结型场效应管及其制造方法 |
| CN201708157U (zh) * | 2010-06-30 | 2011-01-12 | 四川和芯微电子股份有限公司 | 结型场效应晶体管结构 |
-
2011
- 2011-09-22 CN CN 201110284618 patent/CN102299183B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4373253A (en) * | 1981-04-13 | 1983-02-15 | National Semiconductor Corporation | Integrated CMOS process with JFET |
| EP0981166A2 (en) * | 1998-08-17 | 2000-02-23 | ELMOS Semiconductor AG | JFET transistor |
| CN101170136A (zh) * | 2006-10-23 | 2008-04-30 | 三洋电机株式会社 | 结型场效应管及其制造方法 |
| CN201708157U (zh) * | 2010-06-30 | 2011-01-12 | 四川和芯微电子股份有限公司 | 结型场效应晶体管结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102299183A (zh) | 2011-12-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102856208B (zh) | 具有电压补偿结构的半导体器件 | |
| JP5188037B2 (ja) | 半導体装置 | |
| CN102280383B (zh) | 制造超结半导体器件的方法 | |
| CN103632974A (zh) | P型ldmos表面沟道器件提高面内均匀性的制造方法 | |
| CN104637821A (zh) | 超级结器件的制造方法 | |
| CN101982871A (zh) | 一种功率器件及其制造方法 | |
| KR20160106741A (ko) | 측면 확산된 금속 산화 반도체 디바이스 및 그 제조 방법 | |
| CN104518007B (zh) | 半导体装置 | |
| CN102194700B (zh) | 超级结半导体器件的制造方法 | |
| CN103178087A (zh) | 超高压ldmos器件结构及制备方法 | |
| CN102299183B (zh) | Jfet晶体管及其形成方法 | |
| TW201435988A (zh) | 晶圓結構以及應用其的功率元件 | |
| CN102306661A (zh) | Ldmos晶体管结构及其形成方法 | |
| US20110018101A1 (en) | Semiconductor device | |
| JP2014086723A (ja) | 高電圧ダイオード | |
| CN104681438B (zh) | 一种半导体器件的形成方法 | |
| KR101315699B1 (ko) | 초접합 트렌치 구조를 갖는 파워 모스펫 및 그 제조방법 | |
| CN105633153A (zh) | 超级结半导体器件及其形成方法 | |
| CN104518027B (zh) | Ldmos器件及其制造方法 | |
| KR20130119873A (ko) | 파워 소자 및 그 제조방법 | |
| CN103579296B (zh) | 半导体装置及其制造方法 | |
| CN105826195A (zh) | 一种超结功率器件及其制作方法 | |
| JP3436172B2 (ja) | 半導体装置の製造方法 | |
| CN104900695B (zh) | 功率结型场效应管及其制造方法 | |
| CN104795327B (zh) | 一种制作平面型vdmos的方法及平面型vdmos |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 200233, No. 385 Rainbow Road, Shanghai, Xuhui District Patentee after: SHANGHAI ADVANCED SEMICONDUCTO Address before: 200233, No. 385 Rainbow Road, Shanghai, Xuhui District Patentee before: ADVANCED SEMICONDUCTOR MANUFACTURING Co.,Ltd. |
|
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20210427 Address after: 200120 No.600 Yunshui Road, Pudong New Area, Shanghai Patentee after: Shanghai Jita Semiconductor Co.,Ltd. Address before: 200233, No. 385 Rainbow Road, Shanghai, Xuhui District Patentee before: SHANGHAI ADVANCED SEMICONDUCTO |