JP3436172B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3436172B2 JP3436172B2 JP05476899A JP5476899A JP3436172B2 JP 3436172 B2 JP3436172 B2 JP 3436172B2 JP 05476899 A JP05476899 A JP 05476899A JP 5476899 A JP5476899 A JP 5476899A JP 3436172 B2 JP3436172 B2 JP 3436172B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- type
- columnar
- silicon single
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000000034 method Methods 0.000 title claims description 11
- 239000013078 crystal Substances 0.000 claims description 45
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 44
- 229910052710 silicon Inorganic materials 0.000 claims description 44
- 239000010703 silicon Substances 0.000 claims description 44
- 239000010409 thin film Substances 0.000 claims description 31
- 238000010438 heat treatment Methods 0.000 claims description 28
- 238000002955 isolation Methods 0.000 claims description 24
- 239000002019 doping agent Substances 0.000 claims description 18
- 238000001947 vapour-phase growth Methods 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 14
- 239000010410 layer Substances 0.000 claims 2
- 239000002356 single layer Substances 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 15
- 229910052796 boron Inorganic materials 0.000 description 15
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 11
- 229910052698 phosphorus Inorganic materials 0.000 description 11
- 239000011574 phosphorus Substances 0.000 description 11
- 238000000926 separation method Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000012808 vapor phase Substances 0.000 description 3
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
方法、さらに詳しくは、パワーMOSFETを製造する
際のドリフト領域の形成方法に関する。
後半、高速スイッチングの分野で従来から用いられてき
たバイポーラトランジスタに変わる理想の半導体素子と
して登場した。例えば、図6に示す縦形MOSFET
は、ゲート電極61と、該ゲート電極61の両側に形成
されn+領域63(高濃度にドープされたn型領域)と
p-領域64(低濃度にドープされたp型領域)とを有
するソース領域62と、ゲート電極61から離間した位
置に形成されたn+型のドレイン領域66と、ドレイン
領域66とゲート電極61との間に延在するn-型(低
濃度にドープされたn型)の低濃度領域65とを有す
る。
Tがオン状態の時はキャリアを電界によって流すドリフ
ト領域として働き、オフ状態の時は空乏化して電界強度
を緩和し耐圧を高める。しかし、このn-型低濃度領域
65の不純物濃度を高くすると、MOSFETのオン抵
抗を下げることができるものの、空乏層が広がり難くな
るため耐圧が低下してしまうという問題がある。
でありながらオン抵抗の低減化による電流容量の増大が
可能なものとして、図3に模式的に示されるような、柱
状のp型領域33と柱状のn型領域34とが交互に配置
された構造をドリフト領域36に有するパワーMOSF
ETが開発された(特開平7−7154号、特開平9−
266311号)。
31と、該ゲート領域31に接続されたn型柱状領域3
4と、ソース領域32と、該ソース領域32に接続され
n型柱状領域34の周囲を取り囲むようにして形成され
たp型柱状領域33と、p型及びn型の柱状領域33,
34からなる柱状領域群の外側をさらに取り囲むように
して形成されたn-型の分離領域35と、ゲート領域3
1およびソース領域32から離間した位置に形成され、
前記柱状領域群ならびに分離領域35からなるドリフト
領域36に接続されたn+型のドレイン領域37とを有
する。
びソース領域32の下から始まり、ドレイン領域37ま
で延在する。n-型分離領域35の抵抗率は、前記柱状
領域群を他の柱状領域群から分離する為に、該柱状領域
群の抵抗率よりも通常高く設定される。また、p型柱状
領域33とn型柱状領域34のドーパント濃度は、それ
らのキャリア濃度が実質的に等しくなるように設定され
る。
TがON状態の時は、複数並列に配置したn型柱状領域
34を介してドリフト電流が流れるので、該n型柱状領
域34中のキャリア濃度を高く設定することにより、小
さなオン抵抗が実現できる。
F状態の時は、p型柱状領域33とn型柱状領域34と
の各pn接合からそれぞれに空乏層が広がり、p型及び
n型の柱状領域33,34からなる柱状領域群全体が空
乏化される。そして、多数の柱状領域群をドリフト領域
36全体に形成しておくことにより、ドリフト領域36
全体が実質的に空乏化されるので、高耐圧も実現でき
る。
例えば図4に示すように、n+型シリコン単結晶基板上
にp型及びn型の埋込領域を有するn-型エピタキシャ
ル層を複数層積層した後に、熱処理することにより得ら
れる。
いてさらに詳しく説明する。
シリコン単結晶基板41上に、n-型のエピタキシャル
層L42を気相成長する。次に、該エピタキシャル層L
42に、p型の埋込領域A42及びn型の埋込領域B4
2を形成する。ドーパントとしては通常、p型埋込領域
の形成にボロン(B)を使用し、n型埋込領域の形成に
リン(P)を使用する。
-型のエピタキシャル層L43を気相成長する。この気
相成長における加熱により、p型の埋込領域A42及び
n型の埋込領域B42からドーパントの一部がエピタキ
シャル層L43中にまで拡散する。
埋込領域A43及びn型の埋込領域B43を形成した後
に、エピタキシャル層L43上にn-型のエピタキシャ
ル層L44を気相成長する。この際、p型の埋込領域A
43及びn型の埋込領域B43からドーパントの一部が
エピタキシャル層L44中にまで拡散する。これらの工
程を繰り返し行い、所望の厚さのドリフト領域を形成す
る〔図4(a)〕。
型埋込領域B42,B43中のキャリア濃度が、実質的
に同じ値になるように製造条件を設定しておく。
とにより、p型埋込領域A42,A43及びn型埋込領
域B42,B43中のドーパントを拡散させ、埋込領域
を上下左右方向に接続する〔図4(b)〕。
キシャル層L42,L43,L44中に、p型柱状領域
45、n型柱状領域46、及びn-型分離領域47を形
成することができる。この際、エピタキシャル層L4
2,L43,L44の抵抗率が、p型柱状領域45及び
n型柱状領域46の抵抗率よりも高くなるように製造条
件を設定する。
して形成したドリフト領域において、n-型分離領域4
7の抵抗率を設計通りの高い値に形成することができな
いという問題が生じる。本発明は、上記問題を解決する
ためになされたものであり、図4に示されるドリフト領
域の構造を安定して製造することができる方法を提供す
ることを目的とする。
領域を形成するために行うエピタキシャル層成長の際に
は、p型埋込領域A42,A43中またはn型埋込領域
B42,B43中に添加されたドーパントが気相雰囲気
中に出て、オートドープ現象を引き起こしている。ここ
で、オートドープ現象とは、単結晶中のドーパントが一
旦気相成長雰囲気中に出た後、気相成長中の薄膜内に再
度取り込まれる現象をいい、気相成長した薄膜内のドー
パント濃度分布を大きくする原因となる。
に詳しく説明する。図5は、図4(a)のn-型エピタ
キシャル層を形成する際の一工程を示す概略説明図であ
る。
42を形成したn-型エピタキシャル層L42〔図5
(a)〕上にn-型エピタキシャル層L43を気相成長
する際、p型埋込領域A42およびn型埋込領域B42
は高温に曝され、また、気相成長雰囲気を構成する水素
ガスによりエッチングされるため、該p型埋込領域A4
2およびn型埋込領域B42中のドーパントが気相成長
雰囲気中に出るとともに、気相成長中のエピタキシャル
層L43に再度取り込まれることにより、オートドープ
現象が発生する〔図5(b)〕。
因して埋込領域A42,B42が横方向に広がり、ま
た、埋込領域A42,B42中のドーパントがエピタキ
シャル層L43中に取り込まれるので、n-型分離領域
47の抵抗率が下がるとともに、ドーパントが取り込ま
れる程度によりエピタキシャル層L43の抵抗率の低下
幅が変化するという問題が生じる。
形成にボロン(B)を使用し、n型埋込領域の形成にリ
ン(P)を使用する。そして、前記n-型エピタキシャ
ル層中に、該エピタキシャル層よりも抵抗率が高いn-
型分離領域を形成するために、熱処理によりエピタキシ
ャル層中のドーパントと相殺してp型からn型に反転す
る程度の濃度のp型ドーパントをn-型分離領域に添加
するようにした。
響が大きい場合には、そのオートドープを相殺する濃度
を有し、該オートドープと逆導電型のシリコン単結晶薄
膜を薄く成長した後に、所望濃度のシリコン単結晶薄膜
を成長すると、オートドープの影響を受けた領域もオー
トドープの影響を受けてない領域と同じキャリア濃度を
有することができるので、オートドープの影響を減じる
ことができる。
高濃度ドープの第1導電型シリコン単結晶基板上に形成
された低濃度ドープの第1導電型シリコン単結晶薄膜中
に、第1導電型柱状領域と第2導電型柱状領域が交互に
配置された柱状領域群と、該柱状領域群の外側に隣接し
て形成された第1導電型分離領域とを有する半導体装置
の製造方法において、 高濃度ドープの第1導電型シリ
コン単結晶基板上に、低濃度ドープの第1導電型シリコ
ン単結晶薄膜を形成する工程と、第1導電型柱状領域と
第2導電型柱状領域が交互に配置された柱状領域群と、
該柱状領域群の外側に隣接して形成された第1導電型分
離領域とを熱処理により形成するために、前記第1導電
型シリコン単結晶薄膜中に、第1導電型埋込領域と第2
導電型埋込領域とを予め形成する工程と、前記第1導電
型シリコン単結晶薄膜上に、他の第1導電型シリコン単
結晶薄膜を形成する工程と、熱処理により第1導電型柱
状領域と第2導電型柱状領域が交互に配置された柱状領
域群と、該柱状領域群の外側に隣接して形成された第1
導電型分離領域とを形成する工程とをこの順に行い、前
記埋込領域を形成する際に、熱処理により第1導電型と
なる濃度の第2導電型ドーパントを、前記第1導電型分
離領域の形成のための埋込領域に添加することを特徴と
する。
方法は、高濃度ドープの第1導電型シリコン単結晶基板
上に形成された低濃度ドープの第1導電型シリコン単結
晶薄膜中に、第1導電型柱状領域と第2導電型柱状領域
が交互に配置された柱状領域群と、該柱状領域群の外側
に隣接して形成された第1導電型分離領域とを有する半
導体装置の製造方法において、高濃度ドープの第1導電
型シリコン単結晶基板上に、低濃度ドープの第1導電型
シリコン単結晶薄膜を形成する工程と、第1導電型柱状
領域と第2導電型柱状領域が交互に配置された柱状領域
群と、該柱状領域群の外側に隣接して形成された第1導
電型分離領域とを熱処理により形成するために、前記第
1導電型シリコン単結晶薄膜中に、第1導電型埋込領域
と第2導電型埋込領域とを予め形成する工程と、前記第
1導電型シリコン単結晶薄膜上に、他の第1導電型シリ
コン単結晶薄膜を形成する工程と、熱処理により第1導
電型柱状領域と第2導電型柱状領域が交互に配置された
柱状領域群と、該柱状領域群の外側に隣接して形成され
た第1導電型分離領域とを形成する工程とをこの順に行
い、前記他の第1導電型シリコン単結晶薄膜の気相成長
工程は、比較的高濃度にドープされたシリコン単結晶薄
膜を形成する第1の気相成長工程と、比較的低濃度にド
ープされたシリコン単結晶薄膜を形成する第2の気相成
長工程とを有することを特徴とする。
成長工程とにおいて添加されるドーパントの濃度差は、
前記柱状領域群からオートドープ現象によりシリコン単
結晶薄膜中に添加されて得られるキャリアの濃度に実質
的に等しいことが好ましい。
の製造方法について、図1および図2を参照しながら説
明する。
略説明図である。図1(a)において、まず、アンチモ
ン(Sb)をドープしたn+型シリコン単結晶基板11
上に、ホスフィン(PH3)をドーパントガスとして用
いてn-型のエピタキシャル層L12を気相成長する。
次に、該エピタキシャル層L12中に、p型の埋込領域
A12と、n型の埋込領域B12と、該埋込領域A12
の外側に隣接してp型の埋込領域C12とを形成する。
p型の埋め込み領域A12とC12にはボロン(B)を
イオン注入法を用いて打ち込む。また、埋込領域C12
に注入するボロン(B)のドーズ量は、次工程の熱処理
によりp型からn型に反転が可能な程度に低濃度とす
る。
-型のエピタキシャル層L13を気相成長する。この気
相成長における加熱により、p型の埋込領域A12及び
C12とからボロンの一部がエピタキシャル層L13中
にまで拡散するとともに、n型の埋込領域B12からリ
ンの一部もエピタキシャル層L13中に拡散する。
注入法を用いてp型の埋込領域A13及びC13ならび
にn型の埋込領域B13を形成した後に、エピタキシャ
ル層L13上に、n-型のエピタキシャル層L14を気
相成長する。この際、p型の埋込領域A13及びC13
とからボロンの一部が、また、n型の埋込領域B13か
らリンの一部がエピタキシャル層L14中にまで拡散す
る。これらの工程を繰り返し行い、所望の厚さのドリフ
ト領域を形成する〔図1(a)〕。
とにより、p型の埋込領域A12,A13及びC12,
C13中のボロン、n型の埋込領域B12,B13中の
リン、さらにn+型のシリコン単結晶基板11中のアン
チモンを拡散させ、埋込領域を上下左右方向に接続する
〔図1(b)〕。
域C12中のボロンは、エピタキシャル層L12,L1
3,L14中のリンに全て相殺されるので,実質的にキ
ャリアとして機能しない。この結果、ドリフト領域を形
成するエピタキシャル層L12,L13,L14中に、
p型柱状領域15、n型柱状領域16、及びn-型分離
領域17を形成することができる。
するn+型シリコン単結晶基板11上に形成されたドリ
フト領域に、さらにゲート領域およびソース領域を形成
し、ドレイン、ゲートおよびソースとなる金属を各々に
形成すると、パワーMOSFETとして機能する半導体
装置を製造することができる。
の形成の際に、熱処理によりp型からn型に反転が可能
な程度に低濃度のボロンを埋込領域C12に添加するよ
うにしたので、n-型分離領域47を高い抵抗率に形成
することがより容易となる。
略説明図である。第2の実施形態では、比較的高濃度に
リン(P)がドープされたエピタキシャル層D12,D
13をp型の埋込領域A12,A13上に形成する第1
の気相成長工程と、比較的低濃度にリン(P)がドープ
されたエピタキシャル層をエピタキシャル層D12,D
13上に形成する第2の気相成長工程とを行うことによ
りエピタキシャル層L12,L13を形成する。
キシャル層L12,L13に比べて極めて薄く形成され
る。エピタキシャル層D12,D13の気相成長時に供
給するホスフィン(PH3)の量は、p型の埋込領域A
12,A13からオートドープ現象によりエピタキシャ
ル層L12,L13に添加されるボロンの濃度に実質的
に等しくなるように設定される。
12,D13中のリンが、オートドープ現象によりエピ
タキシャル層L12,L13に添加されるボロンを相殺
するので、ボロンによるオートドープ現象の影響も減じ
られる結果、p型柱状領域とn型柱状領域ならびにn-
型分離領域のキャリア濃度を設計通りの値に形成するこ
とがより一層容易となる。
型、第2導電型をp型として説明したが、第1導電型が
p型、第2導電型がn型の場合にも同様に適用が可能で
ある。
n-型分離領域に、熱処理によりp型からn型に反転が
可能な程度に低濃度のボロンを添加するようにしたの
で、n-型分離領域を高い抵抗率に形成することが容易
となる。
ャル層中に添加されるボロンを相殺することができる程
度に、比較的高濃度のリンがドープされたエピタキシャ
ル層を埋込領域上に形成することにより、ボロンによる
オートドープ現象の影響も減じられ、p型柱状領域とn
型柱状領域ならびにn-型分離領域のキャリア濃度を設
計通りの値に形成することがより一層容易となる。
り、図1(a)は高温熱処理前のドリフト領域の構成を
示し、図1(b)は高温熱処理後のドリフト領域の構成
を示す。
り、図1(a)は高温熱処理前のドリフト領域の構成を
示し、図1(b)は高温熱処理後のドリフト領域の構成
を示す。
す概念図である。
造する工程を示す図である。図4(a)は高温熱処理前
のドリフト領域の構成を示し、図4(b)は高温熱処理
後のドリフト領域の構成を示す。
る際の一工程を示す概略説明図である。図5(a)は高
温熱処理前のドリフト領域の構成を示し、図5(b)は
高温熱処理後のドリフト領域の構成を示す。
Claims (3)
- 【請求項1】 高濃度ドープの第1導電型シリコン単結
晶基板上に形成された低濃度ドープの第1導電型シリコ
ン単結晶薄膜中に、第1導電型柱状領域と第2導電型柱
状領域が交互に配置された柱状領域群と、該柱状領域群
の外側に隣接して形成された第1導電型分離領域とを有
する半導体装置の製造方法において、高濃度ドープの第1導電型シリコン単結晶基板上に、低
濃度ドープの第1導電型シリコン単結晶薄膜を形成する
工程と、 第1導電型柱状領域と第2導電型柱状領域が交互に配置
された柱状領域群と、該柱状領域群の外側に隣接して形
成された第1導電型分離領域とを熱処理により形成する
ために、前記第1導電型シリコン単結晶薄膜中に、第1
導電型埋込領域と第2導電型埋込領域とを予め形成する
工程と、 前記第1導電型シリコン単結晶薄膜上に、他の第1導電
型シリコン単結晶薄膜を形成する工程と、 熱処理により第1導電型柱状領域と第2導電型柱状領域
が交互に配置された柱状領域群と、該柱状領域群の外側
に隣接して形成された第1導電型分離領域とを形成する
工程とをこの順に行い、 前記埋込領域を形成する際に、 熱処理により第1導電型
となる濃度の第2導電型ドーパントを、前記第1導電型
分離領域の形成のための埋込領域に添加することを特徴
とする半導体装置の製造方法。 - 【請求項2】 高濃度ドープの第1導電型シリコン単結
晶基板上に形成された低濃度ドープの第1導電型シリコ
ン単結晶薄膜中に、第1導電型柱状領域と第2導電型柱
状領域が交互に配置された柱状領域群と、該柱状領域群
の外側に隣接して形成された第1導電型分離領域とを有
する半導体装置の製造方法において、高濃度ドープの第1導電型シリコン単結晶基板上に、低
濃度ドープの第1導電型シリコン単結晶薄膜を形成する
工程と、 第1導電型柱状領域と第2導電型柱状領域が交互に配置
された柱状領域群と、該柱状領域群の外側に隣接して形
成された第1導電型分離領域とを熱処理により形成する
ために、前記第1導電型シリコン単結晶薄膜中に、第1
導電型埋込領域と第2導電型埋込領域とを予め形成する
工程と、 前記第1導電型シリコン単結晶薄膜上に、他の第1導電
型シリコン単結晶薄膜を形成する工程と、 熱処理により第1導電型柱状領域と第2導電型柱状領域
が交互に配置された柱状領域群と、該柱状領域群の外側
に隣接して形成された第1導電型分離領域とを形成する
工程とをこの順に行い、 前記他の第1導電型 シリコン単結晶薄膜の気相成長工程
は、比較的高濃度にドープされたシリコン単結晶薄膜を
形成する第1の気相成長工程と、比較的低濃度にドープ
されたシリコン単結晶薄膜を形成する第2の気相成長工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項3】 前記第1の気相成長工程と前記第2の気
相成長工程とにおいて添加されるドーパントの濃度差
は、前記柱状領域群からオートドープ現象によりシリコ
ン単結晶薄膜中に添加されて得られるキャリアの濃度に
実質的に等しいことを特徴とする請求項2に記載の半導
体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05476899A JP3436172B2 (ja) | 1999-03-02 | 1999-03-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05476899A JP3436172B2 (ja) | 1999-03-02 | 1999-03-02 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000252297A JP2000252297A (ja) | 2000-09-14 |
JP3436172B2 true JP3436172B2 (ja) | 2003-08-11 |
Family
ID=12979960
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05476899A Expired - Lifetime JP3436172B2 (ja) | 1999-03-02 | 1999-03-02 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3436172B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100422393B1 (ko) * | 2002-01-17 | 2004-03-11 | 한국전자통신연구원 | 격자형 표류 영역 구조를 갖는 이디모스 소자 및 그 제조방법 |
JP5444655B2 (ja) * | 2008-07-30 | 2014-03-19 | 株式会社Sumco | 半導体基板の製造方法 |
US9230810B2 (en) * | 2009-09-03 | 2016-01-05 | Vishay-Siliconix | System and method for substrate wafer back side and edge cross section seals |
JP2013175655A (ja) | 2012-02-27 | 2013-09-05 | Toshiba Corp | 電力用半導体装置及びその製造方法 |
JP2013201191A (ja) | 2012-03-23 | 2013-10-03 | Toshiba Corp | 半導体装置 |
CN103545220A (zh) * | 2013-10-30 | 2014-01-29 | 电子科技大学 | 一种横向功率器件漂移区的制造方法 |
-
1999
- 1999-03-02 JP JP05476899A patent/JP3436172B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2000252297A (ja) | 2000-09-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN103021863B (zh) | 精确校准及自平衡的超级结器件的制备方法 | |
US6300171B1 (en) | Method of manufacturing an integrated edge structure for high voltage semiconductor devices, and related integrated edge structure | |
CN111989778B (zh) | 小间距超结mosfet结构和方法 | |
JP2004214511A (ja) | 電力用半導体素子 | |
KR0171128B1 (ko) | 수직형 바이폴라 트랜지스터 | |
US11158705B2 (en) | Method for forming a superjunction transistor device | |
JP3436172B2 (ja) | 半導体装置の製造方法 | |
US6423989B1 (en) | Semiconductor device and method of manufacturing the same | |
JP2018032694A (ja) | 半導体装置および半導体装置の製造方法 | |
JP3372176B2 (ja) | 半導体装置とその製造方法 | |
US12034040B2 (en) | Superjunction transistor device and method for forming a superjunction transistor device | |
KR100392699B1 (ko) | 반도체장치및그의제조방법 | |
EP0194199B1 (en) | Double gate static induction thyristor and method for manufacturing the same | |
CN102881588B (zh) | 一种双极结型晶体管的制作方法 | |
KR0152680B1 (ko) | 반도체 장치 및 그 제조방법 | |
CN213519864U (zh) | 超级结 | |
JPH11345811A (ja) | 半導体装置の製造方法 | |
KR930010675B1 (ko) | Mbe를 이용한 반도체 소자 제조방법 | |
JP2512084B2 (ja) | 半導体装置の製造方法 | |
JP2001274395A (ja) | 半導体デバイス及びその製造方法 | |
CN116314271A (zh) | 一种超结屏蔽栅沟槽mosfet器件及其制备方法 | |
JP2024103227A (ja) | ダイオード、ダイオードを内蔵する電界効果トランジスタ、及びダイオードの製造方法 | |
KR0129194B1 (ko) | 트랜치에칭을 이용한 고속반도체소자 제조방법 | |
CN111370469A (zh) | 超级结器件结构及其制造方法 | |
CN110190029A (zh) | 一种功率半导体器件的制备方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080606 Year of fee payment: 5 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080606 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080606 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090606 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100606 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100606 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120606 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120606 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130606 Year of fee payment: 10 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |