JP2018032694A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】耐圧を維持するとともに、アバランシェ耐量を向上させることができる半導体装置および半導体装置の製造方法を提供すること。
【解決手段】超接合半導体装置において、並列ｐｎ層５のｐ型領域４に、電子トラップとして機能するアルゴンが導入されている。並列ｐｎ層５の内部の、アルゴンが導入された領域（アルゴン導入領域）１４は、ｐ型領域４とｎ型領域３との間のｐｎ接合と離して、ｐ型領域４に配置されている。また、アルゴン導入領域１４は、並列ｐｎ層５を形成するために積層される複数のエピタキシャル成長層にそれぞれアルゴンをイオン注入して形成され、当該エピタキシャル成長層の厚さに応じた間隔ｘ１で深さ方向に互いに離して複数配置される。アルゴン導入領域１４は、並列ｐｎ層５のｐ型領域４を形成するためのイオン注入の後に、当該ｐ型領域４を形成するためのイオン注入用マスクを用いてアルゴンをイオン注入することで形成される。
【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、ドリフト層を、不純物濃度を高めたｎ型領域とｐ型領域とを基板主面に平行な方向（以下、横方向とする）に交互に繰り返し配置してなる並列ｐｎ層とした超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）半導体装置が公知である。従来の超接合半導体装置について、例えば超接合ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）を例に説明する。図４０は、従来の超接合半導体装置の構造を示す断面図である。
図４０に示すように、従来の超接合半導体装置は、ｎ型領域１０３とｐ型領域１０４とを横方向に交互に繰り返し配置してなる並列ｐｎ層１０５を備える。並列ｐｎ層１０５は、ｎ+型ドレイン層となるｎ+型半導体基板１０１のおもて面上にｎ-型バッファ層１０２を介して設けられている。並列ｐｎ層１０５の、ｎ+型半導体基板１０１側に対して反対側には、ｐ型ベース領域１０６、ｎ+型ソース領域１０７、ゲート絶縁膜１０８およびゲート電極１０９からなる一般的なＭＯＳゲート構造が設けられている。
この超接合半導体装置において所定耐圧を確保しつつ低オン抵抗を得るためには、並列ｐｎ層１０５のｎ型領域１０３とｐ型領域１０４との総不純物量を概ね同じにし、それぞれの領域で深さ方向の不純物濃度が概ね均一となるようにする必要がある。例えば、並列ｐｎ層１０５のｎ型領域１０３とｐ型領域１０４との幅ｗ１０１、ｗ１０２が同じ場合には、ｎ型領域１０３とｐ型領域１０４とで不純物濃度とを概ね同じにすれば、両領域の総不純物量を概ね同じにすることができる。符号１１１は層間絶縁膜である。
しかしながら、従来の超接合半導体装置では、アバランシェ降伏発生時の動作抵抗が負性抵抗となるため、アバランシェ降伏発生時に急増する電流（以下、アバランシェ電流とする）の局部集中が起こりやすく、十分なアバランシェ耐量（破壊耐量）を確保することは困難である。具体的には、超接合半導体装置のオフ時、並列ｐｎ層１０５のポテンシャル分布によって、アバランシェ降伏で発生したホール（正孔）は並列ｐｎ層１０５のｐ型領域１０４を通ってソース電極１１２へ抜け、電子は並列ｐｎ層１０５のｎ型領域１０３を通ってドレイン電極１１３へ抜けていく。
このため、上述したように所定耐圧を確保しつつ低オン抵抗を得るためにｎ型領域１０３とｐ型領域１０４との深さ方向の不純物濃度を概ね均一になるようにしていると、ホールと電子との移動度の差により、アバランシェ降伏発生時に電子がｎ型領域１０３を通ってドレイン電極１１３へ抜ける時間よりも、ホールがｐ型領域１０４を通ってソース電極１１２へ抜ける時間のほうが長くなる。このため、アバランシェ降伏発生時に、並列ｐｎ層１０５のチャージバランスが崩れ、動作抵抗が負性抵抗となる。これによって、アバランシェ電流の局部集中が起こりやすくなる。
耐圧低下を防止する方法として、ゲッタリング源を形成してシリコン基板（Ｓｉチップ）中の結晶欠陥を取り込んだ後にゲッタリング源を除去することで、耐圧低下の原因となる結晶欠陥をシリコン基板から除去する方法が提案されている（例えば、下記特許文献１（第００１０〜００１２段落、図７）参照。）。下記特許文献１では、アルゴン（Ａｒ）をドーズ量１×１０15／ｃｍ2、加速電圧１００ｋｅＶでイオン注入することで、ゲッタリング源となる結晶歪層を形成している。
信頼性を向上させる方法として、トレンチゲート型ＭＯＳＦＥＴにおいて、シリコン基板の、ゲートトレンチ底部に露出する部分にアルゴンをドーズ量５×１０15／ｃｍ2程度でイオン注入することで、ゲート絶縁膜の、トレンチ底部の部分の酸化速度を増加させる方法が提案されている（例えば、下記特許文献２（第００１６段落、図４）参照。）。下記特許文献２では、ゲート絶縁膜の、ドレイン動作電圧が集中するゲートトレンチ底部の部分を厚くして、ゲート絶縁膜の信頼性を向上させている。
特開２００６−２９４７７２号公報 特開２００７−３１１５４７号公報
上述したように、従来の超接合半導体装置（図４０参照）では、ｎ型領域１０３とｐ型領域１０４との深さ方向の不純物濃度を概ね均一になるようにした場合、アバランシェ降伏発生時の動作抵抗が負性抵抗となるため、十分なアバランシェ耐量を確保することが困難である。すなわち、ｎ型領域１０３とｐ型領域１０４との深さ方向の不純物濃度を概ね均一にして所定の耐圧を確保した構成において、アバランシェ耐量を向上させることが難しい。
この発明は、上述した従来技術による問題点を解消するため、耐圧を維持するとともに、アバランシェ耐量を向上させることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型半導体層の第１主面上に並列ｐｎ層を備えた半導体装置であって、次の特徴を有する。前記並列ｐｎ層は、前記第１導電型半導体層の表面に平行な方向に第１導電型半導体領域と第２導電型半導体領域とを交互に繰り返し配置してなる。前記第２導電型半導体領域に第１８族元素が導入た第１領域が設けられている。
また、この発明にかかる半導体装置は、上述した発明において、前記第１領域は、前記第１導電型半導体層の前記第１主面から第２主面に向かう深さ方向に所定の第１間隔で複数配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型半導体領域のみに前記第１領域を備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１領域は、前記第２導電型半導体領域の内部に設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体領域に第１８族元素が導入された第２領域を備え、前記第２領域は、前記深さ方向に所定の第２間隔で複数配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２領域は、前記第１導電型半導体領域の内部に設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２間隔は、前記第１間隔よりも広いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２間隔は、前記第１間隔と等しいことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、１つ以上の前記第１領域が、前記第１導電型半導体層の表面に平行な方向に延在し、前記第２導電型半導体領域と前記第１導電型半導体領域との境界に達することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、１つ以上の前記第１領域が、前記第１導電型半導体層の表面に平行な方向に、前記第２導電型半導体領域から前記第１導電型半導体領域にわたって延在していることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体領域の内部にのみ配置された前記第１領域と、前記第１導電型半導体層の表面に平行な方向に、前記第２導電型半導体領域から前記第１導電型半導体領域にわたって延在する前記第１領域と、が深さ方向に交互に繰り返し配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体層と前記第１導電型半導体領域との間に設けられた、前記第１導電型半導体領域より不純物濃度が低い第１導電型低濃度半導体層をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、第１８族元素はアルゴンであることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型半導体層上に並列ｐｎ層を備えた半導体装置の製造方法であって、次の特徴を有する。前記並列ｐｎ層は、前記第１導電型半導体層の表面に平行な方向に第１導電型半導体領域と第２導電型半導体領域とを交互に繰り返し配置してなる。前記第１導電型半導体層よりも不純物濃度の低い第１導電型またはノンドープのエピタキシャル成長層を形成する堆積工程を含む。前記エピタキシャル成長層に第１導電型不純物をイオン注入する第１注入工程を含む。前記エピタキシャル成長層に第２導電型不純物を選択的にイオン注入する第２注入工程を含む。前記エピタキシャル成長層に第１８族元素をイオン注入する第３注入工程を含む。前記堆積工程および前記第１〜３注入工程を１組とする工程を繰り返し行って、第１導電型半導体層上に前記並列ｐｎ層となる前記エピタキシャル成長層を積層する。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３注入工程では、前記エピタキシャル成長層の、前記第２導電型不純物がイオン注入される箇所のみに第１８族元素をイオン注入することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２注入工程では、まず、前記エピタキシャル成長層の表面に、前記第２導電型半導体領域の形成領域に対応する部分が開口した第１マスクを形成する工程を行う。次に、前記第１マスク越しに前記第２導電型不純物をイオン注入する工程を行う。前記第３注入工程では、前記第１マスク越しに第１８族元素をイオン注入することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記エピタキシャル成長層の、前記第１導電型不純物がイオン注入される箇所のみに第１８族元素をイオン注入する第４注入工程をさらに含む。前記１組とする工程を繰り返すごとに、または、前記１組とする工程の繰り返しの所定回数おきに、前記第４注入工程を行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記１組とする工程の繰り返しの所定回数おきに、前記第３注入工程では、前記エピタキシャル成長層の、前記第２導電型不純物がイオン注入される箇所のみに第１８族元素をイオン注入することを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型半導体層上に並列ｐｎ層を備えた半導体装置の製造方法であって、次の特徴を有する。前記並列ｐｎ層は、前記第１導電型半導体層の表面に平行な方向に第１導電型半導体領域と第２導電型半導体領域とを交互に繰り返し配置してなる。前記第１導電型半導体層よりも不純物濃度の低い第１導電型またはノンドープのエピタキシャル成長層を形成する堆積工程を含む。前記エピタキシャル成長層に第１導電型不純物をイオン注入する第１注入工程を含む。前記エピタキシャル成長層に第２導電型不純物を選択的にイオン注入する第２注入工程を含む。前記堆積工程および前記第１，２注入工程を１組とする工程を繰り返し行って、第１導電型半導体層上に前記並列ｐｎ層となる前記エピタキシャル成長層を積層する。前記１組とする工程の繰り返しの所定回数おきに、前記エピタキシャル成長層に第１８族元素をイオン注入する第３注入工程を行う。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３注入工程では、前記エピタキシャル成長層の、前記第２導電型不純物がイオン注入される箇所のみに第１８族元素をイオン注入する。前記１組とする工程の繰り返しの前記所定回数おきに、前記エピタキシャル成長層の、前記第１導電型不純物がイオン注入される箇所のみに第１８族元素をイオン注入する第４注入工程を行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１注入工程では、まず、前記エピタキシャル成長層の表面に、前記第１導電型半導体領域の形成領域に対応する部分が開口した第２マスクを形成する工程を行う。次に、前記第２マスク越しに前記第１導電型不純物をイオン注入する工程を行う。前記第４注入工程では、前記第２マスク越しに第１８族元素をイオン注入することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１注入工程および前記第２注入工程の後に、前記第３注入工程を行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２注入工程の後に、前記第３注入工程を行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１注入工程の後に、前記第４注入工程を行うことを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型半導体層上に並列ｐｎ層を備えた半導体装置の製造方法であって、次の特徴を有する。前記並列ｐｎ層は、前記第１導電型半導体層の表面に平行な方向に第１導電型半導体領域と第２導電型半導体領域とを交互に繰り返し配置してなる。前記第１導電型半導体層よりも不純物濃度の低い第１導電型のエピタキシャル成長層を形成する堆積工程を含む。前記エピタキシャル成長層に第２導電型不純物を選択的にイオン注入する第５注入工程を含む。前記エピタキシャル成長層に第１８族元素をイオン注入する第６注入工程を含む。前記堆積工程および前記第５，６注入工程を１組とする工程を繰り返し行って、第１導電型半導体層上に前記並列ｐｎ層となる前記エピタキシャル成長層を積層する。
また、この発明にかかる半導体装置は、上述した発明において、前記第６注入工程では、前記エピタキシャル成長層の、前記第２導電型不純物がイオン注入される箇所のみに第１８族元素をイオン注入することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第５注入工程では、まず、前記エピタキシャル成長層の表面に、前記第２導電型半導体領域の形成領域に対応する部分が開口した第１マスクを形成する工程を行う。次に、前記第１マスク越しに前記第２導電型不純物をイオン注入する工程を行う。前記第６注入工程では、前記第１マスク越しに第１８族元素をイオン注入することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記エピタキシャル成長層の、前記第２導電型不純物がイオン注入される箇所以外の箇所に第１８族元素をイオン注入する第７注入工程をさらに含む。前記１組とする工程を繰り返すごとに、または、前記１組とする工程の繰り返しの所定回数おきに、前記第７注入工程を行うことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記１組とする工程の繰り返しの所定回数おきに、前記第５注入工程では、前記エピタキシャル成長層の、前記第２導電型不純物がイオン注入される箇所のみに第１８族元素をイオン注入することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記堆積工程の前に前記第１導電型半導体層上に前記第１導電型半導体領域より不純物濃度が低い第１導電型低濃度半導体層を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２導電型不純物は、第１８族元素よりも拡散係数が大きいことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１導電型不純物は、第１８族元素よりも拡散係数が大きいことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、第１８族元素はアルゴンであることを特徴とする。
本発明にかかる半導体装置および半導体装置の製造方法によれば、並列ｐｎ層に第１８族元素を導入することで、並列ｐｎ層のｎ型領域およびｐ型領域の総不純物量を変えずに耐圧を維持した状態で、アバランシェ耐量を向上させることができるという効果を奏する。
実施の形態１にかかる半導体装置の構造を示す断面図である。 実施の形態１にかかる半導体装置のアルゴン導入領域の平面形状の一例を示す平面図である。 実施の形態１にかかる半導体装置のアルゴン導入領域の平面形状の一例を示す平面図である。 実施の形態１にかかる半導体装置のアルゴン導入領域の平面形状の一例を示す平面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の構造を示す断面図である。 実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態４にかかる半導体装置の構造を示す断面図である。 実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の構造を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態６にかかる半導体装置の構造を示す断面図である。 実施の形態６にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態６にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態７にかかる半導体装置の構造を示す断面図である。 実施の形態７にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態７にかかる半導体装置の製造途中の状態を示す断面図である。 実施例にかかる半導体装置のアバランシェ耐量を示す特性図である。 従来の超接合半導体装置の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１に示す実施の形態１にかかる半導体装置は、ドリフト層を、不純物濃度を高めたｎ型領域（第１導電型半導体領域）３とｐ型領域（第２導電型半導体領域）４とを基体主面に平行な方向（横方向）に交互に繰り返し配置してなる並列ｐｎ層５とした超接合ＭＯＳＦＥＴ（以下、ＳＪ−ＭＯＳＦＥＴとする）である。ｎ+型ドレイン層（第１導電型半導体層）となるｎ+型半導体基板１のおもて面上にｎ-型バッファ層（第１導電型低濃度半導体層）２を介して並列ｐｎ層５を積層して半導体基体１０が構成されている。ｎ-型バッファ層２は、配置されていなくてもよい。
並列ｐｎ層５のｎ型領域３のｎ型不純物よりもｐ型領域４のｐ型不純物の総不純物量が多くなる（ｐリッチとなる）ように、並列ｐｎ層５のｎ型領域３およびｐ型領域４の幅ｗ１，ｗ２や深さ方向の不純物濃度が設定されていることが好ましい。その理由は、ｐ型領域４のｐ型不純物よりもｎ型領域３のｎ型不純物の総不純物量を多くする（ｎリッチとする）場合に比べてアバランシェ耐量を向上させることができるからである。
また、並列ｐｎ層５には、第１８族元素（希ガス元素）が導入されている。並列ｐｎ層５に導入された第１８族元素は、電子を捕獲する準位をシリコン（Ｓｉ）のバンドギャップ中に形成し、電子トラップとして機能する。このため、並列ｐｎ層５に第１８族元素を導入することで、臨界電界強度を高めることができ、アバランシェ耐量を向上させることができる。第１８族元素は、ドーパント（ドナー、アクセプタ）とならない。このため、並列ｐｎ層５のｎ型領域３およびｐ型領域４の総不純物量は、第１８族元素を導入しない場合と変わらない。並列ｐｎ層５に導入する第１８族元素として、例えばアルゴン（Ａｒ）が好ましい。以降、第１８族元素としてアルゴンを用いる場合を例に説明する。
並列ｐｎ層５の内部の、アルゴンが導入された領域（以下、アルゴン導入領域（第１領域）とする：ハッチング部分）１４は、ｐ型領域４とｎ型領域３との間のｐｎ接合と離して、ｐ型領域４に配置されている。例えば、並列ｐｎ層５のｎ型領域３にアルゴン導入領域を配置した場合、並列ｐｎ層５のｎ型領域３内で電子がトラップされ、ＳＪ−ＭＯＳＦＥＴのオン抵抗が高くなる。並列ｐｎ層５のｐ型領域４のみにアルゴン導入領域１４を配置することで、ＳＪ−ＭＯＳＦＥＴのオン抵抗が高くなることを防止することができる。アルゴン導入領域１４が並列ｐｎ層５のｎ型領域３とｐ型領域４との間のｐｎ接合に達していないことで、漏れ電流を抑制することができる。
また、アルゴン導入領域１４は、後述するように並列ｐｎ層５を形成するために積層される複数のエピタキシャル成長層にそれぞれアルゴンをイオン注入して形成され、当該エピタキシャル成長層の厚さに応じた間隔ｘ１で深さ方向に互いに離して複数配置される。各アルゴン導入領域１４のアルゴンのドーズ量は、例えば１×１０15／ｃｍ2以下であることが好ましい。その理由は、アルゴン導入領域１４のアルゴンのドーズ量が１×１０15／ｃｍ2を超える場合、アルゴンのイオン注入箇所に結晶欠陥が多くなり、アルゴンのイオン注入箇所の上にエピタキシャル成長層が成長しない虞があるからである。
また、並列ｐｎ層５の内部においてアルゴン導入領域１４の占める割合が高くなるほど、アバランシェ耐量向上の効果が高くなる。例えば、並列ｐｎ層５のｐ型領域４の内部において深さ方向に一様にアルゴン導入領域１４が設けられることで、深さ方向のアバランシェ耐量を一様に向上させることができ、プロセスのばらつきに依らず安定して所定のアバランシェ耐量を得ることができる。このため、並列ｐｎ層５を形成するために積層する複数のエピタキシャル成長層の各厚さを可能な限り薄くするなどによって、深さ方向に対向するアルゴン導入領域１４同士の間隔ｘ１を狭くし、並列ｐｎ層５のｐ型領域４の内部においてアルゴン導入領域１４が深さ方向に一様に設けられた状態に近づけてもよい。
図１において、並列ｐｎ層５内の横破線１５は並列ｐｎ層５を構成する複数のエピタキシャル成長層の境界である（図１１，２０，２３，２７においても同様）。図１には、６つのエピタキシャル成長層を積層して並列ｐｎ層５を構成した場合を示す（図１１，２０，２３，２７，３３，３６においても同様）。アルゴン導入領域１４内に図示された横破線１５は、複数のエピタキシャル成長層の境界を示しており、アルゴン導入領域１４を形成するために行うアルゴンのイオン注入におけるアルゴンのイオン注入箇所（イオン注入面）である（図１０，１１，１９，２０，２２，２３，２６，２７，３２においても同様）。
半導体基体１０のおもて面（並列ｐｎ層５側の表面）側には、ｐ型ベース領域６、ｎ+型ソース領域７、ゲート絶縁膜８およびゲート電極９からなる例えば一般的なプレーナゲート構造のＭＯＳゲート構造が設けられている。ｐ型ベース領域６は、半導体基体１０のおもて面のおもて面の表面層に選択的に設けられている。ｐ型ベース領域６は、並列ｐｎ層５のｐ型領域４に深さ方向に対向し、当該ｐ型領域４に接する。ｐ型ベース領域６の幅はｐ型領域４の幅ｗ２よりも広く、ｐ型ベース領域６は、深さ方向に対向するｐ型領域４から当該ｐ型領域４に隣り合うｎ型領域３にわたって設けられている。
ｎ+型ソース領域７は、ｐ型ベース領域６の内部に選択的に設けられている。ｐ型ベース領域６の内部に、ｐ+型コンタクト領域（不図示）が設けられていてもよい。ｐ型ベース領域６の、ｎ+型ソース領域７と並列ｐｎ層５のｎ型領域３とに挟まれた部分の表面上には、ゲート絶縁膜８を介してゲート電極９が設けられている。ソース電極１２は、ｎ+型ソース領域７およびｐ+型コンタクト領域に接するとともに、層間絶縁膜１１によってゲート電極９と電気的に絶縁されている。半導体基体１０の裏面（ｎ+型半導体基板１の裏面）には、ドレイン電極１３が設けられている。
次に、アルゴン導入領域１４の平面形状について説明する。図２〜４は、実施の形態１にかかる半導体装置のアルゴン導入領域の平面形状の一例を示す平面図である。図２〜４には、アルゴン導入領域１４の平面形状を破線で示す。図２に示すように、並列ｐｎ層５は、例えば、ｎ型領域３とｐ型領域４とを交互に繰り返しストライプ状に配置した平面レイアウトであってもよい。平面レイアウトとは、半導体基体１０のおもて面側から見た各部の平面形状および配置である。この場合、アルゴン導入領域１４は、ｐ型領域４の幅ｗ２よりも狭い幅ｗ３で、かつｐ型領域４がストライプ状に延びる方向と同じ方向に延びる直線状の平面形状で、ｐ型領域４の例えば中央に配置される。
また、図３，４に示すように、並列ｐｎ層５は、ｐ型領域４をマトリクス状に配置し、ｐ型領域４を囲む格子状にｎ型領域３を配置した平面レイアウトであってもよい。マトリクス状に配置された各ｐ型領域４の平面形状は、例えば矩形状（図３参照）や六角形状（図４参照）であることが好ましい。その理由は、並列ｐｎ層５のｎ型領域３とｐ型領域４との面積比率を所定の比率に合わせやすく、並列ｐｎ層５のｎ型領域３およびｐ型領域４の総不純物量を概ね同じまたはｐリッチに設計しやすいからである。この場合、アルゴン導入領域１４は、ｐ型領域４よりも表面積が小さく、かつｐ型領域４と同じ平面形状で、ｐ型領域４の中央に配置される。
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図５〜１０は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、図５に示すように、ｎ+型ドレイン層となるｎ+型半導体基板（半導体ウエハ）１を用意する。次に、エピタキシャル成長法により、ｎ+型半導体基板１のおもて面に、並列ｐｎ層５のｎ型領域３よりも低不純物濃度のｎ-型半導体層２１（ｎ-型エピタキシャル成長層２１ａ）を堆積（形成）する。ｎ-型半導体層２１に代えて、ノンドープの半導体層を堆積してもよい。なお、ｎ+型ドレイン層は、ｎ型半導体基板（半導体ウエハ）でもよく、ｎ型半導体基板の裏面を研削した後に裏面からｎ型の不純物をイオン注入して高不純物濃度のｎ+型ドレイン層を形成してもよい。
次に、ｎ-型半導体層２１の表面に、並列ｐｎ層５のｎ型領域３の形成領域に対応する部分が開口した例えばレジスト材または酸化膜（ＳｉＯ2）からなる第１イオン注入用マスク（第２マスク）３１を形成する。次に、第１イオン注入用マスク３１をマスクとしてリン（Ｐ）などのｎ型不純物（ドーパント）をイオン注入３２する。これによって、図６に示すように、ｎ-型半導体層２１の表面層に選択的にｎ型不純物領域２２が形成される。次に、第１イオン注入用マスク３１を除去する。
次に、ｎ-型半導体層２１の表面に、並列ｐｎ層５のｐ型領域４の形成領域に対応する部分が開口した例えばレジスト材または酸化膜からなる第２イオン注入用マスク（第１マスク）３３を形成する。次に、第２イオン注入用マスク３３をマスクとしてボロン（Ｂ）などのｐ型不純物（ドーパント）をイオン注入３４する。これによって、図７に示すように、ｎ-型半導体層２１の表面層に選択的にｐ型不純物領域２３が形成される。ｐ型不純物領域２３を形成するためのイオン注入３４には、後述するアルゴン（第１８族元素）２４よりも拡散係数の大きなｐ型不純物を用いる。
これらｎ型不純物領域２２およびｐ型不純物領域２３は、それぞれ後述する熱処理（ドライブ）によって拡散されて互いに接する程度の幅ｗ１１，ｗ１２で形成する。ｎ型不純物領域２２およびｐ型不純物領域２３の幅ｗ１１，ｗ１２は、それぞれ完成後の並列ｐｎ層５のｎ型領域３およびｐ型領域４の幅ｗ１，ｗ２よりも狭くする。
第１イオン注入用マスク３１を用いずにｎ-型半導体層２１（またはノンドープの半導体層）の全面にｎ型不純物をイオン注入３２してｎ型不純物領域２２を形成し、このｎ型不純物領域２２の内部にｐ型不純物領域２３の形成およびアルゴン２４の導入を選択的に行ってもよい。また、ｎ-型半導体層２１に代えて、ｎ+型半導体基板１上に、並列ｐｎ層５のｎ型領域３と同じ不純物濃度のｎ型半導体層を堆積してもよい。この場合、第１イオン注入用マスク３１の形成およびｎ型不純物のイオン注入３２を省略することができる。
次に、ｐ型不純物領域２３の形成に用いた同一の第２イオン注入用マスク３３をマスクとしてアルゴン２４をイオン注入３５する。これによって、図８に示すように、ｐ型不純物領域２３にアルゴン２４が導入される。図８には、ｐ型不純物領域２３のアルゴン２４が導入された部分をハッチングで示す（図９，１６〜１８，２１，２４，２５，３０，３１，３４，３７においても同様）。次に、第２イオン注入用マスク３３を除去する。アルゴン２４のイオン注入３５は、ｐ型不純物領域２３を形成するためのイオン注入３４の後に行うことが好ましい。その理由は、次の通りである。
アルゴン２４のイオン注入３５の後に、ｐ型不純物領域２３を形成するためのイオン注入３４を行う場合、ｐ型不純物領域２３を形成するためのイオン注入３４が不安定となり、ｐ型不純物領域２３の不純物濃度にばらつきが生じる。これにより、並列ｐｎ層５のｎ型領域３とｐ型領域４との不純物濃度のバランスが悪くなるからである。第２，３イオン注入３４，３５を同一の第２イオン注入用マスク３３を用いて形成すればよく、ｎ型不純物領域２２とｐ型不純物領域２３との形成順序は入れ換えてもよい。
次に、ｎ型不純物領域２２およびｐ型不純物領域２３を覆うように、ｎ-型半導体層２１としてｎ-型エピタキシャル成長層２１ａを新たに堆積する（すなわちｎ-型半導体層２１の厚さを増やす）。次に、上述した同じ方法により、ｎ型不純物領域２２の形成、ｐ型不純物領域２３の形成およびアルゴン２４の導入を順に行う。これによって、ｎ-型半導体層２１として新たに堆積したｎ-型エピタキシャル成長層２１ａに、ｎ型不純物領域２２およびｐ型不純物領域２３が形成され、当該ｐ型不純物領域２３にアルゴン２４が導入される。
このとき、ｎ-型半導体層２１として新たに堆積したｎ-型エピタキシャル成長層２１ａの内部に形成するｎ型不純物領域２２は、下層のｎ-型エピタキシャル成長層２１ａ内のｎ型不純物領域２２と深さ方向に対向するように配置する。かつ、ｎ-型半導体層２１として新たに堆積したｎ-型エピタキシャル成長層の内部に形成するｐ型不純物領域２３は、下層のｎ-型エピタキシャル成長層２１ａ内のｐ型不純物領域２３と深さ方向に対向するように配置する。深さ方向に対向するｎ型不純物領域２２同士は接してもよい。深さ方向に対向するｐ型不純物領域２３同士は接してもよい。
このようにｎ型不純物領域２２の形成、ｐ型不純物領域２３の形成およびアルゴン２４の導入を１組とする工程を、ｎ-型半導体層２１としてｎ-型エピタキシャル成長層２１ａを堆積するごとに繰り返し行う。これによって、図９に示すように、ｎ-型半導体層２１の内部に、深さ方向に対向するように互いに離して複数のｎ型不純物領域２２が形成され、かつ深さ方向に対向するように互いに離して複数のｐ型不純物領域２３が形成される。すべてのｐ型不純物領域２３にそれぞれアルゴン２４が導入される。
すなわち、同様の平面レイアウトでｎ型不純物領域２２およびｐ型不純物領域２３が形成され、かつｐ型不純物領域２３にアルゴン２４が導入されたｎ-型エピタキシャル成長層２１ａを複数積層する。次に、さらにｎ-型半導体層２１としてｎ-型エピタキシャル成長層２１ｂを堆積することでｎ-型半導体層２１の厚さを増やし、所定の厚さの半導体基体１０を形成する。
ｎ-型半導体層２１として最後に積層された最上層のｎ-型エピタキシャル成長層（ｎ-型半導体層２１の、最後に厚さを増やした部分）２１ｂには、アルゴン２４の導入を行わない。必要に応じてｎ型不純物領域２２の形成、ｐ型不純物領域２３の形成の導入を行ってもよい。図９において、ｎ-型半導体層２１内の横破線２５は、ｎ-型半導体層２１を構成する複数のｎ-型エピタキシャル成長層の境界である（図１７，１８，２１，２４，２５においても同様）。
次に、熱処理（ドライブ）により、ｎ型不純物領域２２およびｐ型不純物領域２３を拡散させる。これによって、図１０に示すように、ｎ-型半導体層２１の内部において、深さ方向に対向するｎ型不純物領域２２が連結され、並列ｐｎ層５のｎ型領域３が形成される。かつ、深さ方向に対向するｐ型不純物領域２３が連結され、並列ｐｎ層５のｐ型領域４が形成される。この並列ｐｎ層５のｎ型領域３およびｐ型領域４は互いに接する。ｎ-型半導体層２１の、ｎ+型半導体基板１に接触する部分は、ｎ-型バッファ層２として残る。
また、この熱処理によりアルゴン２４も拡散され、並列ｐｎ層５のｐ型領域４の内部に複数のアルゴン導入領域１４として残る。ｐ型不純物領域２３に導入されたアルゴン２４は、上述したようにｐ型不純物領域２３を形成するためのｐ型不純物よりも拡散係数が小さいため、この熱処理やその後の工程の熱履歴（例えばゲート絶縁膜８を形成するための熱酸化等）を経てもｐ型不純物領域２３内に留まる。このため、ｐ型領域４とｎ型領域３との間のｐｎ接合に到達しないように、並列ｐｎ層５のｐ型領域４の内部にアルゴン導入領域１４を形成することができる。
次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型半導体層２１の表面層に、並列ｐｎ層５のｐ型領域４に達する深さで、ｐ型ベース領域６を選択的に形成する。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｐ型ベース領域６の内部にｎ+型ソース領域７を選択的に形成する。次に、半導体基体１０を熱酸化して、半導体基体１０のおもて面（ｎ+型ソース領域７側の面）にゲート絶縁膜８を形成する。次に、ゲート絶縁膜８上に例えばポリシリコン（ｐｏｌｙ−Ｓｉ）層を堆積してパターニングし、ゲート電極９となる部分を残す。
次に、ゲート電極９を覆うように層間絶縁膜１１を形成する。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜１１およびゲート絶縁膜８をパターニングしてコンタクトホールを形成し、ｎ+型ソース領域７を露出させる。次に、コンタクトホールに埋め込むように、半導体基体１０のおもて面にソース電極１２を形成する。次に、半導体基体１０の裏面（ｎ+型半導体基板の裏面）にドレイン電極１３を形成する。その後、半導体ウエハをチップ状に切断（ダイシング）して個片化することで、図１に示すＳＪ−ＭＯＳＦＥＴが完成する。
また、アルゴン導入領域１４が並列ｐｎ層５のｎ型領域３とｐ型領域４との間のｐｎ接合に近い位置に配置されるほど、アバランシェ耐量向上の効果が高くなる。このため、図示省略するが、アルゴン導入領域１４は、半導体基体１０の主面に平行な方向に、並列ｐｎ層５のｎ型領域３とｐ型領域４との間のｐｎ接合に達していてもよい。アルゴン導入領域１４が並列ｐｎ層５のｎ型領域３とｐ型領域４との間のｐｎ接合に達している場合、上述したように漏れ電流が増加する。このため、並列ｐｎ層５のｎ型領域３とｐ型領域４との間のｐｎ接合に達するアルゴン導入領域１４の個数を調整するなどにより、ＳＪ−ＭＯＳＦＥＴの漏れ電流を許容範囲内にすることが好ましい。
以上、説明したように、実施の形態１によれば、電子トラップとして機能する第１８族元素を並列ｐｎ層のｐ型領域に導入することで、並列ｐｎ層５のｎ型領域３およびｐ型領域４の総不純物量を変えずに、臨界電界強度を高めることができ、アバランシェ耐量を向上させることができる。このため、並列ｐｎ層５のｎ型領域３およびｐ型領域４の総不純物量で得られる耐圧を維持した状態で、アバランシェ耐量を向上させることができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１１は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、並列ｐｎ層５のｎ型領域３にも深さ方向に互いに離して対向する複数のアルゴン導入領域（第１領域）１６を設けた点である。並列ｐｎ層５のｎ型領域３の内部において深さ方向に対向するアルゴン導入領域１６同士の間隔ｘ２は、並列ｐｎ層５のｐ型領域４の内部において深さ方向に対向するアルゴン導入領域１４同士の間隔ｘ１よりも広い（ｘ１＜ｘ２）。並列ｐｎ層５のｐ型領域４の内部に配置したアルゴン導入領域１４の構成は、実施の形態１と同様である。
具体的には、並列ｐｎ層５のｎ型領域３の内部のアルゴン導入領域１６は、ｐ型領域４とｎ型領域３との間のｐｎ接合と離して配置される。当該アルゴン導入領域１６は、例えば、並列ｐｎ層５を形成するために積層される複数のｎ-型エピタキシャル成長層の１層以上おき（ここでは１層おきとして説明する）にそれぞれアルゴンをイオン注入して形成され、当該ｎ-型エピタキシャル成長層の厚さの略２倍の間隔ｘ２で深さ方向に互いに離して複数配置される。すなわち、並列ｐｎ層５のｎ型領域３の内部において深さ方向に対向するアルゴン導入領域１６の個数は、並列ｐｎ層５のｐ型領域４において深さ方向に対向するアルゴン導入領域１４の個数よりも少ない。
並列ｐｎ層５のｎ型領域３の内部のアルゴン導入領域１６の平面形状は、例えば、並列ｐｎ層５のｎ型領域３の平面形状と同じ平面形状で、かつ当該ｎ型領域３よりも幅ｗ１の狭い幅ｗ４の直線状（図２参照）または格子状（図３，４参照）であり、当該ｎ型領域３の中央に配置される。並列ｐｎ層５のｎ型領域３にアルゴン導入領域１６を設けることで上述したようにオン抵抗が高くなるが、並列ｐｎ層５の内部においてアルゴン導入領域の占める割合が増えるため、アバランシェ耐量をさらに向上させることができる。このため、実施の形態２にかかる半導体装置は、オン抵抗よりもアバランシェ耐量を優先する場合に有用である。
次に、実施の形態２にかかる半導体装置の製造方法について説明する。図１２〜１９は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。まず、ｎ+型半導体基板１のおもて面にｎ-型半導体層２１（ｎ-型エピタキシャル成長層：図１２の符号２１ｃに相当）を堆積した後、実施の形態１と同様の方法により、ｎ-型半導体層２１の表面層に選択的にｎ型不純物領域２２を形成する（図５参照）。このとき、ｎ型不純物領域２２を形成するためのイオン注入３２は、後述するアルゴン（第１８族元素）２６よりも拡散係数の大きなｎ型不純物を用いる。
次に、図１２に示すように、ｎ型不純物領域２２の形成に用いた同一の第１イオン注入用マスク３１をマスクとしてアルゴン２６をイオン注入３６して、ｎ型不純物領域２２にアルゴン２６を導入する（図１３）。図１３には、ｎ型不純物領域２２のアルゴン２６が導入された部分をハッチングで示す（図１４〜１８においても同様）。アルゴン２６のイオン注入３６は、ｎ型不純物領域２２を形成するためのイオン注入３２の後に行うことが好ましい。その理由は、ｐ型不純物領域２３を形成するためのイオン注入３４の後にアルゴン２４のイオン注入３５を行う理由と同じである。次に、第１イオン注入用マスク３１を除去する。
次に、実施の形態１と同様の方法により、ｎ-型エピタキシャル成長層２１ｃの表面層に選択的にｐ型不純物領域２３を形成し、当該ｐ型不純物領域２３にアルゴン２４を導入する（図１４〜１６）。次に、第２イオン注入用マスク３３を除去する。次に、図１７に示すように、ｎ-型エピタキシャル成長層２１ｃ上にｎ-型半導体層２１として新たにｎ-型エピタキシャル成長層２１ａを堆積した後、実施の形態１と同様に、ｎ型不純物領域２２の形成、ｐ型不純物領域２３の形成およびｐ型不純物領域２３へのアルゴン２４の導入を行う。このとき、ｎ型不純物領域２２へのアルゴン２６の導入は行わない。
このようにｎ型不純物領域２２の形成、ｐ型不純物領域２３の形成およびｐ型不純物領域２３へのアルゴン２４の導入を１組とする工程を、１回おきにｎ型不純物領域２２へのアルゴン２６の導入を含めて、ｎ-型半導体層２１としてｎ-型エピタキシャル成長層を堆積するごとに繰り返し行う。すなわち、ｎ-型半導体層２１として積層されるｎ-型エピタキシャル成長層の１層おきに、ｎ型不純物領域２２へのアルゴン２６の導入を行う。
これによって、図１８に示すように、ｎ型不純物領域２２およびｐ型不純物領域２３ともにアルゴン２６，２４を導入したｎ-型エピタキシャル成長層２１ｃと、実施の形態１と同様にｐ型不純物領域２３のみにアルゴン２４を導入したｎ-型エピタキシャル成長層２１ａと、が交互に繰り返し積層された状態となる。すなわち、実施の形態１と同様にすべてのｐ型不純物領域２３にそれぞれアルゴン２４が導入されるとともに、深さ方向に対向する複数のｎ型不純物領域２２の１つおきにアルゴン２６が導入される。
次に、実施の形態１と同様に、最上層となるｎ-型エピタキシャル成長層２１ｂを堆積してｎ-型半導体層２１の厚さを増やし、所定の厚さの半導体基体１０を形成する。次に、熱処理（ドライブ）により、実施の形態１と同様に並列ｐｎ層５のｎ型領域３、並列ｐｎ層５のｐ型領域４およびｎ-型バッファ層２を形成する。また、この熱処理により、アルゴン２４，２６のイオン注入３５，３６の箇所に、アルゴン導入領域１４，１６が形成される（図１９）。その後、実施の形態１と同様に、ｐ型ベース領域６の形成以降の工程を順に行うことで、図１１に示すＳＪ−ＭＯＳＦＥＴが完成する。
ｎ型不純物領域２２に導入されたアルゴン２６は、上述したようにｎ型不純物領域２２を形成するためのｎ型不純物よりも拡散係数が小さいため、上記熱処理（ドライブ）やその後の工程の熱履歴を経てもｎ型不純物領域２２内に留まる。このため、並列ｐｎ層５のｎ型領域３の内部にアルゴン導入領域１６は、並列ｐｎ層５のｐ型領域４の内部にアルゴン導入領域１４と同様に、ｐ型領域４とｎ型領域３との間のｐｎ接合に到達しない。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、並列ｐｎ層内においてアルゴン導入領域の占める割合が増えるため、アバランシェ耐量をさらに向上させることができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図２０は、実施の形態３にかかる半導体装置の構造を示す断面図である。実施の形態３にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、並列ｐｎ層５のｎ型領域３の内部において深さ方向に対向するアルゴン導入領域１６同士の間隔ｘ２を、並列ｐｎ層５のｐ型領域４の内部において深さ方向に対向するアルゴン導入領域１４同士の間隔ｘ１とほぼ同じにした点である（ｘ１≒ｘ２）。深さ方向に対向するアルゴン導入領域１６同士の間隔ｘ２は、ＳＪ−ＭＯＳＦＥＴのオン抵抗を許容範囲内に収めることができる程度に広くすることが好ましい。
図２１，２２は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態３にかかる半導体装置の製造方法は、実施の形態２にかかる半導体装置の製造方法において、ｎ-型半導体層２１に形成されるすべてのｎ型不純物領域２２にアルゴン２６を導入すればよい。具体的には、まず、実施の形態２と同様の方法により、ｎ型不純物領域２２の形成、ｎ型不純物領域２２へのアルゴン２６の導入、ｐ型不純物領域２３の形成およびアルゴン２４の導入を１組とする工程（図５，１２〜１６参照）を、ｎ-型半導体層２１としてｎ-型エピタキシャル成長層２１ｃを堆積するごとに繰り返し行う。
これによって、図２１に示すように、実施の形態１と同様にｎ型不純物領域２２およびｐ型不純物領域２３が形成され、すべてのｐ型不純物領域２３にそれぞれアルゴン２４が導入されるとともに、すべてのｎ型不純物領域２２にそれぞれアルゴン２６が導入される。次に、実施の形態１と同様に、最上層となるｎ-型エピタキシャル成長層２１ｂを堆積してｎ-型半導体層２１の厚さを増やし、所定の厚さの半導体基体１０を形成する。
次に、熱処理（ドライブ）により、実施の形態１と同様に並列ｐｎ層５のｎ型領域３、並列ｐｎ層５のｐ型領域４およびｎ-型バッファ層２を形成する。また、この熱処理により、アルゴン２４，２６のイオン注入３５，３６の箇所に、アルゴン導入領域１４，１６が形成される（図２２）。その後、実施の形態１と同様に、ｐ型ベース領域６の形成以降の工程を順に行うことで、図２０に示すＳＪ−ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、並列ｐｎ層内においてアルゴン導入領域の占める割合が増えるため、アバランシェ耐量をさらに向上させることができる。
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図２３は、実施の形態４にかかる半導体装置の構造を示す断面図である。実施の形態４にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、並列ｐｎ層５のｐ型領域４の内部において深さ方向に対向するアルゴン導入領域１４同士の間隔ｘ１と、並列ｐｎ層５のｎ型領域３の内部において深さ方向に対向するアルゴン導入領域１６同士の間隔ｘ２と、をともに広げた点である。具体的には、アルゴン導入領域１４，１６は、並列ｐｎ層５を形成するために積層される複数のｎ-型エピタキシャル成長層の１層以上おき（ここでは１層おきとして説明する）に配置されている。
図２４〜２６は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態４にかかる半導体装置の製造方法は、実施の形態３にかかる半導体装置の製造方法において、並列ｐｎ層５を形成するために積層する複数のｎ-型エピタキシャル成長層の１層おきにアルゴン２４，２６をイオン注入３５，３６すればよい。具体的には、まず、実施の形態２と同様に、ｎ+型半導体基板１のおもて面にｎ-型半導体層２１（ｎ-型エピタキシャル成長層２１ｃ）を堆積した後、ｎ型不純物領域２２の形成、ｎ型不純物領域２２へのアルゴン２６の導入、ｐ型不純物領域２３の形成およびｐ型不純物領域２３へのアルゴン２４の導入を行う（図５，１２〜１６参照）。
次に、図２４に示すように、ｎ型不純物領域２２およびｐ型不純物領域２３を覆うように、ｎ-型エピタキシャル成長層２１ｃ上にｎ-型半導体層２１として新たにｎ-型エピタキシャル成長層２１ｄを堆積する（すなわちｎ-型半導体層２１の厚さを増やす）。次に、ｎ-型半導体層２１として新たに堆積したｎ-型エピタキシャル成長層２１ｄに、上述した同じ方法により、ｎ型不純物領域２２の形成およびｐ型不純物領域２３の形成を行う。このとき、ｎ型不純物領域２２へのアルゴン２６の導入およびｐ型不純物領域２３へのアルゴン２４の導入は行わない。
このようにｎ型不純物領域２２の形成およびｐ型不純物領域２３の形成を１組とする工程を、１回おきにｎ型不純物領域２２およびｐ型不純物領域２３へのアルゴン２６，２４の導入を含めて、ｎ-型半導体層２１としてｎ-型エピタキシャル成長層を堆積するごとに繰り返し行う。これによって、図２５に示すように、アルゴン２４，２６を導入したｎ-型エピタキシャル成長層２１ｃと、アルゴン２４，２６を導入しないｎ-型エピタキシャル成長層２１ｄと、が交互に繰り返し積層された状態となる。すなわち、ｎ-型半導体層２１として積層されるｎ-型エピタキシャル成長層の１層おきに、ｎ型不純物領域２２およびｐ型不純物領域２３にアルゴン２６，２４が導入される。
次に、実施の形態１と同様に、最上層となるｎ-型エピタキシャル成長層２１ｂを堆積してｎ-型半導体層２１の厚さを増やし、所定の厚さの半導体基体１０を形成する。次に、熱処理（ドライブ）により、実施の形態１と同様に並列ｐｎ層５のｎ型領域３、並列ｐｎ層５のｐ型領域４およびｎ-型バッファ層２を形成する。また、この熱処理により、アルゴン２４，２６のイオン注入３５，３６の箇所に、アルゴン導入領域１４，１６が形成される（図２６）。その後、実施の形態１と同様に、ｐ型ベース領域６の形成以降の工程を順に行うことで、図２３に示すＳＪ−ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態４によれば、アルゴン導入領域の配置を変えた場合においても、実施の形態１〜３と同様にアバランシェ耐量を向上させることができる。
（実施の形態５）
次に、実施の形態５にかかる半導体装置の構造について説明する。図２７は、実施の形態５にかかる半導体装置の構造を示す断面図である。実施の形態５にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、所定の深さにおいて、少なくとも並列ｐｎ層５の全面にわたって半導体基体１０の主面に平行な方向に延在するアルゴン導入領域（以下、アルゴン全面導入領域（第１領域）とする）１７を配置した点である。アルゴン全面導入領域１７は、例えば、並列ｐｎ層５を形成するために積層される複数のｎ-型エピタキシャル成長層の１層以上おき（ここでは１層おきとして説明する）に配置されている。アルゴン全面導入領域１７と、並列ｐｎ層５のｐ型領域４の内部のアルゴン導入領域１４とは、深さ方向に交互に繰り返し配置されている。
アルゴン全面導入領域１７が並列ｐｎ層５のｎ型領域３とｐ型領域４との間のｐｎ接合に達していることで、アバランシェ耐量をさらに向上させることができる。その一方で、アルゴン全面導入領域１７が並列ｐｎ層５のｎ型領域３とｐ型領域４との間のｐｎ接合に達していることで、上述したようにＳＪ−ＭＯＳＦＥＴのオン抵抗が高くなったり、漏れ電流が増加したりする。このため、ＳＪ−ＭＯＳＦＥＴのオン抵抗や漏れ電流が許容範囲内となるように、アルゴン全面導入領域１７の個数や深さ方向の配置を調整することが好ましい。図２７では、横破線１５が並列ｐｎ層５を構成する複数のｎ-型エピタキシャル成長層の境界である（図３２，３３，３５においても同様）。
図２８〜３２は、実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態５にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、並列ｐｎ層５を形成するために積層する複数のｎ-型エピタキシャル成長層の１層おきに、イオン注入用マスクを用いずにアルゴン２７をイオン注入３７すればよい。この場合、アルゴン２７のイオン注入３７は、ｎ型不純物領域２２を形成するためのイオン注入３２と、ｐ型不純物領域２３を形成するためのイオン注入３４と、の後に行うことが好ましい。
具体的には、まず、ｎ+型半導体基板１のおもて面にｎ-型半導体層２１（ｎ-型エピタキシャル成長層：図２８の符号２１ｅに相当）を堆積した後、実施の形態１と同様の方法により、ｎ-型半導体層２１の表面層にｎ型不純物領域２２およびｐ型不純物領域２３をそれぞれ選択的に形成する（図５，６参照）。そして、第２イオン注入用マスク３３を除去する。次に、図２８に示すように、ｎ-型エピタキシャル成長層２１ｅのおもて面の全面にアルゴン２７をイオン注入３７する。
これによって、図２９に示すように、ｎ-型エピタキシャル成長層２１ｅのおもて面の全面にアルゴン２７が導入される。イオン注入用マスク（不図示）を用いて並列ｐｎ層５の形成領域に対応する部分にのみアルゴン２７をイオン注入３７してもよい。次に、図３０に示すように、ｎ-型エピタキシャル成長層２１ｅ上にｎ-型半導体層２１として新たにｎ-型エピタキシャル成長層２１ａを堆積した後、実施の形態１と同様に、ｎ型不純物領域２２の形成、ｐ型不純物領域２３の形成およびｐ型不純物領域２３へのアルゴン２４の導入を行う。ｎ型不純物領域２２へのアルゴン２６の導入は行わない。図３０では、アルゴン２７の導入領域の上面となる実線２５がｎ-型半導体層２１を構成する複数のｎ-型エピタキシャル成長層の境界である（図３７においても同様）。
このようにｎ型不純物領域２２の形成、ｐ型不純物領域２３の形成およびアルゴンの導入を１組とする工程を、ｎ-型半導体層２１としてｎ-型エピタキシャル成長層を堆積するごとに繰り返し行う。このとき、アルゴンの導入については、ｎ-型半導体層２１としてｎ-型エピタキシャル成長層を堆積するごとに、アルゴン２７の全面導入と、ｐ型不純物領域２３へのアルゴン２４の導入と、を交互に行う。これによって、図３１に示すように、アルゴン２７を全面に導入したｎ-型エピタキシャル成長層２１ｅと、ｐ型不純物領域２３のみにアルゴン２４を導入したｎ-型エピタキシャル成長層２１ａと、が交互に繰り返し積層された状態となる。図３１では、符号２５で示す実線（アルゴン２７の導入領域の上面）および横破線がｎ-型半導体層２１を構成する複数のｎ-型エピタキシャル成長層の境界である（図３４においても同様）。
次に、実施の形態１と同様に、最上層となるｎ-型エピタキシャル成長層２１ｂを堆積してｎ-型半導体層２１の厚さを増やし、所定の厚さの半導体基体１０を形成する。次に、熱処理（ドライブ）により、実施の形態１と同様に並列ｐｎ層５のｎ型領域３、並列ｐｎ層５のｐ型領域４およびｎ-型バッファ層２を形成する。また、この熱処理により、アルゴン２４，２７のイオン注入３５，３７の箇所にそれぞれアルゴン導入領域１４およびアルゴン全面導入領域１７が形成される（図３２）。その後、実施の形態１と同様に、ｐ型ベース領域６の形成以降の工程を順に行うことで、図２７に示すＳＪ−ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態５によれば、アルゴン導入領域の配置を変えた場合においても、実施の形態１〜４と同様にアバランシェ耐量を向上させることができる。また、実施の形態５によれば、並列ｐｎ層のｎ型領域とｐ型領域との間のｐｎ接合に達するようにアルゴン全面導入領域が配置されるため、アバランシェ耐量をさらに向上させることができる。
（実施の形態６）
次に、実施の形態６にかかる半導体装置の構造について説明する。図３３は、実施の形態６にかかる半導体装置の構造を示す断面図である。実施の形態６にかかる半導体装置が実施の形態５にかかる半導体装置と異なる点は、並列ｐｎ層５のｐ型領域４にアルゴン導入領域が配置されていない点である。すなわち、並列ｐｎ層５の内部のアルゴン導入領域はアルゴン全面導入領域１７のみであり、アルゴン全面導入領域１７は並列ｐｎ層５を形成するために積層される複数のｎ-型エピタキシャル成長層の１層以上おき（ここでは１層おきとして説明する）に配置されている。アルゴン全面導入領域１７内に図示された横破線１５は、複数のｎ−型エピタキシャル成長層の境界を示し、アルゴン全面導入領域１７を形成するために行うアルゴンのイオン注入におけるアルゴンのイオン注入箇所（イオン注入面）である（図３５，３６，３８においても同様）。
図３４，３５は、実施の形態６にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態６にかかる半導体装置の製造方法は、実施の形態５にかかる半導体装置の製造方法において、ｐ型不純物領域２３へのアルゴン２４のイオン注入３５を省略すればよい。具体的には、まず、実施の形態５と同様に、ｎ+型半導体基板１のおもて面にｎ-型半導体層２１（ｎ-型エピタキシャル成長層２１ｅ）を堆積した後、ｎ型不純物領域２２の形成、ｐ型不純物領域２３の形成およびアルゴン２７の全面導入を行う（図２８，２９参照）。次に、ｎ-型エピタキシャル成長層２１ｅ上にｎ-型半導体層２１として新たにｎ-型エピタキシャル成長層２１ｄを堆積した後、実施の形態１と同様に、ｎ型不純物領域２２の形成およびｐ型不純物領域２３の形成を行う。
このようにｎ型不純物領域２２の形成およびｐ型不純物領域２３の形成を１組とする工程を、１回おきにアルゴン２７の全面導入を含めて、ｎ-型半導体層２１としてｎ-型エピタキシャル成長層を堆積するごとに繰り返し行う。これによって、図３４に示すように、アルゴン２７を全面に導入したｎ-型エピタキシャル成長層２１ｅと、アルゴン２７を導入しないｎ-型エピタキシャル成長層２１ｄと、が交互に繰り返し積層された状態となる。すなわち、ｎ-型半導体層２１として積層されるｎ-型エピタキシャル成長層の１層おきに、アルゴン２７が全面に導入される。
次に、実施の形態１と同様に、最上層となるｎ-型エピタキシャル成長層２１ｂを堆積してｎ-型半導体層２１の厚さを増やし、所定の厚さの半導体基体１０を形成する。次に、熱処理（ドライブ）により、実施の形態１と同様に並列ｐｎ層５のｎ型領域３、並列ｐｎ層５のｐ型領域４およびｎ-型バッファ層２を形成する。また、この熱処理により、アルゴン２７のイオン注入３７の箇所にアルゴン全面導入領域１７が形成される（図３５）。その後、実施の形態１と同様に、ｐ型ベース領域６の形成以降の工程を順に行うことで、図３３に示すＳＪ−ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態６によれば、アルゴン導入領域の配置を変えた場合においても、実施の形態１〜５と同様にアバランシェ耐量を向上させることができる。
（実施の形態７）
次に、実施の形態７にかかる半導体装置の構造について説明する。図３６は、実施の形態７にかかる半導体装置の構造を示す断面図である。実施の形態７にかかる半導体装置が実施の形態６にかかる半導体装置と異なる点は、深さ方向に対向するアルゴン全面導入領域１７同士の間隔ｘ３を狭くした点である。
具体的には、アルゴン全面導入領域１７は、並列ｐｎ層５を形成するために積層される複数のｎ-型エピタキシャル成長層の全面にそれぞれアルゴンをイオン注入して形成され、当該ｎ-型エピタキシャル成長層の厚さに応じた間隔ｘ３で深さ方向に互いに離して複数配置される。深さ方向に対向するアルゴン全面導入領域１７同士の間隔ｘ３は、ＳＪ−ＭＯＳＦＥＴのオン抵抗を許容範囲内に収めることができる程度に広くすることが好ましい。図３６では、アルゴン全面導入領域１７内に図示された横破線１５が並列ｐｎ層５を構成する複数のｎ-型エピタキシャル成長層の境界である（図３８においても同様）。
図３７，３８は、実施の形態７にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態７にかかる半導体装置の製造方法は、実施の形態８にかかる半導体装置の製造方法において、ｎ型不純物領域２２の形成、ｐ型不純物領域２３の形成およびアルゴン２７の全面導入を１組とする工程を、ｎ-型半導体層２１としてｎ-型エピタキシャル成長層を堆積するごとに繰り返し行えばよい。すなわち、まず、同様の平面レイアウトでｎ型不純物領域２２およびｐ型不純物領域２３が形成され、かつアルゴン２７を全面に導入したｎ-型エピタキシャル成長層２１ｅが、ｎ+型半導体基板１のおもて面に複数積層される（図３７）。
次に、実施の形態１と同様に、最上層となるｎ-型エピタキシャル成長層２１ｂを堆積してｎ-型半導体層２１の厚さを増やし、所定の厚さの半導体基体１０を形成する。次に、熱処理（ドライブ）により、実施の形態１と同様に並列ｐｎ層５のｎ型領域３、並列ｐｎ層５のｐ型領域４およびｎ-型バッファ層２を形成する。また、この熱処理により、アルゴン２７のイオン注入３７の箇所に、アルゴン全面導入領域１７が形成される（図３８）。その後、実施の形態１と同様に、ｐ型ベース領域６の形成以降の工程を順に行うことで、図３６に示すＳＪ−ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態７によれば、アルゴン導入領域の配置を変えた場合においても、実施の形態１〜６と同様にアバランシェ耐量を向上させることができる。また、実施の形態７によれば、並列ｐｎ層内においてアルゴン導入領域の占める割合が増えるため、アバランシェ耐量をさらに向上させることができる。
（実施例）
実施例にかかる半導体装置のアバランシェ耐量を検証した。図３９は、実施例にかかる半導体装置のアバランシェ耐量を示す特性図である。まず、上述した実施の形態７にかかる半導体装置の製造方法にしたがい、並列ｐｎ層５のｐ型領域４に複数のアルゴン導入領域１４を配置したＳＪ−ＭＯＳＦＥＴ（以下、実施例とする）を複数作製した。複数の実施例は、それぞれ、並列ｐｎ層５のｎ型領域３のｎ型不純物の総不純物量とｐ型領域４のｐ型不純物の総不純物量との比率が異なる。この実施例についてアバランシェ耐量を測定した結果を図３９に示す。
図３９には、アルゴン導入領域を設けない従来のＳＪ−ＭＯＳＦＥＴ（以下、従来例とする：図４０参照）のアバランシェ耐量も示す。従来例の構成は、アルゴン導入領域を設けない以外は実施例と同様である。図３９の横軸は、並列ｐｎ層のｎ型領域とｐ型領域との総不純物量の比率である（＝ｐ型領域の総不純物量／ｎ型領域の総不純物量）。総不純物量の比率＝１．００である場合、並列ｐｎ層のｎ型領域とｐ型領域との総不純物量は同じである。総不純物量の比率が１．００を超える場合、並列ｐｎ層はｐリッチであり、総不純物量の比率が１．００未満である場合、並列ｐｎ層はｎリッチである。図３９の縦軸は、実施例と従来例とのアバランシェ耐量である。
図３９に示す結果より、実施例は、従来例と同様に、並列ｐｎ層５のｎ型領域３およびｐ型領域４の総不純物量が概ね同じである場合にアバランシェ耐量が最も低いことが確認された。また、実施例は、従来例と同様に、並列ｐｎ層５をｐリッチとすることで、並列ｐｎ層５をｎリッチとする場合に比べてアバランシェ耐量を向上させることができることが確認された。また、実施例は、並列ｐｎ層のｎ型領域とｐ型領域との総不純物量の比率に依らず、従来例よりもアバランシェ耐量を向上させることができることが確認された。図示省略するが、上述した実施の形態２〜７のように並列ｐｎ層５にアルゴン導入領域１４，１６およびアルゴン全面導入領域１７を様々な配置で設けた場合においても、実施例と同様の効果が得られることが発明者により確認されている。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、深さ方向に対向するアルゴン導入領域やアルゴン全面導入領域の個数や深さ方向の配置は、設計条件やアバランシェの発生箇所に合わせて種々変更可能である。また、上述した実施の形態では、ＳＪ−ＭＯＳＦＥＴを例に説明しているが、並列ｐｎ層を備えた他の半導体装置、例えばＳＪ−ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、炭化珪素（ＳｉＣ）を半導体材料とするＳＪ−ＭＯＳＦＥＴなどにも適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
上述した実施の形態では、プレーナゲート構造のＭＯＳゲート構造を備えた実施の形態について示したが、半導体基体１０の並列ｐｎ層のｐ型領域４の表面層にトレンチを備え、トレンチの内部にゲート絶縁膜を介してゲート電極を埋め込んだトレンチゲート構造のＭＯＳゲート構造としてもよい。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、超接合半導体装置に有用であり、特にＳＪ−ＭＯＳＦＥＴに適している。
１ ｎ+型半導体基板
２ ｎ-型バッファ層
３ 並列ｐｎ層のｎ型領域
４ 並列ｐｎ層のｐ型領域
５ 並列ｐｎ層
６ ｐ型ベース領域
７ ｎ+型ソース領域
８ ゲート絶縁膜
９ ゲート電極
１０ 半導体基体
１１ 層間絶縁膜
１２ ソース電極
１３ ドレイン電極
１４，１６ アルゴン導入領域
１５，２５ ｎ-型エピタキシャル成長層の境界
１７ アルゴン全面導入領域
２１ ｎ-型半導体層
２１ａ〜２１ｅ ｎ-型エピタキシャル成長層
２２ ｎ型不純物領域
２３ ｐ型不純物領域
２４，２６，２７ アルゴン
３１，３３ イオン注入用マスク
３２，３４〜３７ イオン注入
ｗ１ 並列ｐｎ層のｎ型領域の幅
ｗ２ 並列ｐｎ層のｐ型領域の幅
ｗ３，ｗ４ アルゴン導入領域の幅
ｗ１１ ｎ型不純物領域の幅
ｗ１２ ｐ型不純物領域の幅
ｘ１，ｘ２ 深さ方向に対向するアルゴン導入領域同士の間隔
ｘ３ 深さ方向に対向するアルゴン全面導入領域同士の間隔
半導体基体１０のおもて面（並列ｐｎ層５側の表面）側には、ｐ型ベース領域６、ｎ+型ソース領域７、ゲート絶縁膜８およびゲート電極９からなる例えば一般的なプレーナゲート構造のＭＯＳゲート構造が設けられている。ｐ型ベース領域６は、半導体基体１０のおもて面の表面層に選択的に設けられている。ｐ型ベース領域６は、並列ｐｎ層５のｐ型領域４に深さ方向に対向し、当該ｐ型領域４に接する。ｐ型ベース領域６の幅はｐ型領域４の幅ｗ２よりも広く、ｐ型ベース領域６は、深さ方向に対向するｐ型領域４から当該ｐ型領域４に隣り合うｎ型領域３にわたって設けられている。
ｎ-型半導体層２１として最後に積層された最上層のｎ-型エピタキシャル成長層（ｎ-型半導体層２１の、最後に厚さを増やした部分）２１ｂには、アルゴン２４の導入を行わない。必要に応じてｎ型不純物領域２２の形成、ｐ型不純物領域２３の形成を行ってもよい。図９において、ｎ-型半導体層２１内の横破線２５は、ｎ-型半導体層２１を構成する複数のｎ-型エピタキシャル成長層の境界である（図１７，１８，２１，２４，２５においても同様）。
図３７，３８は、実施の形態７にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態７にかかる半導体装置の製造方法は、実施の形態６にかかる半導体装置の製造方法において、ｎ型不純物領域２２の形成、ｐ型不純物領域２３の形成およびアルゴン２７の全面導入を１組とする工程を、ｎ-型半導体層２１としてｎ-型エピタキシャル成長層を堆積するごとに繰り返し行えばよい。すなわち、まず、同様の平面レイアウトでｎ型不純物領域２２およびｐ型不純物領域２３が形成され、かつアルゴン２７を全面に導入したｎ-型エピタキシャル成長層２１ｅが、ｎ+型半導体基板１のおもて面に複数積層される（図３７）。

Claims (33)

  1. 第１導電型半導体層の第１主面上に、前記第１導電型半導体層の表面に平行な方向に第１導電型半導体領域と第２導電型半導体領域とを交互に繰り返し配置した並列ｐｎ層を備えた半導体装置であって、
    前記第２導電型半導体領域に第１８族元素が導入された第１領域を備えることを特徴とする半導体装置。
  2. 前記第１領域は、前記第１導電型半導体層の前記第１主面から第２主面に向かう深さ方向に所定の第１間隔で複数配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２導電型半導体領域のみに前記第１領域を備えることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１領域は、前記第２導電型半導体領域の内部に設けられていることを特徴とする請求項３に記載の半導体装置。
  5. 前記第１導電型半導体領域に第１８族元素が導入された第２領域を備え、
    前記第２領域は、前記深さ方向に所定の第２間隔で複数配置されていることを特徴とする請求項２に記載の半導体装置。
  6. 前記第２領域は、前記第１導電型半導体領域の内部に設けられていることを特徴とする請求項５に記載の半導体装置。
  7. 前記第２間隔は、前記第１間隔よりも広いことを特徴とする請求項５または６に記載の半導体装置。
  8. 前記第２間隔は、前記第１間隔と等しいことを特徴とする請求項５または６に記載の半導体装置。
  9. １つ以上の前記第１領域が、前記第１導電型半導体層の表面に平行な方向に延在し、前記第２導電型半導体領域と前記第１導電型半導体領域との境界に達することを特徴とする請求項２に記載の半導体装置。
  10. １つ以上の前記第１領域が、前記第１導電型半導体層の表面に平行な方向に、前記第２導電型半導体領域から前記第１導電型半導体領域にわたって延在していることを特徴とする請求項９に記載の半導体装置。
  11. 前記第２導電型半導体領域の内部にのみ配置された前記第１領域と、
    前記第１導電型半導体層の表面に平行な方向に、前記第１導電型半導体領域から前記第２導電型半導体領域にわたって延在する前記第２領域と、が深さ方向に交互に繰り返し配置されていることを特徴とする請求項５に記載の半導体装置。
  12. 前記第１導電型半導体層と前記第１導電型半導体領域との間に設けられた、前記第１導電型半導体領域より不純物濃度が低い第１導電型低濃度半導体層をさらに備えることを特徴とする請求項１〜１１のいずれか一つに記載の半導体装置。
  13. 第１８族元素はアルゴンであることを特徴とする請求項１〜１２のいずれか一つに記載の半導体装置。
  14. 第１導電型半導体層上に、前記第１導電型半導体層の表面に平行な方向に第１導電型半導体領域と第２導電型半導体領域とを交互に繰り返し配置した並列ｐｎ層を備えた半導体装置の製造方法であって、
    前記第１導電型半導体層よりも不純物濃度の低い第１導電型またはノンドープのエピタキシャル成長層を形成する堆積工程と、
    前記エピタキシャル成長層に第１導電型不純物をイオン注入する第１注入工程と、
    前記エピタキシャル成長層に第２導電型不純物を選択的にイオン注入する第２注入工程と、
    前記エピタキシャル成長層に第１８族元素をイオン注入する第３注入工程と、を１組とする工程を繰り返し行って、第１導電型半導体層上に前記並列ｐｎ層となる前記エピタキシャル成長層を積層する工程を含むことを特徴とする半導体装置の製造方法。
  15. 前記第３注入工程では、前記エピタキシャル成長層の、前記第２導電型不純物がイオン注入される箇所のみに第１８族元素をイオン注入することを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記第２注入工程は、
    前記エピタキシャル成長層の表面に、前記第２導電型半導体領域の形成領域に対応する部分が開口した第１マスクを形成する工程と、
    前記第１マスク越しに前記第２導電型不純物をイオン注入する工程と、を含み、
    前記第３注入工程では、前記第１マスク越しに第１８族元素をイオン注入することを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記エピタキシャル成長層の、前記第１導電型不純物がイオン注入される箇所のみに第１８族元素をイオン注入する第４注入工程をさらに含み、
    前記１組とする工程を繰り返すごとに、または、前記１組とする工程の繰り返しの所定回数おきに、前記第４注入工程を行うことを特徴とする請求項１５または１６に記載の半導体装置の製造方法。
  18. 前記１組とする工程の繰り返しの所定回数おきに、前記第３注入工程では、前記エピタキシャル成長層の、前記第２導電型不純物がイオン注入される箇所のみに第１８族元素をイオン注入することを特徴とする請求項１４に記載の半導体装置の製造方法。
  19. 第１導電型半導体層上に、前記第１導電型半導体層の表面に平行な方向に第１導電型半導体領域と第２導電型半導体領域とを交互に繰り返し配置した並列ｐｎ層を備えた半導体装置の製造方法であって、
    前記第１導電型半導体層よりも不純物濃度の低い第１導電型またはノンドープのエピタキシャル成長層を形成する堆積工程と、前記エピタキシャル成長層に第１導電型不純物をイオン注入する第１注入工程と、前記エピタキシャル成長層に第２導電型不純物を選択的にイオン注入する第２注入工程と、を１組とする工程を繰り返し行って、第１導電型半導体層上に前記並列ｐｎ層となる前記エピタキシャル成長層を積層する工程を含み、
    前記１組とする工程の繰り返しの所定回数おきに、前記エピタキシャル成長層に第１８族元素をイオン注入する第３注入工程を行うことを特徴とする半導体装置の製造方法。
  20. 前記第３注入工程では、前記エピタキシャル成長層の、前記第２導電型不純物がイオン注入される箇所のみに第１８族元素をイオン注入し、
    前記１組とする工程の繰り返しの前記所定回数おきに、前記エピタキシャル成長層の、前記第１導電型不純物がイオン注入される箇所のみに第１８族元素をイオン注入する第４注入工程を行うことを特徴とする請求項１９に記載の半導体装置の製造方法。
  21. 前記第１注入工程は、
    前記エピタキシャル成長層の表面に、前記第１導電型半導体領域の形成領域に対応する部分が開口した第２マスクを形成する工程と、
    前記第２マスク越しに前記第１導電型不純物をイオン注入する工程と、を含み、
    前記第４注入工程では、前記第２マスク越しに第１８族元素をイオン注入することを特徴とする請求項１７または２０に記載の半導体装置の製造方法。
  22. 前記第１注入工程および前記第２注入工程の後に、前記第３注入工程を行うことを特徴とする請求項１４または１９に記載の半導体装置の製造方法。
  23. 前記第２注入工程の後に、前記第３注入工程を行うことを特徴とする請求項１５〜１８、２０のいずれか一つに記載の半導体装置の製造方法。
  24. 前記第１注入工程の後に、前記第４注入工程を行うことを特徴とする請求項１７、２０、２１のいずれか一つに記載の半導体装置の製造方法。
  25. 第１導電型半導体層上に、前記第１導電型半導体層の表面に平行な方向に第１導電型半導体領域と第２導電型半導体領域とを交互に繰り返し配置した並列ｐｎ層を備えた半導体装置の製造方法であって、
    前記第１導電型半導体層よりも不純物濃度の低い第１導電型のエピタキシャル成長層を形成する堆積工程と、
    前記エピタキシャル成長層に第２導電型不純物を選択的にイオン注入する第５注入工程と、
    前記エピタキシャル成長層に第１８族元素をイオン注入する第６注入工程と、を１組とする工程を繰り返し行って、第１導電型半導体層上に前記並列ｐｎ層となる前記エピタキシャル成長層を積層する工程を含むことを特徴とする半導体装置の製造方法。
  26. 前記第６注入工程では、前記エピタキシャル成長層の、前記第２導電型不純物がイオン注入される箇所のみに第１８族元素をイオン注入することを特徴とする請求項２５に記載の半導体装置の製造方法。
  27. 前記第５注入工程は、
    前記エピタキシャル成長層の表面に、前記第２導電型半導体領域の形成領域に対応する部分が開口した第１マスクを形成する工程と、
    前記第１マスク越しに前記第２導電型不純物をイオン注入する工程と、を含み、
    前記第６注入工程では、前記第１マスク越しに第１８族元素をイオン注入することを特徴とする請求項２６に記載の半導体装置の製造方法。
  28. 前記エピタキシャル成長層の、前記第２導電型不純物がイオン注入される箇所以外の箇所に第１８族元素をイオン注入する第７注入工程をさらに含み、
    前記１組とする工程を繰り返すごとに、または、前記１組とする工程の繰り返しの所定回数おきに、前記第７注入工程を行うことを特徴とする請求項２６または２７に記載の半導体装置の製造方法。
  29. 前記１組とする工程の繰り返しの所定回数おきに、前記第５注入工程では、前記エピタキシャル成長層の、前記第２導電型不純物がイオン注入される箇所のみに第１８族元素をイオン注入することを特徴とする請求項２５に記載の半導体装置の製造方法。
  30. 前記堆積工程の前に前記第１導電型半導体層上に前記第１導電型半導体領域より不純物濃度が低い第１導電型低濃度半導体層を形成することを特徴とする請求項１４〜２９のいずれか一つに記載の半導体装置の製造方法。
  31. 前記第２導電型不純物は、第１８族元素よりも拡散係数が大きいことを特徴とする請求項１４〜３０のいずれか一つに記載の半導体装置の製造方法。
  32. 前記第１導電型不純物は、第１８族元素よりも拡散係数が大きいことを特徴とする請求項１４〜２４のいずれか一つに記載の半導体装置の製造方法。
  33. 第１８族元素はアルゴンであることを特徴とする請求項１４〜３２のいずれか一つに記載の半導体装置の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI655688B (zh) * 2018-05-18 2019-04-01 英屬維爾京群商節能元件控股有限公司 具有超接面結構之半導體元件及其製程
CN110556289B (zh) * 2018-06-01 2021-08-03 节能元件控股有限公司 具有超接面结构的半导体元件的制备方法及半导体元件
CN112117330B (zh) * 2020-09-21 2024-05-07 南京华瑞微集成电路有限公司 一种改善深槽超结mosfet耐压的器件结构及其工艺方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002507058A (ja) * 1998-03-09 2002-03-05 ハリス コーポレイション 低温直接ボンディングにより形成可能な装置
JP2008258313A (ja) * 2007-04-03 2008-10-23 Denso Corp 半導体装置およびその製造方法
WO2015040938A1 (ja) * 2013-09-18 2015-03-26 富士電機株式会社 半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6153495A (en) * 1998-03-09 2000-11-28 Intersil Corporation Advanced methods for making semiconductor devices by low temperature direct bonding
JP2002100772A (ja) * 2000-07-17 2002-04-05 Toshiba Corp 電力用半導体装置及びその製造方法
JP4951872B2 (ja) 2005-04-08 2012-06-13 富士電機株式会社 半導体装置の製造方法
JP2007311547A (ja) 2006-05-18 2007-11-29 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
US20130240951A1 (en) * 2012-03-13 2013-09-19 International Business Machines Corporation Gallium nitride superjunction devices
US9041096B2 (en) * 2013-04-16 2015-05-26 Rohm Co., Ltd. Superjunction semiconductor device and manufacturing method therefor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002507058A (ja) * 1998-03-09 2002-03-05 ハリス コーポレイション 低温直接ボンディングにより形成可能な装置
JP2008258313A (ja) * 2007-04-03 2008-10-23 Denso Corp 半導体装置およびその製造方法
WO2015040938A1 (ja) * 2013-09-18 2015-03-26 富士電機株式会社 半導体装置およびその製造方法

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