JP5533067B2 - 超接合半導体装置の製造方法 - Google Patents
超接合半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5533067B2 JP5533067B2 JP2010058066A JP2010058066A JP5533067B2 JP 5533067 B2 JP5533067 B2 JP 5533067B2 JP 2010058066 A JP2010058066 A JP 2010058066A JP 2010058066 A JP2010058066 A JP 2010058066A JP 5533067 B2 JP5533067 B2 JP 5533067B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- epitaxial growth
- semiconductor device
- manufacturing
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 78
- 238000004519 manufacturing process Methods 0.000 title claims description 55
- 239000012535 impurity Substances 0.000 claims description 73
- 230000012010 growth Effects 0.000 claims description 69
- 230000002093 peripheral effect Effects 0.000 claims description 35
- 239000007789 gas Substances 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 23
- 230000015556 catabolic process Effects 0.000 claims description 22
- 238000005468 ion implantation Methods 0.000 claims description 19
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 13
- 238000000137 annealing Methods 0.000 claims description 13
- 229910052739 hydrogen Inorganic materials 0.000 claims description 13
- 239000001257 hydrogen Substances 0.000 claims description 13
- 239000010410 layer Substances 0.000 description 86
- 238000001704 evaporation Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 238000009826 distribution Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 230000008020 evaporation Effects 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000005192 partition Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000003795 desorption Methods 0.000 description 2
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 2
- -1 for example Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001179 sorption measurement Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Chemical Vapour Deposition (AREA)
- Recrystallisation Techniques (AREA)
Description
本発明は、ドリフト層として半導体基板の主面に垂直方向に、複数配置されるｎ型カラムおよびｐ型カラムを主面に平行方向に交互に隣接させる超接合（スーパージャンクション）構造部を有する超接合半導体装置の製造方法に関する。
一般に半導体装置（以降、半導体素子または単に素子と言うこともある）は、半導体基板の片面に電極をもつ横型素子と、半導体基板の両面に電極をもつ縦型素子とに大別される。縦型半導体装置は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアス電圧による空乏層が延びる方向とが同じである。たとえば、通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴの場合、高抵抗のｎ−ドリフト層の部分は、ＭＯＳＦＥＴがオン状態の時は縦方向にドリフト電流を流す領域として働き、オフ状態の時は空乏化して耐圧を高める。この高抵抗のｎ−ドリフト層の電流経路を短くすることは、ドリフト抵抗が低くなるのでＭＯＳＦＥＴの実質的なオン抵抗を下げる効果に繋がるものの、逆にｐベース領域とｎ−ドリフト領域との間のｐｎ接合から進行するドレイン−ベース間空乏層の広がる幅が狭く、シリコンの臨界電界強度に速く達するため、耐圧が低下する。逆に耐圧の高い半導体装置では、ｎ−ドリフト層が厚くなるため必然的にオン抵抗が大きくなり、損失が増すことになる。このようなオン抵抗と耐圧との間の関係をトレードオフ関係と言う。このトレードオフ関係は、ＩＧＢＴ、バイポーラトランジスタ、ダイオード等の半導体装置においても同様に成立することが知られている。また、この関係は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアスによる空乏層の延びる方向が異なる横型半導体装置についても共通である。
この問題に対する解決法として、図２に示すように、ドリフト層を、半導体基板の主面に垂直方向では、長い層状またはカラム状の形状で不純物濃度を高めた複数のｎ型のドリフト領域（ｎ型カラム）４とｐ型の仕切領域（ｐ型カラム）５とし、主面に平行方向では交互に繰り返し隣接するように配置した並列ｐｎ領域からなる超接合構造部１０とする超接合半導体装置（超接合ＭＯＳＦＥＴ）が知られている。この超接合半導体装置は、前記超接合構造部１０がオフ状態の時は空乏化して耐圧を負担するドリフト層の同様の機能を有する。
前記超接合ＭＯＳＦＥＴと通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴとの構造上の大きな違いは、ドリフト層が、単一の導電型で一様の不純物濃度の層ではなく、前述のような並列ｐｎ領域からなる超接合構造部１０にされていることである。この超接合構造部１０では、それぞれのｐ型の仕切り領域（ｐ型カラム）５とｎ型のドリフト領域（ｎ型カラム）４の不純物濃度（以降、単に濃度と表記することがある）が同耐圧クラスの通常の素子よりも高くても、オフ状態では超接合構造部１０内の並列ｐｎ接合から空乏層が両側に広がってドリフト層全体を低電界強度で空乏化するため、高耐圧化を図ることができる。
一方、超接合半導体装置を含めた半導体装置、特にプレーナ接合型半導体装置では、一般に高耐圧素子とするためには、主電流が流れる素子活性部１００を取り巻く周囲に周縁耐圧構造部２００を必要とする。この周縁耐圧構造部２００がなければ、ドリフト層外周端で電界の集中箇所が生じて耐圧が低下し、高耐圧を実現することが困難となる。さらに、ｐｎ接合面を半導体デバイス領域毎に一方の主面側に湾曲させて、そのｐｎ接合終端を前記一方の主面と交差させ、この交差する面を絶縁膜８で被覆して保護することにより、ｐｎ接合に逆バイアスとなる向きの耐圧を保持するプレーナ接合型半導体装置では、前記絶縁膜８を含む周縁耐圧構造部２００に耐電荷性（誘起電荷遮断機能）が必要である。すなわち、設計された初期耐圧が確保されたとしても、絶縁膜８に耐電荷性が無いかまたは小さい素子では、時間の経過に伴い前記絶縁膜８に誘起される外部電荷の影響により基板表面での電界分布が変化して電界集中箇所が生じるようになり、耐圧が次第に低下し、耐圧信頼性の低下が起きる。
前述の並列ｐｎ領域からなる超接合構造部１０を備える超接合ＭＯＳＦＥＴの周縁耐圧構造部２００の場合には、前記耐電荷性を高めるために周縁耐圧構造部２００内の超接合構造部１０の基板表面側（上層）に一様な不純物濃度を有するｎ−低濃度エピタキシャル層３を配置することが必要となる。従って、超接合半導体装置の周縁耐圧構造部２００のｐ型ガードリング領域７は、設計耐圧に応じて、超接合構造部１０の上層に設けられるｎ−低濃度エピタキシャル層３の表層に基板表面に沿って所要の間隔で離間するように複数設けられる。さらに、この周縁耐圧構造部２００は、このｐ型ガードリング領域７表面と、最外周のｐ型ガードリング領域７ａ表面とに相互に電気的に接続される導電性プレート９を備え、さらに、前記ｐ型チャネルストッパー領域１１（もしくはｎ型チャネルストッパー領域でもよい）にも電気的に接続される導電性プレート１２を備える構造を有する。
一方、超接合半導体装置の素子活性部１００内では並列ｐｎ領域からなる超接合構造部１０の上層に、通常の半導体装置と同様に、ｐベース領域１３とこのｐベース領域１３内の表層にｎエミッタ領域１４を備え、ｎエミッタ領域１４とｎドリフト領域（ｎ型カラム）４に挟まれる前記ｐベース領域１３表面にゲート絶縁膜１５を介してゲート電極１６を備え、前記ｎエミッタ領域１４表面とｐベース領域１３の高濃度表面とに接触するエミッタ電極１７が設けられる。
そのような前記超接合構造部１０を作製する方法として、エピタキシャル成長とイオン注入を多数回繰り返すことにより、一回のエピタキシャル成長とイオン注入毎に形成される薄い前記並列ｐｎ領域を順次積み重ねて垂直方向に長い形状にする方法（多段エピタキシャル法）はよく知られている。このような超接合構造部１０を備える超接合半導体装置では、ｎ型カラム４とｐ型カラム５とのチャージバランスが重要であり、同じであることが望ましい。また、前述の耐電荷性を備える周縁耐圧構造部２００を形成するためには、多段エピタキシャル法で複数回エピタキシャル層形成後の上層に配置されるｎ−低濃度エピタキシャル層３の作製段階で、素子活性部にはイオン注入し、周縁耐圧構造部２００にはイオン注入をせずにｎ−低濃度エピタキシャル層３のままとする必要がある。ｎ−低濃度エピタキシャル層３の厚さは１５μｍ前後必要であるので、１回のエピタキシャル成長の厚さを１０μｍ以下とすると、必要な段数（エピタキシャル成長の回数）は２段以上となる。
また、深さ方向に長い不純物添加領域を形成するための気相エピタキシャル成長方法に関する文献が公開されている。この文献には「気相成長工程は、硼素注入層７１及び燐注入層７２からの横方向オートドーピングを抑制するために、まず、封止用の薄いエピタキシャル層を気相成長してから第二エピタキシャル層２２の本成長を行う、複数段階処理とすることが望ましい。」というシリコン層のソースガスを先に処理する方法の記載がある（特許文献１）。
前述の耐電荷性を備える周縁耐圧構造部に設けられるｎ−低濃度エピタキシャル層３の狙いとする不純物濃度は１×１０１４ｃｍ−３前後の低不純物濃度である。このとき、不純物濃度のばらつきとして±２０％が許されるとすると、その不純物濃度範囲は０．８×１０１４ｃｍ−３〜１．２×１０１４ｃｍ−３となる。しかしながら、１段毎のｎ−低濃度エピタキシャル層３の成長の際、特にエピタキシャル成長開始直後は狙い濃度に対して前述の許容範囲を超える濃度変動が生じ易い。これは、以下のメカニズムによると考えられる。すなわち、エピタキシャル装置に流れるドープガスのガス配管において、ガス配管内壁では、ドープ元素の脱離と吸着が常に起きており、脱離と吸着の平衡状態が崩れると濃度変動の原因となり易い。一般に、ドープガスはｐｐｍオーダーの濃度であり、シリコンソースガスと比較すると非常に低濃度であるので、ガス配管内壁状態の影響を受けやすいからである。この対策としてエピタキシャル成長前に予めドープガスを排気ラインへ流しておくことは前記濃度変動の抑制に効果がある。しかし、排気ラインからエピタキシャル成長ラインへ切り替わってから先のエピタキシャル成長装置までの配管内壁まで、予め平衡状態にしておくことは不可能のため、前述の１×１０１４ｃｍ−３の２０％前後またはこれ以上の濃度変動を避けることはできない。その結果、前述の周縁耐圧構造部におけるｎ−低濃度エピタキシャル層３を形成するには、少なくとも２層以上積み上げて厚さを確保する必要があるので、図１３に示すように、その積層界面では、狙いとする１×１０１４ｃｍ−３の不純物濃度に対して２×１０１３ｃｍ−３前後の濃度変動ピークを有する濃度変動分布ができる。このような濃度変動分布を有するｎ−低濃度エピタキシャル層３は±２×１０１３ｃｍ−３以内とする濃度ばらつきが保証されないので、周縁耐圧構造部において耐電荷性の低下を招き耐圧低下となる惧れがある。
さらに、前述の多段エピタキシャル法により前記超接合ＭＯＳＦＥＴを作製する場合に、前記周縁耐圧構造部のｎ−低濃度エピタキシャル層３を形成する際に、素子活性部１００にはｎ型のドリフト領域（ｎ型カラム）４を形成するために不純物がドーズ量２×１０１３ｃｍ−２前後でイオン注入される。ところが、エピタキシャル成長させるときの昇温過程やエピタキシャル成長前の半導体基板の清浄化のための水素アニール処理時の温度によって、前記イオン注入した不純物が再蒸発すると、蒸発した不純物は拡散して、前記イオン注入をしていない周縁耐圧構造部２００でのエピタキシャル成長中にオートドープする。周縁耐圧構造部２００において前記オートドープが発生すると、ｎ−低濃度エピタキシャル層３のｎ−濃度が設計濃度からずれるだけでなく、ウエハ面内、ウエハ間での不純物濃度ばらつきを引き起こし、耐電荷性の低下、耐圧低下を招く。
また、素子活性部１００においても、不純物が再蒸発すると不純物量低下となるため、狙いの不純物量が得られず、チャージバランスが崩れてしまい、所望の特性が得られなくなる。再蒸発を見込んで注入する不純物量を多くしてチャージバランスを確保しても、再蒸発自体を抑制しないと、ウエハ面内やウエハ間で不純物量のばらつきの発生を抑えることはできない。その結果、歩留まり低下を招く。
本発明は、以上説明した点に鑑み、周縁耐圧構造部における第１導電型低濃度エピタキシャル層の形成の際の不純物濃度変動またはオートドープによる不純物濃度ばらつきを防ぎ、耐圧良品率の低下を防ぐことのできる超接合半導体装置の製造方法を提供することを目的とする。
前記本発明の目的を達成するため、高濃度第１導電型半導体基板上に、前記半導体基板の主面に垂直方向に長い形状であって、主面に平行方向では交互に隣接配置される第１導電型領域と第２導電型領域からなる超接合構造部を、ドリフト層として備える主電流が流れる素子活性部と、前記超接合構造部とその上に第１導電型低濃度エピタキシャル層を備える前記素子活性部を取り巻く周縁耐圧構造部と、を備える超接合半導体装置の製造方法において、ノンドープエピタキシャル成長と第１導電型不純物および第２導電型不純物の選択的イオン注入とを複数回繰り返して積み重ねる第１積層層形成工程と、前記第１積層層上に、第１導電型不純物をドープしながらの第１導電型低ドープエピタキシャル成長と第１導電型不純物および第２導電型不純物の選択的イオン注入とを複数回繰り返して積み重ねる第２積層層形成工程と、を備え、前記第１導電型低ドープエピタキシャル成長する際に、第１導電型ドープガスを半導体ソースガスよりも早くエピタキシャル成長ラインへ導入する超接合半導体装置の製造方法とする。
前記本発明の目的を達成するため、高濃度第１導電型半導体基板上に、前記半導体基板の主面に垂直方向に長い形状であって、主面に平行方向では交互に隣接配置される第１導電型領域と第２導電型領域からなる超接合構造部を、ドリフト層として備える主電流が流れる素子活性部と、前記超接合構造部とその上に第１導電型低濃度エピタキシャル層を備える前記素子活性部を取り巻く周縁耐圧構造部と、を備える超接合半導体装置の製造方法において、ノンドープエピタキシャル成長と第１導電型不純物および第２導電型不純物の選択的イオン注入とを複数回繰り返して積み重ねる第１積層層形成工程と、前記第１積層層上に、第１導電型不純物をドープしながらの第１導電型低ドープエピタキシャル成長と第１導電型不純物および第２導電型不純物の選択的イオン注入とを複数回繰り返して積み重ねる第２積層層形成工程と、を備え、前記第１導電型低ドープエピタキシャル成長前の水素アニール温度とエピタキシャル成長の開始温度とを１１００℃未満にする超接合半導体装置の製造方法とする。
前記本発明の目的を達成するため、前記半導体基板の主面に垂直方向に長い形状であって、主面に平行方向では交互に隣接配置される第１導電型領域と第２導電型領域からなる超接合構造部を、ドリフト層として備える主電流が流れる素子活性部と、前記超接合構造部とその上に第１導電型低濃度エピタキシャル層を備える前記素子活性部を取り巻く周縁耐圧構造部と、を備える超接合半導体装置の製造方法において、ノンドープエピタキシャル成長と第１導電型不純物および第２導電型不純物の選択的イオン注入とを複数回繰り返して積み重ねる第１積層層形成工程と、前記第１積層層上に、第１導電型不純物をドープしながらの第１導電型低ドープエピタキシャル成長と第１導電型不純物および第２導電型不純物の選択的イオン注入とを複数回繰り返して積み重ねる第２積層層形成工程と、を備え、前記第１導電型低ドープエピタキシャル成長する際に、前記第１導電型ドープガスを半導体ソースガスよりも早くエピタキシャル成長ラインへ導入するとともに、前記第１導電型低ドープエピタキシャル成長前の水素アニール温度とエピタキシャル成長の開始温度を１１００℃未満にする超接合半導体装置の製造方法とする。また、前記第１導電型低ドープエピタキシャル成長前の水素アニール温度とエピタキシャル成長を１０００℃未満で開始した後、１１００℃以上でエピタキシャル成長することが好ましい。
本発明によれば、周縁耐圧構造部における第１導電型低濃度エピタキシャル層の形成の際の不純物濃度変動またはオートドープによる不純物濃度ばらつきを防ぎ、耐圧良品率の低下を防ぐことのできる超接合半導体装置の製造方法を提供することができる。
次に本発明の実施の形態を図面を参照して説明する。図１は本発明の実施の形態にかかる超接合半導体装置の素子活性部の断面斜視図であり、図２は同じく、素子活性部を取り巻く周縁耐圧構造部を含む断面模式図である。以下説明する実施例では、ｎ＋Ｓｉ基板１およびｎ−層２上に、主面に垂直方向に長いｎ型カラム４およびｐ型カラム５が主面に平行方向に交互に隣接配置された超接合構造部１０を備える構造について、特にその周縁耐圧構造部２００には、前記超接合構造部の上に基板表面から所定の深さのｎ−低濃度エピタキシャル層３を有する超接合半導体装置の製造方法について説明する。また、以下の説明では、第１導電型をｎ型、第２導電型をｐ型として説明する。
実施例１では、超接合ＭＯＳＦＥＴの製造方法について説明する。図３から図１２は、図１、２に示す超接合半導体装置（超接合ＭＯＳＦＥＴ）の製造工程を順に示す要部製造工程断面図である。図３に示すように、高濃度ｎ＋Ｓｉ基板１上に３×１０１４ｃｍ−３の低濃度ｎ−層２を低ドープエピタキシャル成長により、たとえば、１２μｍ程度の厚みで形成し、その上にノンドープｎ層３ａをエピタキシャル成長により、たとえば、３μｍの厚みで形成する。このノンドープｎ層３ａの表面に、後工程の多段エピタキシャル層の各段毎の正確な重ね合わせの際に必要となるアライメントマーク（図示しない）を形成する。
図４に示すように、前記ノンドープｎ層３ａにｎ型不純物、たとえば、リンを全面に破線に示す深さにイオン注入４ａし、続いて形成した所要のレジストパターンをマスクにしてｐ型不純物、たとえば、ボロンを選択的にレジストマスク６ａ開口部からイオン注入５ａする。この時、後の拡散を考慮してレジストマスク６ａの開口部幅は残し幅（マスク幅）の１／４程度とする。それに応じて各ｐｎ領域のチャージバランスを等しくするために、ボロンの注入量はｎ型不純物の４倍程度とする。
その後、図５に示すように、ノンドープｎ層３ｂをエピタキシャル成長によりたとえば、７μｍの厚みで形成し、再度同様にｎ型およびｐ型のイオン注入４ｂ、５ｂをフォトリソグラフィ技術を用いて前回と同じ場所に正確に重ねるように行う。その後、図６に示すように、たとえば、総エピタキシャル層厚が３６μｍになるように、さらにノンドープエピタキシャル成長とイオン注入４ｃ、５ｃ、４ｄ、５ｄを２回繰り返し行う。
その後、図７に示すように、１×１０１４ｃｍ−３の不純物濃度のｎ−低ドープエピタキシャル成長により、ｎ−低濃度エピタキシャル層３ｅをたとえば、７μｍの厚みで形成する。このｎ−低ドープエピタキシャル成長は具体的には順に、昇温過程、水素アニール、低ドープエピタキシャル成長、降温過程工程を含む。その後、図８に示すように、レジストマスク６ｅにより周縁耐圧構造部２００を覆い、ｎ型不純物、たとえば、リンをイオン注入４ｅし、図９に示すように、レジストマスク６ｆによりｐ型不純物、たとえば、ボロンをレジスト開口部からイオン注入５ｅする。この時、周縁耐圧構造部２００をレジストマスク６ｅで覆い、さらに後の拡散を考慮してレジストマスク６ｆの開口幅は残し幅の１／４程度とし、それに応じて注入量はｎ型不純物の４倍程度とする。
レジストマスク６ｅ、６ｆの除去後、図１０に示すように、再度１×１０１４ｃｍ−３の不純物濃度のｎ−低ドープエピタキシャル成長により、たとえば、ｎ−低濃度エピタキシャル層３ｆを７μｍの厚みで形成し、再度前述と同様に、フォトリソグラフィ技術を用いてｎ型およびｐ型のイオン注入４ｆ、５ｆを行う。最後に、図１１に示すように、たとえば、５μｍ程度の厚さのｎ−低濃度エピタキシャル層３ｇで前記ｎ−低濃度エピタキシャル層３ｆの表面をキャップした後、図１２に示すように、熱拡散処理によりイオン注入した不純物の活性化と熱拡散を行って並列ｐｎ領域４、５と周縁耐圧構造部２００のｎ−低濃度エピタキシャル層３とを含む超接合構造部１０を形成する。
ここで、前述の各段階のｎ−低濃度エピタキシャル層３ｅ、３ｆ、３ｇの成長の際に、本発明の実施例１にかかる製造方法の特徴として、ｎ型ドープガス、たとえば、ＰＨ３（フォスフィン）をシリコンソースガス、たとえば、ＤＣＳ（ジクロロシラン）よりも早くエピタキシャル成長ラインへ導入することが重要である。前記ｎ型ドープガス導入のタイミングは、たとえば、シリコンソースガスよりも２０秒程度以上早くエピタキシャル成長ラインへ導入することが好ましい。
その結果、周縁耐圧構造部２００のｎ−低濃度エピタキシャル層３の厚さ１９μｍを３回のｎ−低ドープエピタキシャル成長（７μｍ、７μｍ、５μｍ）により形成する際に、図１３に示す、従来のｎ−低濃度エピタキシャル層の積層界面において不純物濃度変動ピーク幅を有する不純物濃度分布図に示すような、２×１０１３ｃｍ−３前後の濃度変動が前述の実施例１の周縁耐圧構造部のｎ−低濃度エピタキシャル層３では無くなることが分かった。従って、ｎ−低濃度エピタキシャル層３を、深さ方向に一様な不純物濃度であって、狙いとする不純物濃度で作製ことができ、耐圧ばらつきを小さくすることができるので、超接合半導体装置の耐圧良品率の低下を防ぐことができる。
実施例２では、ｎ＋Ｓｉ基板１および低濃度ｎ−層２上にｎ型およびｐ型カラムが交互に配置された超接合構造部１０を備え、周縁耐圧構造部の素子表面から所定の深さのｎ−低濃度エピタキシャル層３を備える超接合半導体装置について、実施例１とは異なる製造方法を説明する。
図３から図１２は、図１、２に示す超接合半導体装置（超接合ＭＯＳＦＥＴ）の製造工程を順に示す断面模式図である。実施例１と同様にして超接合ＭＯＳＦＥＴが製造される。実施例１の超接合ＭＯＳＦＥＴの製造方法と異なる点は、実施例２では、ｎ−低濃度エピタキシャル層３ｅ、３ｆ、３ｇの成長の際に、水素アニール温度と低ドープエピタキシャル成長開始温度を１１００℃未満にすることである。ただし、エピタキシャル成長が一旦開始されれば、成長層が蒸発元の表面に蓋をすることになり、再蒸発およびオートドーピングは抑制されるので、エピタキシャル成長温度は成長途中から開始温度以上（１１００℃以上）に上昇させることが好ましい。その結果、実施例２にかかる製造方法では、素子活性部において、イオン注入された不純物の再蒸発を抑制でき、また、周縁耐圧構造部においてオートドープが実質的に起らないことが分かった。
以下、実施例２の場合の発明の効果について、図面を参照して説明する、図１４に水素アニール温度と不純物の蒸発量およびばらつきとの間の関係図を示す。図１４は、イオン注入された不純物の蒸発とイオン注入された不純物の面内ばらつきは１１００℃以上で非常に大きくなるが、１０００℃未満では蒸発および面内ばらつきが共にほとんど無いことを示している。従って、低ドープエピタキシャル成長の開始時には、エピタキシャル成長温度を１１００℃未満、好ましくは１０００℃未満、たとえば、９５０℃にすることが好ましい。その結果、ｎ型カラムとｐ型カラムにおいて狙いとする不純物濃度を得ることができ、ｎ型カラムとｐ型カラムのチャージバランスばらつきを低減することができる。また、素子周縁部においてオートドープが起ることなく、設計濃度どおりのｎ−低濃度エピタキシャル層を形成することができる。従って、耐電荷性の高い周縁耐圧構造部とすることができ、耐圧バラツキが小さくなるので、耐圧良品率の良い超接合構造部半導体素子を作製することができる。
さらに、前述の実施例１にかかるｎ−低濃度エピタキシャル層の成長の際に、ｎ型ドープガス導入をシリコンソースガスよりも２０秒程度以上早くエピタキシャル成長ラインへ導入する方法と、実施例２にかかるｎ−低濃度エピタキシャル層の成長の際に、水素アニール温度と低ドープエピタキシャル成長開始温度を１１００℃未満にする方法とを共に実施する超接合半導体装置の製造方法とすることが本発明の効果を達成するために、より望ましい。
１ ｎ＋Ｓｉ基板
２ 低濃度ｎ−層
３ ｎ−低濃度エピタキシャル層
３ａ、３ｂ、３ｃ、３ｄ ノンドープエピタキシャル層
３ｅ、３ｆ、３ｇ ｎ−低濃度エピタキシャル層
４ ｎドリフト領域（ｎ型カラム）
５ ｐ型の仕切領域（ｐ型カラム）
６ レジストマスク
７ ガードリング
８ 絶縁膜
９ 導電性プレート
１０ 超接合構造部
１１ ｐ型チャネルストッパー
１２ 導電性プレート
１３ ｐベース領域
１４ ｎエミッタ領域
１５ ゲート絶縁膜
１６ ゲート電極
１７ エミッタ電極
１００ 素子活性部
２００ 周縁耐圧構造部
２ 低濃度ｎ−層
３ ｎ−低濃度エピタキシャル層
３ａ、３ｂ、３ｃ、３ｄ ノンドープエピタキシャル層
３ｅ、３ｆ、３ｇ ｎ−低濃度エピタキシャル層
４ ｎドリフト領域（ｎ型カラム）
５ ｐ型の仕切領域（ｐ型カラム）
６ レジストマスク
７ ガードリング
８ 絶縁膜
９ 導電性プレート
１０ 超接合構造部
１１ ｐ型チャネルストッパー
１２ 導電性プレート
１３ ｐベース領域
１４ ｎエミッタ領域
１５ ゲート絶縁膜
１６ ゲート電極
１７ エミッタ電極
１００ 素子活性部
２００ 周縁耐圧構造部
Claims (7)
- 高濃度第１導電型半導体基板上に、前記半導体基板の主面に垂直方向に長い形状であって、主面に平行方向では交互に隣接配置される第１導電型領域と第２導電型領域からなる超接合構造部を、ドリフト層として備える主電流が流れる素子活性部と、前記超接合構造部とその上に第１導電型低濃度エピタキシャル層を備える前記素子活性部を取り巻く周縁耐圧構造部と、を備える超接合半導体装置の製造方法において、
ノンドープエピタキシャル成長と第１導電型不純物および第２導電型不純物の選択的イオン注入とを複数回繰り返して積み重ねる第１積層層形成工程と、前記第１積層層上に、第１導電型不純物をドープしながらの第１導電型低ドープエピタキシャル成長と第１導電型不純物および第２導電型不純物の選択的イオン注入とを複数回繰り返して積み重ねる第２積層層形成工程と、を備え、
前記第１導電型低ドープエピタキシャル成長する際に、第１導電型不純物のドープガスを半導体ソースガスよりも早くエピタキシャル成長ラインへ導入することを特徴とする超接合半導体装置の製造方法。 - 高濃度第１導電型半導体基板上に、前記半導体基板の主面に垂直方向に長い形状であって、主面に平行方向では交互に隣接配置される第１導電型領域と第２導電型領域からなる超接合構造部を、ドリフト層として備える主電流が流れる素子活性部と、前記超接合構造部とその上に第１導電型低濃度エピタキシャル層を備える前記素子活性部を取り巻く周縁耐圧構造部と、を備える超接合半導体装置の製造方法において、
ノンドープエピタキシャル成長と第１導電型不純物および第２導電型不純物の選択的イオン注入とを複数回繰り返して積み重ねる第１積層層形成工程と、前記第１積層層上に、第１導電型不純物をドープしながらの第１導電型低ドープエピタキシャル成長と第１導電型不純物および第２導電型不純物の選択的イオン注入とを複数回繰り返して積み重ねる第２積層層形成工程と、を備え、
前記第１導電型低ドープエピタキシャル成長前の水素アニール温度とエピタキシャル成長の開始温度とを１１００℃未満にすることを特徴とする超接合半導体装置の製造方法。 - 高濃度第１導電型半導体基板上に、前記半導体基板の主面に垂直方向に長い形状であって、主面に平行方向では交互に隣接配置される第１導電型領域と第２導電型領域からなる超接合構造部を、ドリフト層として備える主電流が流れる素子活性部と、前記超接合構造部とその上に第１導電型低濃度エピタキシャル層を備える前記素子活性部を取り巻く周縁耐圧構造部と、を備える超接合半導体装置の製造方法において、
ノンドープエピタキシャル成長と第１導電型不純物および第２導電型不純物の選択的イオン注入とを複数回繰り返して積み重ねる第１積層層形成工程と、前記第１積層層上に、第１導電型不純物をドープしながらの第１導電型低ドープエピタキシャル成長と第１導電型不純物および第２導電型不純物の選択的イオン注入とを複数回繰り返して積み重ねる第２積層層形成工程と、を備え、
前記第１導電型低ドープエピタキシャル成長する際に、前記第１導電型ドープガスを半導体ソースガスよりも早くエピタキシャル成長ラインへ導入するとともに、前記第１導電型低ドープエピタキシャル成長前の水素アニール温度とエピタキシャル成長の開始温度を１１００℃未満にすることを特徴とする超接合半導体装置の製造方法。 - 前記第１導電型低ドープエピタキシャル成長前の水素アニール温度とエピタキシャル成長を１０００℃未満で開始した後、１１００℃以上でエピタキシャル成長することを特徴とする請求項２または３に記載の超接合半導体装置の製造方法。
- 第１導電型ドープガスを半導体ソースガスよりも２０秒以上早くエピタキシャル成長ラインへ導入することを特徴とする請求項１または３に記載の超接合半導体装置の製造方法。
- 前記第１導電型低濃度エピタキシャル層の不純物濃度が０．８×１０ １４ ｃｍ −３ 〜１．２×１０ １４ ｃｍ −３ であることを特徴とする請求項１ないし５のいずれか一項に記載の超接合半導体装置の製造方法。
- 前記水素アニールを９５０℃〜１０００℃未満で行うことを特徴とする請求項２〜６のいずれか一項に記載の超接合半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010058066A JP5533067B2 (ja) | 2010-03-15 | 2010-03-15 | 超接合半導体装置の製造方法 |
| CN201110054890.0A CN102194700B (zh) | 2010-03-15 | 2011-03-07 | 超级结半导体器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010058066A JP5533067B2 (ja) | 2010-03-15 | 2010-03-15 | 超接合半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011192823A JP2011192823A (ja) | 2011-09-29 |
| JP5533067B2 true JP5533067B2 (ja) | 2014-06-25 |
Family
ID=44602543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010058066A Expired - Fee Related JP5533067B2 (ja) | 2010-03-15 | 2010-03-15 | 超接合半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP5533067B2 (ja) |
| CN (1) | CN102194700B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102881595B (zh) * | 2012-08-17 | 2015-10-28 | 西安龙腾新能源科技发展有限公司 | 一种超结高压功率器件的制造方法 |
| CN104517853A (zh) * | 2014-05-15 | 2015-04-15 | 上海华虹宏力半导体制造有限公司 | 超级结半导体器件制造方法 |
| CN105679660B (zh) * | 2016-01-29 | 2018-04-17 | 上海华虹宏力半导体制造有限公司 | 沟槽型超级结的制造方法 |
| CN105977161A (zh) * | 2016-06-21 | 2016-09-28 | 中航（重庆）微电子有限公司 | 超结结构及其制备方法 |
| CN107611167A (zh) * | 2017-08-21 | 2018-01-19 | 无锡新洁能股份有限公司 | 一种具有多个浓度中心的超结半导体器件及其制造方法 |
| CN107845570B (zh) * | 2017-11-09 | 2019-02-12 | 四川广瑞半导体有限公司 | 绝缘栅双极型晶体管的硅外延片生产工艺 |
| CN112382560A (zh) * | 2020-11-12 | 2021-02-19 | 重庆万国半导体科技有限公司 | 一种多层外延减压生长方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3086836B2 (ja) * | 1991-04-27 | 2000-09-11 | ローム株式会社 | 半導体装置の製造方法 |
| JP3851744B2 (ja) * | 1999-06-28 | 2006-11-29 | 株式会社東芝 | 半導体装置の製造方法 |
| JP4765012B2 (ja) * | 2000-02-09 | 2011-09-07 | 富士電機株式会社 | 半導体装置及びその製造方法 |
| JP3636345B2 (ja) * | 2000-03-17 | 2005-04-06 | 富士電機デバイステクノロジー株式会社 | 半導体素子および半導体素子の製造方法 |
| JP3731520B2 (ja) * | 2001-10-03 | 2006-01-05 | 富士電機デバイステクノロジー株式会社 | 半導体装置及びその製造方法 |
| JP3743395B2 (ja) * | 2002-06-03 | 2006-02-08 | 株式会社デンソー | 半導体装置の製造方法及び半導体装置 |
| JP4289123B2 (ja) * | 2003-10-29 | 2009-07-01 | 富士電機デバイステクノロジー株式会社 | 半導体装置 |
| JP4773716B2 (ja) * | 2004-03-31 | 2011-09-14 | 株式会社デンソー | 半導体基板の製造方法 |
| JP2006005275A (ja) * | 2004-06-21 | 2006-01-05 | Toshiba Corp | 電力用半導体素子 |
| JP4940546B2 (ja) * | 2004-12-13 | 2012-05-30 | 株式会社デンソー | 半導体装置 |
| JP5015440B2 (ja) * | 2005-09-29 | 2012-08-29 | 株式会社デンソー | 半導体基板の製造方法 |
| WO2007048393A2 (de) * | 2005-10-24 | 2007-05-03 | Infineon Technologies Austria Ag | Halbleiterbauelement mit ladungskompensationsstruktur und verfahren zur herstellung desselben |
| JP5052025B2 (ja) * | 2006-03-29 | 2012-10-17 | 株式会社東芝 | 電力用半導体素子 |
| US7737469B2 (en) * | 2006-05-16 | 2010-06-15 | Kabushiki Kaisha Toshiba | Semiconductor device having superjunction structure formed of p-type and n-type pillar regions |
| JP4564510B2 (ja) * | 2007-04-05 | 2010-10-20 | 株式会社東芝 | 電力用半導体素子 |
| JP4621708B2 (ja) * | 2007-05-24 | 2011-01-26 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP5476689B2 (ja) * | 2008-08-01 | 2014-04-23 | 富士電機株式会社 | 半導体装置の製造方法 |
| US8530300B2 (en) * | 2010-07-23 | 2013-09-10 | Infineon Technologies Austria Ag | Semiconductor device with drift regions and compensation regions |
-
2010
- 2010-03-15 JP JP2010058066A patent/JP5533067B2/ja not_active Expired - Fee Related
-
2011
- 2011-03-07 CN CN201110054890.0A patent/CN102194700B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2011192823A (ja) | 2011-09-29 |
| CN102194700B (zh) | 2014-02-26 |
| CN102194700A (zh) | 2011-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5985789B2 (ja) | 超接合半導体装置の製造方法 | |
| JP5560931B2 (ja) | 超接合半導体装置の製造方法 | |
| JP5533067B2 (ja) | 超接合半導体装置の製造方法 | |
| JP4980663B2 (ja) | 半導体装置および製造方法 | |
| JP2019208074A (ja) | 半導体装置 | |
| JP6855793B2 (ja) | 半導体装置 | |
| JP7029710B2 (ja) | 半導体装置 | |
| JP2009094203A (ja) | 炭化珪素半導体装置 | |
| JP2016127245A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2011204796A (ja) | 半導体装置およびその製造方法 | |
| JP2009088005A (ja) | 半導体装置およびその製造方法 | |
| JP6375743B2 (ja) | 半導体装置の製造方法 | |
| JP6345378B1 (ja) | 半導体装置 | |
| US10424637B2 (en) | Method of manufacturing semiconductor device | |
| TWI802811B (zh) | 半導體裝置 | |
| JP2011146426A (ja) | 炭化珪素半導体装置およびその製造方法 | |
| JP5757355B2 (ja) | 超接合半導体装置の製造方法 | |
| JP2007005657A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP5556293B2 (ja) | 超接合半導体装置の製造方法 | |
| JP2019021788A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP5719899B2 (ja) | 半導体装置 | |
| TW201709507A (zh) | 半導體裝置及半導體裝置之製造方法 | |
| JP5386120B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP7288827B2 (ja) | 半導体装置の製造方法 | |
| WO2022118976A1 (ja) | 超接合半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120614 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131118 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131126 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140124 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140401 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5533067 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140414 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |