一种超结高压功率器件的制造方法
技术领域
本发明涉及一种超结高压功率器件的制造方法。
发明背景
在MOSFET中有个寄生的NPN三极管,如图1所示,基极与发射极间的电阻等效为Rbb,当功率MOSFET在感性负载回路中,MOSFET由开启状态到瞬间关断时,电感将储存的电量释放给MOSFET,基区有电流流过,基极与发射极间的PN结压降Vbi=I*Rbb。当Vbi>0.7v时,寄生三极管就会导通,器件会失效。防止此类失效的方法之一是降低基区电阻Rbb。减小Rbb可以通过增加基区p型杂质的浓度来实现,但这通常会对器件的电学性能造成影响,会使得器件的开启电压及导通电阻增大,解决方法是增加一层p+掩膜版来进行p+注入,以此降低基区电阻Rbb且不影响器件的其他特性。若不增加掩膜版,直接在源区下方形成高浓度的p型杂质在工艺上比较难实现。
目前已有的超结MOSFET制造方法一为:先形成复合缓冲层,然后与普通MOSFET的制造过程一样:形成栅氧化层(gate oxide)、栅电极(poly)、形成器件特征层(p阱区)、p+区、源区n+、金属电极等,此方法的缺点是在形成器件特征层(p阱区)时会有高温退火过程,此过程会对复合缓冲层(CB层)的形貌产生影响。
目前已有的超结MOSFET制造方法二为:先在晶圆上形成器件特征层(p阱区),然后形成复合缓冲层(CB层),接着形成形成栅氧化层(gate oxide)、栅电极(poly)、p+区、源区n+、金属电极等。此方法解决了高温退火过程对复合缓冲层(CB层)的形貌的影响。
在器件制造中主要的生产成本来自于掩膜版的费用,上述两种超结MOSFET制造方法中p+区的形成均需要额外的掩膜版来界定p+区的区域,这无疑增加了制造成本。
发明内容
本发明所解决的技术问题是提供一种可以有效提高器件的雪崩耐量,提高器件可靠性,减少光罩数量且可以用传统的半导体制造工艺实现,不会增加工艺的难度及生产成本的高压超结功率器件的制造方法。
为解决上述的技术问题,本发明采取的技术方案:
一种超结高压功率器件的制造方法,其特殊之处在于:通过以下步骤实现:
步骤一:提供n型重掺杂的n+衬底,并在n+衬底上形成n型外延层;
步骤二:通过光刻界定出p-body的注入区域,进行p型杂质注入,并通过热过程推阱形成p阱区;
步骤三:通过光刻界定出形成p-colunm的区域,并通过刻蚀及外延填充形成p-column,形成复合缓冲层;
步骤四:在复合缓冲层上生长场氧化层,并通过光刻场氧化层界定出器件的有源区,生长栅氧化层,淀积厚度为T+x微米的多晶硅,并通过光刻界定出多晶硅第一次刻蚀的区域,第一次刻蚀后多晶硅的宽度为W+x微米;
步骤五:在复合缓冲层表面进行深p+注入,前面工艺形成的多晶硅区域界定形成p+区域,深p+注入后会横扩x微米;
步骤六:将器件置于多晶硅刻蚀液中,通过控制刻蚀时间及刻蚀速率,将多晶硅进行二次刻蚀,多晶硅表面及侧壁刻蚀掉x微米,则第二次刻蚀后多晶硅的厚度从T+x微米变为了T微米,多晶硅的宽度从W+x微米变为了W微米;
步骤七:通过光刻界定出源极区域,n型杂质离子注入,并对注入的n型杂质离子进行推阱形成源区n+;
步骤八:于复合缓冲层和多晶硅表面淀积介质层,通过光刻,界定出接触孔区域,并对接触孔区域进行介质层刻蚀;淀积金属层,通过光刻,定义出刻蚀区域,进行金属刻蚀。
上述的p+注入的杂质峰值点的深度应该大于源区n+注入杂质峰值点的深度。
与现有技术相比,本发明中p+区的形成不需要额外的掩膜版就可以实现,本发明在不增加光罩的情况下可以在源区下方形成高浓度的p型杂质,提高器件的雪崩耐量,改善器件的可靠性,并且不影响器件的开启电压和导通电阻。
附图说明
图1为本发明的MOSFET寄生三极管示图说明;
图2为本发明的步骤一的示意图;
图3为本发明的步骤二的示意图;
图4为本发明的步骤三的示意图;
图5为本发明的步骤四的示意图;
图6为本发明的步骤五的示意图;
图7为本发明的步骤六的示意图;
图8为本发明的步骤七的示意图;
图9为本发明的步骤八的示意图。
具体实施方式
下面结合附图和具体实施方式对本发明进行详细说明。
参见图1-9,本发明通过以下步骤实现:
步骤一:提供n型重掺杂的n+衬底,并在n+衬底上形成n型外延层;如图2所示;
步骤二:通过光刻界定出p-body的注入区域,进行p型杂质注入,并通过热过程推阱形成p阱区;如图3所示;
步骤三:通过光刻界定出形成p-colunm的区域,并通过刻蚀及外延填充形成p-column,形成复合缓冲层;如图4所示;
步骤四:在复合缓冲层上生长场氧化层,并通过光刻场氧化层界定出器件的有源区,生长栅氧化层,淀积厚度为T+x微米的多晶硅,并通过光刻界定出多晶硅第一次刻蚀的区域,第一次刻蚀后多晶硅的宽度为W+x微米;如图5所示;
步骤五:在复合缓冲层表面进行深p+注入,前面工艺形成的多晶硅区域可以界定形成p+区域,p+注入后会横扩x微米;如图6所示;
步骤六:将器件置于多晶硅刻蚀液中,通过控制刻蚀时间及刻蚀速率,将多晶硅进行二次刻蚀,多晶硅表面及侧壁刻蚀掉x微米,则第二次刻蚀后多晶硅的厚度从T+x微米变为了T微米,多晶硅的宽度从W+x微米变为了W微米;如图7所示;
步骤七:通过光刻界定出源极区域,n型杂质离子注入,并进行推阱形成源区n+;如图8所示;
步骤八:于复合缓冲层和多晶硅表面淀积介质层,通过光刻,界定出接触孔区域,并进行氧化层刻蚀;淀积金属层,通过光刻,定义出刻蚀区域,进行金属刻蚀;如图9所示。
上述的p+注入的杂质峰值点的深度应该大于源区n+注入杂质峰值点的深度,,这样就会实现在源区下方具有高浓度的p型杂质,图八所示。杂质浓度峰值点的位置可以通过改变注入能量来实现,可以通过仿真软件模拟找到合适的杂质浓度峰值点时的能量值。
通过上述步骤制造的器件含有:一个第一导电类型材料的衬底层,它可以是n型半导体也可以是p型半导体,但在本发明中用n型半导体来加以说明,我们称其为n+衬底。在衬底上生长第一导电类型材料的外延层,它可以是n型半导体也可以是p型半导体,但在本发明中用n型半导体来加以说明,我们称其为n外延层。在n外延层上造有许多个元胞,每一个元胞具有一个含器件特征区域的器件特征层,器件特征层起第二种导电类型材料的作用,它可以起n型半导体的作用,也可以起p型半导体的作用,但在本发明中用p型半导体来加以说明,我们将其成为p阱。在p阱与n外延层之间有一个复合缓冲层(Composite Buffer Layer) ,简称CB 层。CB 层中含有第一种导电类型材料构成的第一半导体区,此第一种导电类型的材料可以是n 型半导体也可以是p 型半导体,但在本发明中用n 型导电材料来说明。CB 层中还含有第二种导电类型材料构成的第二半导体区,此第二种导电类型的材料可以是p 型半导体也可以是n 型半导体,但在本发明中用p 型导电材料来说明。CB 层中的第一种半导体区和第二种半导体区是交替排列的,在本发明中我们将CB层中的第一种半导体区称为Ncolumn,我们将CB层中的第二种半导体区成为Pcolumn。若以MOSFET为例,如图9所示,除了包含Pcolumn、Ncolumn、p阱外,在有源区硅片的表面还需要形成:源区n+、深p+、栅氧化层(gate oxide)、栅电极(poly)、漏极(drain)、bpsg层、源极(source)。
在本发明中会对多晶硅做两次刻蚀。若器件需要的正常的多晶硅层的厚度为T微米,宽度为W微米,器件的深p+注入的横扩为x微米,则在本发明中淀积的多晶硅厚度为等于或大于T+x微米,在本发明中以淀积的多晶硅厚度等于T+x微米来说明,多晶硅第一次刻蚀后的宽度为等于或大于W+x微米,本发明中以多晶硅第一次刻蚀后的宽度等于W+x来说明,如图5所示。
多晶硅第一次刻蚀后,整个半导体硅片表面进行p+区注入。用第一次刻蚀后的多晶硅层做p+区的注入的阻挡层。这样做的好处是在不增加额外的p+注入光罩的情况下可形成p+区,如图六所示,此p+区可降低超结MOSFET寄生NPN三极管基区的电阻,使得寄生三极管不易导通,从而提高器件的雪崩耐量,改善器件的可靠性。
在深p+注入后,将硅片置于多晶硅刻蚀液中,通过控制刻蚀时间及刻蚀速率,将多晶硅进行二次刻蚀,多晶硅表面及侧壁刻蚀掉x微米,则此时深p+恰好不与多晶硅有交叠,所以深p+不会影响器件的开启电压。并且多晶硅表面注入的p+杂质也会在第二次刻蚀中大部分被带走,所以p+注入也不会对多晶硅的电阻造成影响,如图7所示。