CN114093866B - 集成启动装置的mosfet结构及制造方法 - Google Patents
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Abstract
本发明公开了一种集成启动装置的MOSFET及方法，其中，N‑外延层层叠于N+衬底的上表面以形成第一导电区，第一导电区蚀刻多个间隔排列的沟槽，P柱生成于沟槽以形成第二导电区，第二导电区和第一导电区交替排列的区域化学气相淀积一层第二N‑外延层，多个P阱经由P型离子注入于第二N‑外延层形成，MOSFET的多晶硅栅极淀积于MOSFET的栅氧化层上，其中，多晶硅电阻作为启动电阻，形成于场氧化层上，MOSFET的源极在接触孔中经由离子注入后气相淀积金属形成。
Description
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种集成启动装置的MOSFET及方法。
背景技术
传统AC-DC开关电源中的启动电路和控制电路集成在一起构成电源的控制电路，在系统待机过程中启动电路一直存在损耗，造成系统待机功耗比较大，无法满足日益严格的能效要求。同时将启动电路和控制电路集成在一起使电路对工艺的选择有局限性，工艺复杂，制造成本较高。
在背景技术部分中公开的上述信息仅仅用于增强对本发明背景的理解，因此可能包含不构成本领域普通技术人员公知的现有技术的信息。
发明内容
本发明的目的是提供一种集成启动装置的MOSFET及其方法，克服现有缺陷，使得AC-DC开关电源系统符合低能效要求，并在降低控制电路的制造成本的同时，在MOSFET的漏极到MOSFET的多晶硅栅极之间集成至少一个多晶硅电阻，作为电源系统的启动电阻从而实现启动电路和控制电路的优化。
为了实现上述目的，本发明提供一种集成启动装置的MOSFET包括，其包括：
N+衬底1，其包括MOSFET的漏极12；
N-外延层2，其层叠于所述N+衬底1的上表面以形成第一导电区，其中，所述第一导电区蚀刻有多个间隔排列的沟槽；
多个P柱3，所述P柱3生成于所述沟槽以形成第二导电区，所述第二导电区和第一导电区交替排列，其中，所述第二导电区和第一导电区交替排列的区域上方化学气相淀积一层第二N-外延层14；
多个P阱4，其经由P型离子注入于所述第二N-外延层14形成；
场氧化层5，其热氧化形成于所述第二N-外延层14上方，所述场氧化层5的部分区域经由湿法蚀刻限定出MOSFET的有源区；
MOSFET的栅氧化层6，其生成于MOSFET的有源区；
MOSFET的多晶硅栅极7，其淀积于所述MOSFET的栅氧化层6上；
多个多晶硅电阻8，其淀积于所述场氧化层5上，所述多晶硅电阻8一端与所述MOSFET的多晶硅栅极7电性连接，所述多晶硅电阻8另一端与所述MOSFET的漏极12电性连接；
源极N+9，其在所述MOSFET的有源区的第二N-外延层14经由离子注入而成；
中间介质层13，其层叠于MOSFET的有源区、MOSFET的栅氧化层6、多个多晶硅电阻8及MOSFET的多晶硅栅极7上，其中，所述中间介质层13蚀刻有多个接触孔10；
MOSFET的源极11，其在所述接触孔10中经由离子注入后气相淀积金属形成。
优选的，所述多晶硅电阻8的数量大于等于10。
此外，本发明还提供一种制造所述集成启动装置的MOSFET的方法，包括以下步骤：
S100、提供N+衬底1，并在N+衬底1的上表面层叠N-外延层2以形成第一导电区；
S200、在N-外延层2上光刻限定沟槽区域，通过干法蚀刻工艺对沟槽区域蚀刻以形成多个间隔排列的沟槽，并在多个所述沟槽中化学气相淀积P型外延后通过化学机械研磨工艺去除顶部多余的P型外延以形成多个P柱3，其中，多个所述P柱3构成第二导电区，并且，在第二导电区和第一导电区交替排列的区域上化学气相淀积一层第二N-外延层14，并对第二N-外延层14进行光刻以限定出P型离子注入区域，再对P型离子注入区域进行离子注入形成P阱4；
S300、在第二N-外延层14整体表面上通过热氧化工艺形成场氧化层5，并在场氧化层5的部分区域经由湿法蚀刻限定出MOSFET的有源区，之后，去除MOSFET的有源区的场氧化层5，然后在去除了场氧化层5的MOSFET的有源区的第二N-外延层14表面上进行第二次热氧化工艺形成MOSFET的栅氧化层6；
S400、在场氧化层5和MOSFET的栅氧化层6上淀积未掺杂的多晶硅形成MOSFET的栅氧化层6上的MOSFET的多晶硅栅极7以及形成场氧化层5上的多个多晶硅电阻8；
S500、离子注入所述MOSFET的有源区的第二N-外延层14，再进行热退火对注入离子进行激活以形成源极N+ 9；
S600、在MOSFET的有源区、MOSFET的栅氧化层6、多个多晶硅电阻8及MOSFET的多晶硅栅极7上，用化学气相淀积工艺淀积无掺杂的硅玻璃和含有硼磷的硅玻璃形成中间介质层13，并且，在中间介质层13上干法蚀刻出多个接触孔10，然后，在所述接触孔中经由离子注入后气相淀积金属形成MOSFET的源极11。
优选的，N-外延层2的沟槽宽度为4-7μm，沟槽深度为30-45μm。
优选的，MOSFET的栅氧化层的厚度为1000-1200Å。
优选的，源极N+注入区域采用的离子注入杂质类型为砷，能量在60-100KeV，注入剂量在4E15-8E15/cm2。
优选的，对N+衬底进行减薄并蒸镀金属形成MOSFET的漏极。
在上述技术方案中，本发明提供的一种集成启动装置的MOSFET及方法，具有以下有益效果：本发明通过在MOSFET中集成多个多晶硅电阻作为启动电阻，在不显著增加MOSFET面积的情况下实现了系统快速启动，并降低了系统的损耗及系统的成本。同时，本发明在不增加光罩及其成本的情况下实现MOSFET附带多晶硅电阻，通过淀积不掺杂的多晶硅后再进行无光罩的离子注入退火，后续用SN的光罩通过离子注入降低元胞区的MOSFET的多晶硅栅极的电阻，保持了多晶硅的高阻，且最终在不显著增加MOSFET工艺制造成本的情况下实现，进一步降低了芯片的制造成本。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。
图1是本发明一个实施例的集成启动装置的MOSFET的示意图；
图2是本发明一个实施例中用于制造集成启动装置的MOSFET的方法中，生成交替排列的第一导电区和第二导电区的示意图；
图3是本发明一个实施例中用于制造集成启动装置的MOSFET的方法中，生成P阱的示意图；
图4是本发明一个实施例中用于制造集成启动装置的MOSFET的方法中，生成场氧化层的示意图；
图5是本发明一个实施例中用于制造集成启动装置的MOSFET的方法中，生成MOSFET的栅氧化层的示意图；
图6是本发明一个实施例中用于制造集成启动装置的MOSFET的方法中，生成MOSFET的多晶硅栅极以及多个多晶硅电阻的示意图；
图7是本发明一个实施例中用于制造集成启动装置的MOSFET的方法中，生成MOSFET的源极和MOSFET的漏极的示意图；
图号说明：1-N+衬底；2-N-外延层；3-P柱；4-P阱；5-场氧化层；6-MOSFET的栅氧化层；7-MOSFET的多晶硅栅极；8-多晶硅电阻；9-源极N+；10-接触孔；11-MOSFET的源极；12-MOSFET的漏极；13-中间介质层；14-第二N-外延层。
具体实施方式
为使本发明实施方式的目的、技术方案和优点更加清楚，下面将结合本发明实施方式中的附图1至图7，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。
因此，以下对在附图中提供的本发明的实施方式的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施方式。基于本发明中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的设备或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
为了使本领域的技术人员更好地理解本发明的技术方案，下面将结合附图对本发明作进一步的详细介绍。
在一个实施例中，如图1所示，一种集成启动装置的MOSFET包括，
N+衬底1，其包括MOSFET的漏极12；
N-外延层2，其层叠于所述N+衬底1的上表面以形成第一导电区，在所述第一导电区蚀刻多个间隔排列的沟槽；
多个P柱3，所述P柱3生成于所述沟槽以形成第二导电区，所述第二导电区和第一导电区交替排列，所述第二导电区和第一导电区交替排列的区域上方化学气相淀积一层第二N-外延层14；
多个P阱4，其经由P型离子注入于所述第二N-外延层14形成；
场氧化层5，其热氧化形成于所述第二N-外延层14上方，所述场氧化层5的部分区域经由湿法蚀刻限定出MOSFET的有源区；
MOSFET的栅氧化层6，其生成于MOSFET的有源区；
MOSFET的多晶硅栅极7，其淀积于所述MOSFET的栅氧化层6上；
多个多晶硅电阻8，其淀积于所述场氧化层5上，所述多晶硅电阻8一端与所述MOSFET的多晶硅栅极7电性连接，所述多晶硅电阻8另一端与所述MOSFET的漏极12电性连接；
源极N+ 9，其在所述MOSFET的有源区的第二N-外延层14经由离子注入而成；
中间介质层13，其层叠于MOSFET的有源区、所述MOSFET的栅氧化层6、多个多晶硅电阻8及MOSFET的多晶硅栅极7上，所述中间介质层13蚀刻有多个接触孔10；
MOSFET的源极11，其在所述接触孔10中经由离子注入后气相淀积金属形成。
在另一个优选实施例中，所述多晶硅电阻8的数量大于等于10。
在另一个优选实施例中，每两个相邻的多晶硅电阻8的宽度相等或不相等。
在另一个优选实施例中，每两个相邻的多晶硅电阻8的距离相等或不相等。
在另一个优选实施例中，每两个相邻的多晶硅电阻8的宽度相等于或不等于所述两个相邻的多晶硅电阻8的距离。
如图2至图7，本发明还揭示了一种用于制造上述集成启动装置的MOSFET的方法，包括以下步骤：
S100、如图2所示，提供N+衬底1，并在N+衬底1的上表面层叠N-外延层2以形成第一导电区；
S200、如图3所示，在N-外延层2上光刻限定沟槽区域，通过干法蚀刻工艺对沟槽区域蚀刻以形成多个间隔排列的沟槽，并在多个所述沟槽中化学气相淀积P型外延后通过化学机械研磨工艺去除顶部多余的P型外延以形成多个P柱3，其中，多个所述P柱3构成第二导电区，并且，在第二导电区和第一导电区交替排列的区域上化学气相淀积一层第二N-外延层14，并对第二N-外延层14进行光刻以限定出P型离子注入区域，再对P型离子注入区域进行离子注入形成P阱4；
S300、如图4所示，在第二N-外延层14整体表面上通过热氧化工艺形成场氧化层5，并在场氧化层5的部分区域经由湿法蚀刻限定出MOSFET的有源区，之后，去除MOSFET的有源区的场氧化层5，然后在去除了场氧化层5的MOSFET的有源区的第二N-外延层14表面上进行第二次热氧化工艺形成MOSFET的栅氧化层6，如图5所示；
S400、如图6所示，在场氧化层5和MOSFET的栅氧化层6上淀积未掺杂的多晶硅形成MOSFET的栅氧化层6上的MOSFET的多晶硅栅极7以及形成场氧化层5上的多个多晶硅电阻8；
S500、如图7所示，离子注入所述MOSFET的有源区的第二N-外延层14，再进行热退火对注入离子进行激活以形成源极N+ 9；
S600、图7还示意了在MOSFET的有源区、MOSFET的栅氧化层6、多个多晶硅电阻8及MOSFET的多晶硅栅极7上，用化学气相淀积工艺淀积无掺杂的硅玻璃和含有硼磷的硅玻璃形成中间介质层13，并且，在中间介质层13上干法蚀刻出多个接触孔10，然后，在所述接触孔中经由离子注入后气相淀积金属形成MOSFET的源极11。
在另一个优选实施例中，N-外延层2的沟槽宽度为4-7μm，沟槽深度为30-45μm。
在另一个优选实施例中，MOSFET的栅氧化层6的厚度1000-1200Å。
在另一个优选实施例中，源极N+9注入区域采用的离子注入杂质类型为砷，能量在60-100KeV，注入剂量在4E15-8E15/cm2。
在另一个优选实施例中，所述方法还包括如下步骤：
S700、对N+衬底1进行减薄并蒸镀金属形成MOSFET的漏极。
在另一个优选实施例中，步骤S300中，先对P阱4进行热退火，温度为1000-1150℃，时间100-300分钟，之后在所述N-外延层2上表面进行热氧化工艺，以生长6000-12000Å的场氧化层5。
在另一个优选实施例中，步骤S300中，在所述N-外延层2整体表面上通过热氧化工艺生长一层500-1200Å的氧化层，再通过湿法蚀刻工艺对氧化层进行去除，之后在去除氧化层的N-外延层2整体表面上进行第二次热氧化工艺以形成所述MOSFET的栅氧化层6，厚度为1000-1200Å左右。
在另一个优选实施例中，步骤S400还包括如下子步骤：
对未掺杂的多晶硅进行离子注入并退火，其中，多晶硅离子注入的杂质类型为P，剂量为1E15-8E15/cm2，以降低多晶硅的电阻率。
在另一个优选实施例中，步骤S500中，其中，离子注入的杂质类型为砷，能量在60-100KeV，注入剂量在4E15-8E15/cm2。
在另一个优选实施例中，步骤S600中，依次气相淀积金属铝硅铜以形成MOSFET的源极11。
最后应该说明的是：所描述的实施例仅是本发明一部分实施例，而不是全部的实施例，基于本发明中的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
以上只通过说明的方式描述了本发明的某些示范性实施例，毋庸置疑，对于本领域的普通技术人员，在不偏离本发明的精神和范围的情况下，可以用各种不同的方式对所描述的实施例进行修正。因此，上述附图和描述在本质上是说明性的，不应理解为对本发明权利要求保护范围的限制。
Claims (4)
1.一种用于制造集成启动装置的MOSFET的方法，其特征在于，其包括以下步骤：
S100、提供N+衬底（1），并在N+衬底（1）的上表面层叠N-外延层（2）以形成第一导电区；
S200、在N-外延层（2）上光刻限定沟槽区域，通过干法蚀刻工艺对沟槽区域蚀刻以形成多个间隔排列的沟槽，并在多个所述沟槽中化学气相淀积P型外延后通过化学机械研磨工艺去除顶部多余的P型外延以形成多个P柱（3），其中，多个所述P柱（3）构成第二导电区，并且，在第二导电区和第一导电区交替排列的区域上化学气相淀积一层第二N-外延层（14），并对第二N-外延层（14）进行光刻以限定出P型离子注入区域，再对P型离子注入区域进行离子注入形成P阱（4）；
S300、在第二N-外延层（14）整体表面上通过热氧化工艺形成场氧化层（5），并在场氧化层（5）的部分区域经由湿法蚀刻限定出MOSFET的有源区，之后，去除MOSFET的有源区的场氧化层（5），然后在去除了场氧化层（5）的MOSFET的有源区的第二N-外延层（14）表面上进行第二次热氧化工艺形成MOSFET的栅氧化层（6）；
S400、在场氧化层（5）和MOSFET的栅氧化层（6）上淀积未掺杂的多晶硅形成MOSFET的栅氧化层（6）上的MOSFET的多晶硅栅极（7）以及形成场氧化层（5）上的多个多晶硅电阻（8）；其中，步骤S400还包括如下子步骤：
对未掺杂的多晶硅进行离子注入并退火，以降低多晶硅的电阻率；
S500、离子注入所述MOSFET的有源区的第二N-外延层（14），再进行热退火对注入离子进行激活以形成源极N+（9）；
S600、在MOSFET的有源区、MOSFET的栅氧化层（6）、多个多晶硅电阻（8）及MOSFET的多晶硅栅极（7）上，用化学气相淀积工艺淀积无掺杂的硅玻璃和含有硼磷的硅玻璃形成中间介质层（13），并且，在中间介质层（13）上干法蚀刻出多个接触孔（10），然后，在所述接触孔（10）中经由离子注入后气相淀积金属形成MOSFET的源极（11）；
S700、对N+衬底（1）进行减薄并蒸镀金属形成MOSFET的漏极（12）；
所述集成启动装置的MOSFET用于AC-DC开关电源系统，所述集成启动装置的MOSFET包括：
N+衬底（1）包括MOSFET的漏极（12）；
N-外延层（2）层叠于所述N+衬底（1）的上表面以形成第一导电区，其中，所述第一导电区蚀刻有多个间隔排列的沟槽；
所述多晶硅电阻（8）一端与所述MOSFET的多晶硅栅极（7）电性连接，所述多晶硅电阻（8）另一端与所述MOSFET的漏极（12）电性连接；
中间介质层（13），其层叠于MOSFET的有源区、MOSFET的栅氧化层（6）、多个多晶硅电阻（8）及MOSFET的多晶硅栅极（7）上，
所述多晶硅电阻（8）的数量大于等于10，每两个相邻的多晶硅电阻（8）的宽度相等，每两个相邻的多晶硅电阻（8）的距离相等。
2.根据权利要求1所述的方法，其特征在于：
N-外延层（2）的沟槽宽度为4-7μm，沟槽深度为30-45μm。
3.根据权利要求1所述的方法，其特征在于，
MOSFET的栅氧化层（6）的厚度为1000-1200Å。
4.根据权利要求1所述的方法，其特征在于：
源极N+（9）的注入区域采用的离子注入杂质类型为砷，能量在60-100KeV，注入剂量在4E15-8E15/cm2。
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Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4707719A (en) * | 1984-11-21 | 1987-11-17 | U.S. Philips Corporation | Semiconductor device having an annular region for improved voltage characteristics |
| JP2003008009A (ja) * | 2001-06-27 | 2003-01-10 | Fuji Electric Co Ltd | 半導体装置 |
| CN101083279A (zh) * | 2006-05-31 | 2007-12-05 | 三菱电机株式会社 | 半导体装置 |
| CN102270663A (zh) * | 2011-07-26 | 2011-12-07 | 无锡新洁能功率半导体有限公司 | 具有超结结构的平面型功率mosfet器件及其制造方法 |
| CN102881595A (zh) * | 2012-08-17 | 2013-01-16 | 西安龙腾新能源科技发展有限公司 | 一种超结高压功率器件的制造方法 |
| CN103325825A (zh) * | 2012-03-20 | 2013-09-25 | 宁波敏泰光电科技有限公司 | 超结mosfet |
| CN103489830A (zh) * | 2012-06-08 | 2014-01-01 | 北大方正集团有限公司 | 一种集成电路的制作方法 |
| CN103779415A (zh) * | 2014-01-20 | 2014-05-07 | 张家港凯思半导体有限公司 | 平面型功率mos器件及其制造方法 |
| CN107978639A (zh) * | 2016-10-25 | 2018-05-01 | 英飞凌科技奥地利有限公司 | 功率半导体器件的高电压终止结构 |
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6765281B2 (en) * | 2002-11-27 | 2004-07-20 | Ricoh Company, Ltd. | Semiconductor apparatus with a stable contact resistance and a method of making the semiconductor apparatus |
| JP5719167B2 (ja) * | 2010-12-28 | 2015-05-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN111463281B (zh) * | 2020-03-30 | 2021-08-17 | 南京华瑞微集成电路有限公司 | 集成启动管、采样管和电阻的高压超结dmos结构及其制备方法 |
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Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4707719A (en) * | 1984-11-21 | 1987-11-17 | U.S. Philips Corporation | Semiconductor device having an annular region for improved voltage characteristics |
| JP2003008009A (ja) * | 2001-06-27 | 2003-01-10 | Fuji Electric Co Ltd | 半導体装置 |
| CN101083279A (zh) * | 2006-05-31 | 2007-12-05 | 三菱电机株式会社 | 半导体装置 |
| CN102270663A (zh) * | 2011-07-26 | 2011-12-07 | 无锡新洁能功率半导体有限公司 | 具有超结结构的平面型功率mosfet器件及其制造方法 |
| CN103325825A (zh) * | 2012-03-20 | 2013-09-25 | 宁波敏泰光电科技有限公司 | 超结mosfet |
| CN103489830A (zh) * | 2012-06-08 | 2014-01-01 | 北大方正集团有限公司 | 一种集成电路的制作方法 |
| CN102881595A (zh) * | 2012-08-17 | 2013-01-16 | 西安龙腾新能源科技发展有限公司 | 一种超结高压功率器件的制造方法 |
| CN103779415A (zh) * | 2014-01-20 | 2014-05-07 | 张家港凯思半导体有限公司 | 平面型功率mos器件及其制造方法 |
| CN107978639A (zh) * | 2016-10-25 | 2018-05-01 | 英飞凌科技奥地利有限公司 | 功率半导体器件的高电压终止结构 |
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Denomination of invention: MOSFET Structure and Manufacturing Method for Integrated Starting Device Effective date of registration: 20231225 Granted publication date: 20230314 Pledgee: Xi'an innovation financing Company limited by guarantee Pledgor: SHAANXI REACTOR MICROELECTRONICS Co.,Ltd. Registration number: Y2023980074376 |