CN110610941B - 一种提高三维存储器中外围电路穿通电压的结构和方法 - Google Patents
一种提高三维存储器中外围电路穿通电压的结构和方法 Download PDFInfo
- Publication number
- CN110610941B CN110610941B CN201910896727.5A CN201910896727A CN110610941B CN 110610941 B CN110610941 B CN 110610941B CN 201910896727 A CN201910896727 A CN 201910896727A CN 110610941 B CN110610941 B CN 110610941B
- Authority
- CN
- China
- Prior art keywords
- voltage
- region
- hvpw
- hvnldd
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 32
- 230000002093 peripheral effect Effects 0.000 title claims abstract description 26
- 238000002513 implantation Methods 0.000 claims abstract description 30
- 238000009792 diffusion process Methods 0.000 claims abstract description 4
- 150000002500 ions Chemical class 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 17
- 238000005468 ion implantation Methods 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 238000002955 isolation Methods 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 abstract description 6
- 238000002347 injection Methods 0.000 abstract description 4
- 239000007924 injection Substances 0.000 abstract description 4
- 230000008569 process Effects 0.000 description 19
- 235000012431 wafers Nutrition 0.000 description 14
- 238000010586 diagram Methods 0.000 description 7
- 239000007943 implant Substances 0.000 description 7
- 239000000243 solution Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000003792 electrolyte Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- High Energy & Nuclear Physics (AREA)
- General Physics & Mathematics (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Health & Medical Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明涉及半导体技术领域，提供了一种提高三维存储器中外围电路穿通电压的结构和方法。其中结构包括在厚度方向上设置于所述基层之上的高压P型阱区HVPW，在所述厚度方向上位于所述HVPW中，且对应待设置栅极的下方区域设置注入增强区；在正交于所述厚度方向的横向方向上，位于待设置栅极的下方区域的HVPW两侧，分别设置高压n型横向扩散漏极HVNLDD，所述HVNLDD接触所述HVPW。本发明通过在指定区域设置注入增强区，从而在提高PT参数特性的情况下，尽可能的减少了对BVDss的影响，改善了现有技术中高压N型器件在BVDss和PT参数上相互制约HVNLDD的技术瓶颈问题。
Description
【技术领域】
本发明涉及半导体技术领域，特别是涉及一种提高三维存储器中外围电路穿通电压的结构和方法。
【背景技术】
在3D NAND工艺中，页缓冲(PageBuffer)区域和单元(Cell)之间的开关器件需要在连接Cell的一侧(如图1中001所标识的虚线区域，为对应各开关器件连接Cell的一侧)承受高压，而靠近PageBuffer的一侧则不需要承受高压。所以为了节约面积，高压N型器件做成了非对称结构；如图1所示，为现有技术中一种开关器件构成的外围电路的结构示意图，图中形成了上下两条开关器件阵列。
因为需要很高的集成度，所述高压N型器件的width很小，介于0.5～0.7um之间，而它的穿通电压(Breakdown Voltage，简写为：BVDss)随width的减小而减小，即更容易被击穿；为了提高BVDss，需要增大高压n型横向扩散漏极(High-Voltage N-type Laterally-Diffused Drain，简写为：HVNLDD)的有效浓度，这是因为width太小导致HVNLDD有效浓度相对于width大的器件较低，因而当HVNLDD有效浓度调到对其他组件的最优值时，所述高压N型器件的漏极HVNLDD有效浓度还是过小；而相邻器件之间的穿通电压(Punch Through，简写PT)则随HVNLDD的有效浓度增大而减小；相邻的高压N型器件之间通常要承受3～5V的压差，承受这个压差最弱的位置在靠近栅极gate的地方(如图1中002所标识位置区域)，所以HVNLDD只能找一个折中值；同时，为了提高PT，可以增大HVPW浓度，但是这样也变相降低了HVNLDD的有效浓度。
随着集成度的提高，上述的折中处理也越来越成为克服性能的技术瓶颈。鉴于此，克服该现有技术所存在的缺陷是本技术领域亟待解决的问题。
【发明内容】
本发明实施例要解决的技术问题是无法通过调整HVNLDD取得一个折中值，来保证高压N型器件在BVDss和PT参数上的分别满足参数特性要求的方式，在集成度要求越来越高的环境条件下，无法有效的满足技术特性要求。
本发明实施例采用如下技术方案：
第一方面，本发明提供了一种提高三维存储器中外围电路穿通电压的结构，包括：
基层；
在厚度方向上设置于所述基层之上的高压P型阱区HVPW；
在所述厚度方向上位于所述HVPW中，且对应待设置栅极的下方区域设置注入增强区；
在正交于所述厚度方向的横向方向上，位于待设置栅极的下方区域的HVPW两侧，分别设置高压n型横向扩散漏极HVNLDD，所述HVNLDD接触所述HVPW。
优选的，结构还包括：
在对应各高压N型器件的所述HVNLDD中，设置漏极n+区域和源极n+区域，以及在所述厚度方向上设置浅沟道隔离STI，用以形成各高压N型器件；
在所述厚度方向上待设置栅极的HVPW上方设置栅极。
优选的，所述漏极n+区域与栅极之间的距离，大于所述源极n+区域与栅极之间的距离；
其中，所述漏极n+区域用以连接存储单元，所述源极n+区域用于连接页缓冲器。
优选的，用于所述注入增强区中注入的离子为B离子，具体包括：
离子注入强度为150～280Kev；离子注入密度为1E12～1E13*cm^-2。
优选的，所述基层由p型硅衬底和深N型阱组成；其中深N型阱形成于所述p型硅衬厚度方向之上。
优选的，还包括：
所述离子B的注入增强区位于所述HVPW中的位置，位于所述STI的下方；
其中，相邻的高压N型器件中对应各自栅极设置的离子B的注入增强区之间相互耦合。
优选的，还包括：
相邻的高压N型器件中对应各自栅极设置的离子B的注入增强区之间，被所述STI隔离开。
优选的，所述栅极由多晶硅构成。
第二方面，本发明还提供了一种提高三维存储器中外围电路穿通电压结构的制作方法，所述方法包括：
在所述晶圆中形成深N型阱；
在所述深N型阱中形成高压P型阱区HVPW；
在所述高压P型阱区HVPW形成注入增强区；
对应每个高压N型器件的所述源极区域和漏极区域中形成HVNLDD；
在所述晶圆的表面上形成电介质层；其中，所述电介质层与所述HVPW层形成上下耦合结构；
在所述晶圆的所述第一外表面之上设置多晶硅层；
蚀刻对应每个高压N型器件的源极区域和漏极区域中的所述多晶硅层和电介质层，并注入形成HVNLDD中的n+区域；
执行后端处理以将各高压N型器件的电耦合至所述晶圆的附加电路。
优选的，用于所述注入增强区中注入的离子为B离子，具体包括：
离子注入强度为150～280Kev；离子注入密度为1E12～1E13*cm^-2。
与现有技术相比，本发明实施例的有益效果在于：
本发明通过在指定区域设置注入增强区，从而在提高PT参数特性的情况下，尽可能的减少了对BVDss的影响，从而为更高集成度的工艺实现提供了新的解决方案，改善了现有技术中高压N型器件在BVDss和PT参数上相互制约HVNLDD的技术瓶颈问题。
【附图说明】
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1是本发明实施例提供的一种非对称式的高压器件这列的结构示意图；
图2是本发明实施例提供的一种提高三维存储器中外围电路穿通电压的方法流程图；
图3-图12是本发明实施例提供的一种提高三维存储器外围电路位线高压器件加工过程图；
图13是本发明实施例提供的一种提高三维存储器外围电路位线高压器件的结构俯视图；
图14是本发明实施例提供的一种提高三维存储器外围电路位线高压器件的B-B’视角的剖视图；
图15是本发明实施例提供的一种提高三维存储器外围电路位线高压器件的结构俯视图；
图16是本发明实施例提供的一种提高三维存储器外围电路位线高压器件的C-C’视角的剖视图；
图17是本发明实施例提供的一种提高三维存储器外围电路位线高压器件的轴视图；
图18是本发明实施例提供的一种提高三维存储器外围电路位线高压器件的结构俯视图；
图19是本发明实施例提供的一种提高三维存储器外围电路位线高压器件的D-D’视角的剖视图；
图20是本发明实施例提供的一种提高三维存储器外围电路位线高压器件中另一种注入增强区的结构示意图。
【具体实施方式】
在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。附图中的流程图、框图图示了本发明实施例的系统、装置的可能的体系框架、功能和操作，附图的方框以及方框顺序只是用来更好的图示实施例的过程和步骤，而不应以此作为对发明本身的限制。
在本发明各实施例中，符号“/”表示同时具有两种功能的含义，而对于符号“A和/或B”则表明由该符号连接的前后对象之间的组合包括“A”、“B”、“A和B”三种情况。
如果为了描述直接位于另一层、另一个区域上面的情形本申请将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”标识A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本发明各实施例中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语可以被理解为传达单数使用或传达复数使用。此外，同样至少部分取决于上下文，术语“基于”可以被理解为未必旨在传达排他的一组因素，并且相反可以允许存在未必明确表述的额外因素。
应当容易理解，本发明公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”的含义，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相关术语在本发明各实施例中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本发明各实施例中使用的空间相关描述词可以类似地被相应解释。
在本发明中方位属于还包括“在厚度方向上”和“深度”，前者相对于以目标对象作为参考的生长方向，而后者则是可以针对描述的双方，寻找当前描述结构时，位于最上层对象作为参考表面进行理解。对于同一结构对象而言，所述“在厚度方向上”和“深度”所指代的方向，通常是正好相反的。
如本发明各实施例中使用的，术语“衬底”是指向其上增加后续材料层的材料。可以对衬底自身进行图案化。增加在衬底的顶部上的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本发明各实施例中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或通孔)和一个或多个电介质层。
值的范围可能是由于制造过程或容限中的轻微变化导致的。如本发明各实施例使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本发明各实施例使用的，术语“3D存储器件”是指一种半导体器件，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本发明各实施例中被称为“存储器串”，例如NAND存储器串)，以使得所述存储器串相对于衬底在竖直方向上延伸。如本发明各实施例使用的，术语“竖直/竖直地”是指标称地垂直于衬底的横向表面。
通过研究认为，为了提高BVDss，需要增大HVNLDD的浓度，这是因为width太小导致漏极HVNLDD有效浓度相对于width大的器件较低，因而当漏极HVNLDD浓度调到对高压N型器件中其他组件(包括HVPW、源极HVNLDD等)的最优值时，所述高压N型器件的漏极HVNLDD有效浓度还是过小。其原理是，HVNLDD和HVPW之间的PN结在width方向会有耗尽区,这个耗尽区有很大部分HVNLDD区域；在Width很大的时候，这个耗尽部分相对于Width的占比很小，可以忽略而当Width很小的时候，占比就比较大了。这样就相当于Width小的时候HVNLDD的有效浓度比Width大的时候小。
而相邻高压N型器件之间的穿通电压PT则随HVNLDD浓度增大而减小；所以HVNLDD只能找一个折中值，才能保证高压N型器件在BVDss和PT参数上的分别满足参数特性要求。
同时，为了提高PT，可以增大高压P型阱区(High Voltage P-Well，简写为：HVPW)浓度，但是这样也变相降低了HVNLDD浓度(因为HVPW和HVNLDD在技术特性上，产生了相互技术特性的中和)。
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
实施例1：
本发明实施例进一步提供了一种提高三维存储器中外围电路穿通电压结构的制作方法。如图2所示，本发明实施例将以图13-图16所示的结构实现为例进行阐述，所述方法包括以下步骤：
在步骤301中，在所述晶圆中形成深N型阱201。
如图3和图4所示，n型掺杂剂在晶圆衬底200的上表面注入到晶圆中，以形成深N型阱(Deep N Well，简称DNW)，与晶圆衬底200共同构成基层101。其中，所述DNW可以通过合适的掺杂工艺(例如离子注入)形成。
在步骤302中，在所述深N型阱201中形成高压P型阱区HVPW层202。
如图5所示，p型掺杂剂注入到基层101中以形成HVPW层202。其中，所述HVPW可以通过合适的掺杂工艺(例如离子注入)形成。
在步骤303中，在所述高压P型阱区HVPW层202形成注入增强区203。
如图6所示，在所述注入增强区的注入离子为B离子时，离子注入强度为150～280Kev；并以，离子注入密度为1E12～1E13*cm^-2的参数设定，在HVPW层202中指定位置生成B离子注入增强区203。其注入后的晶圆俯视效果如图7所示，在16中对于最终成型的高压N型器件阵列，而当前步骤303中未形成的组件以虚线的形式呈现；需要指出来的是，如图7所示的对应注入增强区203的阴影区域是为了直观观察可以标注的示意效果，而在实际情况中，所述阴影部分是在俯视视角能够观察到的HVPW层202的内部，是无法直接观察到的。
在步骤304中，对应每个高压N型器件的所述源极204区域和漏极205区域中形成HVNLDD。
如图8所示，高压n型横向扩散漏极205形成在各高压N型器件中对应生成栅极207区域下的HVPW部分两侧。具体的，n型掺杂剂注入到基层101中以形成HVNLDD。
在步骤305中，在所述晶圆的表面上形成电介质层206；其中，所述电介质层206与所述HVPW层202形成上下耦合结构。
如图9所示，在基层101上沉积形成电解质层206，所述电介质层206的材料包括高压栅氧化层。包括但不限于化学气相沉积(Chemical Vapor Deposition，简写为：CVD)、物理气相沉积(Physical Vapor Deposition，简写为：PVD)、原子层沉积(Atomic LayerDeposition，简写为：ALD)或其任何组合。
在步骤306中，在所述晶圆的所述第一外表面之上设置多晶硅层。
如图10所示，在电介质层的表面沉积多晶硅层(用于形成后续的栅极207用)。包括但不限于化学气相沉积CVD、物理气相沉积PVD、原子层沉积ALD或其任何组合。
在步骤307中，蚀刻对应每个高压N型器件的源极204区域和漏极205区域中的所述多晶硅层和电介质层，并注入形成HVNLDD中的n+区域。
如图11所示，通过光刻方式形成HVNLDD中待注入形成的源极204区域和漏极205区域中的n+区域，然后通过n型掺杂剂注入形成如图11所示的n+区域。
如图12所示，围绕高压器件的有源区还形成有隔离区，形成隔离区的工艺例如为浅槽隔离工艺。
在步骤308中，执行后端处理以将各高压N型器件的电耦合至所述晶圆的附加电路。
本发明实施例所阐述的方案可以用于加工制作实施例2中各结构，因此，在本发明实施例2中所涉及的特征内容的扩展，在本领域技术人员无需创造性劳动的情况下，也可以转化为本发明实施例1中相应的方法步骤实现内容，在此不一一赘述。
实施例2:
本发明实施例1提供了一种提高三维存储器中外围电路穿通电压的结构，如图13-图16所示，包括：
基层101，如图14和图16所示，在进行本发明实施例所述方案之前，所述基层10通常已由p型硅衬底200和深N型阱201组成；其中深N型阱201形成于所述p型硅衬底200厚度方向之上(即图14中z轴正向所指方向)。
在厚度方向上设置于所述基层101之上的高压P型阱区HVPW层202；在本发明实施例中，所述的厚度方向是指类似图14和图16所示的，垂直于基层101(例如晶圆)表面，且向基层101上设置其它各层结构方向同向(即图中所示的z轴正向所指的方向)。
在所述厚度方向上位于所述HVPW层202中，且对应待设置栅极207的下方区域设置离子B的注入增强区203。从图13的俯视图和对应图13中BB’角度呈现的剖视图14，可知，存在一种设置方式，即所述注入增强区203的宽度和相应高压N型器件的栅极207长度(以图13中y方向所示为例)是相近或者相同的(然而，在实际情况中，并不排除注入增强区203的宽度大于栅极207长度，从而能够覆盖到源极的耗尽区)，进一步的，从图15中CC’角度呈现的剖视图16可以看出，在该设置方式中，注入增强区203的位置(此时描述为深度或许更准确)相比较浅沟道隔离区208(Shallow Trench Isolation，简写为：STI)的底部更靠近基层101底部，从附图中结合图15和图16来观察，即所述设置方式中，对应于各高压N型器件设置的注入增强区203是连续的结构特点。
在正交于所述厚度方向的横向方向上，位于待设置栅极207的下方区域的HVPW(如图14中虚线框209标注区域所示)两侧，分别设置高压n型横向扩散漏极HVNLDD，所述HVNLDD接触所述HVPW。如图14所示的，包括位于虚线框209所示的HVPW左侧的作为源极204的HVNLDD和位于虚线框209所示HVPW右侧的作为漏极205的HVNLDD。
在对应各高压N型器件的所述HVNLDD中，设置漏极205的n+区域211和源极204的n+区域210，以及在所述厚度方向上设置STI208，用以形成各高压N型器件；在所述厚度方向上待设置栅极207的HVPW上方设置栅极207。其中，所述栅极207包括多晶硅，或者由介质层和多晶硅层叠构成。
本发明实施例通过在指定区域设置离子B(不限于此)的注入增强区203，从而在提高PT参数特性的情况下，尽可能的减少了对BVDss的影响，从而为更高集成度的工艺实现提供了新的解决方案，改善了现有技术中高压N型器件在BVDss和PT参数上相互制约HVNLDD的技术瓶颈问题。如图17所示，从立体图角度，呈现了实现本发明实施例1中相关方案后，呈现出的相关结构对象的位置特性图。
作为本发明实施例的可选的方案之一，相应的对应于各高压N型器件设置的注入增强区203是离散分布式的结构(如图18和图19所示)，相比较现有技术而言，同样可以起到提高PT电压特性的效果的。当然，设置的深度不限定于图19所示的，需要位于STI208底部之上，类似的衍生结构还可以是如图20所示的，所述注入增强区203的设置深度相比较所述STI208的底部更深，但是相对于相邻的高压N型器件而言，各自的注入增强区203之间是被HVPW隔离的。上述的，类似图16、图19和图20三种设置注入增强区203的结构，可以是根据实际需要进行设置，各自的差异而言，图16所示的结构用于改善PT参数的效果最优，图20的结构次之，图19的相比较三者最弱，但是，从加工成本考虑而言，图16所示结构加工工艺和图19所示解耦股的加工工艺最为简单，图16只需要对应各高压N型器件待制作栅极207区域下的HVPW进行B离子注入即可，而图19也是同样的工艺，并基由STI的刻蚀工艺将对应各高压N型器件的注入增强区203隔离开即可；而图20所示的方案由于无法借由STI工艺过程完成各高压N型器件的注入增强区203隔离操作，因此，需要额外的掩膜工艺操作才可实现，相对于三种结构而言工艺复杂度和成本最高。实际操作过程中，则根据具体的参数特性进行三种方式中的折中选取。
结合本发明实施例，在3D NAND工艺中，页缓冲器PageBuffer区域和单元Cell之间的开关器件需要在连接Cell的一侧承受高压，而靠近pageBuffer的一侧则不需要承受高压，因此在实现时，如图14所示，通常所述漏极205的n+区域211与栅极207之间的距离，大于所述源极204的n+区域210与栅极207之间的距离；
其中，所述漏极205的n+区域211用以连接存储单元，所述源极204的n+区域210用于连接页缓冲器。在所述差异化距离设置漏极205的n+区域211和源极204的n+区域210结构中，高压N型器件的BVDss发生在如图13所示的①处，由此处的N+/HVNLDD的浓度梯度决定(如图14所示)，而注入增强区203远离图13所示的①处，对BVDss影响很小。
基于在HVPW浓度3～5E12*cm^-2，能量400～900Kev左右，而整个区域对于器件中的VT(阈值电压)注入浓度1E12*cm^-2，能量50Kev左右的场景下，本发明实施例还提供了，离子B的注入增强区203的相关参数特性，包括：离子注入强度为150～280Kev；离子注入密度为1E12～1E13*cm^-2。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种提高三维存储器中外围电路穿通电压的结构，其特征在于，包括：
基层；
在厚度方向上设置于所述基层之上的高压P型阱区HVPW；
在所述厚度方向上位于所述HVPW中，且对应待设置栅极的下方区域设置注入增强区；
在正交于所述厚度方向的横向方向上，位于待设置栅极的下方区域的HVPW两侧，分别设置高压n型横向扩散漏极HVNLDD，所述HVNLDD接触所述HVPW；
结构还包括：
离子B的注入增强区位于所述HVPW中的位置，位于浅沟道隔离STI的下方。
2.根据权利要求1所述的提高三维存储器中外围电路穿通电压的结构，其特征在于，结构还包括：
在对应各高压N型器件的所述HVNLDD中，设置漏极n+区域和源极n+区域，以及在所述厚度方向上设置浅沟道隔离STI，用以形成各高压N型器件；
在所述厚度方向上待设置栅极的HVPW上方设置栅极。
3.根据权利要求2所述的提高三维存储器中外围电路穿通电压的结构，其特征在于，所述漏极n+区域与栅极之间的距离，大于所述源极n+区域与栅极之间的距离；
其中，所述漏极n+区域用以连接存储单元，所述源极n+区域用于连接页缓冲器。
4.根据权利要求1-3任一所述的提高三维存储器中外围电路穿通电压的结构，其特征在于，用于所述注入增强区中注入的离子为B离子，具体包括：
离子注入强度为150～280Kev；离子注入密度为1E12～1E13*cm^-2。
5.根据权利要求1所述的提高三维存储器中外围电路穿通电压的结构，其特征在于，所述基层由p型硅衬底和深N型阱组成；其中深N型阱形成于所述p型硅衬底厚度方向之上。
6.根据权利要求1所述的提高三维存储器中外围电路穿通电压的结构，其特征在于，结构还包括：
相邻的高压N型器件中对应各自栅极设置的离子B的注入增强区之间相互耦合。
7.根据权利要求1所述的提高三维存储器中外围电路穿通电压的结构，其特征在于，结构还包括：
相邻的高压N型器件中对应各自栅极设置的离子B的注入增强区之间，被STI隔离开。
8.根据权利要求1所述的提高三维存储器中外围电路穿通电压的结构，其特征在于，所述栅极由多晶硅构成。
9.一种提高三维存储器中外围电路穿通电压结构的制作方法，其特征在于，所述方法包括：
在晶圆中形成深N型阱；
在所述深N型阱中形成高压P型阱区HVPW；
在所述高压P型阱区HVPW形成注入增强区；
对应每个高压N型器件的源极区域和漏极区域中形成HVNLDD；
在所述晶圆的表面上形成电介质层；其中，所述电介质层与所述HVPW层形成上下耦合结构；
在所述晶圆的第一外表面之上设置多晶硅层；
蚀刻对应每个高压N型器件的源极区域和漏极区域中的所述多晶硅层和电介质层，并注入形成HVNLDD中的n+区域；
执行后端处理以将各高压N型器件的电耦合至所述晶圆的附加电路；
其中，离子B的注入增强区位于所述HVPW中的位置，位于STI的下方。
10.根据权利要求9所述的提高三维存储器中外围电路穿通电压结构的制作方法，其特征在于，用于所述注入增强区中注入的离子为B离子，具体包括：
离子注入强度为150～280Kev；离子注入密度为1E12～1E13*cm^-2。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910896727.5A CN110610941B (zh) | 2019-09-23 | 2019-09-23 | 一种提高三维存储器中外围电路穿通电压的结构和方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910896727.5A CN110610941B (zh) | 2019-09-23 | 2019-09-23 | 一种提高三维存储器中外围电路穿通电压的结构和方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110610941A CN110610941A (zh) | 2019-12-24 |
| CN110610941B true CN110610941B (zh) | 2022-04-15 |
Family
ID=68893036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910896727.5A Active CN110610941B (zh) | 2019-09-23 | 2019-09-23 | 一种提高三维存储器中外围电路穿通电压的结构和方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110610941B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100044789A1 (en) * | 2004-01-29 | 2010-02-25 | Enpirion, Incorporated | Integrated Circuit with a Laterally Diffused Metal Oxide Semiconductor Device and Method of Forming the Same |
| US20100155858A1 (en) * | 2007-09-04 | 2010-06-24 | Yuan-Feng Chen | Asymmetric extension device |
| CN106098692A (zh) * | 2015-04-28 | 2016-11-09 | 爱思开海力士有限公司 | 半导体器件及制造其的方法 |
| CN109860276A (zh) * | 2019-02-14 | 2019-06-07 | 长江存储科技有限责任公司 | 半导体器件及其形成方法 |
| CN110024124A (zh) * | 2019-02-27 | 2019-07-16 | 长江存储科技有限责任公司 | 位线驱动器装置 |
-
2019
- 2019-09-23 CN CN201910896727.5A patent/CN110610941B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100044789A1 (en) * | 2004-01-29 | 2010-02-25 | Enpirion, Incorporated | Integrated Circuit with a Laterally Diffused Metal Oxide Semiconductor Device and Method of Forming the Same |
| US20100155858A1 (en) * | 2007-09-04 | 2010-06-24 | Yuan-Feng Chen | Asymmetric extension device |
| CN106098692A (zh) * | 2015-04-28 | 2016-11-09 | 爱思开海力士有限公司 | 半导体器件及制造其的方法 |
| CN109860276A (zh) * | 2019-02-14 | 2019-06-07 | 长江存储科技有限责任公司 | 半导体器件及其形成方法 |
| CN110024124A (zh) * | 2019-02-27 | 2019-07-16 | 长江存储科技有限责任公司 | 位线驱动器装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110610941A (zh) | 2019-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI324386B (en) | Semiconductor device and method for manufacturing the same | |
| CN103151309B (zh) | 深沟槽功率mos器件及其制备方法 | |
| CN103151310B (zh) | 深沟槽功率mos器件及其制造方法 | |
| US10804260B2 (en) | Semiconductor structure with doped layers on fins and fabrication method thereof | |
| US20120021574A1 (en) | Method for fabricating vertical channel type nonvolatile memory device | |
| KR101793214B1 (ko) | 사이리스터 랜덤 액세스 메모리 장치 및 방법 | |
| US9224850B2 (en) | Semiconductor device and method of manufacturing the same | |
| US20200111890A1 (en) | Bipolar transistor | |
| US8492221B2 (en) | Method for fabricating power semiconductor device with super junction structure | |
| CN113035931A (zh) | 沟槽式金属氧化物半导体场效应管器件及其制造方法 | |
| US20100276810A1 (en) | Semiconductor device and fabrication method thereof | |
| CN110610941B (zh) | 一种提高三维存储器中外围电路穿通电压的结构和方法 | |
| CN110797305A (zh) | 一种半导体器件及其制备方法、电器设备 | |
| US9437596B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| CN104037229B (zh) | 半导体装置以及用于制造该半导体装置的方法 | |
| WO2023024595A1 (zh) | 半导体结构和半导体结构的制备方法 | |
| US8859369B2 (en) | Semiconductor device and method of manufacturing the same | |
| CN113921610A (zh) | Ldmos器件结构及其制造方法 | |
| CN113937167A (zh) | Vdmos器件及其制造方法 | |
| CN109037205B (zh) | 瞬态电压抑制器及其制造方法 | |
| CN215731715U (zh) | 集成电路 | |
| CN111146288A (zh) | 一种半导体器件及其制造方法 | |
| US9105605B2 (en) | Semiconductor device | |
| CN107808827B (zh) | 沟槽式功率半导体元件及其制造方法 | |
| TWI575689B (zh) | 半導體裝置及其製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |