CN113921610A - Ldmos器件结构及其制造方法 - Google Patents

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Abstract

本发明提供一种LDMOS器件结构及其制造方法，其中，所述结构包括：第一导电类型的衬底，其上表面形成有第一导电类型的外延层；位于所述外延层上表面的栅极结构；位于所述外延层内的第一导电类型阱区和第二导电类型漂移区；位于所述第一导电类型阱区内的源区，和位于所述第二导电类型漂移区内的漏区；覆盖所述栅极结构上表面和两侧壁，以及位于所述外延层上表面的第一绝缘层；和延伸通过所述第一绝缘层、所述源区和所述外延层，且延伸至所述衬底接触的第一导电通道，且所述第一导电通道与所述源区的上表面接触，以基于所述第一导电通道连接所述源区和所述衬底的第一导电通道，从而可以降低源区的导通电阻，提高了器件的EAS能力，从而增强了器件的整体性能。

Description

LDMOS器件结构及其制造方法
技术领域
本发明涉及半导体器件技术领域，更具体地，涉及LDMOS器件结构及其制造方法。
背景技术
LDMOS(Lateral Double Diffused Metal Oxide Semiconductor，横向双扩散金氧半导体) 器件作为功率器件具有增益高、耐压高、输出功率大、热稳定性好、效率高等优点，而被广 泛用于射频功率放大器、功率开关、DC/DC变换器、高压I/O电路等。为保证器件的输出功 率与增益效果，通常采用LDMOS器件的源区导通电阻来衡量器件的性能。
本领域中已知的一种LDMOS器件结构，如图1所示，包括衬底101、外延层102、阱 区103、漂移区104、源区105、漏区106、栅极107、场板108、第一绝缘层109、第二绝 缘层110、第三绝缘层111、源区导电沟槽112、漏区导电沟槽113、漏极电极114、源极电 极115。于现有工艺中，通过刻蚀第二绝缘层110、场板108、第一绝缘层109、外延层102 等多层结构形成所述源区导电沟槽113，并于所述源区导电沟槽113中注入导电材料形成所 述源区106与所述衬底101之间的导电通道；然而，由于所述源区导电沟槽112和所述源区 105仅基于侧壁接触，接触状况易存在不良情况，导致接触电阻变大，不仅影响器件的导通 电阻的稳定性，也会影响器件的EAS(Energy Avalanche Stress)雪崩能量的稳定性，因而对 器件的性能产生较大的影响。
发明内容
鉴于以上现有技术中存在的缺点，本发明的目的在于提供一种LDMOS器件结构及其制 造方法，用于解决现有技术中LDMOS器件的源极和导电沟槽仅通过侧壁接触，导致接触电 阻变大的问题。
为实现上述目的及其他相关目的，本发明于第一方面提供一种LDMOS器件结构，包括： 第一导电类型的衬底，上表面形成有第一导电类型的外延层；栅极结构，位于所述外延层上 表面；第一导电类型阱区和第二导电类型漂移区，均位于所述外延层内，且两者的导电类型 相反；源区，为第二导电类型，位于所述第一导电类型阱区内；漏区，为第一导电类型，位 于所述第二导电类型漂移区内；第一绝缘层，覆盖所述栅极结构上表面与两侧壁，和所述外 延层上表面；第一导电通道，延伸通过包括所述第一绝缘层、所述源区和所述外延层，且所 述第一导电通道延伸至与所述衬底接触；所述第一导电通道与所述源区的上表面接触，以连 接所述源区和所述衬底；第二绝缘层，位于所述第一导电通道和所述第一绝缘层的上方；第 二导电通道，延伸至与所述漏区接触；漏极电极，通过连接所述第二导电通道连接漏区；栅 极电极，连接所述栅极结构；以及，源极电极，位于所述衬底远离所述外延层的表面上。
于本发明一实施例中，所述第一导电通道与所述源区的上表面接触区形成一突出檐；基于所述突出檐，所述第一导电通道分为上部和下部两部分，第一导电通道上部的 宽度大于第一导电通道下部的宽度。
于本发明一实施例中，所述第一导电通道上部与所述栅极结构之间基于所述第一绝 缘层隔离，且隔离宽度为0.1～0.3um。
于本发明一实施例中，所述LDMOS器件结构还包括：第一导电类型的体接触区， 位于所述衬底内，所述第一导电通道连接所述体接触区与所述源区。
于本发明一实施例中，所述LDMOS器件结构还包括：第一导电类型掺杂区，位于 所述外延层内；所述第一导电类型掺杂区与所述第一导电通道相邻，且所述第一导电类 型掺杂区分别连接所述源区和所述衬底。
于本发明一实施例中，所述LDMOS器件结构还包括屏蔽导体层和第三绝缘层；所述屏蔽导体层位于所述第一绝缘层之上，且所述屏蔽导体层位于部分所述栅极结构和部分所述第二导电类型漂移区的上方；所述第三绝缘层覆盖所述屏蔽导体层的上表面和侧壁，以及覆盖被所述屏蔽导体层暴露出的所述第一绝缘层的上表面。
于本发明一实施例中，所述第二绝缘层位于所述第一导电通道和所述第一绝缘层的 上方，包括：所述第二绝缘层位于所述第一导电通道的上表面，和所述第一绝缘层上方的所述第三绝缘层的上表面。
于本发明一实施例中，所述第一导电通道延伸通过包括所述第一绝缘层、所述源区 和所述外延层，包括：所述第一导电通道依次延伸通过所述第三绝缘层、所述第一绝缘层、所述源区和所述外延层
于本发明一实施例中，所述第二导电通道延伸至所述漏区，包括：所述第二导电通道延伸至与所述漏区接触，包括：所述第二导电通道依次延伸经过所述第二绝缘层、所 述第三绝缘层和所述第一绝缘层，且所述第二导电通道延伸至与所述漏区接触。
本发明于第二方面提供一种LDMOS器件制造方法，包括：提供第一导电类型的衬底， 于所述第一导电类型的衬底表面形成第一导电类型的外延层；于所述外延层的上表面形成 栅极结构；于所述外延层内分别形成第一导电类型阱区和所述第二导电类型漂移区；于所 述第一导电类型阱区内形成第二导电类型的源区；其中，所述第一导电类型与所述第二导 电类型相反；于所述外延层上表面和所述栅极结构上方形成第一绝缘层；形成第一沟槽， 所述第一沟槽延伸通过包括所述第一绝缘层、所述源区和所述外延层，且所述第一导电通 道延伸至与所述衬底接触，以暴露所述衬底层的上表面和所述源区的上表面；于所述第一 沟槽中填充第一导电材料，以形成第一导电通道；所述第一导电通道与所述源区的上表面 接触，且所述第一导电通道的下表面与所述衬底接触，以连接所述源区和所述衬底；形成 第二绝缘层，使所述第二绝缘层位于所述第一导电通道和所述第一绝缘层的上方；形成第 二沟槽，所述第二沟槽延伸至所述第二导电类型漂移区中；于被所述第二沟槽暴露的所述 第二导电类型漂移区中，形成第二导电类型的漏区；于所述第二沟槽中填充第二导电材料， 以形成第二导电通道；所述第二导电通道连接所述漏区；形成漏极电极和栅极电极，使所 述漏极电极通过所述第二导电通道连接所述漏区，使所述栅极电极连接所述栅极结构；以 及，形成源极电极，所述源极电极覆盖所述衬底远离所述外延层的表面。
于本发明一实施例中，形成所述第一沟槽的步骤包括：以所述第一绝缘层为掩膜形成 所述第一沟槽，所述第一沟槽延伸通过包括所述第一绝缘层、所述源区和所述外延层，且 所述第一导电通道延伸至与所述衬底接触，以暴露所述衬底；根据所述源区的厚度，各向 同性蚀刻所述第一绝缘层，以暴露所述源区的上表面，且暴露的所述源区上表面宽度不大 于所述源区的宽度，以使所述第一沟槽与所述栅极结构之间基于所述第一绝缘层隔离。
于本发明一实施例中，于所述蚀刻所述第一绝缘层时，控制同向蚀刻的宽度，以使所 述第一绝缘层位于所述第一导电通道上部与所述栅极结构之间的宽度为0.1～0.3um。
于本发明一实施例中，制造方法还包括：在形成所述第一沟槽后，且于填充所述第一 沟槽前，于被所述第一沟槽暴露的衬底中形成第一导电类型的体接触区，以在所述第一导 电通道形成后，所述第一导电类型的体接触区与所述源区之间基于所述第一导电通道连接。
于本发明一实施例中，在形成所述第一沟槽后，且于填充所述第一沟槽前，于所述第 一绝缘体与所述第一沟槽相邻处，形成第一导电类型掺杂区；所述第一导电类型掺杂区连 接所述源区与所述衬底。
于本发明一实施例中，所述形成第一导电类型掺杂区的步骤包括：对于所述第一沟槽 相邻的所述第一绝缘体侧壁处，相较垂直方向0～7°进行第一导电类型离子的注入。
于本发明一实施例中，所述形成第二沟槽的步骤包括：以所述第二绝缘层为掩膜形成 所述第二沟槽，所述第二沟槽延伸通过包括所述第二绝缘层和所述第一绝缘层，且所述第 二沟槽延伸至与所述漏区接触，以暴露所述漏区。
于本发明一实施例中，所述LDMOS器件制造方法于形成所述第一绝缘层后，于形成所述第一沟槽之前，还包括：形成屏蔽导体层，所述屏蔽导体层位于所述第一绝缘层的上表面；以及刻蚀所述屏蔽导体层，以至少暴露部分所述第二导电类型漂移区和部分所述栅极结构上方的所述第一绝缘层；形成第三绝缘层，所述第三绝缘层覆盖所述屏蔽导体层的上表面和侧壁，以及覆盖被所述屏蔽导体层暴露出的所述第一绝缘层的上表面。
于本发明一实施例中，形成所述第一沟槽的步骤包括：以所述第三绝缘层为掩膜形成 所述第一沟槽，所述第一沟槽延伸通过所述第三绝缘层、所述第一绝缘层、所述源区和所 述外延层，且所述第一沟槽延伸至与所述衬底接触，以暴露所述衬底。
于本发明一实施例中，形成所述第二沟槽的步骤包括：以所述第二绝缘层为掩膜形成 所述第二沟槽，所述第二沟槽延伸通过包括所述第二绝缘层、第三绝缘层和所述第一绝缘 层，且所述第二沟槽延伸至与所述漏区接触，以暴露所述漏区。
于本发明一实施例中，所述形成第二绝缘层的步骤，包括：形成第二绝缘层，所述第 二绝缘层位于所述第一导电通道的上表面，和所述第一绝缘层上方。
如上所述，本发明提供的所述LDMOS器件结构及其制造方法，通过于源区和源极金属层之间的连接第一导电通道，且所述第一导电通道与所述源区的上表面接触，从而可以降低源区的导通电阻，提高了EAS能力，从而增强了器件的整体性能。
附图说明
图1 显示为现有技术中所述LDMOS器件结构的示意性截面图；
图2 显示为本发明所述LDMOS器件结构于一实施例中的示意性截面 图；
图3 显示为本发明所述栅极结构于一实施例中的示意性截面图；
图4 显示为本发明所述LDMOS器件结构于另一实施例中的示意性截 面图；
图5 显示为本发明所述LDMOS器件结构于又一实施例中的示意性截 面图；
图6A至图6N显示为本发明提供的所述LDMOS制造方法于一实施例中各阶段 所制作器件结构的示意性截面图；
元件标号说明
201 第一导电类型的衬底
202 第一导电类型的外延层
203 栅极结构
203A 栅极介质层
203B 栅极导电层
203C 硅化物层
203D 第四绝缘层203D
204 第一导电类型阱区
205 第二导电类型漂移区
206 第二导电类型的源区
207 第二导电类型的漏区
208 第一绝缘层
209 第一导电通道
210 第二绝缘层
211 第二导电通道
212 漏极电极
213 源极电极
214 屏蔽导体层
214A 屏蔽导体层的第一水平部分
214B 屏蔽导体层的第一竖直部分
214C 屏蔽导体层的第二水平部分
215 第三绝缘层
216 第一沟槽
217 第一导电类型的体接触区
218 第一导电类型掺杂区
220 突出檐
221 第二沟槽
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露 的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加 以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精 神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征 可以相互组合。
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记 来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的 部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
附图中挨着掺杂类型“n”或“p”指示“-”或“+”图示相对掺杂浓度，而相同的相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度；例如，两个不同的“n”掺杂区可以具有相同的或不相同的绝对掺杂浓度。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上 面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区 域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、 另一个区域“下面”或“下方”。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体 结构的统称，包括已经形成的所有层或区域。术语“横向延伸”是指沿着大致垂直于沟槽深 度方向的方向延伸；术语“竖向”是指垂直于第一表面，基于平行于半导体衬底或主体的第 一表面的法线方向而布置的定向。
为解决现有技术中存在的技术问题，本发明于首先提供一种LDMOS器件结构。请参阅 图2，示出为所述LDMOS器件结构的示意性截面图。
如图2所示，所述LDMOS器件结构包括：第一导电类型的衬底201；第一导电类型的外延层202，位于所述衬底201上表面；栅极结构203，位于外延层202上表面；第一导电类 型阱区204，位于外延层202内，且位于所述栅极结构203一侧；第一导电类型阱区204的 部分上表面与所述栅极结构203的下表面接触，且所述第一导电类型阱区204的宽度大于所 述栅极结构203的宽度；第二导电类型漂移区205，位于外延层202内，且位于所述栅极结 构203的相对另一侧；第二导电类型漂移区205与所述第一导电类型阱区204可以不接触； 所述第二导电类型不同于第一导电类型；第二导电类型的源区206，位于所述第一导电类型阱区204内，且所述第二导电类型源区206的部分上表面延伸出所述栅极结构203的下表面；所述第二导电类型的漏区207，位于所述第二导电类型漂移区205内；第一绝缘层208位于所述外延层202和所述栅极结构203的上方，覆盖所述栅极结构203上表面和两侧壁，以及所述外延层202的上表面；第一导电通道209向下依次延伸通过所述第一绝缘层208、所述源区206和所述外延层202，且所述第一导电通道209延伸至所述衬底201层；所述第一导 电通道209的下表面与所述衬底201接触，且所述第一导电通道209与所述源区206的上表 面接触，以连接所述源区206与所述衬底201；第二绝缘层210位于所述第一导电通道209上 表面和所述第一绝缘层208的上表面；第二导电通道211，延伸通过所述第二绝缘层210和 所述第一绝缘层208，且所述第二导电通道延伸至所述漏区207；所述第二导电通道211的下表面连接所述漏区207；漏极电极212，位于所述第二导电通道211的上表面，与所述漏区207基于所述第二导电通道211连接；栅极电极(图上未标识)，与所述栅极结构203连接； 以及，源极电极213，位于所述衬底201远离所述外延层202的表面上。
具体的，如图2所示，所述第一导电通道209与所述源区206的上表面接触区形成一突 出檐220；基于所述突出檐220，所述第一导电通道209分为上部和下部两部分，则第一导电 通道209上部的宽度大于第一导电通道209下部的宽度，从而增加了所述第一导电通道209 与所述源区206上表面的接触面积，从而在保证器件晶体结构尺寸不发生改变的，可以进一 步减小源区206的接触电阻，提高产品的性能。
需要注意的是，第一导电通道209上部的宽度大于第一导电通道209下部的宽度的同时， 所述第一导电通道209上部与所述栅极结构203之间基于所述第一绝缘层208隔开，避免源 区206和所述栅极结构203连接；
可选的，位于第一导电通道209上部侧壁与所述栅极结构203侧壁之间的第一绝缘层208 的宽度为0.1～0.3um。
本发明提供的LDMOS器件结构，于所述源区206和所述衬底201之间的连接第一导电 通道209，且所述第一导电通道209与所述源区206的上表面接触，可以使电子载流子能快 速横向迁移，从而可以降低源区206的导通电阻，提高了EAS能力，从而增强了LDMOS器件的整体性能，并提高了LDMOS器件系统的稳定性。
本发明中的导电类型为通过在中性基底中掺杂不同类型的杂质原子而确定，例如，往锗 硅类的半导体衬底201中掺杂诸如氮、磷、砷之类的五族元素(可提供电子)可形成N型导电 类型；掺入诸如硼、铝之类的三族元素(提供空穴)可形成P型导电类型。作为示例，本实施例 中可选用P型半导体衬底201，比如为掺杂了诸如硼、铝之类的三族元素的硅衬底201作为 所述第一导电类型衬底201，则此时，所述第二导电类型为N型；当然，在另一示例中，也 可以选用N型衬底201作为所述第一导电类型衬底201，则所述第二导电类型为P型。所述 第一导电类型衬底201为高掺杂衬底201，其掺杂浓度通常为1019cm-3以上。所述第一导电类 型外延层202为轻掺杂的外延层202，其掺杂浓度低于所述第一导电类型衬底201的掺杂浓 度，比如为1016～1017cm-3。
于一个或多个实施例中，如图3所示，所述栅极结构203由下至上包括栅极介质层203A、 栅极导电层203B、硅化物层203C和第四绝缘层203D；其中，所述栅极介质层203A位于所 述外延层202的的上表面，以隔离所述外延层202和所述栅极导体层203B；所述栅极导电层 203B优选多晶硅层，因为多晶硅更耐高温。
于一个或多个实施例中，如图4所示，所述第一导电通道209的底部，即于所述衬底201 与所述第一导电通道209的接触区，形成有第一导电类型的体接触区217；第一导电类型的 体接触区217位于所述衬底201内，为高浓度掺杂，示例性的，掺杂浓度为1019cm-3；所述 第一导电通道209连接所述第一导电类型体接触区217与所述源区206，相较于现有结构， 减少所述外延层纵向的电阻大小。
如图4所示，所述器件结构还包括竖向分布的第一导电类型掺杂区218，所述第一导电 类型掺杂区218的侧壁与所述第一导电通道209的侧壁相邻，其上表面接触所述源区206， 延伸经过所述第一导电类型阱区204和所述外延层202，且所述第一导电类型掺杂区218延 伸至所述衬底201；所述第一导电类型掺杂区218的上表面与所述源区206接触，所述第一 导电类型掺杂区218的下表面与所述衬底201将接触，以连接所述源区206和所述衬底201， 从而减小所述源区206接触电阻大小。
作为示例，所述第一导电通道209和所述第二导电通道211的填充为包括Ti/TiN/W的多 层金属结构。
于一个或多个实施例中，如图5所示，所述器件结构还包括一屏蔽导体层214和第三绝 缘层215；其中，所述屏蔽导体层214包括位于部分所述栅极结构203上方的第一水平部分 214A、位于栅极结构203一侧壁的竖直部分214B、位于所述第二导电类型漂移区205上方的 第二水平部分214C；所述第三绝缘层215，覆盖所述屏蔽导体层214的上表面和侧壁，以及 覆盖被所述屏蔽导体层214暴露出的所述第一绝缘层208的上表面；其中，所述被所述屏蔽 导体层214暴露出的所述第一绝缘层208包括：位于所述源区206上方的所述第一绝缘层 208，位于部分栅极结构203上方的部分所述第一绝缘层208(未被屏蔽导体层214覆盖的部 分)，和位于所述第二导电类型漂移区205上方的部分第一绝缘层208(未被屏蔽导体层214 覆盖的部分)；则于该实施例中，相应的，所述第一导电通道209则为延伸通过所述第三绝 缘层215、所述第一绝缘层208、所述源区206、所述第一导电类型阱区204和所述外延层202，且所述第一导电通道209延伸至所述衬底201，即所述第一导电通道209的侧壁与所述第三绝缘层215、所述第一绝缘层208、所述源区206、所述第一导电类型阱区204和所述外延层202接触；所述第二绝缘层210则位于所述第一导电通道209上表面和所述第三绝缘层215的上表面；以及，所述第二导电通道211延伸通过所述第二绝缘层210、所述第三绝缘层215和所述第一绝缘层208，且所述第二导电通道211延伸至所述漏区207；即所述所述第二导电通道211的侧壁与所述第二绝缘层210、所述第三绝缘层215和所述第一绝缘层208接触。通过增加所述屏蔽导体层214优化表面电场分布，提高击穿电压，降低栅极附近电场，从而可以提高LDMOS器件的可靠性；并且，于所述屏蔽导体层214中暴露出所述源区206 上方的第一绝缘层208，可使第一导电通道209的侧壁更易刻蚀，且刻蚀的侧壁效果更好。
本发明还提供一种LDMOS器件结构的制造方法，用于制造上述实施例中的任意一种 DMOS器件结构，因而上述实施例中对相同结构的相关描述也适用于本实施例，出于简洁目 的目的，相同的描述描述内容于以下实施例中未一一赘述。
请参阅图6A至6N，显示为本发明所述LDMOS器件结构的制造方法流程中各阶段的截面 图。
如图6A所示，提供第一导电类型的衬底201，于所述衬底201表面形成相同导电类型 的外延层202；于所述外延层202的表面上依次形成栅极介质层203A、栅极导电层203B、硅化物层203C和第四绝缘层203D，以形成栅极结构203；
具体的，于所述第一导电类型外延层202表面生长第一氧化物层作为栅极介质层203A，于所述第一氧化物层表面依次淀积多晶硅层、金属硅化物层和第二氧化物层，分别对应为栅极导电层203B、硅化物层203C和第四绝缘层203D；通过刻蚀各层形成所述栅极结 构203。
如图6B所示，通过自对准工艺对所述栅极结构203相对另一侧的所述外延层202进行 第一导电类型的离子注入，并进行高温推结，形成第一导电类型阱区204；对所述栅极结构 203一侧的所述外延层202进行第二导电类型的离子注入，并进行高温推结，形成第二导电 类型漂移区205；采用退火等热处理工艺，使所述第一导电类型阱区204于所述外延层202 中发生扩散，以实现与所述第二导电类型漂移区205的接触；以及，于所述第一导电类型阱 204表面注入第二导电类型的离子，以于第一导电类型阱区204域内形成第二导电类型源区 206，且所述第二导电类型源区206与所述第二导电类型漂移区205相隔离。
如图6C所示，于所述外延层202的上表面和所述栅极结构203的上方淀积所述第一绝 缘层208；可选的，所述第一绝缘层208为氧化物层。
如图6D和图6E所示，于所述第一绝缘层208的上表面淀积一屏蔽导体层214，采用刻 蚀工艺，对所述屏蔽导体层214进行刻蚀，并暴露出位于所述源区206上方的所述第一绝缘 层208、位于所述栅极结构203上方的部分第一绝缘层208(未被屏蔽导体层214覆盖的部分)，和位于所述第二导电类型漂移区205上方的部分第一绝缘层208(未被屏蔽导体层 214覆盖的部分)；被刻蚀后的所述屏蔽导体层214作为所述LDMOS器件的场板。
可选的，于所述屏蔽导体层214中暴露出所述源区206上方的第一绝缘层208的宽度可 根据所述LDMOS器件的耐压要求确定。
可选的，所述屏蔽导体层214为掺杂多晶硅层。
如图6F所示，于所述屏蔽导体层214的上方，和所述被暴露出来的所述第一绝缘层208的上表面淀积第三绝缘层215，随后对所述第三绝缘层215的表面进行化学机械抛光处理；
可选的，所述第三绝缘层215的厚度为0.8～1.2um；
可选的，所述第三绝缘层215为氧化层。
如图6G所示，于所述源区206的上方，依次刻蚀所述第三绝缘层215、第一绝缘层208 所述源区206、所述第一导电类型阱区204和所述外延层202，直至刻蚀达到衬底201上表 面，以形成第一沟槽216；所述第一沟槽216的宽度不大于所述源区206的宽度；且于所述第一沟槽216内暴露出所述衬底201的表面。
具体的，根据所述源区206的宽度，于所述第一沟槽216位于所述绝缘层(包括第三绝 缘层215和所述第一绝缘层208)的区段中，各向同性蚀刻所述绝缘层，以使所述源区206被暴露出来，且被暴露的所述源区206上表面宽度不大于所述源区206的宽度，以使所述第一沟槽216与所述栅极结构203之间被所述绝缘层隔离开；于蚀刻后，所述第一沟槽216与所述栅极结构203之间仍基于所述绝缘层隔开。
作为示例，于蚀刻所述绝缘层时，控制横向蚀刻的宽度，以使所述绝缘层位于所述第一 导电通道209上部与所述栅极结构203之间的厚度为0.1～0.3um。
可选的，如图6H所示，于所述第一沟槽216内以一预设的角度注入第一导电类型离子，于被所述第一沟槽216被暴露的所述衬底201中形成第一导电类型的体接触区217，为高浓度掺杂区；以使所述第一导电类型的体接触区217与所述源区206之间基于所述第一沟槽216连接。
可选的，于所述外延层202(包含所述第一导电类型阱区204)与所述第一沟槽216相 邻处形成第一导电类型的高浓度掺杂区；所述第一导电类型掺杂区218连接所述源区206与 所述衬底201，且其侧壁与所述第一沟槽216的侧壁相邻，以提高器件EAS的能力。
作为示例，于所述第一沟槽216内以一预设的角度注入第一导电类型离子的实现方式， 包括：对于所述第一沟槽216相邻的所述外延层202(包含所述第一导电类型阱区204)侧 壁，相较垂直方向0～7°进行第一导电类型掺杂剂的注入。
如图6I所示，于所述第一沟槽216中填充第一导电材料，以形成第一导电通道209，向下依次延伸通过所述绝缘层(包括第三绝缘层215和所述第一绝缘层208)、所述源区206、所述第一导电类型阱区204和所述外延层202，且所述第一沟槽216延伸至所述衬底201；所述第一导电通道209的下表面接触所述衬底201，以连接所述源区206与所述衬底201；所述第一导电通道209与所述源区206的上表面接触区形成一突出檐220；基于所述 突出檐220，所述第一导电通道209分为上部和下部两部分，则第一导电通道209上部的宽 度大于第一导电通道209下部的宽度。
所述第一导电材料包括但不限于金属化合物，例如硅化钨、氮化钛等。
如图6J所示,于所述第一导电导通道209形成后，于所述第一导电通道209和所述第三 绝缘层215的上表面形成第二绝缘层210，并对所述第二绝缘层210的表面进行化学机械抛 光处理。
如图6K所示,以所述第二绝缘层210为掩膜，于所述第二导电类型漂移区205的上方， 依次刻蚀所述第二绝缘层210、所述第三绝缘层215、和所述第一绝缘层208，直至刻蚀达 到所述第二导电类型漂移区205，以形成第二沟槽221；于被所述第二沟槽221被暴露的所 述第二导电类型漂移区205中，形成第二导电类型的漏区207，为高浓度掺杂区。
如图6L所示于所述第二沟槽221中填充第二导电材料并回刻，以形成第二导电通道 211，由向下依次延伸通过所述第二绝缘层210、所述第三绝缘层215、和所述第一绝缘层208，所述第二导电通道211延伸至所述漏区207，且下表面接触所述漏区207。
可选的，所述第二导电材料包括但不限于金属化合物，例如硅化钨、氮化钛等；以及， 所述第二导电材料可以与第一导电材料相同，也可以不同，在此不做限定。
如图6M和图6N所示,于整个器件的上表面和侧壁淀积一金属层，对该金属层进行刻 蚀，以分别形成漏极电极212和栅极电极(图上未标识)所述漏极电极212覆盖包括所述第 二导电通道211的上表面，以通过所述第二导电通道211连接所述漏区207和所述漏极电极 212。
对所述衬底201减薄处理后，于所述衬底201远离所述外延层202的表面淀积源极电极 213。
需要注意的是，基于如上所述LDMOS器件结构构成芯片产品时，于所述芯片的边缘连 接所述源极电极213和所述屏蔽导电层，以使两者的电位相同，以增强LDMOS器件的稳定性和可靠性。
于其他的一个或多个实施例中，基于所述LDMOS器件结构的制造方法所制作的LDMOS器 件可以省略所述屏蔽导体层214和所述第三绝缘层215。在本实施例中，所述方法可以省略 如图6D至图6F所示的步骤，直接执行如图6G至6N所示的步骤。因此，在此实施例中，图 6C至6N的制造方法可以省略屏蔽导体层214和第三绝缘层215(图未显示)。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技 术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡 所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等 效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (20)

1.一种LDMOS器件结构，包括：
第一导电类型的衬底，上表面形成有第一导电类型的外延层；
栅极结构，位于所述外延层上表面；
第一导电类型阱区和第二导电类型漂移区，均位于所述外延层内，且两者的导电类型相反；
源区，为第二导电类型，位于所述第一导电类型阱区内；
漏区，为第一导电类型，位于所述第二导电类型漂移区内；
第一绝缘层，覆盖所述栅极结构上表面与两侧壁，和所述外延层上表面；
第一导电通道，延伸通过包括所述第一绝缘层、所述源区和所述外延层，且所述第一导电通道延伸至与所述衬底接触；所述第一导电通道与所述源区的上表面接触，以连接所述源区和所述衬底；
第二绝缘层，位于所述第一导电通道和所述第一绝缘层的上方；
第二导电通道，延伸至与所述漏区接触；
漏极电极，通过连接所述第二导电通道连接所述漏区；
栅极电极，连接所述栅极结构；以及
源极电极，位于所述衬底远离所述外延层的表面上。
2.根据权利要求1所述的LDMOS器件结构，其特征在于，所述第一导电通道与所述源区的上表面接触区形成一突出檐；基于所述突出檐，所述第一导电通道分为上部和下部两部分，第一导电通道上部的宽度大于第一导电通道下部的宽度。
3.根据权利要求1或2所述的LDMOS器件结构，其特征在于，所述第一导电通道上部与所述栅极结构之间基于所述第一绝缘层隔离，且隔离宽度为0.1～0.3um。
4.根据权利要求1所述的LDMOS器件结构，其特征在于，还包括：
第一导电类型的体接触区，位于所述衬底内，所述第一导电通道连接所述体接触区与所述源区。
5.根据权利要求4所述的LDMOS器件结构，其特征在于，还包括：第一导电类型掺杂区，位于所述外延层内；所述第一导电类型掺杂区与所述第一导电通道相邻，且所述第一导电类型掺杂区分别连接所述源区和所述衬底。
6.根据权利要求1所述的LDMOS器件结构，其特征在于，所述LDMOS器件结构还包括屏蔽导体层和第三绝缘层；所述屏蔽导体层位于所述第一绝缘层之上，且所述屏蔽导体层位于部分所述栅极结构和部分所述第二导电类型漂移区的上方；所述第三绝缘层覆盖所述屏蔽导体层的上表面和侧壁，以及覆盖被所述屏蔽导体层暴露出的所述第一绝缘层的上表面。
7.根据权利要求6所述的LDMOS器件结构，其特征在于，所述第二绝缘层位于所述第一导电通道和所述第一绝缘层的上方，包括：所述第二绝缘层位于所述第一导电通道的上表面，和所述第一绝缘层上方的所述第三绝缘层的上表面。
8.根据权利要求6所述的LDMOS器件结构，其特征在于，所述第一导电通道延伸通过包括所述第一绝缘层、所述源区和所述外延层，包括：所述第一导电通道依次延伸通过所述第三绝缘层、所述第一绝缘层、所述源区和所述外延层。
9.根据权利要求6所述的LDMOS器件结构，其特征在于，所述第二导电通道延伸至与所述漏区接触，包括：所述第二导电通道依次延伸经过所述第二绝缘层、所述第三绝缘层和所述第一绝缘层，且所述第二导电通道延伸至与所述漏区接触。
10.一种LDMOS器件制造方法，包括：
提供第一导电类型的衬底，于所述第一导电类型的衬底表面形成第一导电类型的外延层；
于所述外延层的上表面形成栅极结构；
于所述外延层内分别形成第一导电类型阱区和第二导电类型漂移区；
于所述第一导电类型阱区内形成第二导电类型的源区；其中，所述第一导电类型与所述第二导电类型相反；
于所述外延层上表面和所述栅极结构上方形成第一绝缘层；
形成第一沟槽，所述第一沟槽延伸通过包括所述第一绝缘层、所述源区和所述外延层，且所述第一导电通道延伸至与所述衬底接触，以暴露所述衬底层的上表面和所述源区的上表面；于所述第一沟槽中填充第一导电材料，以形成第一导电通道；所述第一导电通道与所述源区的上表面接触，且所述第一导电通道的下表面与所述衬底接触，以连接所述源区和所述衬底；
形成第二绝缘层，使所述第二绝缘层位于所述第一导电通道和所述第一绝缘层的上方；
形成第二沟槽，所述第二沟槽延伸至所述第二导电类型漂移区中；于被所述第二沟槽暴露的所述第二导电类型漂移区中，形成第二导电类型的漏区；于所述第二沟槽中填充第二导电材料，以形成第二导电通道；所述第二导电通道连接所述漏区；
形成漏极电极和栅极电极，使所述漏极电极通过所述第二导电通道连接所述漏区，使所述栅极电极连接所述栅极结构；以及，
形成源极电极，所述源极电极覆盖所述衬底远离所述外延层的表面。
11.根据权利要求10所述的LDMOS器件制造方法，其特征在于，形成所述第一沟槽的步骤包括：
以所述第一绝缘层为掩膜形成所述第一沟槽，所述第一沟槽延伸通过包括所述第一绝缘层、所述源区和所述外延层，且所述第一导电通道延伸至与所述衬底接触，以暴露所述衬底；
根据所述源区的厚度，各向同性蚀刻所述第一绝缘层，以暴露所述源区的上表面，且暴露的所述源区上表面宽度不大于所述源区的宽度，以使所述第一沟槽与所述栅极结构之间基于所述第一绝缘层隔离。
12.根据权利要求11所述的LDMOS器件制造方法，其特征在于，于所述蚀刻所述第一绝缘层时，控制同向蚀刻的宽度，以使所述第一绝缘层位于所述第一导电通道上部与所述栅极结构之间的宽度为0.1～0.3um。
13.根据权利要求10所述的LDMOS器件制造方法，其特征在于，还包括：
在形成所述第一沟槽后，且于填充所述第一沟槽前，于被所述第一沟槽暴露的衬底中形成第一导电类型的体接触区，以在所述第一导电通道形成后，所述第一导电类型的体接触区与所述源区之间基于所述第一导电通道连接。
14.根据权利要求13所述的LDMOS器件制造方法，其特征在于，还包括：
在形成所述第一沟槽后，且于填充所述第一沟槽前，于所述第一绝缘体与所述第一沟槽相邻处，形成第一导电类型掺杂区；所述第一导电类型掺杂区连接所述源区与所述衬底。
15.根据权利要求14所述的LDMOS器件制造方法，其特征在于，所述形成第一导电类型掺杂区的步骤包括：对于所述第一沟槽相邻的所述第一绝缘体侧壁处，相较垂直方向0～7°进行第一导电类型离子的注入。
16.根据权利要求10所述的LDMOS器件制造方法，其特征在于，所述形成第二沟槽的步骤包括：以所述第二绝缘层为掩膜形成所述第二沟槽，所述第二沟槽延伸通过包括所述第二绝缘层和所述第一绝缘层，且所述第二沟槽延伸至与所述漏区接触，以暴露所述漏区。
17.根据权利要求10所述的LDMOS器件制造方法，其特征在于，LDMOS器件制造方法于形成所述第一绝缘层后，于形成所述第一沟槽之前，还包括：
形成屏蔽导体层，所述屏蔽导体层位于所述第一绝缘层的上表面；以及
刻蚀所述屏蔽导体层，以至少暴露部分所述第二导电类型漂移区和部分所述栅极结构上方的所述第一绝缘层；
形成第三绝缘层，所述第三绝缘层覆盖所述屏蔽导体层的上表面和侧壁，以及覆盖被所述屏蔽导体层暴露出的所述第一绝缘层的上表面。
18.根据权利要求17所述的LDMOS器件制造方法，其特征在于，形成所述第一沟槽的步骤包括：
以所述第三绝缘层为掩膜形成所述第一沟槽，所述第一沟槽延伸通过所述第三绝缘层、所述第一绝缘层、所述源区和所述外延层，且所述第一沟槽延伸至与所述衬底接触，以暴露所述衬底。
19.根据权利要求17所述的LDMOS器件制造方法，其特征在于，形成所述第二沟槽的步骤包括：以所述第二绝缘层为掩膜形成所述第二沟槽，所述第二沟槽延伸通过包括所述第二绝缘层、第三绝缘层和所述第一绝缘层，且所述第二沟槽延伸至与所述漏区接触，以暴露所述漏区。
20.根据权利要求17所述的LDMOS器件制造方法，其特征在于，所述形成第二绝缘层的步骤，包括：形成第二绝缘层，所述第二绝缘层位于所述第一导电通道的上表面，和所述第一绝缘层上方。
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