JPH0923000A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0923000A
JPH0923000A JP7168821A JP16882195A JPH0923000A JP H0923000 A JPH0923000 A JP H0923000A JP 7168821 A JP7168821 A JP 7168821A JP 16882195 A JP16882195 A JP 16882195A JP H0923000 A JPH0923000 A JP H0923000A
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oxide film
forming
film
semiconductor substrate
groove
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直人 岡部
Takeshi Yamamoto
剛 山本
Mitsuhiro Kataoka
光浩 片岡
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    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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    • H01L29/7813Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

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Abstract

(57)【要約】 【目的】 素子表面に形成した溝の側面にチャネル部を
形成した縦型MOSFETにおいて、ゲート酸化膜形成
のために行う熱処理工程にて、半導体基板からの不純物
の蒸発を抑制してチャネルのキャリア濃度を変化させな
いようにする。 【構成】 素子表面にU溝50を形成するために選択酸
化膜65を形成する。この後、選択酸化膜65をウェッ
トエッチングで除去し、U溝50の側面に熱酸化により
ゲート酸化膜を形成し、さらにゲート電極を形成して縦
型MOSFETを構成する。ここで、選択酸化膜65を
除去する前に、半導体基板1の裏面に多結晶シリコン4
1を形成する。このことにより、選択酸化膜65の除去
時に、多結晶シリコン41が除去されないため、ゲート
酸化膜形成のための熱酸化時に半導体基板1からの不純
物の蒸発が抑制され、チャネル5のキャリア濃度の変化
が防止される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、電力用半導体素子とし
て用いられる半導体装置、例えば縦型MOSFETやI
GBT(Insulated Gate Bipolar Transistor )等の製
造方法、及びその単体または電力用半導体素子を組み込
んだMOSIC等の製造方法に採用して好適である。
【0002】
【従来の技術】本件出願人は、面積当たりのオン抵抗を
飛躍的に低減するものとして、素子表面に溝を形成し、
その溝の側面にチャネル部を形成した構造の縦型MOS
FETを提案した(国際公開WO93/03502号公
報)。図1(a)にその縦型パワーMOSFETの平
面、同図(b)に同図(a)のA−A断面を示す。
【0003】この縦型パワーMOSFETは、その要
部、すなわちユニットセル部分を図1に示すような構造
として、このユニットセル15がピッチ幅(ユニットセ
ル寸法)aで平面上縦横に規則正しく多数配置された構
造となっている。図1において、ウエハ21は、不純物
濃度が1020cm-3程度で厚さ100〜300μmのn
+ 型シリコンからなる半導体基板1上に、不純物濃度が
1016cm-3程度の厚さ7μm前後のn- 型エピタキシ
ャル層2が構成されたものであり、このウエハ21の主
表面にユニットセル15が構成される。
【0004】ウエハ21の主表面に12μm程度のユニ
ットセル寸法aでU溝50を形成するために、厚さ3μ
m程度の選択酸化膜が形成され、この酸化膜をマスクと
して自己整合的な二重拡散により接合深さが3μm程度
のp型ベース層16と、接合深さが1μm程度のn+
ソース層4とが形成されており、それによりU溝50の
側壁部51にチャネル5が設定される。
【0005】なお、p型ベース層16の接合深さはU溝
50底辺のエッジ部12でブレークダウンによる破壊が
生じない深さに設定されている。また、p型ベース層1
6の中央部の接合深さが周囲よりも深くなるように、予
めp型ベース層16の中央部にボロンが拡散されてお
り、ドレイン・ソース間に高電圧が印加されたときに、
p型ベース層16の底面の中央部でブレークダウンが起
こるように設定されている。
【0006】また、二重拡散後にこの拡散マスク及びU
溝50形成用として使用した選択酸化膜は除去されて、
U溝50の内壁には厚さが60nm程度のゲート酸化膜
8が形成され、さらに、その上に厚さが400nm程度
のポリシリコンからなるゲート電極9、厚さが1μm程
度のBPSGからなる層間絶縁膜18が形成されてい
る。
【0007】さらに、p型ベース層16の中央部表面に
接合深さが0.5μm程度のp+ 型ベースコンタクト層
17が形成され、層間絶縁膜18の上に形成されたソー
ス電極19とn+ 型ソース層4およびp+ 型ベースコン
タクト層17がコンタクト穴を介してオーミック接触し
ている。また、半導体基板1の裏面にオーミック接触す
るようにドレイン電極20が形成されている。
【0008】なお、6はn- ドレイン層、7はJFET
部である。次に、このものの製造方法を説明する。ま
ず、図2に示すように、n+ 型シリコンからなる半導体
基板1の主表面に、n- 型のエピタキシャル層2を成長
させたウエハ21を用意する。また、エピタキシャル層
2はその厚さが7μm程度で、その不純物濃度は1016
cm-3程度となっている。このウエハ21の主表面を熱
酸化して厚さ60nm程度のフィールド酸化膜60を形
成する。このとき半導体基板1の裏面にも同時に酸化膜
601が形成される。
【0009】その後、レジスト膜61を堆積して公知の
フォトリソ工程にてセル形成予定位置の中央部に開口す
るパターンにレジスト膜61をパターニングする。そし
て、このレジスト膜61をマスクとしてボロン(B+
をイオン注入する。レジスト剥離後、図3に示すよう
に、熱拡散により接合深さが3μm程度のp型拡散層6
2を形成する。このp型拡散層62は最終的には後述す
るp型ベース層16の一部となり、ドレイン・ソース間
に高電圧が印加されたとき、p型拡散層62の底辺部分
で安定にブレークダウンを起こさせることにより、耐サ
ージ性を向上させる目的を果たす。
【0010】次に、ウエハ21の主表面に窒化シリコン
膜63をCVD法(Chemical VaporDeposition :化学
蒸着法)により約200nm堆積する。このとき半導体
基板1の裏面にも同時に窒化シリコン膜631が形成さ
れる。窒化シリコン膜63をパターニングして、ピッチ
幅(ユニットセル15の寸法)aで開口する格子状の開
口パターンを形成する。なお、この開口パターンは上述
のp型拡散層62がそのピッチ間隔の中央部に位置する
ようにマスク合わせしている。
【0011】次に、図4に示すように、窒化シリコン膜
63をマスクとしてフィールド酸化膜60をエッチング
し、引き続きn- 型エピタキシャル層2を深さ1.5μ
m程度エッチングして溝64を形成する。次に、図5に
示すように、窒化シリコン膜63をマスクとして溝64
の部分を熱酸化する。これはLOCOS(Local Oxidati
on of Silicon)法として良く知られた酸化方法であり、
この酸化により選択酸化膜(すなわちLOCOS酸化
膜)65が形成され、同時に選択酸化膜65によって喰
われたn- 型エピタキシャル層2の表面にU溝50が形
成され、かつ溝50の形状が確定する。
【0012】次に、図6に示すように、窒化シリコン膜
63を例えば加熱したリン酸液に浸してウェットエッチ
ングを行う。これにより裏面の窒化シリコン膜631も
同時に除去される。さらに、選択酸化膜65をマスクと
して、薄いフィールド酸化膜60を透過させてp型ベー
ス層16を形成するためのボロンをイオン注入する。こ
のとき、選択酸化膜65とフィールド酸化膜60の境界
部分が自己整合位置になり、イオン注入される領域が正
確に規定される。
【0013】次に、図7に示すように、接合深さ3μm
程度まで熱拡散する。この熱拡散により、図3に示す工
程において前もって形成したp型拡散層62と、図6に
示す工程において注入されたボロンの拡散層が一体にな
り、一つのp型ベース層16を形成する。また、p型ベ
ース層16の領域の両端面はU溝50の側壁の位置で自
己整合的に規定される。
【0014】次に、図8に示すように、選択酸化膜65
により囲まれたp型ベース層16表面中央部に残された
パターンでパターニングされたレジスト膜66と選択酸
化膜65をともにマスクとして、薄いフィールド酸化膜
60を透過させてn+ 型ソース層4を形成するためのリ
ンをイオン注入する。この場合も図6に示す工程におい
てボロンをイオン注入した場合と同様に、選択酸化膜6
5とフィールド酸化膜60の境界部分が自己整合位置に
なり、イオン注入される領域が正確に規定される。
【0015】次に、図9に示すように、接合深さ0.5
〜1μm熱拡散し、n+ 型ソース層4を形成し、同時に
チャネル5も設定する。この熱拡散において、n+ 型ソ
ース層4の領域のU溝50に接した端面は、U溝50の
側壁の位置で自己整合的に規定される。以上の図6〜図
9の工程によりp型ベース層16の接合深さとその形状
が確定する。
【0016】次に、選択酸化膜65をウェットエッチン
グにより除去してU溝50の内壁51を露出させる。こ
のとき、半導体基板1裏面の酸化膜601も同時に除去
される。その後、熱酸化により厚さ60nm程度のゲー
ト酸化膜8を形成する(図10)。このとき半導体基板
1の裏面にも同時に酸化膜671が形成される。次に、
図11に示すように、ウエハ21の主表面にCVD法を
用い厚さ400nm程度のポリシリコン膜を堆積する。
この時半導体基板1の裏面にもポリシリコン膜91が同
時に堆積される。さらに、ウエハ21の主表面の多結晶
シリコン膜をパターニングしてゲート電極9を形成す
る。
【0017】次に、図12に示すように、パターニング
されたレジスト膜68をマスクとして酸化膜67を透過
してp+ 型ベースコンタクト層17を形成するためのボ
ロンをイオン注入する。次に、図13に示すように、接
合深さ0.5μm程度熱拡散し、p+ 型ベースコンタク
ト層17を形成する。
【0018】そして、図1(b)に示すように、ウエハ
21の主表面にBPSGからなる層間絶縁膜18を形成
し、その一部にコンタクト穴開けを行いp+ 型ベースコ
ンタクト層17とn+ 型ソース層4を露出させる。さら
に、アルミニウム膜からなるソース電極19を形成し、
コンタクト穴を介してp+ 型ベースコンタクト層17と
n+ 型ソース層4とにオーミック接触させる。さらに、
アルミニウム膜保護用としてプラズマCVD法等により
窒化シリコン等よりなるパッシベーション膜(図示略)
を形成し、また、ウエハ21の裏面を研磨し、半導体基
板1を露出させ、Ti/Ni/Auの3層膜からなるド
レイン電極20を形成し、n+ 型半導体基板1にオーミ
ック接触をとる。
【0019】
【発明が解決しようとする課題】上記製造方法によれ
ば、選択酸化膜65をウェットエッチングにより除去す
ると、半導体基板1の他主面、すなわち裏面の酸化膜6
01も同時にエッチング除去されてしまうため、半導体
基板1の裏面が露出する。このため、ゲート酸化膜形成
のために熱酸化する工程において、露出した半導体基板
1から蒸発する不純物が半導体層表面に導入される。
【0020】その不純物がチャネル5に導入されると、
チャネル5の不純物を補償し、結果的にチャネル5のキ
ャリア濃度を低下させることになる。このことは、素子
の電気特性への影響として、しきい値電圧を設計値より
も意に反して低下させたり、ウエハ内のしきい値電圧の
バラツキを大きくしたり、ドレイン・ソース間の耐圧不
良を発生させたりする問題を生じさせる。
【0021】本発明は上記問題に鑑みたもので、選択酸
化膜の除去後の熱処理工程にて、半導体基板からの不純
物の蒸発を抑制してチャネルのキャリア濃度を変化させ
ないようにすることを目的とする。
【0022】
【課題を解決するための手段】上記目的を達成するた
め、請求項1に記載の発明においては、半導体基板
(1)の一主面側に該半導体基板よりも低い不純物濃度
を有する第1導電型の半導体層(2)を形成し、この半
導体層の表面の所定領域を選択酸化して選択酸化膜(6
5)を形成する工程と、前記選択酸化膜の側面に接する
前記半導体層表面にチャネル(5)を形成すべく、前記
選択酸化膜をマスクにして第2導電型のベース領域(1
6)と第1導電型のソース領域(4)を2重拡散により
形成する工程と、前記選択酸化膜を除去して前記半導体
層の表面に溝(50)を形成する工程と、前記チャネル
となる部分を含む前記溝の内壁を熱酸化してゲート酸化
膜(8)とし、このゲート酸化膜上にゲート電極(9)
を形成する工程と、前記ソース領域及び前記ベース領域
に電気的に接触するソース電極(19)と、ドレイン電
極(20)を形成する工程とを含み、前記選択酸化膜を
除去する工程の前に、前記半導体基板の他表面側を、前
記選択酸化膜除去時に除去されない材料膜(41)で覆
う工程を有することを特徴としている。
【0023】請求項2に記載の発明では、請求項1に記
載の半導体装置の製造方法において、前記材料膜とし
て、多結晶シリコン又は窒化シリコンを用いることを特
徴としている。請求項3に記載の発明においては、半導
体基板(1)の一主面側に該半導体基板よりも低い不純
物濃度を有する第1導電型の半導体層(2)を形成し、
この半導体層の表面の所定領域を選択酸化して選択酸化
膜(65)を形成する工程と、前記選択酸化膜の側面に
接する前記半導体層表面にチャネル(5)を形成すべ
く、前記選択酸化膜をマスクにして第2導電型のベース
領域(16)と第1導電型のソース領域(4)を2重拡
散により形成する工程と、前記選択酸化膜を除去して前
記半導体層の表面に溝(50)を形成し、前記チャネル
となる部分を含む前記溝の内壁を熱酸化してゲート酸化
膜(8)とし、このゲート酸化膜上にゲート電極(9)
を形成する工程と、前記ソース領域及び前記ベース領域
に電気的に接触するソース電極(19)と、ドレイン電
極(20)とを形成する工程を含み、前記ゲート酸化膜
を形成する熱酸化時に前記半導体基板の他主面側から不
純物が蒸発するのを阻止する膜(41)を前記半導体基
板の他主面側に形成する工程を有することを特徴として
いる。
【0024】請求項4に記載の発明では、請求項1乃至
3のいずれか1つに記載の半導体装置の製造方法におい
て、前記半導体基板の他主面の表面を露出させた後に、
その表面に前記ドレイン電極(20)を形成することを
特徴としている。請求項5に記載の発明では、請求項1
乃至4のいずれか1つに記載の半導体装置の製造方法に
おいて、アンチモンを用いて前記ソース領域(4)を形
成することを特徴としている。
【0025】
【発明の作用効果】請求項1乃至5に記載の発明によれ
ば、選択酸化膜除去工程後の、ゲート酸化膜形成のため
の熱酸化工程において、半導体基板の他主面側を露出さ
せず膜が形成された状態で熱酸化を行うようにしてい
る。この形成された膜により、半導体基板の他主面側か
らの不純物の蒸発を抑制することができ、従ってその不
純物の蒸発によるチャネルのキャリア濃度の変動を防止
し、しきい値電圧の変動等を防止することができる。
【0026】さらに、請求項5に記載の発明によれば、
アンチモンを用いてソース領域を形成するようにしてい
るから、前記熱酸化工程において、半導体層表面のソー
ス領域からの不純物の蒸発をも抑制することができ、一
層しきい値電圧の変動等を防止することができる。
【0027】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。本実施例の縦型パワーMOSFETの構造
は、図1(a)(b)に示すものと同じである。本実施
例に係る製造方法においては、選択酸化膜65をマスク
としてイオン注入し、熱拡散してn+ 型ソース層4を形
成する図9の工程までは従来のものと同じである。
【0028】そして、図9に示す工程の後、図14に示
すように、CVD法により、多結晶シリコン40、41
を厚さ400nm程度形成し、引き続き、RIE(Reac
tiveIon Etching)法により、半導体層2の表面側の多
結晶シリコン40のみを除去する(図15)。次に、図
16に示すように、選択酸化膜65を、弗酸を含む水溶
液700中で、フッ化アンモニウムによりPHが5程度
に調整された状態で、シリコンの表面を水素で終端させ
ながら酸化膜を除去してU溝50の内壁51を露出させ
る。このとき、ウエハ21の裏面は、多結晶シリコン4
1で覆われており、酸化膜601とともに除去されな
い。
【0029】この後、水溶液中から取りだし、純水洗浄
後清浄な空気中で乾燥させる。次に、図17に示すよう
に、チャネルが形成される予定のp型ベース層16のU
溝50の側面51に酸化膜600を形成する。この熱酸
化工程により、チャネルが形成される予定面は原子オー
ダーでの平坦度が高くなる。この熱酸化工程は、酸素雰
囲気に保たれ、約1000℃に保持されている酸化炉
に、複数枚のウエハをウエハボートに収納した状態で徐
々に挿入することにより行う。
【0030】このとき、ウエハ21の裏面は、酸化膜6
01、多結晶シリコン41にて覆われているので、高濃
度不純物を含む半導体基板1中の不純物は酸化工程中に
ウエハ21外部に飛散することはない。従って、酸化炉
中にあるそのウェハあるいは他のウエハのチャネル5に
不純物が導入されるのを防止できる。なお、図17に示
す熱酸化工程にて、多結晶シリコン41の表面も同時に
酸化され酸化膜602が形成される。
【0031】次に、酸化膜600を除去する。この酸化
膜600の除去も選択酸化膜65の除去と同様に、弗酸
を含む水溶液中でフッ化アンモニウムによりPHが5程
度に調整された状態で、露出されたシリコンの表面を水
素で終端させながら行う。このような方法で形成された
U溝50の内壁51は、平坦度が高く、また欠陥も少な
い良好なシリコン表面となる。この工程において酸化膜
602は同時にエッチング除去されるが、酸化膜601
は多結晶シリコン41で覆われており、ともに除去され
ずに残る。
【0032】続いて、図18に示すように、U溝50の
側面及び底面に熱酸化により厚さ60nm程度のゲート
酸化膜8を形成する。この熱酸化は、図17に示すもの
と同様にして行う。この酸化工程時において、ウエハ2
1の裏面は、酸化膜601、多結晶シリコン41にて覆
われているので、半導体基板1中の高濃度不純物は、ウ
エハ外部に飛散することはなく、従って酸化炉中にある
そのウェハあるいは他のウエハのチャネル5に不純物が
ドープされるのを防止できる。なお、本工程にて多結晶
シリコン41の表面も同時に酸化され酸化膜671が形
成される。
【0033】次に、図19に示すように、ウエハ21の
主表面に厚さ400nm程度の多結晶シリコン膜を堆積
する。この時ウエハ21の裏面にも同時に多結晶シリコ
ン膜91が堆積される。さらに、ウエハ21の主表面の
多結晶シリコン膜をパターニングしてゲート電極9を形
成する。ここまでの工程は、図11に示す工程に対応す
るものであり、この後、図12図13に示すものと同様
な工程を経て、図1に示す構造を得る。なお、ウエハ2
1の裏面には、酸化膜601、多結晶シリコン41、酸
化膜671、および多結晶シリコン膜91が形成される
が、それらはドレイン電極20の形成時、研磨により除
去される。
【0034】上記実施例によれば、半導体基板1の主表
面は、酸化膜601、多結晶シリコン41にて覆われて
いるため、熱酸化工程時に、半導体基板1の高濃度不純
物が外部に飛散するのを抑制することができる。なお、
上記実施例では、選択酸化膜65の除去時に、除去され
ない材料膜として多結晶シリコン41を用いるものを示
したが、窒化シリコンを用いるようにしてもよい。
【0035】また、上記実施例では、n+ 型ソース層を
形成するために、リンをイオン注入するものを示した
が、リンの代わりに、蒸気圧の低いアンチモンを使用す
るようにしてもよい。この場合、図17から図18に至
る工程中の熱酸化工程において、ソース領域4からの不
純物の蒸発を抑制し、チャネル5への不純物導入を抑制
することができる。。
【0036】さらに、本発明は、図1に示す格子状のパ
ターンを用いるもの以外に、例えばストライプ状のパタ
ーンにも適用することができる。さらに、本発明は、縦
型のMOSFETに限定されるものではなく、例えばこ
のようなMOSFETを組み込んだパワーMOSIC
や、絶縁ゲート型バイポーラトランジスタ(IGBT)
のゲート構造等にも適用することができる。
【0037】さらに、実施例中ではnチャネル型につい
てのみ説明したが、n型とp型の半導体の型を入れ換え
たpチャネル型についても同様の効果が得られることは
言うまでもない。さらに、本実施例は縦型のパワー素子
の構成で説明したが、本発明は横型のパワー素子の構成
においても同様の効果が得られる。この場合、ドレイン
電極は半導体基板の主表面側に形成される。
【図面の簡単な説明】
【図1】(a)は縦型パワーMOSFETの一部を示す
平面図であり、(b)は(a)のA−A断面図である。
【図2】縦型パワーMOSFETの最初の工程を示す要
部断面図である。
【図3】図2に続く工程を示す要部断面図である。
【図4】図3に続く工程を示す要部断面図である。
【図5】図4に続く工程を示す要部断面図である。
【図6】図5に続く工程を示す要部断面図である。
【図7】図6に続く工程を示す要部断面図である。
【図8】図7に続く工程を示す要部断面図である。
【図9】図8に続く工程を示す要部断面図である。
【図10】図9に続く工程を示す要部断面図である。
【図11】図10に続く工程を示す要部断面図である。
【図12】図11に続く工程を示す要部断面図である。
【図13】図12に続く工程を示す要部断面図である。
【図14】本発明の一実施例に係る工程を示すもので、
図9に続く工程を示す要部断面図である。
【図15】図14に続く工程を示す要部断面図である。
【図16】図15に続く工程を示すもので、選択酸化膜
65をエッチング除去する状態を示す図である。
【図17】図16に続く工程を示す要部断面図である。
【図18】図17に続く工程を示す要部断面図である。
【図19】図18に続く工程を示す要部断面図である。
【符号の説明】
1…n+ 型半導体基板、2…n- 型エピタキシャル層、
4…n+ 型ソース層、5…チャネル、8…ゲート酸化
膜、9…ゲート電極、16…p型ベース層、19…ソー
ス電極、20…ドレイン電極、41…多結晶シリコン
膜、50…U溝、65…選択酸化膜、91…多結晶シリ
コン膜、601…酸化膜、602…酸化膜、631…窒
化シリコン膜、671…酸化膜。

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板の一主面側に該半導体基板よ
    りも低い不純物濃度を有する第1導電型の半導体層を形
    成し、この半導体層の表面の所定領域を選択酸化して選
    択酸化膜を形成する工程と、 前記選択酸化膜の側面に接する前記半導体層表面にチャ
    ネルを形成すべく、前記選択酸化膜をマスクにして第2
    導電型のベース領域と第1導電型のソース領域を2重拡
    散により形成する工程と、 前記選択酸化膜を除去して前記半導体層の表面に溝を形
    成する工程と、 前記チャネルとなる部分を含む前記溝の内壁を熱酸化し
    てゲート酸化膜とし、このゲート酸化膜上にゲート電極
    を形成する工程と、 前記ソース領域及び前記ベース領域に電気的に接触する
    ソース電極と、ドレイン電極とを形成する工程を含み、 前記選択酸化膜を除去する工程の前に、前記半導体基板
    の他表面側を、前記選択酸化膜除去時に除去されない材
    料膜で覆う工程を有することを特徴とする半導体装置の
    製造方法。
  2. 【請求項2】 前記材料膜として、多結晶シリコン又は
    窒化シリコンを用いることを特徴とする請求項1に記載
    の半導体装置の製造方法。
  3. 【請求項3】 半導体基板の一主面側に該半導体基板よ
    りも低い不純物濃度を有する第1導電型の半導体層を形
    成し、この半導体層の表面の所定領域を選択酸化して選
    択酸化膜を形成する工程と、 前記選択酸化膜の側面に接する前記半導体層表面にチャ
    ネルを形成すべく、前記選択酸化膜をマスクにして第2
    導電型のベース領域と第1導電型のソース領域を2重拡
    散により形成する工程と、 前記選択酸化膜を除去して前記半導体層の表面に溝を形
    成し、前記チャネルとなる部分を含む前記溝の内壁を熱
    酸化してゲート酸化膜とし、このゲート酸化膜上にゲー
    ト電極を形成する工程と、 前記ソース領域及び前記ベース領域に電気的に接触する
    ソース電極と、ドレイン電極とを形成する工程を含み、 前記ゲート酸化膜を形成する熱酸化時に前記半導体基板
    の他主面側から不純物が蒸発するのを阻止する膜を前記
    半導体基板の他主面側に形成する工程を有することを特
    徴とする半導体装置の製造方法。
  4. 【請求項4】 前記半導体基板の他主面の表面を露出さ
    せた後に、その表面に前記ドレイン電極を形成すること
    を特徴とする請求項1乃至3のいずれか1つに記載の半
    導体装置の製造方法。
  5. 【請求項5】 アンチモンを用いて前記ソース領域を形
    成することを特徴とする請求項1乃至4のいずれか1つ
    に記載の半導体装置の製造方法。
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