JP3663657B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、電力用半導体素子として用いられる半導体装置、すなわち縦型ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)およびＩＧＢＴ（Insulated Gate Bipolar Transistor ）の製造方法に関し、その単体または電力用半導体素子を組み込んだＭＯＳＩＣ等に採用して好適である。
【０００２】
【従来の技術】
縦型パワーＭＯＳＦＥＴは、周波数特性が優れ、スイッチング速度が速く、かつ低電力で駆動できる等多くの特長を有することから、近年多くの産業分野で使用されている。たとえば、日経マグロウヒル社発行“日経エレクトロニクス”の１９８６年５月１９日号，pp.165-188には、パワーＭＯＳＦＥＴの開発の焦点が低耐圧品および高耐圧品に移行している旨記載されている。さらに、この文献には、耐圧１００Ｖ以下のパワーＭＯＳＦＥＴチップのオン抵抗は、１０ｍΩレベルまで低くなってきていることが記載されており、この理由として、パワーＭＯＳＦＥＴの製造にＬＳＩの微細加工を利用したり、そのセルの形状を工夫したりすることにより、面積当たりのチャネル幅が大きくとれるようになったことにある旨述べられている。また、この文献には主流であるＤＭＯＳ型（二重拡散型）セルを使用した縦型パワーＭＯＳＦＥＴを中心にのべられている。その理由は、ＤＭＯＳ型はチャネル部分にシリコンウエハの平坦な主表面をそのまま使用することを特長とするプレーナプロセスにより作製されるため、歩留まりが良くコストが安いという製造上の利点があるからである。
【０００３】
一方、縦型パワーＭＯＳＦＥＴの普及に伴って低損失化、低コスト化がさらに求められているが、微細加工やセルの形状の工夫によるオン抵抗低減は限界にきている。たとえば、特開昭６３−２６６８８２号公報によると、ＤＭＯＳ型においては微細加工によりユニットセルの寸法を小さくしてもオン抵抗がそれ以上減少しない極小点があり、その主原因がオン抵抗の成分を成すＪＦＥＴ抵抗の増加であることが分かっている。またＤＭＯＳ型において、特開平２−８６１３６号公報に示されているように、現在の微細加工技術の下ではオン抵抗が極小点をとるユニットセルの寸法は１５μｍ付近である。
【０００４】
この限界を突破するために種々の構造が提案されている。それらに共通した特徴は素子表面に溝を形成し、その溝の側面にチャネル部を形成した構造であり、この構造により前述のＪＦＥＴ抵抗を大幅に減少させることができる。さらに、この溝の側面にチャネル部を形成した構造においては、ユニットセル寸法を小さくしてもＪＦＥＴ抵抗の増大は無視することができるため、特開昭６３−２６６８８２号公報に記載されたようなユニットセル寸法の縮小に対してオン抵抗が極小点をとるという限界が無く、１５μｍを切って微細加工の限界まで小さくすることができる。
【０００５】
このように、溝の側面にチャネル部を形成する構造の従来の製造方法として例えば特開昭61-199666 号公報に開示されたようにＲＩＥで溝を形成し、その溝の側面にチャネル部を形成するものがある。ここで、ＲＩＥはプロセスの制御性の優れた物理的なエッチングである。すなわちＲＩＥは、ガス雰囲気中に置かれた半導体装置の上下に電極を配置して前記電極間に高周波電力を印加すると、ガスが電子とイオンとに電離する。この電極間で電子とイオンの移動度の大きな違いによって半導体装置上部に陰極降下が生じる。そしてこの陰極降下によって電界を生じさせ、この電界によって前記イオン半導体装置方向に加速させ、被エッチング面に物理的に衝突させてそのエネルギーで半導体装置をエッチングするものである。そして、ＲＩＥは電離したガスを加速させるため、前記半導体装置上に絶対値にして１０Ｖ〜５００Ｖ程度の陰極降下が発生するように前記電極間に高周波電力が印加される。ＲＩＥにおいては電離したガスをある一定方向に加速させるため、非常に優れた異方性を有しサイドエッチが起こりにくいという特徴がある。しかしながら、ＲＩＥにおいては、物理的に電離されたガスを半導体装置に衝突させるため、エッチングされた面に格子欠陥が必然的に発生し、表面再結合が起こることで移動度が下がり結果としてオン抵抗が増加してしまうという問題がある。
【０００６】
ここで格子欠陥が発生しにくい製造方法として、例えば国際公開WO93/03502号や特開昭62-12167号に開示されたようにウエットエッチングを用いた製造方法がある。図２３はWO93/03502号に開示されたＭＯＳＦＥＴの断面図であり、図２４〜図３５は同公報におけるＭＯＳＦＥＴの製造工程を示す断面図である。
以下にその製造工程を簡単に説明する。
【０００７】
まず、図２４に示されるように、ｎ+ 型シリコンからなる半導体基板１の主表面にｎ- 型のエピタキシャル層２を成長させたウエハ２１を用意する。この半導体基板１はその不純物濃度が１０20ｃｍ-3程度になっている。また、エピタキシャル層２はその厚さが７μｍ程度で、その不純物濃度は１０16ｃｍ-3程度となっている。このウエハ２１の主表面を熱酸化して厚さ６０ｎｍ程度のフィールド酸化膜６０を形成し、その後レジスト膜６１を堆積して公知のフォトリソ工程にてセル形成予定位置の中央部に開口するパターンにレジスト膜６１をパターニングする。そして、このレジスト膜６１をマスクとしてボロン（Ｂ+ ）をイオン注入する。
【０００８】
レジスト剥離後、熱拡散により図２５に示すように接合深さが３μｍ程度のｐ型拡散層６２を形成する。このｐ型拡散層６２は最終的には後述するｐ型ベース層１６の一部となり、ドレイン・ソース間に高電圧が印加されたとき、ｐ型拡散層６２の底辺部分で安定にブレークダウンを起こさせることにより、耐サージ性を向上させる目的を果たす。
【０００９】
次に、図２５に示すように、ウエハ２１の主表面に窒化シリコン膜６３を約２００ｎｍ堆積し、この窒化シリコン膜６３をパターニングして、ピッチ幅（ユニットセル１５の寸法）ａで開口する格子状の開口パターンを形成する。なお、この開口パターンは上述のｐ型拡散層６２がそのピッチ間隔の中央部に位置するようにマスク合わせしている。
【００１０】
次に、図２６に示すように、窒化シリコン膜６３をマスクとしてフィールド酸化膜６０をエッチングし、ひきつづきｎ- 型エピタキシャル層２を深さ１．５μｍ程度ウエットエッチングして溝６４を形成する。
次に、図２７に示すように、窒化シリコン膜６３をマスクとして溝６４の部分を熱酸化する。これはＬＯＣＯＳ(Local Oxidation of Silicon)法として良く知られた酸化方法であり、この酸化により選択酸化膜すなわちＬＯＣＯＳ酸化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によって喰われたｎ- 型エピタキシャル層２の表面にＵ溝５０が形成され、かつ溝５０の形状が確定する。
【００１１】
次に、図２８に示すように、ＬＯＣＯＳ酸化膜６５をマスクとして、薄いフィールド酸化膜６０を透過させてｐ型ベース層１６を形成するためのボロンをイオン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分が自己整合位置になり、イオン注入される領域が正確に規定される。
次に、図２９に示すように、接合深さ３μｍ程度まで熱拡散する。この熱拡散により、図２５に示す工程において前もって形成したｐ型拡散層６２と、図２８に示す工程において注入されたボロンの拡散層が一体になり、一つのｐ型ベース層１６を形成する。また、ｐ型ベース層１６の領域の両端面はＵ溝５０の側壁の位置で自己整合的に規定される。
【００１２】
次に、図３０に示すように、格子状のパターンでウエハ２１表面に形成されているＬＯＣＯＳ酸化膜６５により囲まれたｐ型ベース層１６表面中央部に残されたパターンでパターニングされたレジスト膜６６とＬＯＣＯＳ酸化膜６５をともにマスクとして、薄いフィールド酸化膜６０を透過させてｎ+ 型ソース層４を形成するためのリンをイオン注入する。この場合も図２８に示す工程においてボロンをイオン注入した場合と同様に、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分が自己整合位置になり、イオン注入される領域が正確に規定される。
【００１３】
次に、図３１に示すように、接合深さ０．５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時にチャネル５も設定する。この熱拡散において、ｎ+ 型ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０の側壁の位置で自己整合的に規定される。
以上、図２８〜図３１の工程によりｐ型ベース層１６の接合深さとその形状が確定する。
【００１４】
次に、図３２に示すように、ＬＯＣＯＳ酸化膜６５をウェットエッチングにより除去してＵ溝５０の内壁５１を露出させ、その後熱酸化により厚さ６０ｎｍ程度のゲート酸化膜８を形成する。
次に、図３３に示すように、ウエハ２１の主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積する。
【００１５】
次に、図３４に示すように、パターニングされたレジスト膜６８をマスクとして酸化膜６７を透過してｐ+ 型ベースコンタクト層１７を形成するためのボロンをイオン注入する。
次に、図３５に示すように、接合深さ０．５μｍ程度熱拡散し、ｐ+ 型ベースコンタクト層１７を形成する。
【００１６】
そして、図２３（ｂ）に示すように、ウエハ２１の主表面にＢＰＳＧ（Boron Phosphate Silicate Glass）からなる層間絶縁膜１８を形成し、その一部にコンタクト穴開けを行いｐ+ 型ベースコンタクト層１７とｎ+ 型ソース層４を露出させる。さらに、アルミニウム膜からなるソース電極１９を形成し、前記コンタクト穴を介してｐ+ 型ベースコンタクト層１７とｎ+ 型ソース層４とにオーミック接触させる。さらに、アルミニウム膜保護用としてプラズマＣＶＤ法等により窒化シリコン等よりなるパッシベーション膜（図示略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ／Ａｕの３層膜からなるドレイン電極２０を形成し、ｎ+ 型半導体基板１にオーミック接触をとる。
【００１７】
【発明が解決しようとする課題】
しかしながら上記WO93/03502号公報や特開昭62-12167号公報に開示された製造方法は、等方性エッチングであるウエットエッチングを用いているため、所望の幅以上にエッチングする所謂サイドエッチが起こり、また液ムラによりウエハ面内で均一に安定した深さの溝を形成することができず、プロセスの制御性が悪いという問題がある。
【００１８】
また、ウエハ面内での溝の形状が不均一であるために、ＦＥＴの電気特性のばらつきが大きいという問題がある。この溝形状の不均一はＬＯＣＯＳ酸化を行う前に行うエッチング工程で、溝形状がウエハ面内でばらつくためと考えられる。チャネル溝を、ＬＯＣＯＳ酸化のみで形成することも考えられるが、ＬＯＣＯＳ酸化時間の増大によるチャネル部への欠陥の導入が増え、また溝の側面の角度が３０度程度になだらかになってしまい、セルの微細化ができなくなり、オン電圧の低下を望めなくなってしまう。また、ＬＯＣＯＳ酸化のみでチャネル溝を形成すると、Ｓｉが酸化すると体積が約２倍になるという性質上、チャネル部に歪みが生じる可能性もある。従って、このＬＯＣＯＳ酸化を行う前に行うエッチング工程、すなわち初期溝形成工程は是非とも必要な工程である。
【００１９】
このような観点から、縦型ＭＯＳＦＥＴを、低オン電圧でかつウエハ面内での電気特性の均一性を維持したまま製造するためには、初期溝を形成後、チャネル部に欠陥や汚染物質を導入せずＬＯＣＯＳ酸化し、なおかつ溝形状をウエハ面内で均一になるようにＬＯＣＯＳ酸化膜を除去する必要がある。
しかしながら、上記公報においては、チャネルの欠陥を少なくすることと、チャネル溝の形状を正確に制御することを同時にできないという問題があった。
【００２０】
本発明は、上記問題に鑑みたものであり、その目的はチャネル部を溝の側面にもつＭＯＳＦＥＴの製造方法において、チャネル部の欠陥を少なくし、また溝形状を正確に制御できる製造方法及びその半導体装置を得ることである。
【００２１】
【課題を解決するための手段】
上記目的を達成するために構成された請求項１記載の半導体装置の製造方法は、
半導体基板上に配置された第１導電型の半導体層の主表面上に、所定領域に開口部を有するマスクを形成するマスク形成工程と、
前記マスクの開口部を通して前記半導体層をケミカルドライエッチングし、前記半導体層に、前記開口部よりも広い入口部分、前記主表面と平行の底面、及び前記入口部分と前記底面とをつなぐ側面、を有する第１の溝を形成するケミカルドライエッチング工程と、
前記第１の溝を含む領域を酸化することにより、前記第１の溝の表面に所定厚さの酸化膜を形成する酸化工程と、
前記酸化膜に接する前記半導体層表面を含むように前記主表面側から第２導電型の不純物を導入して前記半導体層内に第２導電型のベース層を形成し、前記ベース層内に前記主表面側から第１導電型の不純物を導入して第１導電型のソース層を形成し、かかるソース層形成時に前記ベース層の側壁にチャネル領域を形成する不純物導入工程と、
前記酸化膜を除去して、前記第１の溝よりも深い所定深さを有する第２の溝を形成する酸化膜除去工程と、
少なくとも前記ソース層と前記半導体層との間の前記第２の溝表面にゲート絶縁膜を介してゲート電極を形成し、前記ソース層及び前記ベース層に電気的に接触するソース電極を形成し、前記半導体基板に電気的に接触するドレイン電極を形成する電極形成工程と
を含むことを特徴としている。
【００２２】
また、上記目的を達成するために構成された請求項２記載の発明は、請求項１記載の発明における前記ケミカルドライエッチング工程が等方性エッチング工程であることを特徴としている。
また、上記目的を達成するために構成された請求項３記載の発明は、請求項１乃至請求項２記載の発明における前記ケミカルドライエッチング工程は、四フッ化炭素と酸素とを含むガス系でエッチングする工程からなることを特徴としている。
【００２３】
また、上記目的を達成するために構成された請求項４記載の発明は、請求項１乃至請求項２記載の発明における前記ケミカルドライエッチング工程は、ＣＣｌ4 ，Ｃｌ2 ，ＳＦ6 ，ＣＦＣｌ3 ，ＣＦ2 Ｃｌ2 ，ＣＦ3 Ｃｌ，ＣＨＦ3 ，Ｃ2 ＣｌＦ5 ，Ｆ2 ，ＮＦ3 ，ＢＣｌ3 の内の何れか一つもしくは複数を含むガス系でエッチングする工程からなることを特徴としている。
【００２４】
また、上記目的を達成するために構成された請求項５記載の発明は、請求項１乃至請求項４記載の発明における前記ケミカルドライエッチング工程は、電離されたガス雰囲気中において、前記半導体層の上方での陰極降下の絶対値が、１０Ｖ未満の状態で行われることを特徴としている。
【００２５】
また、上記目的を達成するために構成された請求項６記載の発明は、請求項１乃至請求項５記載の発明における前記酸化工程は、前記第１の溝を含む領域を選択酸化することにより、前記第１の溝の表面、および前記マスクと前記半導体基板との間に所定厚さの選択酸化膜を形成する選択酸化工程からなり、
前記不純物導入工程は、前記選択酸化膜に接する前記半導体層表面を含むように前記主表面側から前記第２導電型の不純物を導入して前記半導体層内に第２導電型の前記ベース層を形成し、前記ベース層内に前記主表面側から前記第１導電型の不純物を導入して第１導電型の前記ソース層を形成する工程からなり、
前記酸化膜除去工程は、前記選択酸化膜を除去して、前記第１の溝よりも深い所定深さを有する第２の溝を形成する選択酸化膜除去工程からなることを特徴としている。
【００２６】
また、上記目的を達成するために構成された請求項７記載の発明は、請求項６記載の発明における前記選択酸化工程は、前記マスク形成工程で形成した前記マスクを用いて選択酸化することを特徴としている。
また、上記目的を達成するために構成された請求項８記載の発明は、請求項６乃至請求項７記載の発明における前記選択酸化工程は、前記第１の溝の表面、および前記マスクと前記半導体層との間に所定厚さの選択酸化膜を形成することを特徴としている。
【００２７】
また、上記目的を達成するために構成された請求項９記載の発明は、請求項６乃至請求項７記載の発明における前記選択酸化工程は、前記ケミカルドライエッチング工程により生じた前記第１の溝を含む領域を選択酸化することにより、前記第１の溝表面に所定厚さの第１の選択酸化膜を形成し、また前記マスクと前記半導体基板との間に前記入口部分から遠ざかる程薄くなる第２の選択酸化膜を形成する工程からなることを特徴としている。
【００２８】
また、上記目的を達成するために構成された請求項１０記載の発明は、請求項６乃至請求項９記載の発明における前記不純物導入工程は、前記選択酸化膜と自己整合的に前記主表面側から前記第２導電型の不純物を拡散させて前記半導体層内に前記ベース層を形成し、前記選択酸化膜と自己整合的に前記主表面側から前記ベース層内に前記第１導電型の不純物を拡散させることで前記ソース層を形成することを特徴としている。
また、上記目的を達成するために構成された請求項１１記載の発明は、請求項１乃至請求項１０記載の発明における前記酸化膜除去工程は、水溶液中で前記酸化膜の表面を水素で終端させながら前記酸化膜を除去して、前記所定深さを有する第２の溝を形成した後、前記水素で終端させた前記第２の溝表面を、酸素を含む気体中で酸化させて前記第２の溝の表面に保護用の酸化膜を形成する工程であることを特徴としている。
【００２９】
また、上記目的を達成するために構成された請求項１２記載の発明は、請求項１乃至請求項１１記載の発明における前記酸化膜除去工程は、弗酸を含む水溶液中で前記酸化膜の表面に発生するダングリングボンドを水素で終端させながら、前記酸化膜を除去することを特徴としている。
【００３０】
また、上記目的を達成するために構成された請求項１３記載の発明は、請求項１乃至請求項１２記載の発明における前記電極形成工程は、
前記第２の溝の内壁を酸化してゲート酸化膜を形成し、このゲート酸化膜上にゲート電極を形成するゲート電極形成工程と、
前記ソース層および前記ベース層にともに電気的に接触するソース電極を形成し、前記半導体基板の他主面側に電気的に接触するドレイン電極とを形成するソース・ドレイン電極形成工程とからなることを特徴としている。
【００３２】
また、上記目的を達成するために構成された請求項１４記載の発明は、請求項１乃至請求項１３記載の発明における前記酸化膜除去工程は、少なくとも前記酸化膜の表面には光が照射されない状態で前記酸化膜を除去する工程であることを特徴としている。
また、上記目的を達成するために構成された請求項１５記載の発明は、請求項１乃至請求項１４記載の発明における前記半導体層はシリコンからなり、
さらに前記酸化膜除去工程は、前記酸化膜を除去して得られた第２の溝の側面のチャネル形成部の面方位が｛１１０｝面，｛１００｝面の何れか一つとなるように前記酸化膜を除去する工程であることを特徴としている。
【００３３】
また、上記目的を達成するために構成された請求項１６記載の発明は、請求項１乃至請求項１４記載の発明における前記半導体層はシリコンからなり、
さらに前記酸化膜除去工程は、前記酸化膜を除去して得られた第２の溝の側面のチャネル形成部の面方位が｛１１１｝面となるように前記酸化膜を除去する工程であることを特徴としている。
【００３４】
また、上記目的を達成するために構成された請求項１７記載の発明は、請求項１６記載の発明における前記酸化膜除去工程は、ＰＨが４より大きい溶液で前記酸化膜を除去する工程であることを特徴としている。
【００４０】
【作用および発明の効果】
上記のように構成された請求項１の発明によれば、選択酸化に先立ち低濃度の半導体層の表面の所定領域をケミカルドライエッチング法により除去する。ケミカルドライエッチング法はドライエッチング法の一種でありプロセスの制御性が高く、ウエハ面内で均一なエッチングがおこなえ、再現性も高い。またケミカルドライエッチング法はドライエッチングプロセスのなかでは比較的被エッチング面に与えるダメージが小さい。そして、このケミカルドライエッチングの後に第１の溝表面を酸化する。ここで酸化をする場合、酸化が開始される第１の溝の表面により、結果として得られる半導体層の酸化膜との境界面の状態が異なるものとなる。即ち、ＲＩＥ等の物理的エッチングでエッチングされた面を酸化させても、格子欠陥が生じたまま酸化が進行し、結果として得られる半導体層の表面は格子欠陥が残ってしまう。しかしながら、本発明においては第１の溝表面をケミカルドライエッチング法を用いることにより、高い欠陥の少ない表面を有する第１の溝が形成され、その表面を酸化させるため、酸化が開始される時から均一に酸化され、結果として得られる第２の溝の表面も欠陥の少ない表面を得ることができる。そして、この第２の溝の表面をチャネル領域として使用するため、低いオン抵抗を得ることができる。また、チャネル領域用の溝としての第２の溝を形成するために、ケミカルドライエッチングと酸化という２段階の工程を踏んでいるため、所望の幅の第２の溝を得たい場合は、酸化させる幅を制御すれば良いので、溝形状も正確に制御することができる。
【００４１】
また、請求項２記載の発明によれば、ケミカルドライエッチング工程が等方性であるので、第１の溝に角がなくなり、このため酸化により形成される第２の溝にも角がなくなる。このためドレイン・ソース間耐圧が向上する。
また、請求項３記載の発明によれば、ケミカルドライエッチング工程が四フッ化炭素と酸素をガス中に含むため、四フッ化炭素と酸素の比によりプロセスを正確に再現性良く行うことができる。
【００４２】
また、請求項４記載の発明によれば、ケミカルドライエッチング工程は、ＣＣｌ4，Ｃｌ2，ＳＦ6，ＣＦＣｌ3，ＣＦ2Ｃｌ2，ＣＦ3Ｃｌ，ＣＨＦ3，Ｃ2ＣｌＦ5，Ｆ2，ＮＦ3，ＢＣｌ3の内の何れか一つもしくは複数を含むガス系でエッチングするため、効率良くエッチングすることができる。
【００４３】
また、請求項５記載の発明によれば、ケミカルドライエッチング工程は、電離されたガス雰囲気中において、前記半導体層の上方での陰極降下の絶対値が、１０Ｖ未満の状態で行われるため、電離されたガスが、半導体層表面に欠陥を与えてしまうほどの速度で衝突することがない。このため、形成される第１の溝の表面を欠陥の非常に少ない表面とすることができる。
また、上記構成の請求項６記載の発明によれば、酸化工程は第１の溝を選択酸化する選択酸化工程であるため、第１の溝の深さを深くすることができる。
【００４４】
上記構成の請求項７記載の発明によれば、選択酸化工程のマスクをケミカルドライエッチング工程で用いたマスクをそのまま使用するため、新たにマスクを形成する必要がなく、また位置あわせも不要となる。
上記構成の請求項８，請求項９記載の発明によれば、所定厚さの選択酸化膜を形成することができる。
【００４５】
請求項１０に記載の発明によれば、選択酸化膜と自己整合的にベース層、ソース層を形成するため、位置合わせが不要となる。従って正確な位置にベース層、ソース層を形成でき、素子の低面積化が可能となる。
また上記のように構成された請求項１１記載の発明によれば、酸化工程の後に酸化膜を除去してチャネル領域を露出させる工程を、水溶液中で半導体層の表面のダングリングボンドを水素で終端させながら行う。これにより、反応活性の高いダングリングボンドが汚染物質と反応する前に水素と反応して安定状態となり、汚染物質と半導体層との反応を防ぐことができる。その後酸素中に暴露するとさらに安定な酸化膜が形成され第２の溝表面を保護するため、その後のチャネル領域の汚染を避けることができるため、高いチャネル移動度が得られ、低オン電圧を得ることができる。
【００４６】
また上記のように構成された請求項１２記載の発明によれば、酸化膜の除去を弗酸を含む水溶液中でおこなうため、除去したい酸化膜と残したい半導体層との選択比が非常に大きくとれるため、半導体層の表面を傷つけることなく酸化膜を除去することができる。
【００４７】
さらに、上記のように構成された請求項１４記載の発明によれば、酸化膜を除去する間は酸化膜の表面に光を照射しないようにすることにより、酸化膜を通してチャネル領域となる半導体層に光が照射されるということがなくなる。このため、チャネル領域付近の第１導電型のソース層と第２導電型のベース層との電位がほぼ等しくなり、局所的にエッチングが進行するのが防止できて、均一なエッチングを行うことができる。この結果、平坦なチャネル領域が得られ、高い移動度を得ることができる。
【００４８】
また、上記のように構成された請求項１５記載の発明によれば、選択酸化膜を除去して得られた第２の溝の側面の面方位を｛１１０｝面，｛１００｝面としている。これにより、シリコンにおける原子的に平坦な側面が得られる。このために高いチャネル移動度を得ることができる。
また、上記のように構成された請求項１６記載の発明によれば、選択酸化膜を除去して得られた第２の溝の側面の面方位を｛１１１｝面としている。側面のシリコン原子は水素１個で終端されるようになり、原子的に平坦な側面が得られる。このために高いチャネル移動度を得ることができる。
【００４９】
また、上記のように構成された請求項１７記載の発明によれば、酸化膜を除去する工程をＰＨを４以上の水溶液中で行うため、第２の溝の側面のシリコン原子は水素原子１個で終端される率がさらに高まり、原子的に平坦な｛１１１｝面が得られ、高いチャネル移動度を得ることができる。
【００５３】
【実施例】
（第１実施例）
以下、図面を参照して本発明の一実施例を説明する。
図１（ａ）は本発明の第１実施例による四角形ユニットセルからなる縦型パワーＭＯＳＦＥＴの平面図であり、同図（ｂ）は同図（ａ）におけるＡ−Ａ断面図である。図２〜図２２は同じく縦型パワーＭＯＳＦＥＴの製造における各段階での説明図である。また、図４はｐ型ベース層の中央部形成のためにボロンイオン注入をしたウエハの断面図、図５はＬＯＣＯＳ酸化のために窒化シリコン膜をユニットセル寸法ａの間隔でパターニングしたウエハの断面図、図８はＬＯＣＯＳ酸化膜が形成されたウエハの断面図、図９はＬＯＣＯＳ酸化膜をマスクとしてｐ型ベース層形成のためにボロンイオン注入をしたウエハの断面図、図１０は熱拡散によりｐ型ベース層を形成したウエハの断面図、図１１はＬＯＣＯＳ酸化膜をマスクとしてｎ+ 型ソース層形成のためにリンイオン注入をしたウエハの断面図、図１２は熱拡散によりｎ+ 型ソース層を形成したウエハの断面図、図１８はＬＯＣＯＳ酸化膜を除去した後に熱酸化によりゲート酸化膜を形成したウエハの断面図、図１９はゲート酸化膜の上にゲート電極が形成されたウエハの断面図、図２１はｐ+ 型ベースコンタクト層形成のためにボロンイオン注入をしたウエハの断面図、図２２は熱拡散によりｐ+ 型ベースコンタクト層を形成したウエハの断面図、そして、図１（ｂ）が層間絶縁膜，ソース電極およびドレイン電極を形成したウエハの完成断面図である。
【００５４】
この実施例の縦型パワーＭＯＳＦＥＴは、その要部，すなわちユニットセル部分を図１に示すような構造として、このユニットセル１５がピッチ幅（ユニットセル寸法）ａで平面上縦横に規則正しく多数配置された構造となっている。
図１において、ウエハ２１は不純物濃度が１０20ｃｍ-3程度で厚さ１００〜３００μｍのｎ+ 型シリコンからなる半導体基板１上に不純物密度が１０16ｃｍ-3程度の厚さ７μｍ前後のｎ- 型エピタキシャル層２が構成されたものであり、このウエハ２１の主表面にユニットセル１５が構成される。ウエハ２１の主表面に１２μｍ程度のユニットセル寸法ａでＵ溝５０を形成するために、厚さ３μｍ程度のＬＯＣＯＳ酸化膜を形成し、この酸化膜をマスクとして自己整合的な二重拡散により接合深さが３μｍ程度のｐ型ベース層１６と、接合深さが１μｍ程度のｎ+ 型ソース層４とが形成されており、それによりＵ溝５０の側壁部５１にチャネル５が設定される。なお、ｐ型ベース層１６の接合深さはＵ溝５０底辺のエッジ部１２でブレークダウンによる破壊が生じない深さに設定されている。また、ｐ型ベース層１６の中央部の接合深さが周囲よりも深くなるように、あらかじめｐ型ベース層１６の中央部にボロンが拡散されており、ドレイン・ソース間に高電圧が印加されたときに、ｐ型ベース層１６の底面の中央部でブレークダウンが起こるように設定されている。また、二重拡散後にこの拡散マスク及びＵ溝５０形成用として使用したＬＯＣＯＳ酸化膜は除去されて、Ｕ溝５０の内壁には厚さが６０ｎｍ程度のゲート酸化膜８が形成され、さらに、その上に厚さが４００ｎｍ程度のポリシリコンからなるゲート電極９、厚さが１μｍ程度のＢＰＳＧからなる層間絶縁膜１８が形成されている。さらに、ｐ型ベース層１６の中央部表面に接合深さが０．５μｍ程度のｐ+ 型ベースコンタクト層１７が形成され、層間絶縁膜１８の上に形成されたソース電極１９とｎ+ 型ソース層４およびｐ+ 型ベースコンタクト層１７がコンタクト穴を介してオーミック接触している。また、半導体基板１の裏面にオーミック接触するようにドレイン電極２０が形成されている。
【００５５】
次に本実施例の製造方法を述べる。
まず、図２，図３に示されるように、ｎ+ 型シリコンからなる面方位が（１００）である半導体基板１の主表面にｎ- 型のエピタキシャル層２を成長させたウエハ２１を用意する。この半導体基板１（半導体基板に相当）はその不純物濃度が１０20ｃｍ-3程度になっている。また、エピタキシャル層２（半導体層に相当）はその厚さが７μｍ程度で、その不純物濃度は１０16ｃｍ-3程度となっている。次に、図４に示される様に、このウエハ２１の主表面を熱酸化して厚さ６０ｎｍ程度のフィールド酸化膜６０を形成し、その後レジスト膜６１を堆積して公知のフォトリソ工程にてセル形成予定位置の中央部に開口するパターンにレジスト膜６１をパターニングする。そして、このレジスト膜６１をマスクとしてボロン（Ｂ+ ）をイオン注入する。
【００５６】
レジスト剥離後、熱拡散により図５に示すように接合深さが３μｍ程度のｐ型拡散層６２を形成する。このｐ型拡散層６２は最終的には後述するｐ型ベース層１６の一部となり、ドレイン・ソース間に高電圧が印加されたとき、ｐ型拡散層６２の底辺部分で安定にブレークダウンを起こさせることにより、耐サージ性を向上させる目的を果たす。
【００５７】
次に、図５に示すように、ウエハ２１の主表面に窒化シリコン膜６３を約２００ｎｍ堆積し、この窒化シリコン膜６３（マスクに相当）を図６に示すように＜０１１＞方向に垂直及び平行になるようにパターニングして、ピッチ幅（ユニットセル１５の寸法）ａで開口する格子状の開口パターンを形成する（マスク形成工程に相当）。なお、この開口パターンは上述のｐ型拡散層６２がそのピッチ間隔の中央部に位置するようにマスク合わせしている。
【００５８】
次に、窒化シリコン膜６３をマスクとしてフィールド酸化膜６０をエッチングし、ひきつづき図７に示すように、四フッ化炭素と酸素ガスを含む放電室７０２でプラズマを発生させて、化学的な活性種を作り、この活性種を反応室７０３へ輸送し、反応室７０３でｎ- 型エピタキシャル層２を等方的にケミカルドライエッチングして溝６４を形成する（ケミカルドライエッチング工程に相当）。
【００５９】
次に、図８に示すように、窒化シリコン膜６３をマスクとして溝６４の部分を熱酸化する（酸化工程、選択酸化工程に相当）。これはＬＯＣＯＳ(Local Oxidation of Silicon)法として良く知られた酸化方法であり、この酸化によりＬＯＣＯＳ酸化膜６５（酸化膜、選択酸化膜に相当）が形成され、同時にＬＯＣＯＳ酸化膜６５によって喰われたｎ- 型エピタキシャル層２の表面にＵ溝５０（第２の溝に相当）が形成され、かつＵ溝５０の形状が確定する。
【００６０】
この時、Ｕ溝５０の側面のチャネル形成部の面方位が（１１１）に近い面となるようにケミカルドライエッチングの条件とＬＯＣＯＳ酸化の条件を選ぶ。
このようにしてＬＯＣＯＳ酸化により形成されたＵ溝５０の内壁表面は平坦で欠陥が少なく、その表面は図２に示されるウエハ２１の初期の主表面と同程度に表面状態が良い。
【００６１】
次に、図９に示すように、ＬＯＣＯＳ酸化膜６５をマスクとして、薄いフィールド酸化膜６０を透過させてｐ型ベース層１６を形成するためのボロンをイオン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分が自己整合位置になり、イオン注入される領域が正確に規定される。
次に、図１０に示すように、接合深さ３μｍ程度まで熱拡散する。この熱拡散により、図５に示す工程において前もって形成したｐ型拡散層６２と、図９に示す工程において注入されたボロンの拡散層が一体になり、一つのｐ型ベース層１６（ベース層に相当）を形成する。また、ｐ型ベース層１６の領域の両端面はＵ溝５０の側壁の位置で自己整合的に規定される。
【００６２】
次に、図１１に示すように、格子状のパターンでウエハ２１表面に形成されているＬＯＣＯＳ酸化膜６５により囲まれたｐ型ベース層１６表面中央部に残されたパターンでパターニングされたレジスト膜６６とＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィールド酸化膜６０を透過させてｎ+ 型ソース層４（ソース層に相当）を形成するためのリンをイオン注入する。この場合も図９に示す工程においてボロンをイオン注入した場合と同様に、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分が自己整合位置になり、イオン注入される領域が正確に規定される。
【００６３】
次に、図１２に示すように、接合深さ０．５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時にチャネル５（チャネル領域に相当）も設定する。この熱拡散において、ｎ+ 型ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０の側壁の位置で自己整合的に規定される（不純物導入工程に相当）。
以上、図９〜図１２の工程によりｐ型ベース層１６の接合深さとその形状が確定する。このｐ型ベース層１６の形状において重要なことは、ｐ型ベース層１６の側面の位置がＵ溝５０の側面により規定され、自己整合されて熱拡散するため、Ｕ溝５０に対してｐ型ベース層１６の形状は完全に左右対称になる。
【００６４】
次に、図１３に示すように、ＬＯＣＯＳ酸化膜６５を弗酸を含む水溶液７００中で、フッ化アンモニウムによりＰＨが５程度に調整された状態で、シリコンの表面を水素で終端させながら酸化膜を除去してＵ溝５０の内壁５１を露出させる。この除去工程は選択酸化膜の形成されている面に光が当たらないように遮光布で遮光して行う（酸化膜除去工程、選択酸化膜除去工程に相当）。
【００６５】
この後、水溶液中から取りだし、清浄な空気中で乾燥させる。
次に、図１５に示すように、チャネルが形成される予定のｐ型ベース層１６のＵ溝の側面５に（１１１）面が形成されるまで酸化膜を形成する。この熱酸化工程により、チャネルが形成される予定面の原子オーダーでの平坦度が高くなる。この熱酸化工程は、図１４に示すように、酸素雰囲気に保たれ、約１０００℃に保持されている酸化炉６０１にウエハ２１を徐々に挿入することにより行う。このようにすると、酸化の初期は比較的低い温度で行われるため、ｐ型ベース領域１６、ｎ+ 型ソース領域４の不純物が、酸化工程中にウエハ外部に飛散することを抑えられる。次に、図１６に示すように、この酸化膜６００を除去する。この酸化膜６００の除去も選択酸化膜の除去と同様に弗酸を含む水溶液中で、フッ化アンモニウムによりＰＨが５程度に調整された状態で、露出されたシリコンの表面を水素で終端させながら行う。このような方法で形成されたＵ溝５０の内壁５１は、平坦度が高く、また欠陥も少ない良好なシリコン表面である。
【００６６】
つづいて図１８に示すように、Ｕ溝５０の側面及び底面に熱酸化により厚さ６０ｎｍ程度のゲート酸化膜８を形成する。この酸化工程は前述したのと同様に、酸素雰囲気に保たれ、約１０００℃に保持されている酸化炉６０１にウエハ２１を徐々に挿入する。このようにすると、酸化の初期は比較的低い温度で行われるため、ｐ型ベース領域１６、ｎ+ 型ソース領域４の不純物が、酸化工程中にウエハ外部に飛散することを抑えられる。ゲート酸化膜８の膜質や、厚さの均一性、チャネル５の界面の界面準位密度，キャリア移動度は従来のＤＭＯＳと同程度に良好である。
【００６７】
次に、図１９に示すように、ウエハ２１の主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積し、隣接した二つのＵ溝５０の上端の距離ｂよりも２βだけ短い距離ｃだけ離間するようにパターニングしてゲート電極９を形成する。次にゲート電極９の端部においてゲート酸化膜８が厚くなるよう酸化する。この時図２０に示すようにゲート酸化膜が、ゲート端部で厚くなる部分の長さをｘとすると、β＞ｘとなるようにβを設定する。
【００６８】
以上、図９〜図１９に示す工程は本実施例において最も重要な製造工程の部分であり、ＬＯＣＯＳ酸化膜６５を自己整合的な二重拡散のマスクとして使用し、ｐ型ベース層１６，ｎ+ 型ソース層４及びチャネル５を形成し、次にＬＯＣＯＳ酸化膜６５を除去した後、ゲート酸化膜８（ゲート絶縁膜に相当），ゲート電極９（ゲート電極に相当）を形成する（ゲート電極形成工程に相当）。
【００６９】
次に、図２１に示すように、パターニングされたレジスト膜６８をマスクとして酸化膜６７を透過してｐ+ 型ベースコンタクト層１７を形成するためのボロンをイオン注入する。
次に、図２２に示すように、接合深さ０．５μｍ程度熱拡散し、ｐ+ 型ベースコンタクト層１７を形成する。
【００７０】
そして、図１（ｂ）に示すように、ウエハ２１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成し、その一部にコンタクト穴開けを行いｐ+ 型ベースコンタクト層１７とｎ+ 型ソース層４を露出させる。さらに、アルミニウム膜からなるソース電極１９（ソース電極に相当）を形成し、前記コンタクト穴を介してｐ+ 型ベースコンタクト層１７とｎ+ 型ソース層４とにオーミック接触させる。さらに、アルミニウム膜保護用としてプラズマＣＶＤ法等により窒化シリコン等よりなるパッシベーション膜（図示略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ／Ａｕの３層膜からなるドレイン電極２０（ドレイン電極に相当）を形成し、ｎ+ 型半導体基板１にオーミック接触をとる（ソース・ドレイン電極形成工程、電極形成工程に相当）。
【００７１】
上記のように構成された本実施例の半導体装置の製造方法によれば、選択酸化に先立ち低濃度の半導体層の表面の所定領域をケミカルドライエッチング法により除去する。ケミカルドライエッチング法はドライエッチング法の一種でありプロセスの制御性が高く、ウエハ面内で均一なエッチングがおこなえ、再現性も高い。またケミカルドライエッチング法はドライエッチングプロセスのなかでは比較的被エッチング面に与えるダメージが小さい。そして、このケミカルドライエッチングの後に溝６４（第１の溝）表面を酸化する。ここで酸化をする場合、酸化が開始される溝６４の表面により、結果として得られるｎ- 型エピタキシャル層２（半導体層）の酸化膜との境界面の状態が異なるものとなる。即ち、ＲＩＥ等の物理的エッチングでエッチングされた面を酸化させても、格子欠陥が生じたまま酸化が進行し、結果として得られるｎ- 型エピタキシャル層２の表面は格子欠陥が残ってしまう。しかしながら、本発明においては溝６４表面をケミカルドライエッチング法を用いることにより、高い欠陥の少ない表面を有する溝６４が形成され、その表面を酸化させるため、酸化が開始される時から均一に酸化され、結果として得られるＵ溝５０の表面も欠陥の少ない表面を得ることができる。そして、このＵ溝５０の表面をチャネル領域として使用するため、低いオン抵抗を得ることができる。また、チャネル領域用の溝としてのＵ溝５０を形成するために、ケミカルドライエッチングと酸化という２段階の工程を踏んでいるため、所望の幅のＵ溝５０を得たい場合は、酸化させる幅を制御すれば良いので、溝形状も正確に制御することができる。
【００７２】
また、本実施例によれば、ケミカルドライエッチング工程は等方性であるので、溝６４に角がなくなり、このため酸化により形成されるＵ溝５０にも角がなくなる。このためドレイン・ソース間耐圧が向上する。また、溝６４のｎ- 型エピタキシャル層２表面付近の角度が９０度に近くなり、選択酸化後に形成されるＵ溝５０の側面の傾斜角を急角度にすることができセルサイズを縮小して低オン電圧を得ることができる。
【００７３】
また、ケミカルドライエッチング工程が四フッ化炭素と酸素をガス中に含むため、四フッ化炭素と酸素の比によりプロセスを正確に再現性良く行うことができる。
また、本実施例によれば、ケミカルドライエッチング工程において、半導体基板１もしくはｎ-型エピタキシャル層２の上方に実質的に陰極降下がないため、電離されたガスが、ｎ-型エピタキシャル層２表面に欠陥を与えてしまうほどの速度で衝突することがない。このため、形成される溝６４の表面を欠陥の非常に少ない表面とすることができる。
【００７４】
さらに、本実施例によれば、酸化工程は溝６４を選択酸化する選択酸化工程であるため、溝６４の深さを深くすることができる。そして、選択酸化工程のマスクをケミカルドライエッチング工程で用いたマスクをそのまま使用するため、新たにマスクを形成する必要がなく、また位置あわせも不要となる。
また、酸化工程の後に酸化膜を除去してチャネル領域を露出させる工程を、水溶液中でｎ- 型エピタキシャル層２の表面のダングリングボンドを水素で終端させながら行う。これにより、反応活性の高いダングリングボンドが汚染物質と反応する前に水素と反応して安定状態となり、汚染物質とｎ- 型エピタキシャル層２との反応を防ぐことができる。その後酸素中に暴露するとさらに安定な酸化膜が形成されＵ溝５０表面を保護するため、その後のチャネル領域の汚染を避けることができるため、高いチャネル移動度が得られ、低オン電圧を得ることができる。
【００７５】
また、酸化膜の除去を弗酸を含む水溶液中でおこなうため、除去したい酸化膜と残したいｎ- 型エピタキシャル層２との選択比が非常に大きくとれるため、ｎ- 型エピタキシャル層２の表面を傷つけることなく酸化膜を除去することができる。
さらに、選択酸化膜と自己整合的にベース層，ソース層を形成するため、位置合わせが不要となる。従って正確な位置にベース層，ソース層を形成でき、素子の低面積化が可能となる。
【００７６】
また、酸化膜を除去する間は酸化膜の表面に光を照射しないようにすることにより、酸化膜を通してチャネル領域となる半導体層に光が照射されるということがなくなる。このため、チャネル領域付近のｎ+ 型ソース層４とｐ型ベース層１６との電位がほぼ等しくなり、局所的にエッチングが進行するのが防止できて、均一なエッチングを行うことができる。この結果、平坦なチャネル領域が得られ、高い移動度を得ることができる。
【００７７】
そして、選択酸化膜を除去して得られたＵ溝５０の側面の面方位を｛１１１｝面としている。側面のシリコン原子は水素１個で終端されるようになり、原子的に平坦な側面が得られる。このために高いチャネル移動度を得ることができる。また、酸化膜を除去する工程をＰＨを４以上の水溶液中で行うため、Ｕ溝５０の側面のシリコン原子は水素原子１個で終端される率がさらに高まり、原子的に平坦な｛１１１｝面が得られ、高いチャネル移動度を得ることができる。
【００７８】
以上説明したように、従来ＲＩＥ等の物理的エッチングやウエットエッチングの後にＬＯＣＯＳ酸化することにより、初期溝（第１の溝、即ち溝６４）形成時に導入された格子欠陥はＬＯＣＯＳ酸化及びそのＬＯＣＯＳ酸化膜の除去により除去されるものと考えられていた。しかし本発明者らが実際に試作してみた所、初期溝導入時に導入された格子欠陥は除去されずにチャネル領域の表面に残ってしまうことが確認された。そして結果としてドレイン−ソース間のリーク電流の原因となることが分かった。この結果より、初期溝を形成する際、始めから無欠陥のプロセスで行う必要があることが分かった。しかし、無欠陥のプロセスとしてウエットエッチングと同様に知られるケミカルドライエッチングは、ウエットエッチングよりもエッチング速度が遅く、またウエットエッチングと同じく等方性エチングであるためサイドエッチが生じて微細化には不向きである。従って、微細化でチャネル長を短くすることによりチャネル抵抗，オン抵抗の低減を行なう現在の技術からすると、ケミカルドライエッチングは溝形成工程には不向きと考えられていた。しかしながら、エッチングの後にＬＯＣＯＳ酸化することにより、初期溝（第１の溝、即ち溝６４）を形成する製造方法においては、エッチングに要する時間はケミカルウエットエッチングもケミカルドライエッチングも差ほど変わらず、それにも係わらず最終的に得られるチャネル領域表面の格子欠陥が非常に少なくなり、また任意の指数面が正確に形成できるということが分かった。
【００７９】
以上、本発明を一実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１３で示される、弗酸を含む水溶液中でのＬＯＣＯＳ酸化膜の除去後、本実施例では自然酸化によりシリコン表面を自然酸化膜で保護したが、この工程を高温、例えば９００℃で行ってもよい。そして、ｎ型ソース層，ｐ型ソース層の形成をＬＯＣＯＳ酸化膜の除去後に、レジストマスクを用いて行っても良い。また、選択酸化膜を除去して得られた溝の側面の面方位が低指数面の（１１０）面や（１００）面となるように、基板の面方位，パターニング形状を選択しても良い。なお、上記実施例は本発明を縦型パワーＭＯＳＦＥＴに適用した場合についてのみ説明したが、それに限定されるものではなく、このような縦型パワーＭＯＳＦＥＴを組み込んだパワーＭＯＳＩＣに適用しても良い。またさらに、本実施例においては半導体基板としてｎ+ 型半導体基板を持ちいた縦型パワーＭＯＳＦＥＴについて説明したが、ｐ+ 型半導体基板を用いた絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のゲート構造にも適用することができる。また、ケミカルドライエッチング工程を、ＣＣｌ4 ，Ｃｌ2 ，ＳＦ6 ，ＣＦＣｌ3 ，ＣＦ2 Ｃｌ2 ，ＣＦ3 Ｃｌ，ＣＨＦ3 ，Ｃ2 ＣｌＦ5 ，Ｆ2 ，ＮＦ3 ，ＢＣｌ3 の内の何れか一つもしくは複数を含むガス系で行っても良い。これにより、効率良くエッチングすることができる。さらに、本実施例においては、半導体基板に電圧を印加しないで行ったが、ケミカルドライエッチング工程は、電離されたガス雰囲気中において、前記半導体層の上方での陰極降下の絶対値が１０Ｖ未満の状態で行なっても良い。これにより電離されたガスが、半導体層表面に欠陥を与えてしまうほどの速度で衝突することがなくなる。そして、形成される溝６４の表面を欠陥の非常に少ない表面とすることができる。また、本実施例ではｎチャネル型についてのみ説明したが、ｎ型とｐ型の半導体の型を入れ換えたｐチャネル型についても同様の効果が得られることは言うまでもない。
【図面の簡単な説明】
【図１】図（ａ）は本発明の第１実施例による縦型パワーＭＯＳＦＥＴの一部を示す平面図であり、図（ｂ）は図（ａ）のＡ−Ａ断面図である。
【図２】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する図である。
【図３】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する断面図である。
【図４】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図５】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図６】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部平面図である。
【図７】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する図である。
【図８】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図９】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図１０】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図１１】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図１２】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図１３】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する図である。
【図１４】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する図である。
【図１５】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図１６】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する図である。
【図１７】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する図である。
【図１８】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図１９】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図２０】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図２１】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図２２】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図２３】図（ａ）は従来の縦型パワーＭＯＳＦＥＴの一部を示す平面図であり、図（ｂ）は図（ａ）のＡ−Ａ断面図である。
【図２４】従来の縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図２５】従来の縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図２６】従来の縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図２７】従来の縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図２８】従来の縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図２９】従来の縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図３０】従来の縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図３１】従来の縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図３２】従来の縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図３３】従来の縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図３４】従来の縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図３５】従来の縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【符号の説明】
１ ｎ+ 型半導体基板
２ ｎ- 型エピタキシャル層
４ ｎ+ 型ソース層
５ チャネル
６ ｎ- 型ドレイン層
７ ＪＦＥＴ部
８ ゲート酸化膜
９ ゲート電極
１６ ｐ型ベース層
１９ ソース電極
２０ ドレイン電極
５０ Ｕ溝
５１ Ｕ溝の内壁
６５ ＬＯＣＯＳ酸化膜
６０１ 酸化炉
６０３ ウエハボート
７００ 水溶液
７０２ 放電室
７０３ 反応室
７０４ 遮光布
【産業上の利用分野】
本発明は、電力用半導体素子として用いられる半導体装置、すなわち縦型ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)およびＩＧＢＴ（Insulated Gate Bipolar Transistor ）の製造方法に関し、その単体または電力用半導体素子を組み込んだＭＯＳＩＣ等に採用して好適である。
【０００２】
【従来の技術】
縦型パワーＭＯＳＦＥＴは、周波数特性が優れ、スイッチング速度が速く、かつ低電力で駆動できる等多くの特長を有することから、近年多くの産業分野で使用されている。たとえば、日経マグロウヒル社発行“日経エレクトロニクス”の１９８６年５月１９日号，pp.165-188には、パワーＭＯＳＦＥＴの開発の焦点が低耐圧品および高耐圧品に移行している旨記載されている。さらに、この文献には、耐圧１００Ｖ以下のパワーＭＯＳＦＥＴチップのオン抵抗は、１０ｍΩレベルまで低くなってきていることが記載されており、この理由として、パワーＭＯＳＦＥＴの製造にＬＳＩの微細加工を利用したり、そのセルの形状を工夫したりすることにより、面積当たりのチャネル幅が大きくとれるようになったことにある旨述べられている。また、この文献には主流であるＤＭＯＳ型（二重拡散型）セルを使用した縦型パワーＭＯＳＦＥＴを中心にのべられている。その理由は、ＤＭＯＳ型はチャネル部分にシリコンウエハの平坦な主表面をそのまま使用することを特長とするプレーナプロセスにより作製されるため、歩留まりが良くコストが安いという製造上の利点があるからである。
【０００３】
一方、縦型パワーＭＯＳＦＥＴの普及に伴って低損失化、低コスト化がさらに求められているが、微細加工やセルの形状の工夫によるオン抵抗低減は限界にきている。たとえば、特開昭６３−２６６８８２号公報によると、ＤＭＯＳ型においては微細加工によりユニットセルの寸法を小さくしてもオン抵抗がそれ以上減少しない極小点があり、その主原因がオン抵抗の成分を成すＪＦＥＴ抵抗の増加であることが分かっている。またＤＭＯＳ型において、特開平２−８６１３６号公報に示されているように、現在の微細加工技術の下ではオン抵抗が極小点をとるユニットセルの寸法は１５μｍ付近である。
【０００４】
この限界を突破するために種々の構造が提案されている。それらに共通した特徴は素子表面に溝を形成し、その溝の側面にチャネル部を形成した構造であり、この構造により前述のＪＦＥＴ抵抗を大幅に減少させることができる。さらに、この溝の側面にチャネル部を形成した構造においては、ユニットセル寸法を小さくしてもＪＦＥＴ抵抗の増大は無視することができるため、特開昭６３−２６６８８２号公報に記載されたようなユニットセル寸法の縮小に対してオン抵抗が極小点をとるという限界が無く、１５μｍを切って微細加工の限界まで小さくすることができる。
【０００５】
このように、溝の側面にチャネル部を形成する構造の従来の製造方法として例えば特開昭61-199666 号公報に開示されたようにＲＩＥで溝を形成し、その溝の側面にチャネル部を形成するものがある。ここで、ＲＩＥはプロセスの制御性の優れた物理的なエッチングである。すなわちＲＩＥは、ガス雰囲気中に置かれた半導体装置の上下に電極を配置して前記電極間に高周波電力を印加すると、ガスが電子とイオンとに電離する。この電極間で電子とイオンの移動度の大きな違いによって半導体装置上部に陰極降下が生じる。そしてこの陰極降下によって電界を生じさせ、この電界によって前記イオン半導体装置方向に加速させ、被エッチング面に物理的に衝突させてそのエネルギーで半導体装置をエッチングするものである。そして、ＲＩＥは電離したガスを加速させるため、前記半導体装置上に絶対値にして１０Ｖ〜５００Ｖ程度の陰極降下が発生するように前記電極間に高周波電力が印加される。ＲＩＥにおいては電離したガスをある一定方向に加速させるため、非常に優れた異方性を有しサイドエッチが起こりにくいという特徴がある。しかしながら、ＲＩＥにおいては、物理的に電離されたガスを半導体装置に衝突させるため、エッチングされた面に格子欠陥が必然的に発生し、表面再結合が起こることで移動度が下がり結果としてオン抵抗が増加してしまうという問題がある。
【０００６】
ここで格子欠陥が発生しにくい製造方法として、例えば国際公開WO93/03502号や特開昭62-12167号に開示されたようにウエットエッチングを用いた製造方法がある。図２３はWO93/03502号に開示されたＭＯＳＦＥＴの断面図であり、図２４〜図３５は同公報におけるＭＯＳＦＥＴの製造工程を示す断面図である。
以下にその製造工程を簡単に説明する。
【０００７】
まず、図２４に示されるように、ｎ+ 型シリコンからなる半導体基板１の主表面にｎ- 型のエピタキシャル層２を成長させたウエハ２１を用意する。この半導体基板１はその不純物濃度が１０20ｃｍ-3程度になっている。また、エピタキシャル層２はその厚さが７μｍ程度で、その不純物濃度は１０16ｃｍ-3程度となっている。このウエハ２１の主表面を熱酸化して厚さ６０ｎｍ程度のフィールド酸化膜６０を形成し、その後レジスト膜６１を堆積して公知のフォトリソ工程にてセル形成予定位置の中央部に開口するパターンにレジスト膜６１をパターニングする。そして、このレジスト膜６１をマスクとしてボロン（Ｂ+ ）をイオン注入する。
【０００８】
レジスト剥離後、熱拡散により図２５に示すように接合深さが３μｍ程度のｐ型拡散層６２を形成する。このｐ型拡散層６２は最終的には後述するｐ型ベース層１６の一部となり、ドレイン・ソース間に高電圧が印加されたとき、ｐ型拡散層６２の底辺部分で安定にブレークダウンを起こさせることにより、耐サージ性を向上させる目的を果たす。
【０００９】
次に、図２５に示すように、ウエハ２１の主表面に窒化シリコン膜６３を約２００ｎｍ堆積し、この窒化シリコン膜６３をパターニングして、ピッチ幅（ユニットセル１５の寸法）ａで開口する格子状の開口パターンを形成する。なお、この開口パターンは上述のｐ型拡散層６２がそのピッチ間隔の中央部に位置するようにマスク合わせしている。
【００１０】
次に、図２６に示すように、窒化シリコン膜６３をマスクとしてフィールド酸化膜６０をエッチングし、ひきつづきｎ- 型エピタキシャル層２を深さ１．５μｍ程度ウエットエッチングして溝６４を形成する。
次に、図２７に示すように、窒化シリコン膜６３をマスクとして溝６４の部分を熱酸化する。これはＬＯＣＯＳ(Local Oxidation of Silicon)法として良く知られた酸化方法であり、この酸化により選択酸化膜すなわちＬＯＣＯＳ酸化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によって喰われたｎ- 型エピタキシャル層２の表面にＵ溝５０が形成され、かつ溝５０の形状が確定する。
【００１１】
次に、図２８に示すように、ＬＯＣＯＳ酸化膜６５をマスクとして、薄いフィールド酸化膜６０を透過させてｐ型ベース層１６を形成するためのボロンをイオン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分が自己整合位置になり、イオン注入される領域が正確に規定される。
次に、図２９に示すように、接合深さ３μｍ程度まで熱拡散する。この熱拡散により、図２５に示す工程において前もって形成したｐ型拡散層６２と、図２８に示す工程において注入されたボロンの拡散層が一体になり、一つのｐ型ベース層１６を形成する。また、ｐ型ベース層１６の領域の両端面はＵ溝５０の側壁の位置で自己整合的に規定される。
【００１２】
次に、図３０に示すように、格子状のパターンでウエハ２１表面に形成されているＬＯＣＯＳ酸化膜６５により囲まれたｐ型ベース層１６表面中央部に残されたパターンでパターニングされたレジスト膜６６とＬＯＣＯＳ酸化膜６５をともにマスクとして、薄いフィールド酸化膜６０を透過させてｎ+ 型ソース層４を形成するためのリンをイオン注入する。この場合も図２８に示す工程においてボロンをイオン注入した場合と同様に、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分が自己整合位置になり、イオン注入される領域が正確に規定される。
【００１３】
次に、図３１に示すように、接合深さ０．５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時にチャネル５も設定する。この熱拡散において、ｎ+ 型ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０の側壁の位置で自己整合的に規定される。
以上、図２８〜図３１の工程によりｐ型ベース層１６の接合深さとその形状が確定する。
【００１４】
次に、図３２に示すように、ＬＯＣＯＳ酸化膜６５をウェットエッチングにより除去してＵ溝５０の内壁５１を露出させ、その後熱酸化により厚さ６０ｎｍ程度のゲート酸化膜８を形成する。
次に、図３３に示すように、ウエハ２１の主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積する。
【００１５】
次に、図３４に示すように、パターニングされたレジスト膜６８をマスクとして酸化膜６７を透過してｐ+ 型ベースコンタクト層１７を形成するためのボロンをイオン注入する。
次に、図３５に示すように、接合深さ０．５μｍ程度熱拡散し、ｐ+ 型ベースコンタクト層１７を形成する。
【００１６】
そして、図２３（ｂ）に示すように、ウエハ２１の主表面にＢＰＳＧ（Boron Phosphate Silicate Glass）からなる層間絶縁膜１８を形成し、その一部にコンタクト穴開けを行いｐ+ 型ベースコンタクト層１７とｎ+ 型ソース層４を露出させる。さらに、アルミニウム膜からなるソース電極１９を形成し、前記コンタクト穴を介してｐ+ 型ベースコンタクト層１７とｎ+ 型ソース層４とにオーミック接触させる。さらに、アルミニウム膜保護用としてプラズマＣＶＤ法等により窒化シリコン等よりなるパッシベーション膜（図示略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ／Ａｕの３層膜からなるドレイン電極２０を形成し、ｎ+ 型半導体基板１にオーミック接触をとる。
【００１７】
【発明が解決しようとする課題】
しかしながら上記WO93/03502号公報や特開昭62-12167号公報に開示された製造方法は、等方性エッチングであるウエットエッチングを用いているため、所望の幅以上にエッチングする所謂サイドエッチが起こり、また液ムラによりウエハ面内で均一に安定した深さの溝を形成することができず、プロセスの制御性が悪いという問題がある。
【００１８】
また、ウエハ面内での溝の形状が不均一であるために、ＦＥＴの電気特性のばらつきが大きいという問題がある。この溝形状の不均一はＬＯＣＯＳ酸化を行う前に行うエッチング工程で、溝形状がウエハ面内でばらつくためと考えられる。チャネル溝を、ＬＯＣＯＳ酸化のみで形成することも考えられるが、ＬＯＣＯＳ酸化時間の増大によるチャネル部への欠陥の導入が増え、また溝の側面の角度が３０度程度になだらかになってしまい、セルの微細化ができなくなり、オン電圧の低下を望めなくなってしまう。また、ＬＯＣＯＳ酸化のみでチャネル溝を形成すると、Ｓｉが酸化すると体積が約２倍になるという性質上、チャネル部に歪みが生じる可能性もある。従って、このＬＯＣＯＳ酸化を行う前に行うエッチング工程、すなわち初期溝形成工程は是非とも必要な工程である。
【００１９】
このような観点から、縦型ＭＯＳＦＥＴを、低オン電圧でかつウエハ面内での電気特性の均一性を維持したまま製造するためには、初期溝を形成後、チャネル部に欠陥や汚染物質を導入せずＬＯＣＯＳ酸化し、なおかつ溝形状をウエハ面内で均一になるようにＬＯＣＯＳ酸化膜を除去する必要がある。
しかしながら、上記公報においては、チャネルの欠陥を少なくすることと、チャネル溝の形状を正確に制御することを同時にできないという問題があった。
【００２０】
本発明は、上記問題に鑑みたものであり、その目的はチャネル部を溝の側面にもつＭＯＳＦＥＴの製造方法において、チャネル部の欠陥を少なくし、また溝形状を正確に制御できる製造方法及びその半導体装置を得ることである。
【００２１】
【課題を解決するための手段】
上記目的を達成するために構成された請求項１記載の半導体装置の製造方法は、
半導体基板上に配置された第１導電型の半導体層の主表面上に、所定領域に開口部を有するマスクを形成するマスク形成工程と、
前記マスクの開口部を通して前記半導体層をケミカルドライエッチングし、前記半導体層に、前記開口部よりも広い入口部分、前記主表面と平行の底面、及び前記入口部分と前記底面とをつなぐ側面、を有する第１の溝を形成するケミカルドライエッチング工程と、
前記第１の溝を含む領域を酸化することにより、前記第１の溝の表面に所定厚さの酸化膜を形成する酸化工程と、
前記酸化膜に接する前記半導体層表面を含むように前記主表面側から第２導電型の不純物を導入して前記半導体層内に第２導電型のベース層を形成し、前記ベース層内に前記主表面側から第１導電型の不純物を導入して第１導電型のソース層を形成し、かかるソース層形成時に前記ベース層の側壁にチャネル領域を形成する不純物導入工程と、
前記酸化膜を除去して、前記第１の溝よりも深い所定深さを有する第２の溝を形成する酸化膜除去工程と、
少なくとも前記ソース層と前記半導体層との間の前記第２の溝表面にゲート絶縁膜を介してゲート電極を形成し、前記ソース層及び前記ベース層に電気的に接触するソース電極を形成し、前記半導体基板に電気的に接触するドレイン電極を形成する電極形成工程と
を含むことを特徴としている。
【００２２】
また、上記目的を達成するために構成された請求項２記載の発明は、請求項１記載の発明における前記ケミカルドライエッチング工程が等方性エッチング工程であることを特徴としている。
また、上記目的を達成するために構成された請求項３記載の発明は、請求項１乃至請求項２記載の発明における前記ケミカルドライエッチング工程は、四フッ化炭素と酸素とを含むガス系でエッチングする工程からなることを特徴としている。
【００２３】
また、上記目的を達成するために構成された請求項４記載の発明は、請求項１乃至請求項２記載の発明における前記ケミカルドライエッチング工程は、ＣＣｌ4 ，Ｃｌ2 ，ＳＦ6 ，ＣＦＣｌ3 ，ＣＦ2 Ｃｌ2 ，ＣＦ3 Ｃｌ，ＣＨＦ3 ，Ｃ2 ＣｌＦ5 ，Ｆ2 ，ＮＦ3 ，ＢＣｌ3 の内の何れか一つもしくは複数を含むガス系でエッチングする工程からなることを特徴としている。
【００２４】
また、上記目的を達成するために構成された請求項５記載の発明は、請求項１乃至請求項４記載の発明における前記ケミカルドライエッチング工程は、電離されたガス雰囲気中において、前記半導体層の上方での陰極降下の絶対値が、１０Ｖ未満の状態で行われることを特徴としている。
【００２５】
また、上記目的を達成するために構成された請求項６記載の発明は、請求項１乃至請求項５記載の発明における前記酸化工程は、前記第１の溝を含む領域を選択酸化することにより、前記第１の溝の表面、および前記マスクと前記半導体基板との間に所定厚さの選択酸化膜を形成する選択酸化工程からなり、
前記不純物導入工程は、前記選択酸化膜に接する前記半導体層表面を含むように前記主表面側から前記第２導電型の不純物を導入して前記半導体層内に第２導電型の前記ベース層を形成し、前記ベース層内に前記主表面側から前記第１導電型の不純物を導入して第１導電型の前記ソース層を形成する工程からなり、
前記酸化膜除去工程は、前記選択酸化膜を除去して、前記第１の溝よりも深い所定深さを有する第２の溝を形成する選択酸化膜除去工程からなることを特徴としている。
【００２６】
また、上記目的を達成するために構成された請求項７記載の発明は、請求項６記載の発明における前記選択酸化工程は、前記マスク形成工程で形成した前記マスクを用いて選択酸化することを特徴としている。
また、上記目的を達成するために構成された請求項８記載の発明は、請求項６乃至請求項７記載の発明における前記選択酸化工程は、前記第１の溝の表面、および前記マスクと前記半導体層との間に所定厚さの選択酸化膜を形成することを特徴としている。
【００２７】
また、上記目的を達成するために構成された請求項９記載の発明は、請求項６乃至請求項７記載の発明における前記選択酸化工程は、前記ケミカルドライエッチング工程により生じた前記第１の溝を含む領域を選択酸化することにより、前記第１の溝表面に所定厚さの第１の選択酸化膜を形成し、また前記マスクと前記半導体基板との間に前記入口部分から遠ざかる程薄くなる第２の選択酸化膜を形成する工程からなることを特徴としている。
【００２８】
また、上記目的を達成するために構成された請求項１０記載の発明は、請求項６乃至請求項９記載の発明における前記不純物導入工程は、前記選択酸化膜と自己整合的に前記主表面側から前記第２導電型の不純物を拡散させて前記半導体層内に前記ベース層を形成し、前記選択酸化膜と自己整合的に前記主表面側から前記ベース層内に前記第１導電型の不純物を拡散させることで前記ソース層を形成することを特徴としている。
また、上記目的を達成するために構成された請求項１１記載の発明は、請求項１乃至請求項１０記載の発明における前記酸化膜除去工程は、水溶液中で前記酸化膜の表面を水素で終端させながら前記酸化膜を除去して、前記所定深さを有する第２の溝を形成した後、前記水素で終端させた前記第２の溝表面を、酸素を含む気体中で酸化させて前記第２の溝の表面に保護用の酸化膜を形成する工程であることを特徴としている。
【００２９】
また、上記目的を達成するために構成された請求項１２記載の発明は、請求項１乃至請求項１１記載の発明における前記酸化膜除去工程は、弗酸を含む水溶液中で前記酸化膜の表面に発生するダングリングボンドを水素で終端させながら、前記酸化膜を除去することを特徴としている。
【００３０】
また、上記目的を達成するために構成された請求項１３記載の発明は、請求項１乃至請求項１２記載の発明における前記電極形成工程は、
前記第２の溝の内壁を酸化してゲート酸化膜を形成し、このゲート酸化膜上にゲート電極を形成するゲート電極形成工程と、
前記ソース層および前記ベース層にともに電気的に接触するソース電極を形成し、前記半導体基板の他主面側に電気的に接触するドレイン電極とを形成するソース・ドレイン電極形成工程とからなることを特徴としている。
【００３２】
また、上記目的を達成するために構成された請求項１４記載の発明は、請求項１乃至請求項１３記載の発明における前記酸化膜除去工程は、少なくとも前記酸化膜の表面には光が照射されない状態で前記酸化膜を除去する工程であることを特徴としている。
また、上記目的を達成するために構成された請求項１５記載の発明は、請求項１乃至請求項１４記載の発明における前記半導体層はシリコンからなり、
さらに前記酸化膜除去工程は、前記酸化膜を除去して得られた第２の溝の側面のチャネル形成部の面方位が｛１１０｝面，｛１００｝面の何れか一つとなるように前記酸化膜を除去する工程であることを特徴としている。
【００３３】
また、上記目的を達成するために構成された請求項１６記載の発明は、請求項１乃至請求項１４記載の発明における前記半導体層はシリコンからなり、
さらに前記酸化膜除去工程は、前記酸化膜を除去して得られた第２の溝の側面のチャネル形成部の面方位が｛１１１｝面となるように前記酸化膜を除去する工程であることを特徴としている。
【００３４】
また、上記目的を達成するために構成された請求項１７記載の発明は、請求項１６記載の発明における前記酸化膜除去工程は、ＰＨが４より大きい溶液で前記酸化膜を除去する工程であることを特徴としている。
【００４０】
【作用および発明の効果】
上記のように構成された請求項１の発明によれば、選択酸化に先立ち低濃度の半導体層の表面の所定領域をケミカルドライエッチング法により除去する。ケミカルドライエッチング法はドライエッチング法の一種でありプロセスの制御性が高く、ウエハ面内で均一なエッチングがおこなえ、再現性も高い。またケミカルドライエッチング法はドライエッチングプロセスのなかでは比較的被エッチング面に与えるダメージが小さい。そして、このケミカルドライエッチングの後に第１の溝表面を酸化する。ここで酸化をする場合、酸化が開始される第１の溝の表面により、結果として得られる半導体層の酸化膜との境界面の状態が異なるものとなる。即ち、ＲＩＥ等の物理的エッチングでエッチングされた面を酸化させても、格子欠陥が生じたまま酸化が進行し、結果として得られる半導体層の表面は格子欠陥が残ってしまう。しかしながら、本発明においては第１の溝表面をケミカルドライエッチング法を用いることにより、高い欠陥の少ない表面を有する第１の溝が形成され、その表面を酸化させるため、酸化が開始される時から均一に酸化され、結果として得られる第２の溝の表面も欠陥の少ない表面を得ることができる。そして、この第２の溝の表面をチャネル領域として使用するため、低いオン抵抗を得ることができる。また、チャネル領域用の溝としての第２の溝を形成するために、ケミカルドライエッチングと酸化という２段階の工程を踏んでいるため、所望の幅の第２の溝を得たい場合は、酸化させる幅を制御すれば良いので、溝形状も正確に制御することができる。
【００４１】
また、請求項２記載の発明によれば、ケミカルドライエッチング工程が等方性であるので、第１の溝に角がなくなり、このため酸化により形成される第２の溝にも角がなくなる。このためドレイン・ソース間耐圧が向上する。
また、請求項３記載の発明によれば、ケミカルドライエッチング工程が四フッ化炭素と酸素をガス中に含むため、四フッ化炭素と酸素の比によりプロセスを正確に再現性良く行うことができる。
【００４２】
また、請求項４記載の発明によれば、ケミカルドライエッチング工程は、ＣＣｌ4，Ｃｌ2，ＳＦ6，ＣＦＣｌ3，ＣＦ2Ｃｌ2，ＣＦ3Ｃｌ，ＣＨＦ3，Ｃ2ＣｌＦ5，Ｆ2，ＮＦ3，ＢＣｌ3の内の何れか一つもしくは複数を含むガス系でエッチングするため、効率良くエッチングすることができる。
【００４３】
また、請求項５記載の発明によれば、ケミカルドライエッチング工程は、電離されたガス雰囲気中において、前記半導体層の上方での陰極降下の絶対値が、１０Ｖ未満の状態で行われるため、電離されたガスが、半導体層表面に欠陥を与えてしまうほどの速度で衝突することがない。このため、形成される第１の溝の表面を欠陥の非常に少ない表面とすることができる。
また、上記構成の請求項６記載の発明によれば、酸化工程は第１の溝を選択酸化する選択酸化工程であるため、第１の溝の深さを深くすることができる。
【００４４】
上記構成の請求項７記載の発明によれば、選択酸化工程のマスクをケミカルドライエッチング工程で用いたマスクをそのまま使用するため、新たにマスクを形成する必要がなく、また位置あわせも不要となる。
上記構成の請求項８，請求項９記載の発明によれば、所定厚さの選択酸化膜を形成することができる。
【００４５】
請求項１０に記載の発明によれば、選択酸化膜と自己整合的にベース層、ソース層を形成するため、位置合わせが不要となる。従って正確な位置にベース層、ソース層を形成でき、素子の低面積化が可能となる。
また上記のように構成された請求項１１記載の発明によれば、酸化工程の後に酸化膜を除去してチャネル領域を露出させる工程を、水溶液中で半導体層の表面のダングリングボンドを水素で終端させながら行う。これにより、反応活性の高いダングリングボンドが汚染物質と反応する前に水素と反応して安定状態となり、汚染物質と半導体層との反応を防ぐことができる。その後酸素中に暴露するとさらに安定な酸化膜が形成され第２の溝表面を保護するため、その後のチャネル領域の汚染を避けることができるため、高いチャネル移動度が得られ、低オン電圧を得ることができる。
【００４６】
また上記のように構成された請求項１２記載の発明によれば、酸化膜の除去を弗酸を含む水溶液中でおこなうため、除去したい酸化膜と残したい半導体層との選択比が非常に大きくとれるため、半導体層の表面を傷つけることなく酸化膜を除去することができる。
【００４７】
さらに、上記のように構成された請求項１４記載の発明によれば、酸化膜を除去する間は酸化膜の表面に光を照射しないようにすることにより、酸化膜を通してチャネル領域となる半導体層に光が照射されるということがなくなる。このため、チャネル領域付近の第１導電型のソース層と第２導電型のベース層との電位がほぼ等しくなり、局所的にエッチングが進行するのが防止できて、均一なエッチングを行うことができる。この結果、平坦なチャネル領域が得られ、高い移動度を得ることができる。
【００４８】
また、上記のように構成された請求項１５記載の発明によれば、選択酸化膜を除去して得られた第２の溝の側面の面方位を｛１１０｝面，｛１００｝面としている。これにより、シリコンにおける原子的に平坦な側面が得られる。このために高いチャネル移動度を得ることができる。
また、上記のように構成された請求項１６記載の発明によれば、選択酸化膜を除去して得られた第２の溝の側面の面方位を｛１１１｝面としている。側面のシリコン原子は水素１個で終端されるようになり、原子的に平坦な側面が得られる。このために高いチャネル移動度を得ることができる。
【００４９】
また、上記のように構成された請求項１７記載の発明によれば、酸化膜を除去する工程をＰＨを４以上の水溶液中で行うため、第２の溝の側面のシリコン原子は水素原子１個で終端される率がさらに高まり、原子的に平坦な｛１１１｝面が得られ、高いチャネル移動度を得ることができる。
【００５３】
【実施例】
（第１実施例）
以下、図面を参照して本発明の一実施例を説明する。
図１（ａ）は本発明の第１実施例による四角形ユニットセルからなる縦型パワーＭＯＳＦＥＴの平面図であり、同図（ｂ）は同図（ａ）におけるＡ−Ａ断面図である。図２〜図２２は同じく縦型パワーＭＯＳＦＥＴの製造における各段階での説明図である。また、図４はｐ型ベース層の中央部形成のためにボロンイオン注入をしたウエハの断面図、図５はＬＯＣＯＳ酸化のために窒化シリコン膜をユニットセル寸法ａの間隔でパターニングしたウエハの断面図、図８はＬＯＣＯＳ酸化膜が形成されたウエハの断面図、図９はＬＯＣＯＳ酸化膜をマスクとしてｐ型ベース層形成のためにボロンイオン注入をしたウエハの断面図、図１０は熱拡散によりｐ型ベース層を形成したウエハの断面図、図１１はＬＯＣＯＳ酸化膜をマスクとしてｎ+ 型ソース層形成のためにリンイオン注入をしたウエハの断面図、図１２は熱拡散によりｎ+ 型ソース層を形成したウエハの断面図、図１８はＬＯＣＯＳ酸化膜を除去した後に熱酸化によりゲート酸化膜を形成したウエハの断面図、図１９はゲート酸化膜の上にゲート電極が形成されたウエハの断面図、図２１はｐ+ 型ベースコンタクト層形成のためにボロンイオン注入をしたウエハの断面図、図２２は熱拡散によりｐ+ 型ベースコンタクト層を形成したウエハの断面図、そして、図１（ｂ）が層間絶縁膜，ソース電極およびドレイン電極を形成したウエハの完成断面図である。
【００５４】
この実施例の縦型パワーＭＯＳＦＥＴは、その要部，すなわちユニットセル部分を図１に示すような構造として、このユニットセル１５がピッチ幅（ユニットセル寸法）ａで平面上縦横に規則正しく多数配置された構造となっている。
図１において、ウエハ２１は不純物濃度が１０20ｃｍ-3程度で厚さ１００〜３００μｍのｎ+ 型シリコンからなる半導体基板１上に不純物密度が１０16ｃｍ-3程度の厚さ７μｍ前後のｎ- 型エピタキシャル層２が構成されたものであり、このウエハ２１の主表面にユニットセル１５が構成される。ウエハ２１の主表面に１２μｍ程度のユニットセル寸法ａでＵ溝５０を形成するために、厚さ３μｍ程度のＬＯＣＯＳ酸化膜を形成し、この酸化膜をマスクとして自己整合的な二重拡散により接合深さが３μｍ程度のｐ型ベース層１６と、接合深さが１μｍ程度のｎ+ 型ソース層４とが形成されており、それによりＵ溝５０の側壁部５１にチャネル５が設定される。なお、ｐ型ベース層１６の接合深さはＵ溝５０底辺のエッジ部１２でブレークダウンによる破壊が生じない深さに設定されている。また、ｐ型ベース層１６の中央部の接合深さが周囲よりも深くなるように、あらかじめｐ型ベース層１６の中央部にボロンが拡散されており、ドレイン・ソース間に高電圧が印加されたときに、ｐ型ベース層１６の底面の中央部でブレークダウンが起こるように設定されている。また、二重拡散後にこの拡散マスク及びＵ溝５０形成用として使用したＬＯＣＯＳ酸化膜は除去されて、Ｕ溝５０の内壁には厚さが６０ｎｍ程度のゲート酸化膜８が形成され、さらに、その上に厚さが４００ｎｍ程度のポリシリコンからなるゲート電極９、厚さが１μｍ程度のＢＰＳＧからなる層間絶縁膜１８が形成されている。さらに、ｐ型ベース層１６の中央部表面に接合深さが０．５μｍ程度のｐ+ 型ベースコンタクト層１７が形成され、層間絶縁膜１８の上に形成されたソース電極１９とｎ+ 型ソース層４およびｐ+ 型ベースコンタクト層１７がコンタクト穴を介してオーミック接触している。また、半導体基板１の裏面にオーミック接触するようにドレイン電極２０が形成されている。
【００５５】
次に本実施例の製造方法を述べる。
まず、図２，図３に示されるように、ｎ+ 型シリコンからなる面方位が（１００）である半導体基板１の主表面にｎ- 型のエピタキシャル層２を成長させたウエハ２１を用意する。この半導体基板１（半導体基板に相当）はその不純物濃度が１０20ｃｍ-3程度になっている。また、エピタキシャル層２（半導体層に相当）はその厚さが７μｍ程度で、その不純物濃度は１０16ｃｍ-3程度となっている。次に、図４に示される様に、このウエハ２１の主表面を熱酸化して厚さ６０ｎｍ程度のフィールド酸化膜６０を形成し、その後レジスト膜６１を堆積して公知のフォトリソ工程にてセル形成予定位置の中央部に開口するパターンにレジスト膜６１をパターニングする。そして、このレジスト膜６１をマスクとしてボロン（Ｂ+ ）をイオン注入する。
【００５６】
レジスト剥離後、熱拡散により図５に示すように接合深さが３μｍ程度のｐ型拡散層６２を形成する。このｐ型拡散層６２は最終的には後述するｐ型ベース層１６の一部となり、ドレイン・ソース間に高電圧が印加されたとき、ｐ型拡散層６２の底辺部分で安定にブレークダウンを起こさせることにより、耐サージ性を向上させる目的を果たす。
【００５７】
次に、図５に示すように、ウエハ２１の主表面に窒化シリコン膜６３を約２００ｎｍ堆積し、この窒化シリコン膜６３（マスクに相当）を図６に示すように＜０１１＞方向に垂直及び平行になるようにパターニングして、ピッチ幅（ユニットセル１５の寸法）ａで開口する格子状の開口パターンを形成する（マスク形成工程に相当）。なお、この開口パターンは上述のｐ型拡散層６２がそのピッチ間隔の中央部に位置するようにマスク合わせしている。
【００５８】
次に、窒化シリコン膜６３をマスクとしてフィールド酸化膜６０をエッチングし、ひきつづき図７に示すように、四フッ化炭素と酸素ガスを含む放電室７０２でプラズマを発生させて、化学的な活性種を作り、この活性種を反応室７０３へ輸送し、反応室７０３でｎ- 型エピタキシャル層２を等方的にケミカルドライエッチングして溝６４を形成する（ケミカルドライエッチング工程に相当）。
【００５９】
次に、図８に示すように、窒化シリコン膜６３をマスクとして溝６４の部分を熱酸化する（酸化工程、選択酸化工程に相当）。これはＬＯＣＯＳ(Local Oxidation of Silicon)法として良く知られた酸化方法であり、この酸化によりＬＯＣＯＳ酸化膜６５（酸化膜、選択酸化膜に相当）が形成され、同時にＬＯＣＯＳ酸化膜６５によって喰われたｎ- 型エピタキシャル層２の表面にＵ溝５０（第２の溝に相当）が形成され、かつＵ溝５０の形状が確定する。
【００６０】
この時、Ｕ溝５０の側面のチャネル形成部の面方位が（１１１）に近い面となるようにケミカルドライエッチングの条件とＬＯＣＯＳ酸化の条件を選ぶ。
このようにしてＬＯＣＯＳ酸化により形成されたＵ溝５０の内壁表面は平坦で欠陥が少なく、その表面は図２に示されるウエハ２１の初期の主表面と同程度に表面状態が良い。
【００６１】
次に、図９に示すように、ＬＯＣＯＳ酸化膜６５をマスクとして、薄いフィールド酸化膜６０を透過させてｐ型ベース層１６を形成するためのボロンをイオン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分が自己整合位置になり、イオン注入される領域が正確に規定される。
次に、図１０に示すように、接合深さ３μｍ程度まで熱拡散する。この熱拡散により、図５に示す工程において前もって形成したｐ型拡散層６２と、図９に示す工程において注入されたボロンの拡散層が一体になり、一つのｐ型ベース層１６（ベース層に相当）を形成する。また、ｐ型ベース層１６の領域の両端面はＵ溝５０の側壁の位置で自己整合的に規定される。
【００６２】
次に、図１１に示すように、格子状のパターンでウエハ２１表面に形成されているＬＯＣＯＳ酸化膜６５により囲まれたｐ型ベース層１６表面中央部に残されたパターンでパターニングされたレジスト膜６６とＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィールド酸化膜６０を透過させてｎ+ 型ソース層４（ソース層に相当）を形成するためのリンをイオン注入する。この場合も図９に示す工程においてボロンをイオン注入した場合と同様に、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分が自己整合位置になり、イオン注入される領域が正確に規定される。
【００６３】
次に、図１２に示すように、接合深さ０．５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時にチャネル５（チャネル領域に相当）も設定する。この熱拡散において、ｎ+ 型ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０の側壁の位置で自己整合的に規定される（不純物導入工程に相当）。
以上、図９〜図１２の工程によりｐ型ベース層１６の接合深さとその形状が確定する。このｐ型ベース層１６の形状において重要なことは、ｐ型ベース層１６の側面の位置がＵ溝５０の側面により規定され、自己整合されて熱拡散するため、Ｕ溝５０に対してｐ型ベース層１６の形状は完全に左右対称になる。
【００６４】
次に、図１３に示すように、ＬＯＣＯＳ酸化膜６５を弗酸を含む水溶液７００中で、フッ化アンモニウムによりＰＨが５程度に調整された状態で、シリコンの表面を水素で終端させながら酸化膜を除去してＵ溝５０の内壁５１を露出させる。この除去工程は選択酸化膜の形成されている面に光が当たらないように遮光布で遮光して行う（酸化膜除去工程、選択酸化膜除去工程に相当）。
【００６５】
この後、水溶液中から取りだし、清浄な空気中で乾燥させる。
次に、図１５に示すように、チャネルが形成される予定のｐ型ベース層１６のＵ溝の側面５に（１１１）面が形成されるまで酸化膜を形成する。この熱酸化工程により、チャネルが形成される予定面の原子オーダーでの平坦度が高くなる。この熱酸化工程は、図１４に示すように、酸素雰囲気に保たれ、約１０００℃に保持されている酸化炉６０１にウエハ２１を徐々に挿入することにより行う。このようにすると、酸化の初期は比較的低い温度で行われるため、ｐ型ベース領域１６、ｎ+ 型ソース領域４の不純物が、酸化工程中にウエハ外部に飛散することを抑えられる。次に、図１６に示すように、この酸化膜６００を除去する。この酸化膜６００の除去も選択酸化膜の除去と同様に弗酸を含む水溶液中で、フッ化アンモニウムによりＰＨが５程度に調整された状態で、露出されたシリコンの表面を水素で終端させながら行う。このような方法で形成されたＵ溝５０の内壁５１は、平坦度が高く、また欠陥も少ない良好なシリコン表面である。
【００６６】
つづいて図１８に示すように、Ｕ溝５０の側面及び底面に熱酸化により厚さ６０ｎｍ程度のゲート酸化膜８を形成する。この酸化工程は前述したのと同様に、酸素雰囲気に保たれ、約１０００℃に保持されている酸化炉６０１にウエハ２１を徐々に挿入する。このようにすると、酸化の初期は比較的低い温度で行われるため、ｐ型ベース領域１６、ｎ+ 型ソース領域４の不純物が、酸化工程中にウエハ外部に飛散することを抑えられる。ゲート酸化膜８の膜質や、厚さの均一性、チャネル５の界面の界面準位密度，キャリア移動度は従来のＤＭＯＳと同程度に良好である。
【００６７】
次に、図１９に示すように、ウエハ２１の主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積し、隣接した二つのＵ溝５０の上端の距離ｂよりも２βだけ短い距離ｃだけ離間するようにパターニングしてゲート電極９を形成する。次にゲート電極９の端部においてゲート酸化膜８が厚くなるよう酸化する。この時図２０に示すようにゲート酸化膜が、ゲート端部で厚くなる部分の長さをｘとすると、β＞ｘとなるようにβを設定する。
【００６８】
以上、図９〜図１９に示す工程は本実施例において最も重要な製造工程の部分であり、ＬＯＣＯＳ酸化膜６５を自己整合的な二重拡散のマスクとして使用し、ｐ型ベース層１６，ｎ+ 型ソース層４及びチャネル５を形成し、次にＬＯＣＯＳ酸化膜６５を除去した後、ゲート酸化膜８（ゲート絶縁膜に相当），ゲート電極９（ゲート電極に相当）を形成する（ゲート電極形成工程に相当）。
【００６９】
次に、図２１に示すように、パターニングされたレジスト膜６８をマスクとして酸化膜６７を透過してｐ+ 型ベースコンタクト層１７を形成するためのボロンをイオン注入する。
次に、図２２に示すように、接合深さ０．５μｍ程度熱拡散し、ｐ+ 型ベースコンタクト層１７を形成する。
【００７０】
そして、図１（ｂ）に示すように、ウエハ２１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成し、その一部にコンタクト穴開けを行いｐ+ 型ベースコンタクト層１７とｎ+ 型ソース層４を露出させる。さらに、アルミニウム膜からなるソース電極１９（ソース電極に相当）を形成し、前記コンタクト穴を介してｐ+ 型ベースコンタクト層１７とｎ+ 型ソース層４とにオーミック接触させる。さらに、アルミニウム膜保護用としてプラズマＣＶＤ法等により窒化シリコン等よりなるパッシベーション膜（図示略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ／Ａｕの３層膜からなるドレイン電極２０（ドレイン電極に相当）を形成し、ｎ+ 型半導体基板１にオーミック接触をとる（ソース・ドレイン電極形成工程、電極形成工程に相当）。
【００７１】
上記のように構成された本実施例の半導体装置の製造方法によれば、選択酸化に先立ち低濃度の半導体層の表面の所定領域をケミカルドライエッチング法により除去する。ケミカルドライエッチング法はドライエッチング法の一種でありプロセスの制御性が高く、ウエハ面内で均一なエッチングがおこなえ、再現性も高い。またケミカルドライエッチング法はドライエッチングプロセスのなかでは比較的被エッチング面に与えるダメージが小さい。そして、このケミカルドライエッチングの後に溝６４（第１の溝）表面を酸化する。ここで酸化をする場合、酸化が開始される溝６４の表面により、結果として得られるｎ- 型エピタキシャル層２（半導体層）の酸化膜との境界面の状態が異なるものとなる。即ち、ＲＩＥ等の物理的エッチングでエッチングされた面を酸化させても、格子欠陥が生じたまま酸化が進行し、結果として得られるｎ- 型エピタキシャル層２の表面は格子欠陥が残ってしまう。しかしながら、本発明においては溝６４表面をケミカルドライエッチング法を用いることにより、高い欠陥の少ない表面を有する溝６４が形成され、その表面を酸化させるため、酸化が開始される時から均一に酸化され、結果として得られるＵ溝５０の表面も欠陥の少ない表面を得ることができる。そして、このＵ溝５０の表面をチャネル領域として使用するため、低いオン抵抗を得ることができる。また、チャネル領域用の溝としてのＵ溝５０を形成するために、ケミカルドライエッチングと酸化という２段階の工程を踏んでいるため、所望の幅のＵ溝５０を得たい場合は、酸化させる幅を制御すれば良いので、溝形状も正確に制御することができる。
【００７２】
また、本実施例によれば、ケミカルドライエッチング工程は等方性であるので、溝６４に角がなくなり、このため酸化により形成されるＵ溝５０にも角がなくなる。このためドレイン・ソース間耐圧が向上する。また、溝６４のｎ- 型エピタキシャル層２表面付近の角度が９０度に近くなり、選択酸化後に形成されるＵ溝５０の側面の傾斜角を急角度にすることができセルサイズを縮小して低オン電圧を得ることができる。
【００７３】
また、ケミカルドライエッチング工程が四フッ化炭素と酸素をガス中に含むため、四フッ化炭素と酸素の比によりプロセスを正確に再現性良く行うことができる。
また、本実施例によれば、ケミカルドライエッチング工程において、半導体基板１もしくはｎ-型エピタキシャル層２の上方に実質的に陰極降下がないため、電離されたガスが、ｎ-型エピタキシャル層２表面に欠陥を与えてしまうほどの速度で衝突することがない。このため、形成される溝６４の表面を欠陥の非常に少ない表面とすることができる。
【００７４】
さらに、本実施例によれば、酸化工程は溝６４を選択酸化する選択酸化工程であるため、溝６４の深さを深くすることができる。そして、選択酸化工程のマスクをケミカルドライエッチング工程で用いたマスクをそのまま使用するため、新たにマスクを形成する必要がなく、また位置あわせも不要となる。
また、酸化工程の後に酸化膜を除去してチャネル領域を露出させる工程を、水溶液中でｎ- 型エピタキシャル層２の表面のダングリングボンドを水素で終端させながら行う。これにより、反応活性の高いダングリングボンドが汚染物質と反応する前に水素と反応して安定状態となり、汚染物質とｎ- 型エピタキシャル層２との反応を防ぐことができる。その後酸素中に暴露するとさらに安定な酸化膜が形成されＵ溝５０表面を保護するため、その後のチャネル領域の汚染を避けることができるため、高いチャネル移動度が得られ、低オン電圧を得ることができる。
【００７５】
また、酸化膜の除去を弗酸を含む水溶液中でおこなうため、除去したい酸化膜と残したいｎ- 型エピタキシャル層２との選択比が非常に大きくとれるため、ｎ- 型エピタキシャル層２の表面を傷つけることなく酸化膜を除去することができる。
さらに、選択酸化膜と自己整合的にベース層，ソース層を形成するため、位置合わせが不要となる。従って正確な位置にベース層，ソース層を形成でき、素子の低面積化が可能となる。
【００７６】
また、酸化膜を除去する間は酸化膜の表面に光を照射しないようにすることにより、酸化膜を通してチャネル領域となる半導体層に光が照射されるということがなくなる。このため、チャネル領域付近のｎ+ 型ソース層４とｐ型ベース層１６との電位がほぼ等しくなり、局所的にエッチングが進行するのが防止できて、均一なエッチングを行うことができる。この結果、平坦なチャネル領域が得られ、高い移動度を得ることができる。
【００７７】
そして、選択酸化膜を除去して得られたＵ溝５０の側面の面方位を｛１１１｝面としている。側面のシリコン原子は水素１個で終端されるようになり、原子的に平坦な側面が得られる。このために高いチャネル移動度を得ることができる。また、酸化膜を除去する工程をＰＨを４以上の水溶液中で行うため、Ｕ溝５０の側面のシリコン原子は水素原子１個で終端される率がさらに高まり、原子的に平坦な｛１１１｝面が得られ、高いチャネル移動度を得ることができる。
【００７８】
以上説明したように、従来ＲＩＥ等の物理的エッチングやウエットエッチングの後にＬＯＣＯＳ酸化することにより、初期溝（第１の溝、即ち溝６４）形成時に導入された格子欠陥はＬＯＣＯＳ酸化及びそのＬＯＣＯＳ酸化膜の除去により除去されるものと考えられていた。しかし本発明者らが実際に試作してみた所、初期溝導入時に導入された格子欠陥は除去されずにチャネル領域の表面に残ってしまうことが確認された。そして結果としてドレイン−ソース間のリーク電流の原因となることが分かった。この結果より、初期溝を形成する際、始めから無欠陥のプロセスで行う必要があることが分かった。しかし、無欠陥のプロセスとしてウエットエッチングと同様に知られるケミカルドライエッチングは、ウエットエッチングよりもエッチング速度が遅く、またウエットエッチングと同じく等方性エチングであるためサイドエッチが生じて微細化には不向きである。従って、微細化でチャネル長を短くすることによりチャネル抵抗，オン抵抗の低減を行なう現在の技術からすると、ケミカルドライエッチングは溝形成工程には不向きと考えられていた。しかしながら、エッチングの後にＬＯＣＯＳ酸化することにより、初期溝（第１の溝、即ち溝６４）を形成する製造方法においては、エッチングに要する時間はケミカルウエットエッチングもケミカルドライエッチングも差ほど変わらず、それにも係わらず最終的に得られるチャネル領域表面の格子欠陥が非常に少なくなり、また任意の指数面が正確に形成できるということが分かった。
【００７９】
以上、本発明を一実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１３で示される、弗酸を含む水溶液中でのＬＯＣＯＳ酸化膜の除去後、本実施例では自然酸化によりシリコン表面を自然酸化膜で保護したが、この工程を高温、例えば９００℃で行ってもよい。そして、ｎ型ソース層，ｐ型ソース層の形成をＬＯＣＯＳ酸化膜の除去後に、レジストマスクを用いて行っても良い。また、選択酸化膜を除去して得られた溝の側面の面方位が低指数面の（１１０）面や（１００）面となるように、基板の面方位，パターニング形状を選択しても良い。なお、上記実施例は本発明を縦型パワーＭＯＳＦＥＴに適用した場合についてのみ説明したが、それに限定されるものではなく、このような縦型パワーＭＯＳＦＥＴを組み込んだパワーＭＯＳＩＣに適用しても良い。またさらに、本実施例においては半導体基板としてｎ+ 型半導体基板を持ちいた縦型パワーＭＯＳＦＥＴについて説明したが、ｐ+ 型半導体基板を用いた絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のゲート構造にも適用することができる。また、ケミカルドライエッチング工程を、ＣＣｌ4 ，Ｃｌ2 ，ＳＦ6 ，ＣＦＣｌ3 ，ＣＦ2 Ｃｌ2 ，ＣＦ3 Ｃｌ，ＣＨＦ3 ，Ｃ2 ＣｌＦ5 ，Ｆ2 ，ＮＦ3 ，ＢＣｌ3 の内の何れか一つもしくは複数を含むガス系で行っても良い。これにより、効率良くエッチングすることができる。さらに、本実施例においては、半導体基板に電圧を印加しないで行ったが、ケミカルドライエッチング工程は、電離されたガス雰囲気中において、前記半導体層の上方での陰極降下の絶対値が１０Ｖ未満の状態で行なっても良い。これにより電離されたガスが、半導体層表面に欠陥を与えてしまうほどの速度で衝突することがなくなる。そして、形成される溝６４の表面を欠陥の非常に少ない表面とすることができる。また、本実施例ではｎチャネル型についてのみ説明したが、ｎ型とｐ型の半導体の型を入れ換えたｐチャネル型についても同様の効果が得られることは言うまでもない。
【図面の簡単な説明】
【図１】図（ａ）は本発明の第１実施例による縦型パワーＭＯＳＦＥＴの一部を示す平面図であり、図（ｂ）は図（ａ）のＡ−Ａ断面図である。
【図２】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する図である。
【図３】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する断面図である。
【図４】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図５】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図６】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部平面図である。
【図７】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する図である。
【図８】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図９】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図１０】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図１１】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図１２】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図１３】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する図である。
【図１４】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する図である。
【図１５】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図１６】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する図である。
【図１７】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する図である。
【図１８】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図１９】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図２０】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図２１】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図２２】本発明の第１実施例による縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図２３】図（ａ）は従来の縦型パワーＭＯＳＦＥＴの一部を示す平面図であり、図（ｂ）は図（ａ）のＡ−Ａ断面図である。
【図２４】従来の縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図２５】従来の縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図２６】従来の縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図２７】従来の縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図２８】従来の縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図２９】従来の縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図３０】従来の縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図３１】従来の縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図３２】従来の縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図３３】従来の縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図３４】従来の縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【図３５】従来の縦型パワーＭＯＳＦＥＴの製造工程の説明に供する要部断面図である。
【符号の説明】
１ ｎ+ 型半導体基板
２ ｎ- 型エピタキシャル層
４ ｎ+ 型ソース層
５ チャネル
６ ｎ- 型ドレイン層
７ ＪＦＥＴ部
８ ゲート酸化膜
９ ゲート電極
１６ ｐ型ベース層
１９ ソース電極
２０ ドレイン電極
５０ Ｕ溝
５１ Ｕ溝の内壁
６５ ＬＯＣＯＳ酸化膜
６０１ 酸化炉
６０３ ウエハボート
７００ 水溶液
７０２ 放電室
７０３ 反応室
７０４ 遮光布
Claims (17)
- 半導体基板上に配置された第１導電型の半導体層の主表面上に、所定領域に開口部を有するマスクを形成するマスク形成工程と、
前記マスクの開口部を通して前記半導体層をケミカルドライエッチングし、前記半導体層に、前記開口部よりも広い入口部分、前記主表面と平行の底面、及び前記入口部分と前記底面とをつなぐ側面、を有する第１の溝を形成するケミカルドライエッチング工程と、
前記第１の溝を含む領域を酸化することにより、前記第１の溝の表面に所定厚さの酸化膜を形成する酸化工程と、
前記酸化膜に接する前記半導体層表面を含むように前記主表面側から第２導電型の不純物を導入して前記半導体層内に第２導電型のベース層を形成し、前記ベース層内に前記主表面側から第１導電型の不純物を導入して第１導電型のソース層を形成し、かかるソース層形成時に前記ベース層の側壁にチャネル領域を形成する不純物導入工程と、
前記酸化膜を除去して、前記第１の溝よりも深い所定深さを有する第２の溝を形成する酸化膜除去工程と、
少なくとも前記ソース層と前記半導体層との間の前記第２の溝表面にゲート絶縁膜を介してゲート電極を形成し、前記ソース層及び前記ベース層に電気的に接触するソース電極を形成し、前記半導体基板に電気的に接触するドレイン電極を形成する電極形成工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記ケミカルドライエッチング工程が等方性エッチング工程であることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記ケミカルドライエッチング工程は、四フッ化炭素と酸素とを含むガス系でエッチングする工程からなることを特徴とする請求項１乃至請求項２のいずれかに記載の半導体装置の製造方法。
- 前記ケミカルドライエッチング工程は、ＣＣｌ4，Ｃｌ2，ＳＦ6，ＣＦＣｌ3，ＣＦ2Ｃｌ2，ＣＦ3Ｃｌ，ＣＨＦ3，Ｃ2ＣｌＦ5，Ｆ2，ＮＦ3，ＢＣｌ3の内の何れか一つもしくは複数を含むガス系でエッチングする工程からなることを特徴とする請求項１乃至請求項２のいずれかに記載の半導体装置の製造方法。
- 前記ケミカルドライエッチング工程は、電離されたガス雰囲気中において、前記半導体層の上方での陰極降下の絶対値が、１０Ｖ未満の状態で行われることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法。
- 前記酸化工程は、前記第１の溝を含む領域を選択酸化することにより、前記第１の溝の表面、および前記マスクと前記半導体基板との間に所定厚さの選択酸化膜を形成する選択酸化工程からなり、
前記不純物導入工程は、前記選択酸化膜に接する前記半導体層表面を含むように前記主表面側から前記第２導電型の不純物を導入して前記半導体層内に第２導電型の前記ベース層を形成し、前記ベース層内に前記主表面側から前記第１導電型の不純物を導入して第１導電型の前記ソース層を形成する工程からなり、
前記酸化膜除去工程は、前記選択酸化膜を除去して、前記第１の溝よりも深い所定深さを有する第２の溝を形成する選択酸化膜除去工程からなる
ことを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置の製造方法。 - 前記選択酸化工程は、前記マスク形成工程で形成した前記マスクを用いて選択酸化することを特徴とする請求項６記載の半導体装置の製造方法。
- 前記選択酸化工程は、前記第１の溝の表面、および前記マスクと前記半導体層との間に所定厚さの選択酸化膜を形成することを特徴とする請求項６乃至請求項７のいずれかに記載の半導体装置の製造方法。
- 前記選択酸化工程は、前記ケミカルドライエッチング工程により生じた前記第１の溝を含む領域を選択酸化することにより、前記第１の溝表面に所定厚さの第１の選択酸化膜を形成し、また前記マスクと前記半導体基板との間に前記入口部分から遠ざかる程薄くなる第２の選択酸化膜を形成する工程からなることを特徴とする請求項６乃至請求項７のいずれかに記載の半導体装置の製造方法。
- 前記不純物導入工程は、前記選択酸化膜と自己整合的に前記主表面側から前記第２導電型の不純物を拡散させて前記半導体層内に前記ベース層を形成し、前記選択酸化膜と自己整合的に前記主表面側から前記ベース層内に前記第１導電型の不純物を拡散させることで前記ソース層を形成することを特徴とする請求項６乃至請求項９のいずれかに記載の半導体装置の製造方法。
- 前記酸化膜除去工程は、水溶液中で前記酸化膜の表面を水素で終端させながら前記酸化膜を除去して、前記所定深さを有する前記第２の溝を形成した後、前記水素で終端させた前記第２の溝表面を、酸素を含む気体中で酸化させて前記第２の溝の表面に保護用の酸化膜を形成する工程であることを特徴とする請求項１乃至請求項１０のいずれかに記載の半導体装置の製造方法。
- 前記酸化膜除去工程は、弗酸を含む水溶液中で前記酸化膜の表面に発生するダングリングボンドを水素で終端させながら、前記酸化膜を除去することを特徴とする請求項１乃至請求項１１のいずれかに記載の半導体装置の製造方法。
- 前記電極形成工程は、
前記第２の溝の内壁を酸化してゲート酸化膜を形成し、このゲート酸化膜上にゲート電極を形成するゲート電極形成工程と、
前記ソース層および前記ベース層にともに電気的に接触するソース電極を形成し、前記半導体基板の他主面側に電気的に接触するドレイン電極とを形成するソース・ドレイン電極形成工程とからなる
ことを特徴とする請求項１乃至請求項１２のいずれかに記載の半導体装置の製造方法。 - 前記酸化膜除去工程は、少なくとも前記酸化膜の表面には光が照射されない状態で前記酸化膜を除去する工程であることを特徴とする請求項１乃至請求項１３のいずれかに記載の半導体装置の製造方法。
- 前記半導体層はシリコンからなり、
さらに前記酸化膜除去工程は、前記酸化膜を除去して得られた第２の溝の側面のチャネル形成部の面方位が｛１１０｝面，｛１００｝面の何れか一つとなるように前記酸化膜を除去する工程であることを特徴とする請求項１乃至請求項１４のいずれかに記載の半導体装置の製造方法。 - 前記半導体層はシリコンからなり、
さらに前記酸化膜除去工程は、前記酸化膜を除去して得られた第２の溝の側面のチャネル形成部の面方位が｛１１１｝面となるように前記酸化膜を除去する工程であることを特徴とする請求項１乃至請求項１４のいずれかに記載の半導体装置の製造方法。 - 前記酸化膜除去工程は、ＰＨが４より大きい溶液で前記酸化膜を除去する工程であることを特徴とする請求項１６記載の半導体装置の製造方法。
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