JPH08236766A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08236766A JPH08236766A JP7066033A JP6603395A JPH08236766A JP H08236766 A JPH08236766 A JP H08236766A JP 7066033 A JP7066033 A JP 7066033A JP 6603395 A JP6603395 A JP 6603395A JP H08236766 A JPH08236766 A JP H08236766A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 150
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 70
- 238000001312 dry etching Methods 0.000 claims abstract description 61
- 239000000126 substance Substances 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 239000012535 impurity Substances 0.000 claims abstract description 35
- 230000003647 oxidation Effects 0.000 claims description 67
- 238000007254 oxidation reaction Methods 0.000 claims description 67
- 238000000034 method Methods 0.000 claims description 61
- 238000005530 etching Methods 0.000 claims description 35
- 239000007789 gas Substances 0.000 claims description 26
- 239000007864 aqueous solution Substances 0.000 claims description 18
- 230000001590 oxidative effect Effects 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 17
- 229910052739 hydrogen Inorganic materials 0.000 claims description 17
- 239000001257 hydrogen Substances 0.000 claims description 17
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 15
- 229910052760 oxygen Inorganic materials 0.000 claims description 15
- 239000001301 oxygen Substances 0.000 claims description 15
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 14
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 229910015844 BCl3 Inorganic materials 0.000 claims description 3
- AFYPFACVUDMOHA-UHFFFAOYSA-N chlorotrifluoromethane Chemical compound FC(F)(F)Cl AFYPFACVUDMOHA-UHFFFAOYSA-N 0.000 claims description 3
- 230000001681 protective effect Effects 0.000 claims description 3
- CYRMSUTZVYGINF-UHFFFAOYSA-N trichlorofluoromethane Chemical compound FC(Cl)(Cl)Cl CYRMSUTZVYGINF-UHFFFAOYSA-N 0.000 claims description 3
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 claims description 2
- 239000000243 solution Substances 0.000 claims description 2
- 230000007547 defect Effects 0.000 abstract description 32
- 238000009792 diffusion process Methods 0.000 abstract description 29
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 170
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 229910052796 boron Inorganic materials 0.000 description 14
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- 238000001039 wet etching Methods 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 8
- 230000003247 decreasing effect Effects 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- -1 boron ions Chemical class 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000003344 environmental pollutant Substances 0.000 description 4
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 231100000719 pollutant Toxicity 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 239000000356 contaminant Substances 0.000 description 3
- 238000011109 contamination Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- PXBRQCKWGAHEHS-UHFFFAOYSA-N dichlorodifluoromethane Chemical compound FC(F)(Cl)Cl PXBRQCKWGAHEHS-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- YZYDPPZYDIRSJT-UHFFFAOYSA-K boron phosphate Chemical compound [B+3].[O-]P([O-])([O-])=O YZYDPPZYDIRSJT-UHFFFAOYSA-K 0.000 description 1
- 229910000149 boron phosphate Inorganic materials 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 チャネル部を溝の側面にもつＭＯＳＦＥＴの
製造方法において、第一にチャネル部に欠陥や汚染物質
を導入することのない製造方法を得ることと、第二に溝
形状を均一にできる製造方法を得ることである。 【構成】 ｎ+ 型半導体基板１の一主面側に低不純物濃
度のｎ- 型エピタキシャル層２を形成し、この表面を主
表面としてその所定領域をケミカルドライエッチングす
る。そのケミカルドライエッチングにより生じた面を含
む領域を選択酸化し、所定厚さを有する選択酸化膜を形
成する。その後、ｐ型とｎ型の不純物を主表面より二重
拡散し、この二重拡散によりチャネルの長さを規定する
と同時にベース層とソース層を形成する。さらにｎ+ 型
半導体基板１をドレイン層とする。この二重拡散の後に
ゲート酸化膜を介してゲート電極を形成およびソース，
ドレイン電極を形成する。
製造方法において、第一にチャネル部に欠陥や汚染物質
を導入することのない製造方法を得ることと、第二に溝
形状を均一にできる製造方法を得ることである。 【構成】 ｎ+ 型半導体基板１の一主面側に低不純物濃
度のｎ- 型エピタキシャル層２を形成し、この表面を主
表面としてその所定領域をケミカルドライエッチングす
る。そのケミカルドライエッチングにより生じた面を含
む領域を選択酸化し、所定厚さを有する選択酸化膜を形
成する。その後、ｐ型とｎ型の不純物を主表面より二重
拡散し、この二重拡散によりチャネルの長さを規定する
と同時にベース層とソース層を形成する。さらにｎ+ 型
半導体基板１をドレイン層とする。この二重拡散の後に
ゲート酸化膜を介してゲート電極を形成およびソース，
ドレイン電極を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、電力用半導体素子とし
て用いられる半導体装置、すなわち縦型ＭＯＳＦＥＴ(M
etal Oxide Semiconductor Field Effect Transistor)
およびＩＧＢＴ（Insulated Gate Bipolar Transistor
）の製造方法に関し、その単体または電力用半導体素
子を組み込んだＭＯＳＩＣ等に採用して好適である。
て用いられる半導体装置、すなわち縦型ＭＯＳＦＥＴ(M
etal Oxide Semiconductor Field Effect Transistor)
およびＩＧＢＴ（Insulated Gate Bipolar Transistor
）の製造方法に関し、その単体または電力用半導体素
子を組み込んだＭＯＳＩＣ等に採用して好適である。
【０００２】
【従来の技術】縦型パワーＭＯＳＦＥＴは、周波数特性
が優れ、スイッチング速度が速く、かつ低電力で駆動で
きる等多くの特長を有することから、近年多くの産業分
野で使用されている。たとえば、日経マグロウヒル社発
行“日経エレクトロニクス”の１９８６年５月１９日
号，pp.165-188には、パワーＭＯＳＦＥＴの開発の焦点
が低耐圧品および高耐圧品に移行している旨記載されて
いる。さらに、この文献には、耐圧１００Ｖ以下のパワ
ーＭＯＳＦＥＴチップのオン抵抗は、１０ｍΩレベルま
で低くなってきていることが記載されており、この理由
として、パワーＭＯＳＦＥＴの製造にＬＳＩの微細加工
を利用したり、そのセルの形状を工夫したりすることに
より、面積当たりのチャネル幅が大きくとれるようにな
ったことにある旨述べられている。また、この文献には
主流であるＤＭＯＳ型（二重拡散型）セルを使用した縦
型パワーＭＯＳＦＥＴを中心にのべられている。その理
由は、ＤＭＯＳ型はチャネル部分にシリコンウエハの平
坦な主表面をそのまま使用することを特長とするプレー
ナプロセスにより作製されるため、歩留まりが良くコス
トが安いという製造上の利点があるからである。
が優れ、スイッチング速度が速く、かつ低電力で駆動で
きる等多くの特長を有することから、近年多くの産業分
野で使用されている。たとえば、日経マグロウヒル社発
行“日経エレクトロニクス”の１９８６年５月１９日
号，pp.165-188には、パワーＭＯＳＦＥＴの開発の焦点
が低耐圧品および高耐圧品に移行している旨記載されて
いる。さらに、この文献には、耐圧１００Ｖ以下のパワ
ーＭＯＳＦＥＴチップのオン抵抗は、１０ｍΩレベルま
で低くなってきていることが記載されており、この理由
として、パワーＭＯＳＦＥＴの製造にＬＳＩの微細加工
を利用したり、そのセルの形状を工夫したりすることに
より、面積当たりのチャネル幅が大きくとれるようにな
ったことにある旨述べられている。また、この文献には
主流であるＤＭＯＳ型（二重拡散型）セルを使用した縦
型パワーＭＯＳＦＥＴを中心にのべられている。その理
由は、ＤＭＯＳ型はチャネル部分にシリコンウエハの平
坦な主表面をそのまま使用することを特長とするプレー
ナプロセスにより作製されるため、歩留まりが良くコス
トが安いという製造上の利点があるからである。
【０００３】一方、縦型パワーＭＯＳＦＥＴの普及に伴
って低損失化、低コスト化がさらに求められているが、
微細加工やセルの形状の工夫によるオン抵抗低減は限界
にきている。たとえば、特開昭６３−２６６８８２号公
報によると、ＤＭＯＳ型においては微細加工によりユニ
ットセルの寸法を小さくしてもオン抵抗がそれ以上減少
しない極小点があり、その主原因がオン抵抗の成分を成
すＪＦＥＴ抵抗の増加であることが分かっている。また
ＤＭＯＳ型において、特開平２−８６１３６号公報に示
されているように、現在の微細加工技術の下ではオン抵
抗が極小点をとるユニットセルの寸法は１５μｍ付近で
ある。
って低損失化、低コスト化がさらに求められているが、
微細加工やセルの形状の工夫によるオン抵抗低減は限界
にきている。たとえば、特開昭６３−２６６８８２号公
報によると、ＤＭＯＳ型においては微細加工によりユニ
ットセルの寸法を小さくしてもオン抵抗がそれ以上減少
しない極小点があり、その主原因がオン抵抗の成分を成
すＪＦＥＴ抵抗の増加であることが分かっている。また
ＤＭＯＳ型において、特開平２−８６１３６号公報に示
されているように、現在の微細加工技術の下ではオン抵
抗が極小点をとるユニットセルの寸法は１５μｍ付近で
ある。
【０００４】この限界を突破するために種々の構造が提
案されている。それらに共通した特徴は素子表面に溝を
形成し、その溝の側面にチャネル部を形成した構造であ
り、この構造により前述のＪＦＥＴ抵抗を大幅に減少さ
せることができる。さらに、この溝の側面にチャネル部
を形成した構造においては、ユニットセル寸法を小さく
してもＪＦＥＴ抵抗の増大は無視することができるた
め、特開昭６３−２６６８８２号公報に記載されたよう
なユニットセル寸法の縮小に対してオン抵抗が極小点を
とるという限界が無く、１５μｍを切って微細加工の限
界まで小さくすることができる。
案されている。それらに共通した特徴は素子表面に溝を
形成し、その溝の側面にチャネル部を形成した構造であ
り、この構造により前述のＪＦＥＴ抵抗を大幅に減少さ
せることができる。さらに、この溝の側面にチャネル部
を形成した構造においては、ユニットセル寸法を小さく
してもＪＦＥＴ抵抗の増大は無視することができるた
め、特開昭６３−２６６８８２号公報に記載されたよう
なユニットセル寸法の縮小に対してオン抵抗が極小点を
とるという限界が無く、１５μｍを切って微細加工の限
界まで小さくすることができる。
【０００５】このように、溝の側面にチャネル部を形成
する構造の従来の製造方法として例えば特開昭61-19966
6 号公報に開示されたようにＲＩＥで溝を形成し、その
溝の側面にチャネル部を形成するものがある。ここで、
ＲＩＥはプロセスの制御性の優れた物理的なエッチング
である。すなわちＲＩＥは、ガス雰囲気中に置かれた半
導体装置の上下に電極を配置して前記電極間に高周波電
力を印加すると、ガスが電子とイオンとに電離する。こ
の電極間で電子とイオンの移動度の大きな違いによって
半導体装置上部に陰極降下が生じる。そしてこの陰極降
下によって電界を生じさせ、この電界によって前記イオ
ン半導体装置方向に加速させ、被エッチング面に物理的
に衝突させてそのエネルギーで半導体装置をエッチング
するものである。そして、ＲＩＥは電離したガスを加速
させるため、前記半導体装置上に絶対値にして１０Ｖ〜
５００Ｖ程度の陰極降下が発生するように前記電極間に
高周波電力が印加される。ＲＩＥにおいては電離したガ
スをある一定方向に加速させるため、非常に優れた異方
性を有しサイドエッチが起こりにくいという特徴があ
る。しかしながら、ＲＩＥにおいては、物理的に電離さ
れたガスを半導体装置に衝突させるため、エッチングさ
れた面に格子欠陥が必然的に発生し、表面再結合が起こ
ることで移動度が下がり結果としてオン抵抗が増加して
しまうという問題がある。
する構造の従来の製造方法として例えば特開昭61-19966
6 号公報に開示されたようにＲＩＥで溝を形成し、その
溝の側面にチャネル部を形成するものがある。ここで、
ＲＩＥはプロセスの制御性の優れた物理的なエッチング
である。すなわちＲＩＥは、ガス雰囲気中に置かれた半
導体装置の上下に電極を配置して前記電極間に高周波電
力を印加すると、ガスが電子とイオンとに電離する。こ
の電極間で電子とイオンの移動度の大きな違いによって
半導体装置上部に陰極降下が生じる。そしてこの陰極降
下によって電界を生じさせ、この電界によって前記イオ
ン半導体装置方向に加速させ、被エッチング面に物理的
に衝突させてそのエネルギーで半導体装置をエッチング
するものである。そして、ＲＩＥは電離したガスを加速
させるため、前記半導体装置上に絶対値にして１０Ｖ〜
５００Ｖ程度の陰極降下が発生するように前記電極間に
高周波電力が印加される。ＲＩＥにおいては電離したガ
スをある一定方向に加速させるため、非常に優れた異方
性を有しサイドエッチが起こりにくいという特徴があ
る。しかしながら、ＲＩＥにおいては、物理的に電離さ
れたガスを半導体装置に衝突させるため、エッチングさ
れた面に格子欠陥が必然的に発生し、表面再結合が起こ
ることで移動度が下がり結果としてオン抵抗が増加して
しまうという問題がある。
【０００６】ここで格子欠陥が発生しにくい製造方法と
して、例えば国際公開WO93/03502号や特開昭62-12167号
に開示されたようにウエットエッチングを用いた製造方
法がある。図２３はWO93/03502号に開示されたＭＯＳＦ
ＥＴの断面図であり、図２４〜図３５は同公報における
ＭＯＳＦＥＴの製造工程を示す断面図である。以下にそ
の製造工程を簡単に説明する。
して、例えば国際公開WO93/03502号や特開昭62-12167号
に開示されたようにウエットエッチングを用いた製造方
法がある。図２３はWO93/03502号に開示されたＭＯＳＦ
ＥＴの断面図であり、図２４〜図３５は同公報における
ＭＯＳＦＥＴの製造工程を示す断面図である。以下にそ
の製造工程を簡単に説明する。
【０００７】まず、図２４に示されるように、ｎ+ 型シ
リコンからなる半導体基板１の主表面にｎ- 型のエピタ
キシャル層２を成長させたウエハ２１を用意する。この
半導体基板１はその不純物濃度が１０20ｃｍ-3程度にな
っている。また、エピタキシャル層２はその厚さが７μ
ｍ程度で、その不純物濃度は１０16ｃｍ-3程度となって
いる。このウエハ２１の主表面を熱酸化して厚さ６０ｎ
ｍ程度のフィールド酸化膜６０を形成し、その後レジス
ト膜６１を堆積して公知のフォトリソ工程にてセル形成
予定位置の中央部に開口するパターンにレジスト膜６１
をパターニングする。そして、このレジスト膜６１をマ
スクとしてボロン（Ｂ+ ）をイオン注入する。
リコンからなる半導体基板１の主表面にｎ- 型のエピタ
キシャル層２を成長させたウエハ２１を用意する。この
半導体基板１はその不純物濃度が１０20ｃｍ-3程度にな
っている。また、エピタキシャル層２はその厚さが７μ
ｍ程度で、その不純物濃度は１０16ｃｍ-3程度となって
いる。このウエハ２１の主表面を熱酸化して厚さ６０ｎ
ｍ程度のフィールド酸化膜６０を形成し、その後レジス
ト膜６１を堆積して公知のフォトリソ工程にてセル形成
予定位置の中央部に開口するパターンにレジスト膜６１
をパターニングする。そして、このレジスト膜６１をマ
スクとしてボロン（Ｂ+ ）をイオン注入する。
【０００８】レジスト剥離後、熱拡散により図２５に示
すように接合深さが３μｍ程度のｐ型拡散層６２を形成
する。このｐ型拡散層６２は最終的には後述するｐ型ベ
ース層１６の一部となり、ドレイン・ソース間に高電圧
が印加されたとき、ｐ型拡散層６２の底辺部分で安定に
ブレークダウンを起こさせることにより、耐サージ性を
向上させる目的を果たす。
すように接合深さが３μｍ程度のｐ型拡散層６２を形成
する。このｐ型拡散層６２は最終的には後述するｐ型ベ
ース層１６の一部となり、ドレイン・ソース間に高電圧
が印加されたとき、ｐ型拡散層６２の底辺部分で安定に
ブレークダウンを起こさせることにより、耐サージ性を
向上させる目的を果たす。
【０００９】次に、図２５に示すように、ウエハ２１の
主表面に窒化シリコン膜６３を約２００ｎｍ堆積し、こ
の窒化シリコン膜６３をパターニングして、ピッチ幅
（ユニットセル１５の寸法）ａで開口する格子状の開口
パターンを形成する。なお、この開口パターンは上述の
ｐ型拡散層６２がそのピッチ間隔の中央部に位置するよ
うにマスク合わせしている。
主表面に窒化シリコン膜６３を約２００ｎｍ堆積し、こ
の窒化シリコン膜６３をパターニングして、ピッチ幅
（ユニットセル１５の寸法）ａで開口する格子状の開口
パターンを形成する。なお、この開口パターンは上述の
ｐ型拡散層６２がそのピッチ間隔の中央部に位置するよ
うにマスク合わせしている。
【００１０】次に、図２６に示すように、窒化シリコン
膜６３をマスクとしてフィールド酸化膜６０をエッチン
グし、ひきつづきｎ- 型エピタキシャル層２を深さ１．
５μｍ程度ウエットエッチングして溝６４を形成する。
次に、図２７に示すように、窒化シリコン膜６３をマス
クとして溝６４の部分を熱酸化する。これはＬＯＣＯＳ
(Local Oxidation of Silicon)法として良く知られた酸
化方法であり、この酸化により選択酸化膜すなわちＬＯ
ＣＯＳ酸化膜６５が形成され、同時にＬＯＣＯＳ酸化膜
６５によって喰われたｎ- 型エピタキシャル層２の表面
にＵ溝５０が形成され、かつ溝５０の形状が確定する。
膜６３をマスクとしてフィールド酸化膜６０をエッチン
グし、ひきつづきｎ- 型エピタキシャル層２を深さ１．
５μｍ程度ウエットエッチングして溝６４を形成する。
次に、図２７に示すように、窒化シリコン膜６３をマス
クとして溝６４の部分を熱酸化する。これはＬＯＣＯＳ
(Local Oxidation of Silicon)法として良く知られた酸
化方法であり、この酸化により選択酸化膜すなわちＬＯ
ＣＯＳ酸化膜６５が形成され、同時にＬＯＣＯＳ酸化膜
６５によって喰われたｎ- 型エピタキシャル層２の表面
にＵ溝５０が形成され、かつ溝５０の形状が確定する。
【００１１】次に、図２８に示すように、ＬＯＣＯＳ酸
化膜６５をマスクとして、薄いフィールド酸化膜６０を
透過させてｐ型ベース層１６を形成するためのボロンを
イオン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフ
ィールド酸化膜６０の境界部分が自己整合位置になり、
イオン注入される領域が正確に規定される。次に、図２
９に示すように、接合深さ３μｍ程度まで熱拡散する。
この熱拡散により、図２５に示す工程において前もって
形成したｐ型拡散層６２と、図２８に示す工程において
注入されたボロンの拡散層が一体になり、一つのｐ型ベ
ース層１６を形成する。また、ｐ型ベース層１６の領域
の両端面はＵ溝５０の側壁の位置で自己整合的に規定さ
れる。
化膜６５をマスクとして、薄いフィールド酸化膜６０を
透過させてｐ型ベース層１６を形成するためのボロンを
イオン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフ
ィールド酸化膜６０の境界部分が自己整合位置になり、
イオン注入される領域が正確に規定される。次に、図２
９に示すように、接合深さ３μｍ程度まで熱拡散する。
この熱拡散により、図２５に示す工程において前もって
形成したｐ型拡散層６２と、図２８に示す工程において
注入されたボロンの拡散層が一体になり、一つのｐ型ベ
ース層１６を形成する。また、ｐ型ベース層１６の領域
の両端面はＵ溝５０の側壁の位置で自己整合的に規定さ
れる。
【００１２】次に、図３０に示すように、格子状のパタ
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５をともにマスクとして、薄いフィ
ールド酸化膜６０を透過させてｎ+ 型ソース層４を形成
するためのリンをイオン注入する。この場合も図２８に
示す工程においてボロンをイオン注入した場合と同様
に、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境
界部分が自己整合位置になり、イオン注入される領域が
正確に規定される。
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５をともにマスクとして、薄いフィ
ールド酸化膜６０を透過させてｎ+ 型ソース層４を形成
するためのリンをイオン注入する。この場合も図２８に
示す工程においてボロンをイオン注入した場合と同様
に、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境
界部分が自己整合位置になり、イオン注入される領域が
正確に規定される。
【００１３】次に、図３１に示すように、接合深さ０．
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５も設定する。この熱拡散において、ｎ+ 型
ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０
の側壁の位置で自己整合的に規定される。以上、図２８
〜図３１の工程によりｐ型ベース層１６の接合深さとそ
の形状が確定する。
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５も設定する。この熱拡散において、ｎ+ 型
ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０
の側壁の位置で自己整合的に規定される。以上、図２８
〜図３１の工程によりｐ型ベース層１６の接合深さとそ
の形状が確定する。
【００１４】次に、図３２に示すように、ＬＯＣＯＳ酸
化膜６５をウェットエッチングにより除去してＵ溝５０
の内壁５１を露出させ、その後熱酸化により厚さ６０ｎ
ｍ程度のゲート酸化膜８を形成する。次に、図３３に示
すように、ウエハ２１の主表面に厚さ４００ｎｍ程度の
ポリシリコン膜を堆積する。
化膜６５をウェットエッチングにより除去してＵ溝５０
の内壁５１を露出させ、その後熱酸化により厚さ６０ｎ
ｍ程度のゲート酸化膜８を形成する。次に、図３３に示
すように、ウエハ２１の主表面に厚さ４００ｎｍ程度の
ポリシリコン膜を堆積する。
【００１５】次に、図３４に示すように、パターニング
されたレジスト膜６８をマスクとして酸化膜６７を透過
してｐ+ 型ベースコンタクト層１７を形成するためのボ
ロンをイオン注入する。次に、図３５に示すように、接
合深さ０．５μｍ程度熱拡散し、ｐ+ 型ベースコンタク
ト層１７を形成する。
されたレジスト膜６８をマスクとして酸化膜６７を透過
してｐ+ 型ベースコンタクト層１７を形成するためのボ
ロンをイオン注入する。次に、図３５に示すように、接
合深さ０．５μｍ程度熱拡散し、ｐ+ 型ベースコンタク
ト層１７を形成する。
【００１６】そして、図２３（ｂ）に示すように、ウエ
ハ２１の主表面にＢＰＳＧ（BoronPhosphate Silicate
Glass）からなる層間絶縁膜１８を形成し、その一部に
コンタクト穴開けを行いｐ+ 型ベースコンタクト層１７
とｎ+ 型ソース層４を露出させる。さらに、アルミニウ
ム膜からなるソース電極１９を形成し、前記コンタクト
穴を介してｐ+ 型ベースコンタクト層１７とｎ+ 型ソー
ス層４とにオーミック接触させる。さらに、アルミニウ
ム膜保護用としてプラズマＣＶＤ法等により窒化シリコ
ン等よりなるパッシベーション膜（図示略）を形成し、
また、ウエハ２１の裏面にはＴｉ／Ｎｉ／Ａｕの３層膜
からなるドレイン電極２０を形成し、ｎ + 型半導体基板
１にオーミック接触をとる。
ハ２１の主表面にＢＰＳＧ（BoronPhosphate Silicate
Glass）からなる層間絶縁膜１８を形成し、その一部に
コンタクト穴開けを行いｐ+ 型ベースコンタクト層１７
とｎ+ 型ソース層４を露出させる。さらに、アルミニウ
ム膜からなるソース電極１９を形成し、前記コンタクト
穴を介してｐ+ 型ベースコンタクト層１７とｎ+ 型ソー
ス層４とにオーミック接触させる。さらに、アルミニウ
ム膜保護用としてプラズマＣＶＤ法等により窒化シリコ
ン等よりなるパッシベーション膜（図示略）を形成し、
また、ウエハ２１の裏面にはＴｉ／Ｎｉ／Ａｕの３層膜
からなるドレイン電極２０を形成し、ｎ + 型半導体基板
１にオーミック接触をとる。
【００１７】
【発明が解決しようとする課題】しかしながら上記WO93
/03502号公報や特開昭62-12167号公報に開示された製造
方法は、等方性エッチングであるウエットエッチングを
用いているため、所望の幅以上にエッチングする所謂サ
イドエッチが起こり、また液ムラによりウエハ面内で均
一に安定した深さの溝を形成することができず、プロセ
スの制御性が悪いという問題がある。
/03502号公報や特開昭62-12167号公報に開示された製造
方法は、等方性エッチングであるウエットエッチングを
用いているため、所望の幅以上にエッチングする所謂サ
イドエッチが起こり、また液ムラによりウエハ面内で均
一に安定した深さの溝を形成することができず、プロセ
スの制御性が悪いという問題がある。
【００１８】また、ウエハ面内での溝の形状が不均一で
あるために、ＦＥＴの電気特性のばらつきが大きいとい
う問題がある。この溝形状の不均一はＬＯＣＯＳ酸化を
行う前に行うエッチング工程で、溝形状がウエハ面内で
ばらつくためと考えられる。チャネル溝を、ＬＯＣＯＳ
酸化のみで形成することも考えられるが、ＬＯＣＯＳ酸
化時間の増大によるチャネル部への欠陥の導入が増え、
また溝の側面の角度が３０度程度になだらかになってし
まい、セルの微細化ができなくなり、オン電圧の低下を
望めなくなってしまう。また、ＬＯＣＯＳ酸化のみでチ
ャネル溝を形成すると、Ｓｉが酸化すると体積が約２倍
になるという性質上、チャネル部に歪みが生じる可能性
もある。従って、このＬＯＣＯＳ酸化を行う前に行うエ
ッチング工程、すなわち初期溝形成工程は是非とも必要
な工程である。
あるために、ＦＥＴの電気特性のばらつきが大きいとい
う問題がある。この溝形状の不均一はＬＯＣＯＳ酸化を
行う前に行うエッチング工程で、溝形状がウエハ面内で
ばらつくためと考えられる。チャネル溝を、ＬＯＣＯＳ
酸化のみで形成することも考えられるが、ＬＯＣＯＳ酸
化時間の増大によるチャネル部への欠陥の導入が増え、
また溝の側面の角度が３０度程度になだらかになってし
まい、セルの微細化ができなくなり、オン電圧の低下を
望めなくなってしまう。また、ＬＯＣＯＳ酸化のみでチ
ャネル溝を形成すると、Ｓｉが酸化すると体積が約２倍
になるという性質上、チャネル部に歪みが生じる可能性
もある。従って、このＬＯＣＯＳ酸化を行う前に行うエ
ッチング工程、すなわち初期溝形成工程は是非とも必要
な工程である。
【００１９】このような観点から、縦型ＭＯＳＦＥＴ
を、低オン電圧でかつウエハ面内での電気特性の均一性
を維持したまま製造するためには、初期溝を形成後、チ
ャネル部に欠陥や汚染物質を導入せずＬＯＣＯＳ酸化
し、なおかつ溝形状をウエハ面内で均一になるようにＬ
ＯＣＯＳ酸化膜を除去する必要がある。しかしながら、
上記公報においては、チャネルの欠陥を少なくすること
と、チャネル溝の形状を正確に制御することを同時にで
きないという問題があった。
を、低オン電圧でかつウエハ面内での電気特性の均一性
を維持したまま製造するためには、初期溝を形成後、チ
ャネル部に欠陥や汚染物質を導入せずＬＯＣＯＳ酸化
し、なおかつ溝形状をウエハ面内で均一になるようにＬ
ＯＣＯＳ酸化膜を除去する必要がある。しかしながら、
上記公報においては、チャネルの欠陥を少なくすること
と、チャネル溝の形状を正確に制御することを同時にで
きないという問題があった。
【００２０】本発明は、上記問題に鑑みたものであり、
その目的はチャネル部を溝の側面にもつＭＯＳＦＥＴの
製造方法において、チャネル部の欠陥を少なくし、また
溝形状を正確に制御できる製造方法及びその半導体装置
を得ることである。
その目的はチャネル部を溝の側面にもつＭＯＳＦＥＴの
製造方法において、チャネル部の欠陥を少なくし、また
溝形状を正確に制御できる製造方法及びその半導体装置
を得ることである。
【００２１】
【課題を解決するための手段】上記目的を達成するため
に構成された請求項１記載の半導体装置の製造方法は、
半導体基板上に配置された第１導電型の半導体層の主表
面上に、所定領域に開口部を有するマスクを形成するマ
スク形成工程と、前記マスクの開口部を通して前記半導
体層をケミカルドライエッチングし、前記半導体層に、
前記開口部よりも広い入口部分、前記主表面と略平行の
底面、及び前記入口部分と前記底面とをつなぐ側面、を
有する第１の溝を形成するケミカルドライエッチング工
程と、前記第１の溝を含む領域を酸化することにより、
前記第１の溝の表面に所定厚さの酸化膜を形成する酸化
工程と、前記酸化膜に接する前記半導体層表面を含むよ
うに前記主表面側から第２導電型の不純物を導入して前
記半導体層内に第２導電型のベース層を形成し、前記ベ
ース層内に前記主表面側から第１導電型の不純物を導入
して第１導電型のソース層を形成し、かかるソース層形
成時に前記ベース層の側壁にチャネル領域を形成する不
純物導入工程と、前記酸化膜を除去して、前記第１の溝
よりも深い所定深さを有する第２の溝を形成する酸化膜
除去工程と、少なくとも前記ソース層と前記半導体層と
の間の前記第２の溝表面にゲート絶縁膜を介してゲート
電極を形成し、前記ソース層及び前記ベース層に電気的
に接触するソース電極を形成し、前記半導体基板に電気
的に接触するドレイン電極を形成する電極形成工程とを
含むことを特徴としている。
に構成された請求項１記載の半導体装置の製造方法は、
半導体基板上に配置された第１導電型の半導体層の主表
面上に、所定領域に開口部を有するマスクを形成するマ
スク形成工程と、前記マスクの開口部を通して前記半導
体層をケミカルドライエッチングし、前記半導体層に、
前記開口部よりも広い入口部分、前記主表面と略平行の
底面、及び前記入口部分と前記底面とをつなぐ側面、を
有する第１の溝を形成するケミカルドライエッチング工
程と、前記第１の溝を含む領域を酸化することにより、
前記第１の溝の表面に所定厚さの酸化膜を形成する酸化
工程と、前記酸化膜に接する前記半導体層表面を含むよ
うに前記主表面側から第２導電型の不純物を導入して前
記半導体層内に第２導電型のベース層を形成し、前記ベ
ース層内に前記主表面側から第１導電型の不純物を導入
して第１導電型のソース層を形成し、かかるソース層形
成時に前記ベース層の側壁にチャネル領域を形成する不
純物導入工程と、前記酸化膜を除去して、前記第１の溝
よりも深い所定深さを有する第２の溝を形成する酸化膜
除去工程と、少なくとも前記ソース層と前記半導体層と
の間の前記第２の溝表面にゲート絶縁膜を介してゲート
電極を形成し、前記ソース層及び前記ベース層に電気的
に接触するソース電極を形成し、前記半導体基板に電気
的に接触するドレイン電極を形成する電極形成工程とを
含むことを特徴としている。
【００２２】また、上記目的を達成するために構成され
た請求項２記載の発明は、請求項１記載の発明における
前記ケミカルドライエッチング工程が等方性エッチング
工程であることを特徴としている。また、上記目的を達
成するために構成された請求項３記載の発明は、請求項
１乃至請求項２記載の発明における前記ケミカルドライ
エッチング工程は、四フッ化炭素と酸素とを含むガス系
でエッチングする工程からなることを特徴としている。
た請求項２記載の発明は、請求項１記載の発明における
前記ケミカルドライエッチング工程が等方性エッチング
工程であることを特徴としている。また、上記目的を達
成するために構成された請求項３記載の発明は、請求項
１乃至請求項２記載の発明における前記ケミカルドライ
エッチング工程は、四フッ化炭素と酸素とを含むガス系
でエッチングする工程からなることを特徴としている。
【００２３】また、上記目的を達成するために構成され
た請求項４記載の発明は、請求項１乃至請求項２記載の
発明における前記ケミカルドライエッチング工程は、Ｃ
Ｃｌ 4 ，Ｃｌ2 ，ＳＦ6 ，ＣＦＣｌ3 ，ＣＦ2 Ｃｌ2 ，
ＣＦ3 Ｃｌ，ＣＨＦ3 ，Ｃ2ＣｌＦ5 ，Ｆ2 ，ＮＦ3 ，
ＢＣｌ3 の内の何れか一つもしくは複数を含むガス系で
エッチングする工程からなることを特徴としている。
た請求項４記載の発明は、請求項１乃至請求項２記載の
発明における前記ケミカルドライエッチング工程は、Ｃ
Ｃｌ 4 ，Ｃｌ2 ，ＳＦ6 ，ＣＦＣｌ3 ，ＣＦ2 Ｃｌ2 ，
ＣＦ3 Ｃｌ，ＣＨＦ3 ，Ｃ2ＣｌＦ5 ，Ｆ2 ，ＮＦ3 ，
ＢＣｌ3 の内の何れか一つもしくは複数を含むガス系で
エッチングする工程からなることを特徴としている。
【００２４】また、上記目的を達成するために構成され
た請求項５記載の発明は、請求項１乃至請求項４記載の
発明における前記ケミカルドライエッチング工程は、電
離されたガス雰囲気中において、前記半導体層の上方で
の陰極降下が実質的にない状態で行われることを特徴と
している。また、上記目的を達成するために構成された
請求項６記載の発明は、請求項１乃至請求項４記載の発
明における前記ケミカルドライエッチング工程は、電離
されたガス雰囲気中において、前記半導体層の上方での
陰極降下の絶対値が、１０Ｖ未満の状態で行われること
を特徴としている。
た請求項５記載の発明は、請求項１乃至請求項４記載の
発明における前記ケミカルドライエッチング工程は、電
離されたガス雰囲気中において、前記半導体層の上方で
の陰極降下が実質的にない状態で行われることを特徴と
している。また、上記目的を達成するために構成された
請求項６記載の発明は、請求項１乃至請求項４記載の発
明における前記ケミカルドライエッチング工程は、電離
されたガス雰囲気中において、前記半導体層の上方での
陰極降下の絶対値が、１０Ｖ未満の状態で行われること
を特徴としている。
【００２５】また、上記目的を達成するために構成され
た請求項７記載の発明は、請求項１乃至請求項６記載の
発明における前記酸化工程は、前記第１の溝を含む領域
を選択酸化することにより、前記第１の溝の表面、およ
び前記マスクと前記半導体基板との間に所定厚さの選択
酸化膜を形成する選択酸化工程からなり、前記不純物導
入工程は、前記選択酸化膜に接する前記半導体層表面を
含むように前記主表面側から前記第２導電型の不純物を
導入して前記半導体層内に第２導電型の前記ベース層を
形成し、前記ベース層内に前記主表面側から前記第１導
電型の不純物を導入して第１導電型の前記ソース層を形
成する工程からなり、前記酸化膜除去工程は、前記選択
酸化膜を除去して、前記第１の溝よりも深い所定深さを
有する第２の溝を形成する選択酸化膜除去工程からなる
ことを特徴としている。
た請求項７記載の発明は、請求項１乃至請求項６記載の
発明における前記酸化工程は、前記第１の溝を含む領域
を選択酸化することにより、前記第１の溝の表面、およ
び前記マスクと前記半導体基板との間に所定厚さの選択
酸化膜を形成する選択酸化工程からなり、前記不純物導
入工程は、前記選択酸化膜に接する前記半導体層表面を
含むように前記主表面側から前記第２導電型の不純物を
導入して前記半導体層内に第２導電型の前記ベース層を
形成し、前記ベース層内に前記主表面側から前記第１導
電型の不純物を導入して第１導電型の前記ソース層を形
成する工程からなり、前記酸化膜除去工程は、前記選択
酸化膜を除去して、前記第１の溝よりも深い所定深さを
有する第２の溝を形成する選択酸化膜除去工程からなる
ことを特徴としている。
【００２６】また、上記目的を達成するために構成され
た請求項８記載の発明は、請求項７記載の発明における
前記選択酸化工程は、前記マスク形成工程で形成した前
記マスクを用いて選択酸化することを特徴としている。
また、上記目的を達成するために構成された請求項９記
載の発明は、請求項７乃至請求項８記載の発明における
前記選択酸化工程は、前記第１の溝の表面、および前記
マスクと前記半導体層との間に所定厚さの選択酸化膜を
形成することを特徴としている。
た請求項８記載の発明は、請求項７記載の発明における
前記選択酸化工程は、前記マスク形成工程で形成した前
記マスクを用いて選択酸化することを特徴としている。
また、上記目的を達成するために構成された請求項９記
載の発明は、請求項７乃至請求項８記載の発明における
前記選択酸化工程は、前記第１の溝の表面、および前記
マスクと前記半導体層との間に所定厚さの選択酸化膜を
形成することを特徴としている。
【００２７】また、上記目的を達成するために構成され
た請求項１０記載の発明は、請求項７乃至請求項８記載
の発明における前記選択酸化工程は、前記ケミカルドラ
イエッチング工程により生じた前記第１の溝を含む領域
を選択酸化することにより、前記第１の溝表面に所定厚
さの第１の選択酸化膜を形成し、また前記マスクと前記
半導体基板との間に前記入口部分から遠ざかる程薄くな
る第２の選択酸化膜を形成する工程からなることを特徴
としている。
た請求項１０記載の発明は、請求項７乃至請求項８記載
の発明における前記選択酸化工程は、前記ケミカルドラ
イエッチング工程により生じた前記第１の溝を含む領域
を選択酸化することにより、前記第１の溝表面に所定厚
さの第１の選択酸化膜を形成し、また前記マスクと前記
半導体基板との間に前記入口部分から遠ざかる程薄くな
る第２の選択酸化膜を形成する工程からなることを特徴
としている。
【００２８】また、上記目的を達成するために構成され
た請求項１１記載の発明は、請求項１乃至請求項１０記
載の発明における前記酸化膜除去工程は、水溶液中で前
記酸化膜の表面を水素で終端させながら前記酸化膜を除
去して、前記所定深さを有する第１の溝を形成した後、
前記水素で終端させた前記第１の溝表面を、酸素を含む
気体中で酸化させて前記第１の溝の表面に保護用の酸化
膜を形成する工程であることを特徴としている。
た請求項１１記載の発明は、請求項１乃至請求項１０記
載の発明における前記酸化膜除去工程は、水溶液中で前
記酸化膜の表面を水素で終端させながら前記酸化膜を除
去して、前記所定深さを有する第１の溝を形成した後、
前記水素で終端させた前記第１の溝表面を、酸素を含む
気体中で酸化させて前記第１の溝の表面に保護用の酸化
膜を形成する工程であることを特徴としている。
【００２９】また、上記目的を達成するために構成され
た請求項１２記載の発明は、請求項１１記載の発明にお
ける前記酸化膜除去工程は、弗酸を含む水溶液中で前記
酸化膜の表面に発生するダングリングボンドを水素で終
端させながら、前記酸化膜を除去することを特徴として
いる。また、上記目的を達成するために構成された請求
項１３記載の発明は、第１導電型の半導体基板の主表面
上に、所定領域に開口部を有するマスクを形成するマス
ク形成工程と、前記マスクの開口部を通して前記半導体
基板をエッチングし、前記半導体基板に、前記開口部よ
りも広い入口部分を有する第１の溝を形成するエッチン
グ工程と、前記第１の溝を含む領域を選択酸化すること
により、前記第１の溝の表面、および前記マスクと前記
半導体基板との間に所定厚さの選択酸化膜を形成する選
択酸化工程と、前記選択酸化膜の側面に接する前記半導
体基板表面を含むように前記主表面側から第２導電型の
不純物を拡散させて第２導電型のベース層を形成し、前
記ベース層内に前記主表面側から第１導電型の不純物を
拡散させて第１導電型のソース層を形成し、前記ベース
層の側壁にチャネルを形成する不純物導入工程と、水溶
液中で前記選択酸化膜の表面を水素で終端させながら前
記選択酸化膜を除去して、前記第１の溝よりも深い所定
深さを有する第２の溝を形成した後、前記水素で終端さ
せた前記第２の溝表面を、酸素を含む気体中で酸化させ
て前記第２の溝の表面に保護用の酸化膜を形成する選択
酸化膜除去工程と、前記第２の溝表面にゲート酸化膜を
介してゲート電極を形成し、前記ソース層及び前記ベー
ス層に電気的に接触するソース電極を形成し、前記半導
体基板の他主面側に電気的に接触するドレイン電極とを
形成する電極形成工程とを含むことを特徴としている。
た請求項１２記載の発明は、請求項１１記載の発明にお
ける前記酸化膜除去工程は、弗酸を含む水溶液中で前記
酸化膜の表面に発生するダングリングボンドを水素で終
端させながら、前記酸化膜を除去することを特徴として
いる。また、上記目的を達成するために構成された請求
項１３記載の発明は、第１導電型の半導体基板の主表面
上に、所定領域に開口部を有するマスクを形成するマス
ク形成工程と、前記マスクの開口部を通して前記半導体
基板をエッチングし、前記半導体基板に、前記開口部よ
りも広い入口部分を有する第１の溝を形成するエッチン
グ工程と、前記第１の溝を含む領域を選択酸化すること
により、前記第１の溝の表面、および前記マスクと前記
半導体基板との間に所定厚さの選択酸化膜を形成する選
択酸化工程と、前記選択酸化膜の側面に接する前記半導
体基板表面を含むように前記主表面側から第２導電型の
不純物を拡散させて第２導電型のベース層を形成し、前
記ベース層内に前記主表面側から第１導電型の不純物を
拡散させて第１導電型のソース層を形成し、前記ベース
層の側壁にチャネルを形成する不純物導入工程と、水溶
液中で前記選択酸化膜の表面を水素で終端させながら前
記選択酸化膜を除去して、前記第１の溝よりも深い所定
深さを有する第２の溝を形成した後、前記水素で終端さ
せた前記第２の溝表面を、酸素を含む気体中で酸化させ
て前記第２の溝の表面に保護用の酸化膜を形成する選択
酸化膜除去工程と、前記第２の溝表面にゲート酸化膜を
介してゲート電極を形成し、前記ソース層及び前記ベー
ス層に電気的に接触するソース電極を形成し、前記半導
体基板の他主面側に電気的に接触するドレイン電極とを
形成する電極形成工程とを含むことを特徴としている。
【００３０】また、上記目的を達成するために構成され
た請求項１４記載の発明は、請求項１乃至請求項１３記
載の発明における前記電極形成工程は、前記第２の溝の
内壁を酸化してゲート酸化膜を形成し、このゲート酸化
膜上にゲート電極を形成するゲート電極形成工程と、前
記ソース層および前記ベース層にともに電気的に接触す
るソース電極を形成し、前記半導体基板の他主面側に電
気的に接触するドレイン電極とを形成するソース・ドレ
イン電極形成工程とからなることを特徴としている。
た請求項１４記載の発明は、請求項１乃至請求項１３記
載の発明における前記電極形成工程は、前記第２の溝の
内壁を酸化してゲート酸化膜を形成し、このゲート酸化
膜上にゲート電極を形成するゲート電極形成工程と、前
記ソース層および前記ベース層にともに電気的に接触す
るソース電極を形成し、前記半導体基板の他主面側に電
気的に接触するドレイン電極とを形成するソース・ドレ
イン電極形成工程とからなることを特徴としている。
【００３１】また、上記目的を達成するために構成され
た請求項１５記載の発明は、請求項７乃至請求項１４記
載の発明における前記不純物導入工程は、前記選択酸化
膜と自己整合的に前記主表面側から前記第２導電型の不
純物を拡散させて前記第１の溝表面に前記ベース層を形
成し、また前記選択酸化膜と自己整合的に前記主表面側
から前記ベース層内に前記第１導電型の不純物を拡散さ
せることで前記ソース層を形成することを特徴としてい
る。
た請求項１５記載の発明は、請求項７乃至請求項１４記
載の発明における前記不純物導入工程は、前記選択酸化
膜と自己整合的に前記主表面側から前記第２導電型の不
純物を拡散させて前記第１の溝表面に前記ベース層を形
成し、また前記選択酸化膜と自己整合的に前記主表面側
から前記ベース層内に前記第１導電型の不純物を拡散さ
せることで前記ソース層を形成することを特徴としてい
る。
【００３２】また、上記目的を達成するために構成され
た請求項１６記載の発明は、請求項１乃至請求項１５記
載の発明における前記酸化膜除去工程は、少なくとも前
記酸化膜の表面には光が照射されない状態で前記酸化膜
を除去する工程であることを特徴としている。また、上
記目的を達成するために構成された請求項１７記載の発
明は、請求項１乃至請求項１６記載の発明における前記
半導体層はシリコンからなり、さらに前記酸化膜除去工
程は、前記酸化膜を除去して得られた第２の溝の側面の
チャネル形成部の面方位が｛１１０｝面，｛１００｝面
の何れか一つとなるように前記酸化膜を除去する工程で
あることを特徴としている。
た請求項１６記載の発明は、請求項１乃至請求項１５記
載の発明における前記酸化膜除去工程は、少なくとも前
記酸化膜の表面には光が照射されない状態で前記酸化膜
を除去する工程であることを特徴としている。また、上
記目的を達成するために構成された請求項１７記載の発
明は、請求項１乃至請求項１６記載の発明における前記
半導体層はシリコンからなり、さらに前記酸化膜除去工
程は、前記酸化膜を除去して得られた第２の溝の側面の
チャネル形成部の面方位が｛１１０｝面，｛１００｝面
の何れか一つとなるように前記酸化膜を除去する工程で
あることを特徴としている。
【００３３】また、上記目的を達成するために構成され
た請求項１８記載の発明は、請求項１乃至請求項１６記
載の発明における前記半導体層はシリコンからなり、さ
らに前記酸化膜除去工程は、前記酸化膜を除去して得ら
れた第２の溝の側面のチャネル形成部の面方位が｛１１
１｝面となるように前記酸化膜を除去する工程であるこ
とを特徴としている。
た請求項１８記載の発明は、請求項１乃至請求項１６記
載の発明における前記半導体層はシリコンからなり、さ
らに前記酸化膜除去工程は、前記酸化膜を除去して得ら
れた第２の溝の側面のチャネル形成部の面方位が｛１１
１｝面となるように前記酸化膜を除去する工程であるこ
とを特徴としている。
【００３４】また、上記目的を達成するために構成され
た請求項１９記載の発明は、請求項１８記載の発明にお
ける前記酸化膜除去工程は、ＰＨが４より大きい溶液で
前記酸化膜を除去する工程であることを特徴としてい
る。上記目的を達成するために構成された請求項２０記
載の半導体装置は、第１導電型の半導体基板と、前記半
導体基板の主表面側に形成され、ケミカルドライエッチ
ングと該ケミカルドライエッチングの後にＬＯＣＯＳ酸
化を施すことにより形成されるとともに、所定の入口幅
を有する入口、前記主表面と略平行な面を有する底面、
及び前記入口と前記底面とを連続的に結ぶ側面、からな
る溝部と、前記溝部における前記側面を含み、前記主表
面側から所定深さまで形成された第２導電型のベース層
と、前記ベース層内における前記主表面側に形成され、
前記溝部における前記側面にチャネル領域を形成させる
ソース層と、前記溝部の前記側面及び前記底面を含む領
域に、ゲート絶縁膜を介して形成されたゲート電極とを
備えることを特徴としている。
た請求項１９記載の発明は、請求項１８記載の発明にお
ける前記酸化膜除去工程は、ＰＨが４より大きい溶液で
前記酸化膜を除去する工程であることを特徴としてい
る。上記目的を達成するために構成された請求項２０記
載の半導体装置は、第１導電型の半導体基板と、前記半
導体基板の主表面側に形成され、ケミカルドライエッチ
ングと該ケミカルドライエッチングの後にＬＯＣＯＳ酸
化を施すことにより形成されるとともに、所定の入口幅
を有する入口、前記主表面と略平行な面を有する底面、
及び前記入口と前記底面とを連続的に結ぶ側面、からな
る溝部と、前記溝部における前記側面を含み、前記主表
面側から所定深さまで形成された第２導電型のベース層
と、前記ベース層内における前記主表面側に形成され、
前記溝部における前記側面にチャネル領域を形成させる
ソース層と、前記溝部の前記側面及び前記底面を含む領
域に、ゲート絶縁膜を介して形成されたゲート電極とを
備えることを特徴としている。
【００３５】また、上記目的を達成するために構成され
た請求項２１記載の発明は、請求項２０記載の半導体装
置の前記溝部は、前記主表面から前記入口幅の１／２以
下の深さを有することを特徴としている。また、上記目
的を達成するために構成された請求項２２記載の発明
は、請求項２０乃至請求項２１記載の半導体装置の前記
半導体基板の面方位は、｛１００｝面であることを特徴
としている。
た請求項２１記載の発明は、請求項２０記載の半導体装
置の前記溝部は、前記主表面から前記入口幅の１／２以
下の深さを有することを特徴としている。また、上記目
的を達成するために構成された請求項２２記載の発明
は、請求項２０乃至請求項２１記載の半導体装置の前記
半導体基板の面方位は、｛１００｝面であることを特徴
としている。
【００３６】また、上記目的を達成するために構成され
た請求項２３記載の発明は、請求項２０乃至請求項２２
記載の半導体装置の前記半導体基板、前記ベース層及び
前記ソース層はそれぞれシリコンからなり、更に前記溝
部の前記側面における前記チャネル領域の面方位は、
｛１１１｝面もしくは｛１１１｝面に近い面であること
を特徴としている。
た請求項２３記載の発明は、請求項２０乃至請求項２２
記載の半導体装置の前記半導体基板、前記ベース層及び
前記ソース層はそれぞれシリコンからなり、更に前記溝
部の前記側面における前記チャネル領域の面方位は、
｛１１１｝面もしくは｛１１１｝面に近い面であること
を特徴としている。
【００３７】また、上記目的を達成するために構成され
た請求項２４記載の発明は、請求項２０乃至請求項２１
記載の半導体装置の前記半導体基板、前記ベース層及び
前記ソース層はそれぞれシリコンからなり、更に前記溝
部の前記側面における前記チャネル領域の面方位は、
｛１１０｝面、｛１１０｝面に近い面、｛１００｝面、
｛１００｝面に近い面の何れか一つの面であることを特
徴としている。
た請求項２４記載の発明は、請求項２０乃至請求項２１
記載の半導体装置の前記半導体基板、前記ベース層及び
前記ソース層はそれぞれシリコンからなり、更に前記溝
部の前記側面における前記チャネル領域の面方位は、
｛１１０｝面、｛１１０｝面に近い面、｛１００｝面、
｛１００｝面に近い面の何れか一つの面であることを特
徴としている。
【００３８】また、上記目的を達成するために構成され
た請求項２５記載の発明は、請求項２０記載の半導体装
置の前記溝部は、前記半導体基板をケミカルドライエッ
チングして初期溝を形成し、その後、前記初期溝を含む
領域を酸化することにより前記初期溝の表面に所定厚さ
の酸化膜を形成し、前記酸化膜をエッチング除去するこ
とで形成されたものであることを特徴としている。
た請求項２５記載の発明は、請求項２０記載の半導体装
置の前記溝部は、前記半導体基板をケミカルドライエッ
チングして初期溝を形成し、その後、前記初期溝を含む
領域を酸化することにより前記初期溝の表面に所定厚さ
の酸化膜を形成し、前記酸化膜をエッチング除去するこ
とで形成されたものであることを特徴としている。
【００３９】上記目的を達成するために構成された請求
項２６記載の発明は、請求項２０記載の半導体装置の前
記溝部はバスタブ形状であることを特徴としている。
項２６記載の発明は、請求項２０記載の半導体装置の前
記溝部はバスタブ形状であることを特徴としている。
【００４０】
【作用および発明の効果】上記のように構成された請求
項１の発明によれば、選択酸化に先立ち低濃度の半導体
層の表面の所定領域をケミカルドライエッチング法によ
り除去する。ケミカルドライエッチング法はドライエッ
チング法の一種でありプロセスの制御性が高く、ウエハ
面内で均一なエッチングがおこなえ、再現性も高い。ま
たケミカルドライエッチング法はドライエッチングプロ
セスのなかでは比較的被エッチング面に与えるダメージ
が小さい。そして、このケミカルドライエッチングの後
に第１の溝表面を酸化する。ここで酸化をする場合、酸
化が開始される第１の溝の表面により、結果として得ら
れる半導体層の酸化膜との境界面の状態が異なるものと
なる。即ち、ＲＩＥ等の物理的エッチングでエッチング
された面を酸化させても、格子欠陥が生じたまま酸化が
進行し、結果として得られる半導体層の表面は格子欠陥
が残ってしまう。しかしながら、本発明においては第１
の溝表面をケミカルドライエッチング法を用いることに
より、高い欠陥の少ない表面を有する第１の溝が形成さ
れ、その表面を酸化させるため、酸化が開始される時か
ら均一に酸化され、結果として得られる第２の溝の表面
も欠陥の少ない表面を得ることができる。そして、この
第２の溝の表面をチャネル領域として使用するため、低
いオン抵抗を得ることができる。また、チャネル領域用
の溝としての第２の溝を形成するために、ケミカルドラ
イエッチングと酸化という２段階の工程を踏んでいるた
め、所望の幅の第２の溝を得たい場合は、酸化させる幅
を制御すれば良いので、溝形状も正確に制御することが
できる。
項１の発明によれば、選択酸化に先立ち低濃度の半導体
層の表面の所定領域をケミカルドライエッチング法によ
り除去する。ケミカルドライエッチング法はドライエッ
チング法の一種でありプロセスの制御性が高く、ウエハ
面内で均一なエッチングがおこなえ、再現性も高い。ま
たケミカルドライエッチング法はドライエッチングプロ
セスのなかでは比較的被エッチング面に与えるダメージ
が小さい。そして、このケミカルドライエッチングの後
に第１の溝表面を酸化する。ここで酸化をする場合、酸
化が開始される第１の溝の表面により、結果として得ら
れる半導体層の酸化膜との境界面の状態が異なるものと
なる。即ち、ＲＩＥ等の物理的エッチングでエッチング
された面を酸化させても、格子欠陥が生じたまま酸化が
進行し、結果として得られる半導体層の表面は格子欠陥
が残ってしまう。しかしながら、本発明においては第１
の溝表面をケミカルドライエッチング法を用いることに
より、高い欠陥の少ない表面を有する第１の溝が形成さ
れ、その表面を酸化させるため、酸化が開始される時か
ら均一に酸化され、結果として得られる第２の溝の表面
も欠陥の少ない表面を得ることができる。そして、この
第２の溝の表面をチャネル領域として使用するため、低
いオン抵抗を得ることができる。また、チャネル領域用
の溝としての第２の溝を形成するために、ケミカルドラ
イエッチングと酸化という２段階の工程を踏んでいるた
め、所望の幅の第２の溝を得たい場合は、酸化させる幅
を制御すれば良いので、溝形状も正確に制御することが
できる。
【００４１】また、請求項２記載の発明によれば、ケミ
カルドライエッチング工程が等方性であるので、第１の
溝に角がなくなり、このため酸化により形成される第２
の溝にも角がなくなる。このためドレイン・ソース間耐
圧が向上する。また、請求項３記載の発明によれば、ケ
ミカルドライエッチング工程が四フッ化炭素と酸素をガ
ス中に含むため、四フッ化炭素と酸素の比によりプロセ
スを正確に再現性良く行うことができる。
カルドライエッチング工程が等方性であるので、第１の
溝に角がなくなり、このため酸化により形成される第２
の溝にも角がなくなる。このためドレイン・ソース間耐
圧が向上する。また、請求項３記載の発明によれば、ケ
ミカルドライエッチング工程が四フッ化炭素と酸素をガ
ス中に含むため、四フッ化炭素と酸素の比によりプロセ
スを正確に再現性良く行うことができる。
【００４２】また、請求項４記載の発明によれば、ケミ
カルドライエッチング工程は、ＣＣｌ4 ，Ｃｌ2 ，ＳＦ
6 ，ＣＦＣｌ3 ，ＣＦ2 Ｃｌ2 ，ＣＦ3 Ｃｌ，ＣＨ
Ｆ3 ，Ｃ 2 ＣｌＦ5 ，Ｆ2 ，ＮＦ3 ，ＢＣｌ3 の内の何
れか一つもしくは複数を含むガス系でエッチングするた
め、効率良くエッチングすることができる。また、請求
項５記載の発明によれば、ケミカルドライエッチング工
程において、半導体層の上方に実質的に陰極降下がない
ため、電離されたガスが、半導体層表面に欠陥を与えて
しまうほどの速度で衝突することがない。このため、形
成される第１の溝の表面を欠陥の非常に少ない表面とす
ることができる。
カルドライエッチング工程は、ＣＣｌ4 ，Ｃｌ2 ，ＳＦ
6 ，ＣＦＣｌ3 ，ＣＦ2 Ｃｌ2 ，ＣＦ3 Ｃｌ，ＣＨ
Ｆ3 ，Ｃ 2 ＣｌＦ5 ，Ｆ2 ，ＮＦ3 ，ＢＣｌ3 の内の何
れか一つもしくは複数を含むガス系でエッチングするた
め、効率良くエッチングすることができる。また、請求
項５記載の発明によれば、ケミカルドライエッチング工
程において、半導体層の上方に実質的に陰極降下がない
ため、電離されたガスが、半導体層表面に欠陥を与えて
しまうほどの速度で衝突することがない。このため、形
成される第１の溝の表面を欠陥の非常に少ない表面とす
ることができる。
【００４３】また、請求項６記載の発明によれば、ケミ
カルドライエッチング工程は、電離されたガス雰囲気中
において、前記半導体層の上方での陰極降下の絶対値
が、１０Ｖ未満の状態で行われるため、電離されたガス
が、半導体層表面に欠陥を与えてしまうほどの速度で衝
突することがない。このため、形成される第１の溝の表
面を欠陥の非常に少ない表面とすることができる。ま
た、上記構成の請求項７記載の発明によれば、酸化工程
は第１の溝を選択酸化する選択酸化工程であるため、第
１の溝の深さを深くすることができる。
カルドライエッチング工程は、電離されたガス雰囲気中
において、前記半導体層の上方での陰極降下の絶対値
が、１０Ｖ未満の状態で行われるため、電離されたガス
が、半導体層表面に欠陥を与えてしまうほどの速度で衝
突することがない。このため、形成される第１の溝の表
面を欠陥の非常に少ない表面とすることができる。ま
た、上記構成の請求項７記載の発明によれば、酸化工程
は第１の溝を選択酸化する選択酸化工程であるため、第
１の溝の深さを深くすることができる。
【００４４】上記構成の請求項８記載の発明によれば、
選択酸化工程のマスクをケミカルドライエッチング工程
で用いたマスクをそのまま使用するため、新たにマスク
を形成する必要がなく、また位置あわせも不要となる。
上記構成の請求項９，請求項１０記載の発明によれば、
所定厚さの選択酸化膜を形成することができる。
選択酸化工程のマスクをケミカルドライエッチング工程
で用いたマスクをそのまま使用するため、新たにマスク
を形成する必要がなく、また位置あわせも不要となる。
上記構成の請求項９，請求項１０記載の発明によれば、
所定厚さの選択酸化膜を形成することができる。
【００４５】また上記のように構成された請求項１１記
載の発明によれば、酸化工程の後に酸化膜を除去してチ
ャネル領域を露出させる工程を、水溶液中で半導体層の
表面のダングリングボンドを水素で終端させながら行
う。これにより、反応活性の高いダングリングボンドが
汚染物質と反応する前に水素と反応して安定状態とな
り、汚染物質と半導体層との反応を防ぐことができる。
その後酸素中に暴露するとさらに安定な酸化膜が形成さ
れ第２の溝表面を保護するため、その後のチャネル領域
の汚染を避けることができるため、高いチャネル移動度
が得られ、低オン電圧を得ることができる。
載の発明によれば、酸化工程の後に酸化膜を除去してチ
ャネル領域を露出させる工程を、水溶液中で半導体層の
表面のダングリングボンドを水素で終端させながら行
う。これにより、反応活性の高いダングリングボンドが
汚染物質と反応する前に水素と反応して安定状態とな
り、汚染物質と半導体層との反応を防ぐことができる。
その後酸素中に暴露するとさらに安定な酸化膜が形成さ
れ第２の溝表面を保護するため、その後のチャネル領域
の汚染を避けることができるため、高いチャネル移動度
が得られ、低オン電圧を得ることができる。
【００４６】また上記のように構成された請求項１２記
載の発明によれば、酸化膜の除去を弗酸を含む水溶液中
でおこなうため、除去したい酸化膜と残したい半導体層
との選択比が非常に大きくとれるため、半導体層の表面
を傷つけることなく酸化膜を除去することができる。ま
た上記のように構成された請求項１３記載の発明によれ
ば、酸化工程の後に酸化膜を除去してチャネル領域を露
出させる工程を、水溶液中で半導体層の表面のダングリ
ングボンドを水素で終端させながら行う。これにより、
反応活性の高いダングリングボンドが汚染物質と反応す
る前に水素と反応して安定状態となり、汚染物質と半導
体層との反応を防ぐことができる。その後酸素中に暴露
するとさらに安定な酸化膜が形成され第２の溝表面を保
護するため、その後のチャネル領域の汚染を避けること
ができるため、高いチャネル移動度が得られ、低オン電
圧を得ることができる。
載の発明によれば、酸化膜の除去を弗酸を含む水溶液中
でおこなうため、除去したい酸化膜と残したい半導体層
との選択比が非常に大きくとれるため、半導体層の表面
を傷つけることなく酸化膜を除去することができる。ま
た上記のように構成された請求項１３記載の発明によれ
ば、酸化工程の後に酸化膜を除去してチャネル領域を露
出させる工程を、水溶液中で半導体層の表面のダングリ
ングボンドを水素で終端させながら行う。これにより、
反応活性の高いダングリングボンドが汚染物質と反応す
る前に水素と反応して安定状態となり、汚染物質と半導
体層との反応を防ぐことができる。その後酸素中に暴露
するとさらに安定な酸化膜が形成され第２の溝表面を保
護するため、その後のチャネル領域の汚染を避けること
ができるため、高いチャネル移動度が得られ、低オン電
圧を得ることができる。
【００４７】請求項１５に記載の発明によれば、選択酸
化膜と自己整合的にベース層，ソース層を形成するた
め、位置合わせが不要となる。従って正確な位置にベー
ス層，ソース層を形成でき、素子の低面積化が可能とな
る。さらに、上記のように構成された請求項１６記載の
発明によれば、酸化膜を除去する間は酸化膜の表面に光
を照射しないようにすることにより、酸化膜を通してチ
ャネル領域となる半導体層に光が照射されるということ
がなくなる。このため、チャネル領域付近の第１導電型
のソース層と第２導電型のベース層との電位がほぼ等し
くなり、局所的にエッチングが進行するのが防止でき
て、均一なエッチングを行うことができる。この結果、
平坦なチャネル領域が得られ、高い移動度を得ることが
できる。
化膜と自己整合的にベース層，ソース層を形成するた
め、位置合わせが不要となる。従って正確な位置にベー
ス層，ソース層を形成でき、素子の低面積化が可能とな
る。さらに、上記のように構成された請求項１６記載の
発明によれば、酸化膜を除去する間は酸化膜の表面に光
を照射しないようにすることにより、酸化膜を通してチ
ャネル領域となる半導体層に光が照射されるということ
がなくなる。このため、チャネル領域付近の第１導電型
のソース層と第２導電型のベース層との電位がほぼ等し
くなり、局所的にエッチングが進行するのが防止でき
て、均一なエッチングを行うことができる。この結果、
平坦なチャネル領域が得られ、高い移動度を得ることが
できる。
【００４８】また、上記のように構成された請求項１７
記載の発明によれば、選択酸化膜を除去して得られた第
２の溝の側面の面方位を｛１１０｝面，｛１００｝面と
している。これにより、シリコンにおける原子的に平坦
な側面が得られる。このために高いチャネル移動度を得
ることができる。また、上記のように構成された請求項
１８記載の発明によれば、選択酸化膜を除去して得られ
た第２の溝の側面の面方位を｛１１１｝面としている。
側面のシリコン原子は水素１個で終端されるようにな
り、原子的に平坦な側面が得られる。このために高いチ
ャネル移動度を得ることができる。
記載の発明によれば、選択酸化膜を除去して得られた第
２の溝の側面の面方位を｛１１０｝面，｛１００｝面と
している。これにより、シリコンにおける原子的に平坦
な側面が得られる。このために高いチャネル移動度を得
ることができる。また、上記のように構成された請求項
１８記載の発明によれば、選択酸化膜を除去して得られ
た第２の溝の側面の面方位を｛１１１｝面としている。
側面のシリコン原子は水素１個で終端されるようにな
り、原子的に平坦な側面が得られる。このために高いチ
ャネル移動度を得ることができる。
【００４９】また、上記のように構成された請求項１９
記載の発明によれば、酸化膜を除去する工程をＰＨを４
以上の水溶液中で行うため、第２の溝の側面のシリコン
原子は水素原子１個で終端される率がさらに高まり、原
子的に平坦な｛１１１｝面が得られ、高いチャネル移動
度を得ることができる。また、上記のように構成された
請求項２０記載の半導体装置によれば、溝部がケミカル
ドライエッチングと該ケミカルドライエッチングの後に
ＬＯＣＯＳ酸化を施すことにより形成されるため、チャ
ネル領域となる部分の欠陥が非常に少なくなり、チャネ
ル領域の表面が非常に滑らかになるため、チャネル領域
におけるキャリアの移動度の低下を防止することができ
る。これにより、オン抵抗の非常に小さい半導体装置を
得ることができる。
記載の発明によれば、酸化膜を除去する工程をＰＨを４
以上の水溶液中で行うため、第２の溝の側面のシリコン
原子は水素原子１個で終端される率がさらに高まり、原
子的に平坦な｛１１１｝面が得られ、高いチャネル移動
度を得ることができる。また、上記のように構成された
請求項２０記載の半導体装置によれば、溝部がケミカル
ドライエッチングと該ケミカルドライエッチングの後に
ＬＯＣＯＳ酸化を施すことにより形成されるため、チャ
ネル領域となる部分の欠陥が非常に少なくなり、チャネ
ル領域の表面が非常に滑らかになるため、チャネル領域
におけるキャリアの移動度の低下を防止することができ
る。これにより、オン抵抗の非常に小さい半導体装置を
得ることができる。
【００５０】また、請求項２１記載の発明によれば、前
記溝部は、前記主表面から前記入口幅の１／２以下の深
さを有することにより、ゲート絶縁膜とチャネル領域で
の界面で応力がかかりにくくなる。これにより、チャネ
ル領域で格子欠陥が発生しにくくなり、オン抵抗が低下
することを防止できる。さらに請求項２３記載の発明に
よれば、チャネル領域の面方位が｛１１１｝面もしくは
｛１１１｝面に近い面であるため、フォノン散乱が少な
くなりオン抵抗が低下することを防止できる。
記溝部は、前記主表面から前記入口幅の１／２以下の深
さを有することにより、ゲート絶縁膜とチャネル領域で
の界面で応力がかかりにくくなる。これにより、チャネ
ル領域で格子欠陥が発生しにくくなり、オン抵抗が低下
することを防止できる。さらに請求項２３記載の発明に
よれば、チャネル領域の面方位が｛１１１｝面もしくは
｛１１１｝面に近い面であるため、フォノン散乱が少な
くなりオン抵抗が低下することを防止できる。
【００５１】また請求項２４記載の発明によれば、チャ
ネル領域の面方位が｛１１０｝面、｛１１０｝面に近い
面、｛１００｝面、｛１００｝面に近い面の何れか一つ
の面であるためフォノン散乱が少なくなりオン抵抗が低
下することを防止できる。さらに請求項２５記載の発明
によれば、チャネル領域で格子欠陥が発生しにくくな
り、オン抵抗が低下することを防止できる。
ネル領域の面方位が｛１１０｝面、｛１１０｝面に近い
面、｛１００｝面、｛１００｝面に近い面の何れか一つ
の面であるためフォノン散乱が少なくなりオン抵抗が低
下することを防止できる。さらに請求項２５記載の発明
によれば、チャネル領域で格子欠陥が発生しにくくな
り、オン抵抗が低下することを防止できる。
【００５２】また、請求項２６記載の発明によっても、
チャネル領域で格子欠陥が発生しにくくなり、オン抵抗
が低下することを防止できる。
チャネル領域で格子欠陥が発生しにくくなり、オン抵抗
が低下することを防止できる。
【００５３】
（第１実施例）以下、図面を参照して本発明の一実施例
を説明する。図１（ａ）は本発明の第１実施例による四
角形ユニットセルからなる縦型パワーＭＯＳＦＥＴの平
面図であり、同図（ｂ）は同図（ａ）におけるＡ−Ａ断
面図である。図２〜図２２は同じく縦型パワーＭＯＳＦ
ＥＴの製造における各段階での説明図である。また、図
４はｐ型ベース層の中央部形成のためにボロンイオン注
入をしたウエハの断面図、図５はＬＯＣＯＳ酸化のため
に窒化シリコン膜をユニットセル寸法ａの間隔でパター
ニングしたウエハの断面図、図８はＬＯＣＯＳ酸化膜が
形成されたウエハの断面図、図９はＬＯＣＯＳ酸化膜を
マスクとしてｐ型ベース層形成のためにボロンイオン注
入をしたウエハの断面図、図１０は熱拡散によりｐ型ベ
ース層を形成したウエハの断面図、図１１はＬＯＣＯＳ
酸化膜をマスクとしてｎ+ 型ソース層形成のためにリン
イオン注入をしたウエハの断面図、図１２は熱拡散によ
りｎ+ 型ソース層を形成したウエハの断面図、図１８は
ＬＯＣＯＳ酸化膜を除去した後に熱酸化によりゲート酸
化膜を形成したウエハの断面図、図１９はゲート酸化膜
の上にゲート電極が形成されたウエハの断面図、図２１
はｐ+ 型ベースコンタクト層形成のためにボロンイオン
注入をしたウエハの断面図、図２２は熱拡散によりｐ+
型ベースコンタクト層を形成したウエハの断面図、そし
て、図１（ｂ）が層間絶縁膜，ソース電極およびドレイ
ン電極を形成したウエハの完成断面図である。
を説明する。図１（ａ）は本発明の第１実施例による四
角形ユニットセルからなる縦型パワーＭＯＳＦＥＴの平
面図であり、同図（ｂ）は同図（ａ）におけるＡ−Ａ断
面図である。図２〜図２２は同じく縦型パワーＭＯＳＦ
ＥＴの製造における各段階での説明図である。また、図
４はｐ型ベース層の中央部形成のためにボロンイオン注
入をしたウエハの断面図、図５はＬＯＣＯＳ酸化のため
に窒化シリコン膜をユニットセル寸法ａの間隔でパター
ニングしたウエハの断面図、図８はＬＯＣＯＳ酸化膜が
形成されたウエハの断面図、図９はＬＯＣＯＳ酸化膜を
マスクとしてｐ型ベース層形成のためにボロンイオン注
入をしたウエハの断面図、図１０は熱拡散によりｐ型ベ
ース層を形成したウエハの断面図、図１１はＬＯＣＯＳ
酸化膜をマスクとしてｎ+ 型ソース層形成のためにリン
イオン注入をしたウエハの断面図、図１２は熱拡散によ
りｎ+ 型ソース層を形成したウエハの断面図、図１８は
ＬＯＣＯＳ酸化膜を除去した後に熱酸化によりゲート酸
化膜を形成したウエハの断面図、図１９はゲート酸化膜
の上にゲート電極が形成されたウエハの断面図、図２１
はｐ+ 型ベースコンタクト層形成のためにボロンイオン
注入をしたウエハの断面図、図２２は熱拡散によりｐ+
型ベースコンタクト層を形成したウエハの断面図、そし
て、図１（ｂ）が層間絶縁膜，ソース電極およびドレイ
ン電極を形成したウエハの完成断面図である。
【００５４】この実施例の縦型パワーＭＯＳＦＥＴは、
その要部，すなわちユニットセル部分を図１に示すよう
な構造として、このユニットセル１５がピッチ幅（ユニ
ットセル寸法）ａで平面上縦横に規則正しく多数配置さ
れた構造となっている。図１において、ウエハ２１は不
純物濃度が１０20ｃｍ-3程度で厚さ１００〜３００μｍ
のｎ+ 型シリコンからなる半導体基板１上に不純物密度
が１０16ｃｍ-3程度の厚さ７μｍ前後のｎ- 型エピタキ
シャル層２が構成されたものであり、このウエハ２１の
主表面にユニットセル１５が構成される。ウエハ２１の
主表面に１２μｍ程度のユニットセル寸法ａでＵ溝５０
を形成するために、厚さ３μｍ程度のＬＯＣＯＳ酸化膜
を形成し、この酸化膜をマスクとして自己整合的な二重
拡散により接合深さが３μｍ程度のｐ型ベース層１６
と、接合深さが１μｍ程度のｎ+ 型ソース層４とが形成
されており、それによりＵ溝５０の側壁部５１にチャネ
ル５が設定される。なお、ｐ型ベース層１６の接合深さ
はＵ溝５０底辺のエッジ部１２でブレークダウンによる
破壊が生じない深さに設定されている。また、ｐ型ベー
ス層１６の中央部の接合深さが周囲よりも深くなるよう
に、あらかじめｐ型ベース層１６の中央部にボロンが拡
散されており、ドレイン・ソース間に高電圧が印加され
たときに、ｐ型ベース層１６の底面の中央部でブレーク
ダウンが起こるように設定されている。また、二重拡散
後にこの拡散マスク及びＵ溝５０形成用として使用した
ＬＯＣＯＳ酸化膜は除去されて、Ｕ溝５０の内壁には厚
さが６０ｎｍ程度のゲート酸化膜８が形成され、さら
に、その上に厚さが４００ｎｍ程度のポリシリコンから
なるゲート電極９、厚さが１μｍ程度のＢＰＳＧからな
る層間絶縁膜１８が形成されている。さらに、ｐ型ベー
ス層１６の中央部表面に接合深さが０．５μｍ程度のｐ
+ 型ベースコンタクト層１７が形成され、層間絶縁膜１
８の上に形成されたソース電極１９とｎ+ 型ソース層４
およびｐ+ 型ベースコンタクト層１７がコンタクト穴を
介してオーミック接触している。また、半導体基板１の
裏面にオーミック接触するようにドレイン電極２０が形
成されている。
その要部，すなわちユニットセル部分を図１に示すよう
な構造として、このユニットセル１５がピッチ幅（ユニ
ットセル寸法）ａで平面上縦横に規則正しく多数配置さ
れた構造となっている。図１において、ウエハ２１は不
純物濃度が１０20ｃｍ-3程度で厚さ１００〜３００μｍ
のｎ+ 型シリコンからなる半導体基板１上に不純物密度
が１０16ｃｍ-3程度の厚さ７μｍ前後のｎ- 型エピタキ
シャル層２が構成されたものであり、このウエハ２１の
主表面にユニットセル１５が構成される。ウエハ２１の
主表面に１２μｍ程度のユニットセル寸法ａでＵ溝５０
を形成するために、厚さ３μｍ程度のＬＯＣＯＳ酸化膜
を形成し、この酸化膜をマスクとして自己整合的な二重
拡散により接合深さが３μｍ程度のｐ型ベース層１６
と、接合深さが１μｍ程度のｎ+ 型ソース層４とが形成
されており、それによりＵ溝５０の側壁部５１にチャネ
ル５が設定される。なお、ｐ型ベース層１６の接合深さ
はＵ溝５０底辺のエッジ部１２でブレークダウンによる
破壊が生じない深さに設定されている。また、ｐ型ベー
ス層１６の中央部の接合深さが周囲よりも深くなるよう
に、あらかじめｐ型ベース層１６の中央部にボロンが拡
散されており、ドレイン・ソース間に高電圧が印加され
たときに、ｐ型ベース層１６の底面の中央部でブレーク
ダウンが起こるように設定されている。また、二重拡散
後にこの拡散マスク及びＵ溝５０形成用として使用した
ＬＯＣＯＳ酸化膜は除去されて、Ｕ溝５０の内壁には厚
さが６０ｎｍ程度のゲート酸化膜８が形成され、さら
に、その上に厚さが４００ｎｍ程度のポリシリコンから
なるゲート電極９、厚さが１μｍ程度のＢＰＳＧからな
る層間絶縁膜１８が形成されている。さらに、ｐ型ベー
ス層１６の中央部表面に接合深さが０．５μｍ程度のｐ
+ 型ベースコンタクト層１７が形成され、層間絶縁膜１
８の上に形成されたソース電極１９とｎ+ 型ソース層４
およびｐ+ 型ベースコンタクト層１７がコンタクト穴を
介してオーミック接触している。また、半導体基板１の
裏面にオーミック接触するようにドレイン電極２０が形
成されている。
【００５５】次に本実施例の製造方法を述べる。まず、
図２，図３に示されるように、ｎ+ 型シリコンからなる
面方位が（１００）である半導体基板１の主表面にｎ-
型のエピタキシャル層２を成長させたウエハ２１を用意
する。この半導体基板１（半導体基板に相当）はその不
純物濃度が１０20ｃｍ-3程度になっている。また、エピ
タキシャル層２（半導体層に相当）はその厚さが７μｍ
程度で、その不純物濃度は１０16ｃｍ-3程度となってい
る。次に、図４に示される様に、このウエハ２１の主表
面を熱酸化して厚さ６０ｎｍ程度のフィールド酸化膜６
０を形成し、その後レジスト膜６１を堆積して公知のフ
ォトリソ工程にてセル形成予定位置の中央部に開口する
パターンにレジスト膜６１をパターニングする。そし
て、このレジスト膜６１をマスクとしてボロン（Ｂ+ ）
をイオン注入する。
図２，図３に示されるように、ｎ+ 型シリコンからなる
面方位が（１００）である半導体基板１の主表面にｎ-
型のエピタキシャル層２を成長させたウエハ２１を用意
する。この半導体基板１（半導体基板に相当）はその不
純物濃度が１０20ｃｍ-3程度になっている。また、エピ
タキシャル層２（半導体層に相当）はその厚さが７μｍ
程度で、その不純物濃度は１０16ｃｍ-3程度となってい
る。次に、図４に示される様に、このウエハ２１の主表
面を熱酸化して厚さ６０ｎｍ程度のフィールド酸化膜６
０を形成し、その後レジスト膜６１を堆積して公知のフ
ォトリソ工程にてセル形成予定位置の中央部に開口する
パターンにレジスト膜６１をパターニングする。そし
て、このレジスト膜６１をマスクとしてボロン（Ｂ+ ）
をイオン注入する。
【００５６】レジスト剥離後、熱拡散により図５に示す
ように接合深さが３μｍ程度のｐ型拡散層６２を形成す
る。このｐ型拡散層６２は最終的には後述するｐ型ベー
ス層１６の一部となり、ドレイン・ソース間に高電圧が
印加されたとき、ｐ型拡散層６２の底辺部分で安定にブ
レークダウンを起こさせることにより、耐サージ性を向
上させる目的を果たす。
ように接合深さが３μｍ程度のｐ型拡散層６２を形成す
る。このｐ型拡散層６２は最終的には後述するｐ型ベー
ス層１６の一部となり、ドレイン・ソース間に高電圧が
印加されたとき、ｐ型拡散層６２の底辺部分で安定にブ
レークダウンを起こさせることにより、耐サージ性を向
上させる目的を果たす。
【００５７】次に、図５に示すように、ウエハ２１の主
表面に窒化シリコン膜６３を約２００ｎｍ堆積し、この
窒化シリコン膜６３（マスクに相当）を図６に示すよう
に＜０１１＞方向に垂直及び平行になるようにパターニ
ングして、ピッチ幅（ユニットセル１５の寸法）ａで開
口する格子状の開口パターンを形成する（マスク形成工
程に相当）。なお、この開口パターンは上述のｐ型拡散
層６２がそのピッチ間隔の中央部に位置するようにマス
ク合わせしている。
表面に窒化シリコン膜６３を約２００ｎｍ堆積し、この
窒化シリコン膜６３（マスクに相当）を図６に示すよう
に＜０１１＞方向に垂直及び平行になるようにパターニ
ングして、ピッチ幅（ユニットセル１５の寸法）ａで開
口する格子状の開口パターンを形成する（マスク形成工
程に相当）。なお、この開口パターンは上述のｐ型拡散
層６２がそのピッチ間隔の中央部に位置するようにマス
ク合わせしている。
【００５８】次に、窒化シリコン膜６３をマスクとして
フィールド酸化膜６０をエッチングし、ひきつづき図７
に示すように、四フッ化炭素と酸素ガスを含む放電室７
０２でプラズマを発生させて、化学的な活性種を作り、
この活性種を反応室７０３へ輸送し、反応室７０３でｎ
- 型エピタキシャル層２を等方的にケミカルドライエッ
チングして溝６４を形成する（ケミカルドライエッチン
グ工程に相当）。
フィールド酸化膜６０をエッチングし、ひきつづき図７
に示すように、四フッ化炭素と酸素ガスを含む放電室７
０２でプラズマを発生させて、化学的な活性種を作り、
この活性種を反応室７０３へ輸送し、反応室７０３でｎ
- 型エピタキシャル層２を等方的にケミカルドライエッ
チングして溝６４を形成する（ケミカルドライエッチン
グ工程に相当）。
【００５９】次に、図８に示すように、窒化シリコン膜
６３をマスクとして溝６４の部分を熱酸化する（酸化工
程、選択酸化工程に相当）。これはＬＯＣＯＳ(Local O
xidation of Silicon)法として良く知られた酸化方法で
あり、この酸化によりＬＯＣＯＳ酸化膜６５（酸化膜、
選択酸化膜に相当）が形成され、同時にＬＯＣＯＳ酸化
膜６５によって喰われたｎ- 型エピタキシャル層２の表
面にＵ溝５０（第２の溝に相当）が形成され、かつＵ溝
５０の形状が確定する。
６３をマスクとして溝６４の部分を熱酸化する（酸化工
程、選択酸化工程に相当）。これはＬＯＣＯＳ(Local O
xidation of Silicon)法として良く知られた酸化方法で
あり、この酸化によりＬＯＣＯＳ酸化膜６５（酸化膜、
選択酸化膜に相当）が形成され、同時にＬＯＣＯＳ酸化
膜６５によって喰われたｎ- 型エピタキシャル層２の表
面にＵ溝５０（第２の溝に相当）が形成され、かつＵ溝
５０の形状が確定する。
【００６０】この時、Ｕ溝５０の側面のチャネル形成部
の面方位が（１１１）に近い面となるようにケミカルド
ライエッチングの条件とＬＯＣＯＳ酸化の条件を選ぶ。
このようにしてＬＯＣＯＳ酸化により形成されたＵ溝５
０の内壁表面は平坦で欠陥が少なく、その表面は図２に
示されるウエハ２１の初期の主表面と同程度に表面状態
が良い。
の面方位が（１１１）に近い面となるようにケミカルド
ライエッチングの条件とＬＯＣＯＳ酸化の条件を選ぶ。
このようにしてＬＯＣＯＳ酸化により形成されたＵ溝５
０の内壁表面は平坦で欠陥が少なく、その表面は図２に
示されるウエハ２１の初期の主表面と同程度に表面状態
が良い。
【００６１】次に、図９に示すように、ＬＯＣＯＳ酸化
膜６５をマスクとして、薄いフィールド酸化膜６０を透
過させてｐ型ベース層１６を形成するためのボロンをイ
オン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフィ
ールド酸化膜６０の境界部分が自己整合位置になり、イ
オン注入される領域が正確に規定される。次に、図１０
に示すように、接合深さ３μｍ程度まで熱拡散する。こ
の熱拡散により、図５に示す工程において前もって形成
したｐ型拡散層６２と、図９に示す工程において注入さ
れたボロンの拡散層が一体になり、一つのｐ型ベース層
１６（ベース層に相当）を形成する。また、ｐ型ベース
層１６の領域の両端面はＵ溝５０の側壁の位置で自己整
合的に規定される。
膜６５をマスクとして、薄いフィールド酸化膜６０を透
過させてｐ型ベース層１６を形成するためのボロンをイ
オン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフィ
ールド酸化膜６０の境界部分が自己整合位置になり、イ
オン注入される領域が正確に規定される。次に、図１０
に示すように、接合深さ３μｍ程度まで熱拡散する。こ
の熱拡散により、図５に示す工程において前もって形成
したｐ型拡散層６２と、図９に示す工程において注入さ
れたボロンの拡散層が一体になり、一つのｐ型ベース層
１６（ベース層に相当）を形成する。また、ｐ型ベース
層１６の領域の両端面はＵ溝５０の側壁の位置で自己整
合的に規定される。
【００６２】次に、図１１に示すように、格子状のパタ
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィー
ルド酸化膜６０を透過させてｎ+ 型ソース層４（ソース
層に相当）を形成するためのリンをイオン注入する。こ
の場合も図９に示す工程においてボロンをイオン注入し
た場合と同様に、ＬＯＣＯＳ酸化膜６５とフィールド酸
化膜６０の境界部分が自己整合位置になり、イオン注入
される領域が正確に規定される。
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィー
ルド酸化膜６０を透過させてｎ+ 型ソース層４（ソース
層に相当）を形成するためのリンをイオン注入する。こ
の場合も図９に示す工程においてボロンをイオン注入し
た場合と同様に、ＬＯＣＯＳ酸化膜６５とフィールド酸
化膜６０の境界部分が自己整合位置になり、イオン注入
される領域が正確に規定される。
【００６３】次に、図１２に示すように、接合深さ０．
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５（チャネル領域に相当）も設定する。この
熱拡散において、ｎ+ 型ソース層４の領域のＵ溝５０に
接した端面は、Ｕ溝５０の側壁の位置で自己整合的に規
定される（不純物導入工程に相当）。以上、図９〜図１
２の工程によりｐ型ベース層１６の接合深さとその形状
が確定する。このｐ型ベース層１６の形状において重要
なことは、ｐ型ベース層１６の側面の位置がＵ溝５０の
側面により規定され、自己整合されて熱拡散するため、
Ｕ溝５０に対してｐ型ベース層１６の形状は完全に左右
対称になる。
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５（チャネル領域に相当）も設定する。この
熱拡散において、ｎ+ 型ソース層４の領域のＵ溝５０に
接した端面は、Ｕ溝５０の側壁の位置で自己整合的に規
定される（不純物導入工程に相当）。以上、図９〜図１
２の工程によりｐ型ベース層１６の接合深さとその形状
が確定する。このｐ型ベース層１６の形状において重要
なことは、ｐ型ベース層１６の側面の位置がＵ溝５０の
側面により規定され、自己整合されて熱拡散するため、
Ｕ溝５０に対してｐ型ベース層１６の形状は完全に左右
対称になる。
【００６４】次に、図１３に示すように、ＬＯＣＯＳ酸
化膜６５を弗酸を含む水溶液７００中で、フッ化アンモ
ニウムによりＰＨが５程度に調整された状態で、シリコ
ンの表面を水素で終端させながら酸化膜を除去してＵ溝
５０の内壁５１を露出させる。この除去工程は選択酸化
膜の形成されている面に光が当たらないように遮光布で
遮光して行う（酸化膜除去工程、選択酸化膜除去工程に
相当）。
化膜６５を弗酸を含む水溶液７００中で、フッ化アンモ
ニウムによりＰＨが５程度に調整された状態で、シリコ
ンの表面を水素で終端させながら酸化膜を除去してＵ溝
５０の内壁５１を露出させる。この除去工程は選択酸化
膜の形成されている面に光が当たらないように遮光布で
遮光して行う（酸化膜除去工程、選択酸化膜除去工程に
相当）。
【００６５】この後、水溶液中から取りだし、清浄な空
気中で乾燥させる。次に、図１５に示すように、チャネ
ルが形成される予定のｐ型ベース層１６のＵ溝の側面５
に（１１１）面が形成されるまで酸化膜を形成する。こ
の熱酸化工程により、チャネルが形成される予定面の原
子オーダーでの平坦度が高くなる。この熱酸化工程は、
図１４に示すように、酸素雰囲気に保たれ、約１０００
℃に保持されている酸化炉６０１にウエハ２１を徐々に
挿入することにより行う。このようにすると、酸化の初
期は比較的低い温度で行われるため、ｐ型ベース領域１
６、ｎ+ 型ソース領域４の不純物が、酸化工程中にウエ
ハ外部に飛散することを抑えられる。次に、図１６に示
すように、この酸化膜６００を除去する。この酸化膜６
００の除去も選択酸化膜の除去と同様に弗酸を含む水溶
液中で、フッ化アンモニウムによりＰＨが５程度に調整
された状態で、露出されたシリコンの表面を水素で終端
させながら行う。このような方法で形成されたＵ溝５０
の内壁５１は、平坦度が高く、また欠陥も少ない良好な
シリコン表面である。
気中で乾燥させる。次に、図１５に示すように、チャネ
ルが形成される予定のｐ型ベース層１６のＵ溝の側面５
に（１１１）面が形成されるまで酸化膜を形成する。こ
の熱酸化工程により、チャネルが形成される予定面の原
子オーダーでの平坦度が高くなる。この熱酸化工程は、
図１４に示すように、酸素雰囲気に保たれ、約１０００
℃に保持されている酸化炉６０１にウエハ２１を徐々に
挿入することにより行う。このようにすると、酸化の初
期は比較的低い温度で行われるため、ｐ型ベース領域１
６、ｎ+ 型ソース領域４の不純物が、酸化工程中にウエ
ハ外部に飛散することを抑えられる。次に、図１６に示
すように、この酸化膜６００を除去する。この酸化膜６
００の除去も選択酸化膜の除去と同様に弗酸を含む水溶
液中で、フッ化アンモニウムによりＰＨが５程度に調整
された状態で、露出されたシリコンの表面を水素で終端
させながら行う。このような方法で形成されたＵ溝５０
の内壁５１は、平坦度が高く、また欠陥も少ない良好な
シリコン表面である。
【００６６】つづいて図１８に示すように、Ｕ溝５０の
側面及び底面に熱酸化により厚さ６０ｎｍ程度のゲート
酸化膜８を形成する。この酸化工程は前述したのと同様
に、酸素雰囲気に保たれ、約１０００℃に保持されてい
る酸化炉６０１にウエハ２１を徐々に挿入する。このよ
うにすると、酸化の初期は比較的低い温度で行われるた
め、ｐ型ベース領域１６、ｎ+ 型ソース領域４の不純物
が、酸化工程中にウエハ外部に飛散することを抑えられ
る。ゲート酸化膜８の膜質や、厚さの均一性、チャネル
５の界面の界面準位密度，キャリア移動度は従来のＤＭ
ＯＳと同程度に良好である。
側面及び底面に熱酸化により厚さ６０ｎｍ程度のゲート
酸化膜８を形成する。この酸化工程は前述したのと同様
に、酸素雰囲気に保たれ、約１０００℃に保持されてい
る酸化炉６０１にウエハ２１を徐々に挿入する。このよ
うにすると、酸化の初期は比較的低い温度で行われるた
め、ｐ型ベース領域１６、ｎ+ 型ソース領域４の不純物
が、酸化工程中にウエハ外部に飛散することを抑えられ
る。ゲート酸化膜８の膜質や、厚さの均一性、チャネル
５の界面の界面準位密度，キャリア移動度は従来のＤＭ
ＯＳと同程度に良好である。
【００６７】次に、図１９に示すように、ウエハ２１の
主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積
し、隣接した二つのＵ溝５０の上端の距離ｂよりも２β
だけ短い距離ｃだけ離間するようにパターニングしてゲ
ート電極９を形成する。次にゲート電極９の端部におい
てゲート酸化膜８が厚くなるよう酸化する。この時図２
０に示すようにゲート酸化膜が、ゲート端部で厚くなる
部分の長さをｘとすると、β＞ｘとなるようにβを設定
する。
主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積
し、隣接した二つのＵ溝５０の上端の距離ｂよりも２β
だけ短い距離ｃだけ離間するようにパターニングしてゲ
ート電極９を形成する。次にゲート電極９の端部におい
てゲート酸化膜８が厚くなるよう酸化する。この時図２
０に示すようにゲート酸化膜が、ゲート端部で厚くなる
部分の長さをｘとすると、β＞ｘとなるようにβを設定
する。
【００６８】以上、図９〜図１９に示す工程は本実施例
において最も重要な製造工程の部分であり、ＬＯＣＯＳ
酸化膜６５を自己整合的な二重拡散のマスクとして使用
し、ｐ型ベース層１６，ｎ+ 型ソース層４及びチャネル
５を形成し、次にＬＯＣＯＳ酸化膜６５を除去した後、
ゲート酸化膜８（ゲート絶縁膜に相当），ゲート電極９
（ゲート電極に相当）を形成する（ゲート電極形成工程
に相当）。
において最も重要な製造工程の部分であり、ＬＯＣＯＳ
酸化膜６５を自己整合的な二重拡散のマスクとして使用
し、ｐ型ベース層１６，ｎ+ 型ソース層４及びチャネル
５を形成し、次にＬＯＣＯＳ酸化膜６５を除去した後、
ゲート酸化膜８（ゲート絶縁膜に相当），ゲート電極９
（ゲート電極に相当）を形成する（ゲート電極形成工程
に相当）。
【００６９】次に、図２１に示すように、パターニング
されたレジスト膜６８をマスクとして酸化膜６７を透過
してｐ+ 型ベースコンタクト層１７を形成するためのボ
ロンをイオン注入する。次に、図２２に示すように、接
合深さ０．５μｍ程度熱拡散し、ｐ+ 型ベースコンタク
ト層１７を形成する。
されたレジスト膜６８をマスクとして酸化膜６７を透過
してｐ+ 型ベースコンタクト層１７を形成するためのボ
ロンをイオン注入する。次に、図２２に示すように、接
合深さ０．５μｍ程度熱拡散し、ｐ+ 型ベースコンタク
ト層１７を形成する。
【００７０】そして、図１（ｂ）に示すように、ウエハ
２１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成
し、その一部にコンタクト穴開けを行いｐ+ 型ベースコ
ンタクト層１７とｎ+ 型ソース層４を露出させる。さら
に、アルミニウム膜からなるソース電極１９（ソース電
極に相当）を形成し、前記コンタクト穴を介してｐ+型
ベースコンタクト層１７とｎ+ 型ソース層４とにオーミ
ック接触させる。さらに、アルミニウム膜保護用として
プラズマＣＶＤ法等により窒化シリコン等よりなるパッ
シベーション膜（図示略）を形成し、また、ウエハ２１
の裏面にはＴｉ／Ｎｉ／Ａｕの３層膜からなるドレイン
電極２０（ドレイン電極に相当）を形成し、ｎ+ 型半導
体基板１にオーミック接触をとる（ソース・ドレイン電
極形成工程、電極形成工程に相当）。
２１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成
し、その一部にコンタクト穴開けを行いｐ+ 型ベースコ
ンタクト層１７とｎ+ 型ソース層４を露出させる。さら
に、アルミニウム膜からなるソース電極１９（ソース電
極に相当）を形成し、前記コンタクト穴を介してｐ+型
ベースコンタクト層１７とｎ+ 型ソース層４とにオーミ
ック接触させる。さらに、アルミニウム膜保護用として
プラズマＣＶＤ法等により窒化シリコン等よりなるパッ
シベーション膜（図示略）を形成し、また、ウエハ２１
の裏面にはＴｉ／Ｎｉ／Ａｕの３層膜からなるドレイン
電極２０（ドレイン電極に相当）を形成し、ｎ+ 型半導
体基板１にオーミック接触をとる（ソース・ドレイン電
極形成工程、電極形成工程に相当）。
【００７１】上記のように構成された本実施例の半導体
装置の製造方法によれば、選択酸化に先立ち低濃度の半
導体層の表面の所定領域をケミカルドライエッチング法
により除去する。ケミカルドライエッチング法はドライ
エッチング法の一種でありプロセスの制御性が高く、ウ
エハ面内で均一なエッチングがおこなえ、再現性も高
い。またケミカルドライエッチング法はドライエッチン
グプロセスのなかでは比較的被エッチング面に与えるダ
メージが小さい。そして、このケミカルドライエッチン
グの後に溝６４（第１の溝）表面を酸化する。ここで酸
化をする場合、酸化が開始される溝６４の表面により、
結果として得られるｎ- 型エピタキシャル層２（半導体
層）の酸化膜との境界面の状態が異なるものとなる。即
ち、ＲＩＥ等の物理的エッチングでエッチングされた面
を酸化させても、格子欠陥が生じたまま酸化が進行し、
結果として得られるｎ- 型エピタキシャル層２の表面は
格子欠陥が残ってしまう。しかしながら、本発明におい
ては溝６４表面をケミカルドライエッチング法を用いる
ことにより、高い欠陥の少ない表面を有する溝６４が形
成され、その表面を酸化させるため、酸化が開始される
時から均一に酸化され、結果として得られるＵ溝５０の
表面も欠陥の少ない表面を得ることができる。そして、
このＵ溝５０の表面をチャネル領域として使用するた
め、低いオン抵抗を得ることができる。また、チャネル
領域用の溝としてのＵ溝５０を形成するために、ケミカ
ルドライエッチングと酸化という２段階の工程を踏んで
いるため、所望の幅のＵ溝５０を得たい場合は、酸化さ
せる幅を制御すれば良いので、溝形状も正確に制御する
ことができる。
装置の製造方法によれば、選択酸化に先立ち低濃度の半
導体層の表面の所定領域をケミカルドライエッチング法
により除去する。ケミカルドライエッチング法はドライ
エッチング法の一種でありプロセスの制御性が高く、ウ
エハ面内で均一なエッチングがおこなえ、再現性も高
い。またケミカルドライエッチング法はドライエッチン
グプロセスのなかでは比較的被エッチング面に与えるダ
メージが小さい。そして、このケミカルドライエッチン
グの後に溝６４（第１の溝）表面を酸化する。ここで酸
化をする場合、酸化が開始される溝６４の表面により、
結果として得られるｎ- 型エピタキシャル層２（半導体
層）の酸化膜との境界面の状態が異なるものとなる。即
ち、ＲＩＥ等の物理的エッチングでエッチングされた面
を酸化させても、格子欠陥が生じたまま酸化が進行し、
結果として得られるｎ- 型エピタキシャル層２の表面は
格子欠陥が残ってしまう。しかしながら、本発明におい
ては溝６４表面をケミカルドライエッチング法を用いる
ことにより、高い欠陥の少ない表面を有する溝６４が形
成され、その表面を酸化させるため、酸化が開始される
時から均一に酸化され、結果として得られるＵ溝５０の
表面も欠陥の少ない表面を得ることができる。そして、
このＵ溝５０の表面をチャネル領域として使用するた
め、低いオン抵抗を得ることができる。また、チャネル
領域用の溝としてのＵ溝５０を形成するために、ケミカ
ルドライエッチングと酸化という２段階の工程を踏んで
いるため、所望の幅のＵ溝５０を得たい場合は、酸化さ
せる幅を制御すれば良いので、溝形状も正確に制御する
ことができる。
【００７２】また、本実施例によれば、ケミカルドライ
エッチング工程は等方性であるので、溝６４に角がなく
なり、このため酸化により形成されるＵ溝５０にも角が
なくなる。このためドレイン・ソース間耐圧が向上す
る。また、溝６４のｎ- 型エピタキシャル層２表面付近
の角度が９０度に近くなり、選択酸化後に形成されるＵ
溝５０の側面の傾斜角を急角度にすることができセルサ
イズを縮小して低オン電圧を得ることができる。
エッチング工程は等方性であるので、溝６４に角がなく
なり、このため酸化により形成されるＵ溝５０にも角が
なくなる。このためドレイン・ソース間耐圧が向上す
る。また、溝６４のｎ- 型エピタキシャル層２表面付近
の角度が９０度に近くなり、選択酸化後に形成されるＵ
溝５０の側面の傾斜角を急角度にすることができセルサ
イズを縮小して低オン電圧を得ることができる。
【００７３】また、ケミカルドライエッチング工程が四
フッ化炭素と酸素をガス中に含むため、四フッ化炭素と
酸素の比によりプロセスを正確に再現性良く行うことが
できる。また、本実施例によれば、ケミカルドライエッ
チング工程において、半導体基板１もしくはｎ- 型エピ
タキシャル層２の上方に実質的に陰極降下ため、電離さ
れたガスが、ｎ- 型エピタキシャル層２表面に欠陥を与
えてしまうほどの速度で衝突することがない。このた
め、形成される溝６４の表面を欠陥の非常に少ない表面
とすることができる。
フッ化炭素と酸素をガス中に含むため、四フッ化炭素と
酸素の比によりプロセスを正確に再現性良く行うことが
できる。また、本実施例によれば、ケミカルドライエッ
チング工程において、半導体基板１もしくはｎ- 型エピ
タキシャル層２の上方に実質的に陰極降下ため、電離さ
れたガスが、ｎ- 型エピタキシャル層２表面に欠陥を与
えてしまうほどの速度で衝突することがない。このた
め、形成される溝６４の表面を欠陥の非常に少ない表面
とすることができる。
【００７４】さらに、本実施例によれば、酸化工程は溝
６４を選択酸化する選択酸化工程であるため、溝６４の
深さを深くすることができる。そして、選択酸化工程の
マスクをケミカルドライエッチング工程で用いたマスク
をそのまま使用するため、新たにマスクを形成する必要
がなく、また位置あわせも不要となる。また、酸化工程
の後に酸化膜を除去してチャネル領域を露出させる工程
を、水溶液中でｎ- 型エピタキシャル層２の表面のダン
グリングボンドを水素で終端させながら行う。これによ
り、反応活性の高いダングリングボンドが汚染物質と反
応する前に水素と反応して安定状態となり、汚染物質と
ｎ- 型エピタキシャル層２との反応を防ぐことができ
る。その後酸素中に暴露するとさらに安定な酸化膜が形
成されＵ溝５０表面を保護するため、その後のチャネル
領域の汚染を避けることができるため、高いチャネル移
動度が得られ、低オン電圧を得ることができる。
６４を選択酸化する選択酸化工程であるため、溝６４の
深さを深くすることができる。そして、選択酸化工程の
マスクをケミカルドライエッチング工程で用いたマスク
をそのまま使用するため、新たにマスクを形成する必要
がなく、また位置あわせも不要となる。また、酸化工程
の後に酸化膜を除去してチャネル領域を露出させる工程
を、水溶液中でｎ- 型エピタキシャル層２の表面のダン
グリングボンドを水素で終端させながら行う。これによ
り、反応活性の高いダングリングボンドが汚染物質と反
応する前に水素と反応して安定状態となり、汚染物質と
ｎ- 型エピタキシャル層２との反応を防ぐことができ
る。その後酸素中に暴露するとさらに安定な酸化膜が形
成されＵ溝５０表面を保護するため、その後のチャネル
領域の汚染を避けることができるため、高いチャネル移
動度が得られ、低オン電圧を得ることができる。
【００７５】また、酸化膜の除去を弗酸を含む水溶液中
でおこなうため、除去したい酸化膜と残したいｎ- 型エ
ピタキシャル層２との選択比が非常に大きくとれるた
め、ｎ - 型エピタキシャル層２の表面を傷つけることな
く酸化膜を除去することができる。さらに、選択酸化膜
と自己整合的にベース層，ソース層を形成するため、位
置合わせが不要となる。従って正確な位置にベース層，
ソース層を形成でき、素子の低面積化が可能となる。
でおこなうため、除去したい酸化膜と残したいｎ- 型エ
ピタキシャル層２との選択比が非常に大きくとれるた
め、ｎ - 型エピタキシャル層２の表面を傷つけることな
く酸化膜を除去することができる。さらに、選択酸化膜
と自己整合的にベース層，ソース層を形成するため、位
置合わせが不要となる。従って正確な位置にベース層，
ソース層を形成でき、素子の低面積化が可能となる。
【００７６】また、酸化膜を除去する間は酸化膜の表面
に光を照射しないようにすることにより、酸化膜を通し
てチャネル領域となる半導体層に光が照射されるという
ことがなくなる。このため、チャネル領域付近のｎ+ 型
ソース層４とｐ型ベース層１６との電位がほぼ等しくな
り、局所的にエッチングが進行するのが防止できて、均
一なエッチングを行うことができる。この結果、平坦な
チャネル領域が得られ、高い移動度を得ることができ
る。
に光を照射しないようにすることにより、酸化膜を通し
てチャネル領域となる半導体層に光が照射されるという
ことがなくなる。このため、チャネル領域付近のｎ+ 型
ソース層４とｐ型ベース層１６との電位がほぼ等しくな
り、局所的にエッチングが進行するのが防止できて、均
一なエッチングを行うことができる。この結果、平坦な
チャネル領域が得られ、高い移動度を得ることができ
る。
【００７７】そして、選択酸化膜を除去して得られたＵ
溝５０の側面の面方位を｛１１１｝面としている。側面
のシリコン原子は水素１個で終端されるようになり、原
子的に平坦な側面が得られる。このために高いチャネル
移動度を得ることができる。また、酸化膜を除去する工
程をＰＨを４以上の水溶液中で行うため、Ｕ溝５０の側
面のシリコン原子は水素原子１個で終端される率がさら
に高まり、原子的に平坦な｛１１１｝面が得られ、高い
チャネル移動度を得ることができる。
溝５０の側面の面方位を｛１１１｝面としている。側面
のシリコン原子は水素１個で終端されるようになり、原
子的に平坦な側面が得られる。このために高いチャネル
移動度を得ることができる。また、酸化膜を除去する工
程をＰＨを４以上の水溶液中で行うため、Ｕ溝５０の側
面のシリコン原子は水素原子１個で終端される率がさら
に高まり、原子的に平坦な｛１１１｝面が得られ、高い
チャネル移動度を得ることができる。
【００７８】以上説明したように、従来ＲＩＥ等の物理
的エッチングやウエットエッチングの後にＬＯＣＯＳ酸
化することにより、初期溝（第１の溝、即ち溝６４）形
成時に導入された格子欠陥はＬＯＣＯＳ酸化及びそのＬ
ＯＣＯＳ酸化膜の除去により除去されるものと考えられ
ていた。しかし本発明者らが実際に試作してみた所、初
期溝導入時に導入された格子欠陥は除去されずにチャネ
ル領域の表面に残ってしまうことが確認された。そして
結果としてドレイン−ソース間のリーク電流の原因とな
ることが分かった。この結果より、初期溝を形成する
際、始めから無欠陥のプロセスで行う必要があることが
分かった。しかし、無欠陥のプロセスとしてウエットエ
ッチングと同様に知られるケミカルドライエッチング
は、ウエットエッチングよりもエッチング速度が遅く、
またウエットエッチングと同じく等方性エチングである
ためサイドエッチが生じて微細化には不向きである。従
って、微細化でチャネル長を短くすることによりチャネ
ル抵抗，オン抵抗の低減を行なう現在の技術からする
と、ケミカルドライエッチングは溝形成工程には不向き
と考えられていた。しかしながら、エッチングの後にＬ
ＯＣＯＳ酸化することにより、初期溝（第１の溝、即ち
溝６４）を形成する製造方法においては、エッチングに
要する時間はケミカルウエットエッチングもケミカルド
ライエッチングも差ほど変わらず、それにも係わらず最
終的に得られるチャネル領域表面の格子欠陥が非常に少
なくなり、また任意の指数面が正確に形成できるという
ことが分かった。
的エッチングやウエットエッチングの後にＬＯＣＯＳ酸
化することにより、初期溝（第１の溝、即ち溝６４）形
成時に導入された格子欠陥はＬＯＣＯＳ酸化及びそのＬ
ＯＣＯＳ酸化膜の除去により除去されるものと考えられ
ていた。しかし本発明者らが実際に試作してみた所、初
期溝導入時に導入された格子欠陥は除去されずにチャネ
ル領域の表面に残ってしまうことが確認された。そして
結果としてドレイン−ソース間のリーク電流の原因とな
ることが分かった。この結果より、初期溝を形成する
際、始めから無欠陥のプロセスで行う必要があることが
分かった。しかし、無欠陥のプロセスとしてウエットエ
ッチングと同様に知られるケミカルドライエッチング
は、ウエットエッチングよりもエッチング速度が遅く、
またウエットエッチングと同じく等方性エチングである
ためサイドエッチが生じて微細化には不向きである。従
って、微細化でチャネル長を短くすることによりチャネ
ル抵抗，オン抵抗の低減を行なう現在の技術からする
と、ケミカルドライエッチングは溝形成工程には不向き
と考えられていた。しかしながら、エッチングの後にＬ
ＯＣＯＳ酸化することにより、初期溝（第１の溝、即ち
溝６４）を形成する製造方法においては、エッチングに
要する時間はケミカルウエットエッチングもケミカルド
ライエッチングも差ほど変わらず、それにも係わらず最
終的に得られるチャネル領域表面の格子欠陥が非常に少
なくなり、また任意の指数面が正確に形成できるという
ことが分かった。
【００７９】以上、本発明を一実施例に基づき具体的に
説明したが、本発明は上記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更可能である
ことは言うまでもない。例えば、図１３で示される、弗
酸を含む水溶液中でのＬＯＣＯＳ酸化膜の除去後、本実
施例では自然酸化によりシリコン表面を自然酸化膜で保
護したが、この工程を高温、例えば９００℃で行っても
よい。そして、ｎ型ソース層，ｐ型ソース層の形成をＬ
ＯＣＯＳ酸化膜の除去後に、レジストマスクを用いて行
っても良い。また、選択酸化膜を除去して得られた溝の
側面の面方位が低指数面の（１１０）面や（１００）面
となるように、基板の面方位，パターニング形状を選択
しても良い。なお、上記実施例は本発明を縦型パワーＭ
ＯＳＦＥＴに適用した場合についてのみ説明したが、そ
れに限定されるものではなく、このような縦型パワーＭ
ＯＳＦＥＴを組み込んだパワーＭＯＳＩＣに適用しても
良い。またさらに、本実施例においては半導体基板とし
てｎ+ 型半導体基板を持ちいた縦型パワーＭＯＳＦＥＴ
について説明したが、ｐ+ 型半導体基板を用いた絶縁ゲ
ート型バイポーラトランジスタ（ＩＧＢＴ）のゲート構
造にも適用することができる。また、ケミカルドライエ
ッチング工程を、ＣＣｌ4 ，Ｃｌ2 ，ＳＦ6，ＣＦＣｌ
3 ，ＣＦ2 Ｃｌ2 ，ＣＦ3 Ｃｌ，ＣＨＦ3 ，Ｃ2 ＣｌＦ
5 ，Ｆ2 ，ＮＦ3 ，ＢＣｌ3 の内の何れか一つもしくは
複数を含むガス系で行っても良い。これにより、効率良
くエッチングすることができる。さらに、本実施例にお
いては、半導体基板に電圧を印加しないで行ったが、ケ
ミカルドライエッチング工程は、電離されたガス雰囲気
中において、前記半導体層の上方での陰極降下の絶対値
が１０Ｖ未満の状態で行なっても良い。これにより電離
されたガスが、半導体層表面に欠陥を与えてしまうほど
の速度で衝突することがなくなる。そして、形成される
溝６４の表面を欠陥の非常に少ない表面とすることがで
きる。また、本実施例ではｎチャネル型についてのみ説
明したが、ｎ型とｐ型の半導体の型を入れ換えたｐチャ
ネル型についても同様の効果が得られることは言うまで
もない。
説明したが、本発明は上記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更可能である
ことは言うまでもない。例えば、図１３で示される、弗
酸を含む水溶液中でのＬＯＣＯＳ酸化膜の除去後、本実
施例では自然酸化によりシリコン表面を自然酸化膜で保
護したが、この工程を高温、例えば９００℃で行っても
よい。そして、ｎ型ソース層，ｐ型ソース層の形成をＬ
ＯＣＯＳ酸化膜の除去後に、レジストマスクを用いて行
っても良い。また、選択酸化膜を除去して得られた溝の
側面の面方位が低指数面の（１１０）面や（１００）面
となるように、基板の面方位，パターニング形状を選択
しても良い。なお、上記実施例は本発明を縦型パワーＭ
ＯＳＦＥＴに適用した場合についてのみ説明したが、そ
れに限定されるものではなく、このような縦型パワーＭ
ＯＳＦＥＴを組み込んだパワーＭＯＳＩＣに適用しても
良い。またさらに、本実施例においては半導体基板とし
てｎ+ 型半導体基板を持ちいた縦型パワーＭＯＳＦＥＴ
について説明したが、ｐ+ 型半導体基板を用いた絶縁ゲ
ート型バイポーラトランジスタ（ＩＧＢＴ）のゲート構
造にも適用することができる。また、ケミカルドライエ
ッチング工程を、ＣＣｌ4 ，Ｃｌ2 ，ＳＦ6，ＣＦＣｌ
3 ，ＣＦ2 Ｃｌ2 ，ＣＦ3 Ｃｌ，ＣＨＦ3 ，Ｃ2 ＣｌＦ
5 ，Ｆ2 ，ＮＦ3 ，ＢＣｌ3 の内の何れか一つもしくは
複数を含むガス系で行っても良い。これにより、効率良
くエッチングすることができる。さらに、本実施例にお
いては、半導体基板に電圧を印加しないで行ったが、ケ
ミカルドライエッチング工程は、電離されたガス雰囲気
中において、前記半導体層の上方での陰極降下の絶対値
が１０Ｖ未満の状態で行なっても良い。これにより電離
されたガスが、半導体層表面に欠陥を与えてしまうほど
の速度で衝突することがなくなる。そして、形成される
溝６４の表面を欠陥の非常に少ない表面とすることがで
きる。また、本実施例ではｎチャネル型についてのみ説
明したが、ｎ型とｐ型の半導体の型を入れ換えたｐチャ
ネル型についても同様の効果が得られることは言うまで
もない。
【図１】図（ａ）は本発明の第１実施例による縦型パワ
ーＭＯＳＦＥＴの一部を示す平面図であり、図（ｂ）は
図（ａ）のＡ−Ａ断面図である。
ーＭＯＳＦＥＴの一部を示す平面図であり、図（ｂ）は
図（ａ）のＡ−Ａ断面図である。
【図２】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する図である。
ＥＴの製造工程の説明に供する図である。
【図３】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する断面図である。
ＥＴの製造工程の説明に供する断面図である。
【図４】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図５】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図６】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部平面図である。
ＥＴの製造工程の説明に供する要部平面図である。
【図７】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する図である。
ＥＴの製造工程の説明に供する図である。
【図８】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図９】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴの製造工程の説明に供する要部断面図である。
ＥＴの製造工程の説明に供する要部断面図である。
【図１０】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図１１】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図１２】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図１３】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する図である。
ＦＥＴの製造工程の説明に供する図である。
【図１４】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する図である。
ＦＥＴの製造工程の説明に供する図である。
【図１５】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図１６】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する図である。
ＦＥＴの製造工程の説明に供する図である。
【図１７】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する図である。
ＦＥＴの製造工程の説明に供する図である。
【図１８】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図１９】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図２０】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図２１】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図２２】本発明の第１実施例による縦型パワーＭＯＳ
ＦＥＴの製造工程の説明に供する要部断面図である。
ＦＥＴの製造工程の説明に供する要部断面図である。
【図２３】図（ａ）は従来の縦型パワーＭＯＳＦＥＴの
一部を示す平面図であり、図（ｂ）は図（ａ）のＡ−Ａ
断面図である。
一部を示す平面図であり、図（ｂ）は図（ａ）のＡ−Ａ
断面図である。
【図２４】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図２５】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図２６】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図２７】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図２８】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図２９】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３０】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３１】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３２】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３３】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３４】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
【図３５】従来の縦型パワーＭＯＳＦＥＴの製造工程の
説明に供する要部断面図である。
説明に供する要部断面図である。
１ ｎ+ 型半導体基板 ２ ｎ- 型エピタキシャル層 ４ ｎ+ 型ソース層 ５ チャネル ６ ｎ- 型ドレイン層 ７ ＪＦＥＴ部 ８ ゲート酸化膜 ９ ゲート電極 １６ ｐ型ベース層 １９ ソース電極 ２０ ドレイン電極 ５０ Ｕ溝 ５１ Ｕ溝の内壁 ６５ ＬＯＣＯＳ酸化膜 ６０１ 酸化炉 ６０３ ウエハボート ７００ 水溶液 ７０２ 放電室 ７０３ 反応室 ７０４ 遮光布
───────────────────────────────────────────────────── フロントページの続き (72)発明者 竹内 有一 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内 (72)発明者 戸倉 規仁 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内
Claims (26)
- 【請求項１】 半導体基板上に配置された第１導電型の
半導体層の主表面上に、所定領域に開口部を有するマス
クを形成するマスク形成工程と、 前記マスクの開口部を通して前記半導体層をケミカルド
ライエッチングし、前記半導体層に、前記開口部よりも
広い入口部分、前記主表面と略平行の底面、及び前記入
口部分と前記底面とをつなぐ側面、を有する第１の溝を
形成するケミカルドライエッチング工程と、 前記第１の溝を含む領域を酸化することにより、前記第
１の溝の表面に所定厚さの酸化膜を形成する酸化工程
と、 前記酸化膜に接する前記半導体層表面を含むように前記
主表面側から第２導電型の不純物を導入して前記半導体
層内に第２導電型のベース層を形成し、前記ベース層内
に前記主表面側から第１導電型の不純物を導入して第１
導電型のソース層を形成し、かかるソース層形成時に前
記ベース層の側壁にチャネル領域を形成する不純物導入
工程と、 前記酸化膜を除去して、前記第１の溝よりも深い所定深
さを有する第２の溝を形成する酸化膜除去工程と、 少なくとも前記ソース層と前記半導体層との間の前記第
２の溝表面にゲート絶縁膜を介してゲート電極を形成
し、前記ソース層及び前記ベース層に電気的に接触する
ソース電極を形成し、前記半導体基板に電気的に接触す
るドレイン電極を形成する電極形成工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記ケミカルドライエッチング工程が等
方性エッチング工程であることを特徴とする請求項１記
載の半導体装置の製造方法。 - 【請求項３】 前記ケミカルドライエッチング工程は、
四フッ化炭素と酸素とを含むガス系でエッチングする工
程からなることを特徴とする請求項１乃至請求項２記載
の半導体装置の製造方法。 - 【請求項４】 前記ケミカルドライエッチング工程は、
ＣＣｌ4 ，Ｃｌ2 ，ＳＦ6 ，ＣＦＣｌ3 ，ＣＦ2 Ｃ
ｌ2 ，ＣＦ3 Ｃｌ，ＣＨＦ3 ，Ｃ2 ＣｌＦ5 ，Ｆ 2 ，Ｎ
Ｆ3 ，ＢＣｌ3 の内の何れか一つもしくは複数を含むガ
ス系でエッチングする工程からなることを特徴とする請
求項１乃至請求項２記載の半導体装置の製造方法。 - 【請求項５】 前記ケミカルドライエッチング工程は、
電離されたガス雰囲気中において、前記半導体層の上方
での陰極降下が実質的にない状態で行われることを特徴
とする請求項１乃至請求項４記載の半導体装置の製造方
法。 - 【請求項６】 前記ケミカルドライエッチング工程は、
電離されたガス雰囲気中において、前記半導体層の上方
での陰極降下の絶対値が、１０Ｖ未満の状態で行われる
ことを特徴とする請求項１乃至請求項４記載の半導体装
置の製造方法。 - 【請求項７】 前記酸化工程は、前記第１の溝を含む領
域を選択酸化することにより、前記第１の溝の表面、お
よび前記マスクと前記半導体基板との間に所定厚さの選
択酸化膜を形成する選択酸化工程からなり、 前記不純物導入工程は、前記選択酸化膜に接する前記半
導体層表面を含むように前記主表面側から前記第２導電
型の不純物を導入して前記半導体層内に第２導電型の前
記ベース層を形成し、前記ベース層内に前記主表面側か
ら前記第１導電型の不純物を導入して第１導電型の前記
ソース層を形成する工程からなり、 前記酸化膜除去工程は、前記選択酸化膜を除去して、前
記第１の溝よりも深い所定深さを有する第２の溝を形成
する選択酸化膜除去工程からなることを特徴とする請求
項１乃至請求項６記載の半導体装置の製造方法。 - 【請求項８】 前記選択酸化工程は、前記マスク形成工
程で形成した前記マスクを用いて選択酸化することを特
徴とする請求項７記載の半導体装置の製造方法。 - 【請求項９】 前記選択酸化工程は、前記第１の溝の表
面、および前記マスクと前記半導体層との間に所定厚さ
の選択酸化膜を形成することを特徴とする請求項７乃至
請求項８記載の半導体装置の製造方法。 - 【請求項１０】 前記選択酸化工程は、前記ケミカルド
ライエッチング工程により生じた前記第１の溝を含む領
域を選択酸化することにより、前記第１の溝表面に所定
厚さの第１の選択酸化膜を形成し、また前記マスクと前
記半導体基板との間に前記入口部分から遠ざかる程薄く
なる第２の選択酸化膜を形成する工程からなることを特
徴とする請求項７乃至請求項８記載の半導体装置の製造
方法。 - 【請求項１１】 前記酸化膜除去工程は、水溶液中で前
記酸化膜の表面を水素で終端させながら前記酸化膜を除
去して、前記所定深さを有する前記第１の溝を形成した
後、前記水素で終端させた前記第１の溝表面を、酸素を
含む気体中で酸化させて前記第１の溝の表面に保護用の
酸化膜を形成する工程であることを特徴とする請求項１
乃至請求項１０記載の半導体装置の製造方法。 - 【請求項１２】 前記酸化膜除去工程は、弗酸を含む水
溶液中で前記酸化膜の表面に発生するダングリングボン
ドを水素で終端させながら、前記酸化膜を除去すること
を特徴とする請求項１１記載記載の半導体装置の製造方
法。 - 【請求項１３】 第１導電型の半導体基板の主表面上
に、所定領域に開口部を有するマスクを形成するマスク
形成工程と、 前記マスクの開口部を通して前記半導体基板をエッチン
グし、前記半導体基板に、前記開口部よりも広い入口部
分を有する第１の溝を形成するエッチング工程と、 前記第１の溝を含む領域を選択酸化することにより、前
記第１の溝の表面、および前記マスクと前記半導体基板
との間に所定厚さの選択酸化膜を形成する選択酸化工程
と、 前記選択酸化膜の側面に接する前記半導体基板表面を含
むように前記主表面側から第２導電型の不純物を拡散さ
せて第２導電型のベース層を形成し、前記ベース層内に
前記主表面側から第１導電型の不純物を拡散させて第１
導電型のソース層を形成し、前記ベース層の側壁にチャ
ネルを形成する不純物導入工程と、 水溶液中で前記選択酸化膜の表面を水素で終端させなが
ら前記選択酸化膜を除去して、前記第１の溝よりも深い
所定深さを有する第２の溝を形成した後、前記水素で終
端させた前記第２の溝表面を、酸素を含む気体中で酸化
させて前記第２の溝の表面に保護用の酸化膜を形成する
選択酸化膜除去工程と、 前記第２の溝表面にゲート酸化膜を介してゲート電極を
形成し、前記ソース層及び前記ベース層に電気的に接触
するソース電極を形成し、前記半導体基板の他主面側に
電気的に接触するドレイン電極とを形成する電極形成工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項１４】 前記電極形成工程は、 前記第２の溝の内壁を酸化してゲート酸化膜を形成し、
このゲート酸化膜上にゲート電極を形成するゲート電極
形成工程と、 前記ソース層および前記ベース層にともに電気的に接触
するソース電極を形成し、前記半導体基板の他主面側に
電気的に接触するドレイン電極とを形成するソース・ド
レイン電極形成工程とからなることを特徴とする請求項
１乃至請求項１３記載の半導体装置の製造方法。 - 【請求項１５】 前記不純物導入工程は、前記選択酸化
膜と自己整合的に前記主表面側から前記第２導電型の不
純物を拡散させて前記第１の溝表面に前記ベース層を形
成し、また前記選択酸化膜と自己整合的に前記主表面側
から前記ベース層内に前記第１導電型の不純物を拡散さ
せることで前記ソース層を形成することを特徴とする請
求項７乃至請求項１４記載の半導体装置の製造方法。 - 【請求項１６】 前記酸化膜除去工程は、少なくとも前
記酸化膜の表面には光が照射されない状態で前記酸化膜
を除去する工程であることを特徴とする請求項１乃至請
求項１５記載の半導体装置の製造方法。 - 【請求項１７】 前記半導体層はシリコンからなり、 さらに前記酸化膜除去工程は、前記酸化膜を除去して得
られた第２の溝の側面のチャネル形成部の面方位が｛１
１０｝面，｛１００｝面の何れか一つとなるように前記
酸化膜を除去する工程であることを特徴とする請求項１
乃至請求項１６記載の半導体装置の製造方法。 - 【請求項１８】 前記半導体層はシリコンからなり、 さらに前記酸化膜除去工程は、前記酸化膜を除去して得
られた第２の溝の側面のチャネル形成部の面方位が｛１
１１｝面となるように前記酸化膜を除去する工程である
ことを特徴とする請求項１乃至請求項１６記載の半導体
装置の製造方法。 - 【請求項１９】 前記酸化膜除去工程は、ＰＨが４より
大きい溶液で前記酸化膜を除去する工程であることを特
徴とする請求項１８記載の半導体装置の製造方法。 - 【請求項２０】 第１導電型の半導体基板と、 前記半導体基板の主表面側に形成され、ケミカルドライ
エッチングと該ケミカルドライエッチングの後にＬＯＣ
ＯＳ酸化を施すことにより形成されるとともに、所定の
入口幅を有する入口、前記主表面と略平行な面を有する
底面、及び前記入口と前記底面とを連続的に結ぶ側面、
からなる溝部と、 前記溝部における前記側面を含み、前記主表面側から所
定深さまで形成された第２導電型のベース層と、 前記ベース層内における前記主表面側に形成され、前記
溝部における前記側面にチャネル領域を形成させるソー
ス層と、 前記溝部の前記側面及び前記底面を含む領域に、ゲート
絶縁膜を介して形成されたゲート電極とを備えることを
特徴とする半導体装置。 - 【請求項２１】 前記溝部は、前記主表面から前記入口
幅の１／２以下の深さを有することを特徴とする請求項
２０記載の半導体装置。 - 【請求項２２】 前記半導体基板の面方位は、｛１０
０｝面であることを特徴とする請求項２０乃至請求項２
１記載の半導体装置。 - 【請求項２３】 前記半導体基板、前記ベース層及び前
記ソース層はそれぞれシリコンからなり、更に前記溝部
の前記側面における前記チャネル領域の面方位は、｛１
１１｝面もしくは｛１１１｝面に近い面であることを特
徴とする請求項２０乃至請求項２２記載の半導体装置。 - 【請求項２４】 前記半導体基板、前記ベース層及び前
記ソース層はそれぞれシリコンからなり、更に前記溝部
の前記側面における前記チャネル領域の面方位は、｛１
１０｝面、｛１１０｝面に近い面、｛１００｝面、｛１
００｝面に近い面の何れか一つの面であることを特徴と
する請求項２０乃至請求項２１記載の半導体装置。 - 【請求項２５】 前記溝部は、前記半導体基板をケミカ
ルドライエッチングして初期溝を形成し、その後、前記
初期溝を含む領域を酸化することにより前記初期溝の表
面に所定厚さの酸化膜を形成し、前記酸化膜をエッチン
グ除去することで形成されたものであることを特徴とす
る請求項２０記載の半導体装置。 - 【請求項２６】 前記溝部はバスタブ形状であることを
特徴とする請求項２０記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06603395A JP3663657B2 (ja) | 1994-03-30 | 1995-03-24 | 半導体装置の製造方法 |
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-60693 | 1994-03-30 | ||
| JP6069394 | 1994-03-30 | ||
| JP21576994 | 1994-09-09 | ||
| JP6-215769 | 1994-09-09 | ||
| JP32469494 | 1994-12-27 | ||
| JP6-324694 | 1994-12-27 | ||
| JP06603395A JP3663657B2 (ja) | 1994-03-30 | 1995-03-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08236766A true JPH08236766A (ja) | 1996-09-13 |
| JP3663657B2 JP3663657B2 (ja) | 2005-06-22 |
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ID=27463943
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| JP06603395A Expired - Fee Related JP3663657B2 (ja) | 1994-03-30 | 1995-03-24 | 半導体装置の製造方法 |
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|---|---|
| JP (1) | JP3663657B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5998268A (en) * | 1996-09-30 | 1999-12-07 | Denso Corporation | Manufacturing method of semiconductor device with a groove |
| US7037754B2 (en) | 1999-09-20 | 2006-05-02 | Rohm Co., Ltd. | Semiconductor chip and method of producing the same |
| US7091555B2 (en) | 2003-04-02 | 2006-08-15 | Rohm Co., Ltd. | Semiconductor device for switching |
| US9123767B2 (en) | 2013-03-21 | 2015-09-01 | Fuji Electric Co., Ltd. | MOS semiconductor device |
-
1995
- 1995-03-24 JP JP06603395A patent/JP3663657B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5998268A (en) * | 1996-09-30 | 1999-12-07 | Denso Corporation | Manufacturing method of semiconductor device with a groove |
| US7037754B2 (en) | 1999-09-20 | 2006-05-02 | Rohm Co., Ltd. | Semiconductor chip and method of producing the same |
| US7091555B2 (en) | 2003-04-02 | 2006-08-15 | Rohm Co., Ltd. | Semiconductor device for switching |
| US9123767B2 (en) | 2013-03-21 | 2015-09-01 | Fuji Electric Co., Ltd. | MOS semiconductor device |
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