JP3491408B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、電力用半導体素子
として用いられる半導体装置の製造方法に関し、その用
途として、例えば縦型ＭＯＳＦＥＴ(Metal Oxide Semi
conductor FieldEffect Transistor)やＩＧＢＴ（Insul
ated Gate Bipolar Transistor ）等の製造方法、及び
その単体または電力用半導体素子を組み込んだＭＯＳＩ
Ｃ等の製造方法に採用して好適である。
として用いられる半導体装置の製造方法に関し、その用
途として、例えば縦型ＭＯＳＦＥＴ(Metal Oxide Semi
conductor FieldEffect Transistor)やＩＧＢＴ（Insul
ated Gate Bipolar Transistor ）等の製造方法、及び
その単体または電力用半導体素子を組み込んだＭＯＳＩ
Ｃ等の製造方法に採用して好適である。
【０００２】
【従来の技術】縦型パワーＭＯＳＦＥＴは、周波数特性
が優れ、スイッチング速度が速く、かつ低電力で駆動で
きる等多くの特長を有することから、近年多くの産業分
野で使用されている。たとえば、日経マグロウヒル社発
行“日経エレクトロニクス”の１９８６年５月１９日
号，pp.165-188には、パワーＭＯＳＦＥＴの開発の焦点
が低耐圧品および高耐圧品に移行している旨記載されて
いる。さらに、この文献には、耐圧１００Ｖ以下のパワ
ーＭＯＳＦＥＴチップのオン抵抗は、１０ｍΩレベルま
で低くなってきていることが記載されており、この理由
として、パワーＭＯＳＦＥＴの製造にＬＳＩの微細加工
を利用したり、そのセルの形状を工夫したりすることに
より、面積当たりのチャネル幅が大きくとれるようにな
ったことにある旨述べられている。また、この文献には
主流であるＤＭＯＳ型（二重拡散型）セルを使用した縦
型パワーＭＯＳＦＥＴを中心にのべられている。その理
由は、ＤＭＯＳ型はチャネル部分にシリコンウエハの平
坦な主表面をそのまま使用することを特長とするプレー
ナプロセスにより作製されるため、歩留まりが良くコス
トが安いという製造上の利点があるからである。
が優れ、スイッチング速度が速く、かつ低電力で駆動で
きる等多くの特長を有することから、近年多くの産業分
野で使用されている。たとえば、日経マグロウヒル社発
行“日経エレクトロニクス”の１９８６年５月１９日
号，pp.165-188には、パワーＭＯＳＦＥＴの開発の焦点
が低耐圧品および高耐圧品に移行している旨記載されて
いる。さらに、この文献には、耐圧１００Ｖ以下のパワ
ーＭＯＳＦＥＴチップのオン抵抗は、１０ｍΩレベルま
で低くなってきていることが記載されており、この理由
として、パワーＭＯＳＦＥＴの製造にＬＳＩの微細加工
を利用したり、そのセルの形状を工夫したりすることに
より、面積当たりのチャネル幅が大きくとれるようにな
ったことにある旨述べられている。また、この文献には
主流であるＤＭＯＳ型（二重拡散型）セルを使用した縦
型パワーＭＯＳＦＥＴを中心にのべられている。その理
由は、ＤＭＯＳ型はチャネル部分にシリコンウエハの平
坦な主表面をそのまま使用することを特長とするプレー
ナプロセスにより作製されるため、歩留まりが良くコス
トが安いという製造上の利点があるからである。
【０００３】一方、縦型パワーＭＯＳＦＥＴの普及に伴
って低損失化、低コスト化がさらに求められているが、
微細加工やセルの形状の工夫によるオン抵抗低減は限界
にきている。たとえば、特開昭６３−２６６８８２号公
報によると、ＤＭＯＳ型においては微細加工によりユニ
ットセルの寸法を小さくしてもオン抵抗がそれ以上減少
しない極小点があり、その主原因がオン抵抗の成分を成
すＪＦＥＴ抵抗の増加であることが分かっている。また
ＤＭＯＳ型において、特開平２−８６１３６号公報に示
されているように、現在の微細加工技術の下ではオン抵
抗が極小点をとるユニットセルの寸法は１５μｍ付近で
ある。
って低損失化、低コスト化がさらに求められているが、
微細加工やセルの形状の工夫によるオン抵抗低減は限界
にきている。たとえば、特開昭６３−２６６８８２号公
報によると、ＤＭＯＳ型においては微細加工によりユニ
ットセルの寸法を小さくしてもオン抵抗がそれ以上減少
しない極小点があり、その主原因がオン抵抗の成分を成
すＪＦＥＴ抵抗の増加であることが分かっている。また
ＤＭＯＳ型において、特開平２−８６１３６号公報に示
されているように、現在の微細加工技術の下ではオン抵
抗が極小点をとるユニットセルの寸法は１５μｍ付近で
ある。
【０００４】この限界を突破するために種々の構造が提
案されている。それらに共通した特徴は素子表面に溝を
形成し、その溝の側面にチャネル部を形成した構造であ
り、この構造により前述のＪＦＥＴ抵抗を大幅に減少さ
せることができる。さらに、この溝の側面にチャネル部
を形成した構造においては、ユニットセル寸法を小さく
してもＪＦＥＴ抵抗の増大は無視することができるた
め、特開昭６３−２６６８８２号公報に記載されたよう
なユニットセル寸法の縮小に対してオン抵抗が極小点を
とるという限界が無く、１５μｍを切って微細加工の限
界まで小さくすることができる。
案されている。それらに共通した特徴は素子表面に溝を
形成し、その溝の側面にチャネル部を形成した構造であ
り、この構造により前述のＪＦＥＴ抵抗を大幅に減少さ
せることができる。さらに、この溝の側面にチャネル部
を形成した構造においては、ユニットセル寸法を小さく
してもＪＦＥＴ抵抗の増大は無視することができるた
め、特開昭６３−２６６８８２号公報に記載されたよう
なユニットセル寸法の縮小に対してオン抵抗が極小点を
とるという限界が無く、１５μｍを切って微細加工の限
界まで小さくすることができる。
【０００５】このように、溝の側面にチャネル部を形成
する構造の従来の製造方法として例えば国際公開WO93/0
3502号や特開昭62-12167号に開示された製造方法があ
る。また、その特性を調べたものとしてISPSD'93 pp.13
5-140 に示されたものもある。図２５はWO93/03502号に
開示されたＭＯＳＦＥＴの断面図であり、図２６〜図３
７は同公報におけるＭＯＳＦＥＴの製造工程を示す断面
図である。
する構造の従来の製造方法として例えば国際公開WO93/0
3502号や特開昭62-12167号に開示された製造方法があ
る。また、その特性を調べたものとしてISPSD'93 pp.13
5-140 に示されたものもある。図２５はWO93/03502号に
開示されたＭＯＳＦＥＴの断面図であり、図２６〜図３
７は同公報におけるＭＯＳＦＥＴの製造工程を示す断面
図である。
【０００６】以下にその製造工程を簡単に説明する。ま
ず、図２６に示されるように、ｎ+ 型シリコンからなる
半導体基板１の主表面にｎ- 型のエピタキシャル層２を
成長させたウエハ２１を用意する。この半導体基板１は
その不純物濃度が１０20ｃｍ-3程度になっている。ま
た、エピタキシャル層２はその厚さが７μｍ程度で、そ
の不純物濃度は１０16ｃｍ-3程度となっている。このウ
エハ２１の主表面を熱酸化して厚さ６０ｎｍ程度のフィ
ールド酸化膜６０を形成し、その後レジスト膜６１を堆
積して公知のフォトリソ工程にてセル形成予定位置の中
央部に開口するパターンにレジスト膜６１をパターニン
グする。そして、このレジスト膜６１をマスクとしてボ
ロン（Ｂ+ ）をイオン注入する。
ず、図２６に示されるように、ｎ+ 型シリコンからなる
半導体基板１の主表面にｎ- 型のエピタキシャル層２を
成長させたウエハ２１を用意する。この半導体基板１は
その不純物濃度が１０20ｃｍ-3程度になっている。ま
た、エピタキシャル層２はその厚さが７μｍ程度で、そ
の不純物濃度は１０16ｃｍ-3程度となっている。このウ
エハ２１の主表面を熱酸化して厚さ６０ｎｍ程度のフィ
ールド酸化膜６０を形成し、その後レジスト膜６１を堆
積して公知のフォトリソ工程にてセル形成予定位置の中
央部に開口するパターンにレジスト膜６１をパターニン
グする。そして、このレジスト膜６１をマスクとしてボ
ロン（Ｂ+ ）をイオン注入する。
【０００７】レジスト剥離後、熱拡散により図２７に示
すように接合深さが３μｍ程度のｐ型拡散層６２を形成
する。このｐ型拡散層６２は最終的には後述するｐ型ベ
ース層１６の一部となり、ドレイン・ソース間に高電圧
が印加されたとき、ｐ型拡散層６２の底辺部分で安定に
ブレークダウンを起こさせることにより、耐サージ性を
向上させる目的を果たす。
すように接合深さが３μｍ程度のｐ型拡散層６２を形成
する。このｐ型拡散層６２は最終的には後述するｐ型ベ
ース層１６の一部となり、ドレイン・ソース間に高電圧
が印加されたとき、ｐ型拡散層６２の底辺部分で安定に
ブレークダウンを起こさせることにより、耐サージ性を
向上させる目的を果たす。
【０００８】次に、図２７に示すように、ウエハ２１の
主表面に窒化シリコン膜６３を約２００ｎｍ堆積し、こ
の窒化シリコン膜６３をパターニングして、ピッチ幅
（ユニットセル１５の寸法）ａで開口する格子状の開口
パターンを形成する。なお、この開口パターンは上述の
ｐ型拡散層６２がそのピッチ間隔の中央部に位置するよ
うにマスク合わせしている。
主表面に窒化シリコン膜６３を約２００ｎｍ堆積し、こ
の窒化シリコン膜６３をパターニングして、ピッチ幅
（ユニットセル１５の寸法）ａで開口する格子状の開口
パターンを形成する。なお、この開口パターンは上述の
ｐ型拡散層６２がそのピッチ間隔の中央部に位置するよ
うにマスク合わせしている。
【０００９】次に、図２８に示すように、窒化シリコン
膜６３をマスクとしてフィールド酸化膜６０をエッチン
グし、ひきつづきｎ- 型エピタキシャル層２を深さ１．
５μｍ程度エッチングして溝６４を形成する。次に、図
２９に示すように、窒化シリコン膜６３をマスクとして
溝６４の部分を熱酸化する。これはＬＯＣＯＳ(Local O
xidation of Silicon)法として良く知られた酸化方法で
あり、この酸化により選択酸化膜すなわちＬＯＣＯＳ酸
化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によ
って喰われたｎ- 型エピタキシャル層２の表面にＵ溝５
０が形成され、かつ溝５０の形状が確定する。
膜６３をマスクとしてフィールド酸化膜６０をエッチン
グし、ひきつづきｎ- 型エピタキシャル層２を深さ１．
５μｍ程度エッチングして溝６４を形成する。次に、図
２９に示すように、窒化シリコン膜６３をマスクとして
溝６４の部分を熱酸化する。これはＬＯＣＯＳ(Local O
xidation of Silicon)法として良く知られた酸化方法で
あり、この酸化により選択酸化膜すなわちＬＯＣＯＳ酸
化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によ
って喰われたｎ- 型エピタキシャル層２の表面にＵ溝５
０が形成され、かつ溝５０の形状が確定する。
【００１０】次に、図３０に示すように、ＬＯＣＯＳ酸
化膜６５をマスクとして、薄いフィールド酸化膜６０を
透過させてｐ型ベース層１６を形成するためのボロンを
イオン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフ
ィールド酸化膜６０の境界部分が自己整合位置になり、
イオン注入される領域が正確に規定される。次に、図３
１に示すように、接合深さ３μｍ程度まで熱拡散する。
この熱拡散により、図２７に示す工程において前もって
形成したｐ型拡散層６２と、図３０に示す工程において
注入されたボロンの拡散層が一体になり、一つのｐ型ベ
ース層１６を形成する。また、ｐ型ベース層１６の領域
の両端面はＵ溝５０の側壁の位置で自己整合的に規定さ
れる。
化膜６５をマスクとして、薄いフィールド酸化膜６０を
透過させてｐ型ベース層１６を形成するためのボロンを
イオン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフ
ィールド酸化膜６０の境界部分が自己整合位置になり、
イオン注入される領域が正確に規定される。次に、図３
１に示すように、接合深さ３μｍ程度まで熱拡散する。
この熱拡散により、図２７に示す工程において前もって
形成したｐ型拡散層６２と、図３０に示す工程において
注入されたボロンの拡散層が一体になり、一つのｐ型ベ
ース層１６を形成する。また、ｐ型ベース層１６の領域
の両端面はＵ溝５０の側壁の位置で自己整合的に規定さ
れる。
【００１１】次に、図３２に示すように、格子状のパタ
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５をともにマスクとして、薄いフィ
ールド酸化膜６０を透過させてｎ+ 型ソース層４を形成
するためのリンをイオン注入する。この場合も図３０に
示す工程においてボロンをイオン注入した場合と同様
に、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境
界部分が自己整合位置になり、イオン注入される領域が
正確に規定される。
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５をともにマスクとして、薄いフィ
ールド酸化膜６０を透過させてｎ+ 型ソース層４を形成
するためのリンをイオン注入する。この場合も図３０に
示す工程においてボロンをイオン注入した場合と同様
に、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境
界部分が自己整合位置になり、イオン注入される領域が
正確に規定される。
【００１２】次に、図３３に示すように、接合深さ０．
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５も設定する。この熱拡散において、ｎ+ 型
ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０
の側壁の位置で自己整合的に規定される。以上、図３０
〜図３３の工程によりｐ型ベース層１６の接合深さとそ
の形状が確定する。
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５も設定する。この熱拡散において、ｎ+ 型
ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０
の側壁の位置で自己整合的に規定される。以上、図３０
〜図３３の工程によりｐ型ベース層１６の接合深さとそ
の形状が確定する。
【００１３】次に、図３４に示すように、ＬＯＣＯＳ酸
化膜６５をウェットエッチングにより除去してＵ溝５０
の内壁５１を露出させ、その後熱酸化により厚さ６０ｎ
ｍ程度のゲート酸化膜８を形成する。次に、図３５に示
すように、ウエハ２１の主表面に厚さ４００ｎｍ程度の
ポリシリコン膜を堆積する。
化膜６５をウェットエッチングにより除去してＵ溝５０
の内壁５１を露出させ、その後熱酸化により厚さ６０ｎ
ｍ程度のゲート酸化膜８を形成する。次に、図３５に示
すように、ウエハ２１の主表面に厚さ４００ｎｍ程度の
ポリシリコン膜を堆積する。
【００１４】次に、図３６に示すように、パターニング
されたレジスト膜６８をマスクとして酸化膜６７を透過
してｐ+ 型ベースコンタクト層１７を形成するためのボ
ロンをイオン注入する。次に、図３７に示すように、接
合深さ０．５μｍ程度熱拡散し、ｐ+ 型ベースコンタク
ト層１７を形成する。
されたレジスト膜６８をマスクとして酸化膜６７を透過
してｐ+ 型ベースコンタクト層１７を形成するためのボ
ロンをイオン注入する。次に、図３７に示すように、接
合深さ０．５μｍ程度熱拡散し、ｐ+ 型ベースコンタク
ト層１７を形成する。
【００１５】そして、図２５（ｂ）に示すように、ウエ
ハ２１の主表面にＢＰＳＧ（BoronPhosphate Silicate
Glass）からなる層間絶縁膜１８を形成し、その一部に
コンタクト穴開けを行いｐ+ 型ベースコンタクト層１７
とｎ+ 型ソース層４を露出させる。さらに、アルミニウ
ム膜からなるソース電極１９を形成し、前記コンタクト
穴を介してｐ+ 型ベースコンタクト層１７とｎ+ 型ソー
ス層４とにオーミック接触させる。さらに、アルミニウ
ム膜保護用としてプラズマＣＶＤ法等により窒化シリコ
ン等よりなるパッシベーション膜（図示略）を形成し、
また、ウエハ２１の裏面にはＴｉ／Ｎｉ／Ａｕの３層膜
からなるドレイン電極２０を形成し、ｎ + 型半導体基板
１にオーミック接触をとる。
ハ２１の主表面にＢＰＳＧ（BoronPhosphate Silicate
Glass）からなる層間絶縁膜１８を形成し、その一部に
コンタクト穴開けを行いｐ+ 型ベースコンタクト層１７
とｎ+ 型ソース層４を露出させる。さらに、アルミニウ
ム膜からなるソース電極１９を形成し、前記コンタクト
穴を介してｐ+ 型ベースコンタクト層１７とｎ+ 型ソー
ス層４とにオーミック接触させる。さらに、アルミニウ
ム膜保護用としてプラズマＣＶＤ法等により窒化シリコ
ン等よりなるパッシベーション膜（図示略）を形成し、
また、ウエハ２１の裏面にはＴｉ／Ｎｉ／Ａｕの３層膜
からなるドレイン電極２０を形成し、ｎ + 型半導体基板
１にオーミック接触をとる。
【００１６】
【発明が解決しようとする課題】しかしながら、上記に
示したような半導体装置の製造方法によれば、選択酸化
に先立ち低濃度の半導体層の表面の所定領域をエッチン
グ法により除去する。このときに、エッチングした溝の
側面と半導体層表面で形成される屈曲部またはコーナ部
が生じる（図８の７０９参照）。この屈曲部は、後に行
われる選択酸化工程で滑らかになるものと思われていた
が、実際は選択酸化後も曲率半径の小さい屈曲（図８の
７１０参照）として残ることが実験により明らかになっ
た。そして従来の製造方法では、チャネル領域がこの屈
曲またはコーナを含むように形成されてしまい、結果、
この屈曲またはコーナでキャリアの移動度が低下してし
まい低オン電圧が達成できなかった。
示したような半導体装置の製造方法によれば、選択酸化
に先立ち低濃度の半導体層の表面の所定領域をエッチン
グ法により除去する。このときに、エッチングした溝の
側面と半導体層表面で形成される屈曲部またはコーナ部
が生じる（図８の７０９参照）。この屈曲部は、後に行
われる選択酸化工程で滑らかになるものと思われていた
が、実際は選択酸化後も曲率半径の小さい屈曲（図８の
７１０参照）として残ることが実験により明らかになっ
た。そして従来の製造方法では、チャネル領域がこの屈
曲またはコーナを含むように形成されてしまい、結果、
この屈曲またはコーナでキャリアの移動度が低下してし
まい低オン電圧が達成できなかった。
【００１７】そこで本発明は上記問題に鑑みたものであ
り、その目的は、選択酸化に先立ちエッチングにより溝
を形成しその溝を含む領域を選択酸化し、この溝の側面
をチャネル部とする工程を有する半導体装置の製造方法
において、屈曲またはコーナでキャリアの移動度の低下
を防止でき、低オン電圧が達成できる半導体装置の製造
方法を得ることにある。
り、その目的は、選択酸化に先立ちエッチングにより溝
を形成しその溝を含む領域を選択酸化し、この溝の側面
をチャネル部とする工程を有する半導体装置の製造方法
において、屈曲またはコーナでキャリアの移動度の低下
を防止でき、低オン電圧が達成できる半導体装置の製造
方法を得ることにある。
【００１８】
【課題を解決するための手段】上記のように構成された
請求項１の発明によれば、第１の溝を含む領域を選択酸
化することにより形成された選択酸化膜の底面中央部上
の表面の高さが半導体基板の主表面と略等しい高さか、
若しくは主表面より低く形成される。これにより選択酸
化膜の端から第１の溝上部の屈曲部までの距離が短かく
なり、更に第１導電型の不純物の横方向拡散によりこの
屈曲部がソース層に含まれるので、チャネル領域を屈曲
部よりも深い領域に形成できる。
請求項１の発明によれば、第１の溝を含む領域を選択酸
化することにより形成された選択酸化膜の底面中央部上
の表面の高さが半導体基板の主表面と略等しい高さか、
若しくは主表面より低く形成される。これにより選択酸
化膜の端から第１の溝上部の屈曲部までの距離が短かく
なり、更に第１導電型の不純物の横方向拡散によりこの
屈曲部がソース層に含まれるので、チャネル領域を屈曲
部よりも深い領域に形成できる。
【００１９】以上のことを、本発明の好ましい実施の形
態を用いて説明すると、図１４（ａ）に示すように、マ
スクと半導体基板との間の選択酸化膜（６５）の部分に
あり不純物が透過できなくなる厚さとなる位置をＲとす
ると、選択酸化膜の底面中央部上の表面（６５Ｓ）の高
さを半導体基板の主表面（２Ｓ）より低く形成した場
合、選択酸化膜の位置Ｒが屈曲部（７１０）の近くに形
成される。これにより不純物の横方向拡散によって屈曲
部（７１０）まで不純物が拡散し、ソース層（４）の接
合深さが屈曲部（７１０）よりも深い位置に形成され
る。
態を用いて説明すると、図１４（ａ）に示すように、マ
スクと半導体基板との間の選択酸化膜（６５）の部分に
あり不純物が透過できなくなる厚さとなる位置をＲとす
ると、選択酸化膜の底面中央部上の表面（６５Ｓ）の高
さを半導体基板の主表面（２Ｓ）より低く形成した場
合、選択酸化膜の位置Ｒが屈曲部（７１０）の近くに形
成される。これにより不純物の横方向拡散によって屈曲
部（７１０）まで不純物が拡散し、ソース層（４）の接
合深さが屈曲部（７１０）よりも深い位置に形成され
る。
【００２０】ここで、従来のように選択酸化膜の位置Ｒ
から第１の溝上部の屈曲部（７１０）までの距離が遠く
なると、ソース層（ｎ+ ）は選択酸化膜の位置Ｒから見
て第１の溝側には広がりにくいので、この状態でソース
層（ｎ+ ）を形成した場合、チャネル領域が第１の溝上
部の屈曲部（７１０）を含んでしまう。しかしながら、
本発明においては、選択酸化膜の底面中央部上の表面
（６５Ｓ）の高さを半導体基板の主表面（２Ｓ）と略同
じ若しくはそれより低く形成したため、選択酸化膜の位
置Ｒから第１の溝上部の屈曲部（７１０）までの距離が
短くなり、チャネル領域を屈曲部よりも深い領域に形成
できるため、チャネル領域が第１の溝上部の屈曲部（７
１０）を含まないようにできる。従って、非常に薄い反
転層中を電子が流れているチャネル領域がフラットにな
り、電子の流れが屈曲部の影響で乱されることを防ぐこ
とができる。よって、低オン電圧を達成する半導体装置
の製造方法を得ることができる。
から第１の溝上部の屈曲部（７１０）までの距離が遠く
なると、ソース層（ｎ+ ）は選択酸化膜の位置Ｒから見
て第１の溝側には広がりにくいので、この状態でソース
層（ｎ+ ）を形成した場合、チャネル領域が第１の溝上
部の屈曲部（７１０）を含んでしまう。しかしながら、
本発明においては、選択酸化膜の底面中央部上の表面
（６５Ｓ）の高さを半導体基板の主表面（２Ｓ）と略同
じ若しくはそれより低く形成したため、選択酸化膜の位
置Ｒから第１の溝上部の屈曲部（７１０）までの距離が
短くなり、チャネル領域を屈曲部よりも深い領域に形成
できるため、チャネル領域が第１の溝上部の屈曲部（７
１０）を含まないようにできる。従って、非常に薄い反
転層中を電子が流れているチャネル領域がフラットにな
り、電子の流れが屈曲部の影響で乱されることを防ぐこ
とができる。よって、低オン電圧を達成する半導体装置
の製造方法を得ることができる。
【００２１】上記のように構成された請求項２の発明に
よれば、第１の溝を含む領域を選択酸化することにより
形成された選択酸化膜の底面中央部上の表面の高さが半
導体基板の主表面と略等しい高さか、若しくは主表面よ
り低く形成される。これにより、選択酸化膜の端から屈
曲部までの距離が短かくなり、更に第１導電型の不純物
をイオン注入し、イオン注入された不純物を横方向拡散
により拡散した場合においても、この屈曲部がソース層
に含まれるので、チャネル領域を屈曲部よりも深い領域
に形成できる。従って、非常に薄い反転層中を電子が流
れているチャネル領域がフラットになり、電子の流れが
屈曲の影響で乱されることを防ぐことができる。よっ
て、請求項１記載の発明と同様、低オン電圧を達成する
半導体装置を得ることができる。
よれば、第１の溝を含む領域を選択酸化することにより
形成された選択酸化膜の底面中央部上の表面の高さが半
導体基板の主表面と略等しい高さか、若しくは主表面よ
り低く形成される。これにより、選択酸化膜の端から屈
曲部までの距離が短かくなり、更に第１導電型の不純物
をイオン注入し、イオン注入された不純物を横方向拡散
により拡散した場合においても、この屈曲部がソース層
に含まれるので、チャネル領域を屈曲部よりも深い領域
に形成できる。従って、非常に薄い反転層中を電子が流
れているチャネル領域がフラットになり、電子の流れが
屈曲の影響で乱されることを防ぐことができる。よっ
て、請求項１記載の発明と同様、低オン電圧を達成する
半導体装置を得ることができる。
【００２２】また、上記構成の請求項３の半導体装置に
よれば、ベース層およびソース層を選択酸化膜と自己整
合的に二重拡散を行うため、位置合わせのための余分な
寸法を用意する必要がないため、ユニットセルの寸法を
小さくできる。これにより、請求項１乃至請求項２記載
の発明の効果に加え、更に低オン電圧を達成する半導体
装置を得ることができる。
よれば、ベース層およびソース層を選択酸化膜と自己整
合的に二重拡散を行うため、位置合わせのための余分な
寸法を用意する必要がないため、ユニットセルの寸法を
小さくできる。これにより、請求項１乃至請求項２記載
の発明の効果に加え、更に低オン電圧を達成する半導体
装置を得ることができる。
【００２３】また、上記構成の請求項４の半導体装置に
よれば、半導体基板をケミカルドライエッチング法によ
りエッチングすることにより、被エッチング面に与える
ダメージが小さい。その結果、選択酸化して得られる第
２の溝の表面も欠陥の少ない表面を得ることができる。
この第２の溝の表面をチャネル領域と使用するため、請
求項１乃至請求項３記載の発明の効果に加え、更に低オ
ン電圧を達成する半導体装置を得ることができる。
よれば、半導体基板をケミカルドライエッチング法によ
りエッチングすることにより、被エッチング面に与える
ダメージが小さい。その結果、選択酸化して得られる第
２の溝の表面も欠陥の少ない表面を得ることができる。
この第２の溝の表面をチャネル領域と使用するため、請
求項１乃至請求項３記載の発明の効果に加え、更に低オ
ン電圧を達成する半導体装置を得ることができる。
【００２４】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態について説明する。図１（ａ）は本発明の実施の
形態による四角形ユニットセルからなる縦型パワーＭＯ
ＳＦＥＴの平面図であり、同図（ｂ）は同図（ａ）にお
けるＡ−Ａ断面図である。図２〜図２４は同じく縦型パ
ワーＭＯＳＦＥＴの製造における各段階での説明図であ
る。また、図４はｐ型ベース層の中央部形成のためにボ
ロンイオン注入をしたウエハの断面図、図５はＬＯＣＯ
Ｓ酸化のために窒化シリコン膜をユニットセル寸法ａの
間隔でパターニングしたウエハの断面図、図９はＬＯＣ
ＯＳ酸化膜が形成されたウエハの断面図、図１０はＬＯ
ＣＯＳ酸化膜をマスクとしてｐ型ベース層形成のために
ボロンイオン注入をしたウエハの断面図、図１１は熱拡
散によりｐ型ベース層を形成したウエハの断面図、図１
２はＬＯＣＯＳ酸化膜をマスクとしてｎ+ 型ソース層形
成のためにリンイオン注入をしたウエハの断面図、図１
３は熱拡散によりｎ+ 型ソース層を形成したウエハの断
面図、図２０はＬＯＣＯＳ酸化膜を除去した後に熱酸化
によりゲート酸化膜を形成したウエハの断面図、図２１
はゲート酸化膜の上にゲート電極が形成されたウエハの
断面図、図２３はｐ+ 型ベースコンタクト層形成のため
にボロンイオン注入をしたウエハの断面図、図２４は熱
拡散によりｐ+ 型ベースコンタクト層を形成したウエハ
の断面図、そして、図１（ｂ）が層間絶縁膜，ソース電
極およびドレイン電極を形成したウエハの完成断面図で
ある。
の形態について説明する。図１（ａ）は本発明の実施の
形態による四角形ユニットセルからなる縦型パワーＭＯ
ＳＦＥＴの平面図であり、同図（ｂ）は同図（ａ）にお
けるＡ−Ａ断面図である。図２〜図２４は同じく縦型パ
ワーＭＯＳＦＥＴの製造における各段階での説明図であ
る。また、図４はｐ型ベース層の中央部形成のためにボ
ロンイオン注入をしたウエハの断面図、図５はＬＯＣＯ
Ｓ酸化のために窒化シリコン膜をユニットセル寸法ａの
間隔でパターニングしたウエハの断面図、図９はＬＯＣ
ＯＳ酸化膜が形成されたウエハの断面図、図１０はＬＯ
ＣＯＳ酸化膜をマスクとしてｐ型ベース層形成のために
ボロンイオン注入をしたウエハの断面図、図１１は熱拡
散によりｐ型ベース層を形成したウエハの断面図、図１
２はＬＯＣＯＳ酸化膜をマスクとしてｎ+ 型ソース層形
成のためにリンイオン注入をしたウエハの断面図、図１
３は熱拡散によりｎ+ 型ソース層を形成したウエハの断
面図、図２０はＬＯＣＯＳ酸化膜を除去した後に熱酸化
によりゲート酸化膜を形成したウエハの断面図、図２１
はゲート酸化膜の上にゲート電極が形成されたウエハの
断面図、図２３はｐ+ 型ベースコンタクト層形成のため
にボロンイオン注入をしたウエハの断面図、図２４は熱
拡散によりｐ+ 型ベースコンタクト層を形成したウエハ
の断面図、そして、図１（ｂ）が層間絶縁膜，ソース電
極およびドレイン電極を形成したウエハの完成断面図で
ある。
【００２５】この実施の形態の縦型パワーＭＯＳＦＥＴ
は、その要部、即ちユニットセル部分を図１に示すよう
な構造として、このユニットセル１５がピッチ幅（ユニ
ットセル寸法）ａで平面上縦横に規則正しく多数配置さ
れた構造となっている。図１において、ウエハ２１は不
純物濃度が１０20ｃｍ-3程度で厚さ１００〜３００μｍ
のｎ+ 型シリコンからなる半導体基板１上に不純物密度
が１０16ｃｍ-3程度の厚さ７μｍ前後のｎ- 型エピタキ
シャル層２が構成されたものであり、このウエハ２１の
主表面にユニットセル１５が構成される。ウエハ２１の
主表面に１２μｍ程度のユニットセル寸法ａでＵ溝５０
を形成するために、厚さ３μｍ程度のＬＯＣＯＳ酸化膜
を形成し、この酸化膜をマスクとして自己整合的な二重
拡散により接合深さが３μｍ程度のｐ型ベース層１６
と、接合深さが１μｍ程度のｎ+ 型ソース層４とが形成
されており、それによりＵ溝５０の側壁部５１にチャネ
ル５が設定される。なお、ｐ型ベース層１６の接合深さ
はＵ溝５０底辺のエッジ部１２でブレークダウンによる
破壊が生じない深さに設定されている。また、ｐ型ベー
ス層１６の中央部の接合深さが周囲よりも深くなるよう
に、あらかじめｐ型ベース層１６の中央部にボロンが拡
散されており、ドレイン・ソース間に高電圧が印加され
たときに、ｐ型ベース層１６の底面の中央部でブレーク
ダウンが起こるように設定されている。また、二重拡散
後にこの拡散マスク及びＵ溝５０形成用として使用した
ＬＯＣＯＳ酸化膜は除去されて、Ｕ溝５０の内壁には厚
さが６０ｎｍ程度のゲート酸化膜８が形成され、さら
に、その上に厚さが４００ｎｍ程度のポリシリコンから
なるゲート電極９、厚さが１μｍ程度のＢＰＳＧからな
る層間絶縁膜１８が形成されている。さらに、ｐ型ベー
ス層１６の中央部表面に接合深さが０．５μｍ程度のｐ
+ 型ベースコンタクト層１７が形成され、層間絶縁膜１
８の上に形成されたソース電極１９とｎ+ 型ソース層４
およびｐ+ 型ベースコンタクト層１７がコンタクト穴を
介してオーミック接触している。また、半導体基板１の
裏面にオーミック接触するようにドレイン電極２０が形
成されている。
は、その要部、即ちユニットセル部分を図１に示すよう
な構造として、このユニットセル１５がピッチ幅（ユニ
ットセル寸法）ａで平面上縦横に規則正しく多数配置さ
れた構造となっている。図１において、ウエハ２１は不
純物濃度が１０20ｃｍ-3程度で厚さ１００〜３００μｍ
のｎ+ 型シリコンからなる半導体基板１上に不純物密度
が１０16ｃｍ-3程度の厚さ７μｍ前後のｎ- 型エピタキ
シャル層２が構成されたものであり、このウエハ２１の
主表面にユニットセル１５が構成される。ウエハ２１の
主表面に１２μｍ程度のユニットセル寸法ａでＵ溝５０
を形成するために、厚さ３μｍ程度のＬＯＣＯＳ酸化膜
を形成し、この酸化膜をマスクとして自己整合的な二重
拡散により接合深さが３μｍ程度のｐ型ベース層１６
と、接合深さが１μｍ程度のｎ+ 型ソース層４とが形成
されており、それによりＵ溝５０の側壁部５１にチャネ
ル５が設定される。なお、ｐ型ベース層１６の接合深さ
はＵ溝５０底辺のエッジ部１２でブレークダウンによる
破壊が生じない深さに設定されている。また、ｐ型ベー
ス層１６の中央部の接合深さが周囲よりも深くなるよう
に、あらかじめｐ型ベース層１６の中央部にボロンが拡
散されており、ドレイン・ソース間に高電圧が印加され
たときに、ｐ型ベース層１６の底面の中央部でブレーク
ダウンが起こるように設定されている。また、二重拡散
後にこの拡散マスク及びＵ溝５０形成用として使用した
ＬＯＣＯＳ酸化膜は除去されて、Ｕ溝５０の内壁には厚
さが６０ｎｍ程度のゲート酸化膜８が形成され、さら
に、その上に厚さが４００ｎｍ程度のポリシリコンから
なるゲート電極９、厚さが１μｍ程度のＢＰＳＧからな
る層間絶縁膜１８が形成されている。さらに、ｐ型ベー
ス層１６の中央部表面に接合深さが０．５μｍ程度のｐ
+ 型ベースコンタクト層１７が形成され、層間絶縁膜１
８の上に形成されたソース電極１９とｎ+ 型ソース層４
およびｐ+ 型ベースコンタクト層１７がコンタクト穴を
介してオーミック接触している。また、半導体基板１の
裏面にオーミック接触するようにドレイン電極２０が形
成されている。
【００２６】次に本実施の形態の製造方法を述べる。ま
ず、図２，図３に示されるように、ｎ+ 型シリコンから
なる面方位が（１００）である半導体基板１の主表面に
ｎ- 型のエピタキシャル層２を成長させたウエハ２１を
用意する。この半導体基板１はその不純物濃度が１０20
ｃｍ-3程度になっている。また、エピタキシャル層２は
その厚さが７μｍ程度で、その不純物濃度は１０16ｃｍ
-3程度となっている。次に、図４に示される様に、この
ウエハ２１の主表面を熱酸化して厚さ６０ｎｍ程度のフ
ィールド酸化膜６０を形成し、その後レジスト膜６１を
堆積して公知のフォトリソ工程にてセル形成予定位置の
中央部に開口するパターンにレジスト膜６１をパターニ
ングする。そして、このレジスト膜６１をマスクとして
ボロン（Ｂ+ ）をイオン注入する。
ず、図２，図３に示されるように、ｎ+ 型シリコンから
なる面方位が（１００）である半導体基板１の主表面に
ｎ- 型のエピタキシャル層２を成長させたウエハ２１を
用意する。この半導体基板１はその不純物濃度が１０20
ｃｍ-3程度になっている。また、エピタキシャル層２は
その厚さが７μｍ程度で、その不純物濃度は１０16ｃｍ
-3程度となっている。次に、図４に示される様に、この
ウエハ２１の主表面を熱酸化して厚さ６０ｎｍ程度のフ
ィールド酸化膜６０を形成し、その後レジスト膜６１を
堆積して公知のフォトリソ工程にてセル形成予定位置の
中央部に開口するパターンにレジスト膜６１をパターニ
ングする。そして、このレジスト膜６１をマスクとして
ボロン（Ｂ+ ）をイオン注入する。
【００２７】レジスト剥離後、熱拡散により図５に示す
ように接合深さが３μｍ程度のｐ型拡散層６２を形成す
る。このｐ型拡散層６２は最終的には後述するｐ型ベー
ス層１６の一部となり、ドレイン・ソース間に高電圧が
印加されたとき、ｐ型拡散層６２の底辺部分で安定にブ
レークダウンを起こさせることにより、耐サージ性を向
上させる目的を果たす。
ように接合深さが３μｍ程度のｐ型拡散層６２を形成す
る。このｐ型拡散層６２は最終的には後述するｐ型ベー
ス層１６の一部となり、ドレイン・ソース間に高電圧が
印加されたとき、ｐ型拡散層６２の底辺部分で安定にブ
レークダウンを起こさせることにより、耐サージ性を向
上させる目的を果たす。
【００２８】次に、図５に示すように、ウエハ２１の主
表面に窒化シリコン膜６３を約２００ｎｍ堆積し、この
窒化シリコン膜６３を図６に示すように＜０１１＞方向
に垂直及び平行になるようにパターニングして、ピッチ
幅（ユニットセル１５の寸法）ａで開口する格子状の開
口パターンを形成する。なお、この開口パターンは上述
のｐ型拡散層６２がそのピッチ間隔の中央部に位置する
ようにマスク合わせしている。
表面に窒化シリコン膜６３を約２００ｎｍ堆積し、この
窒化シリコン膜６３を図６に示すように＜０１１＞方向
に垂直及び平行になるようにパターニングして、ピッチ
幅（ユニットセル１５の寸法）ａで開口する格子状の開
口パターンを形成する。なお、この開口パターンは上述
のｐ型拡散層６２がそのピッチ間隔の中央部に位置する
ようにマスク合わせしている。
【００２９】次に、窒化シリコン膜６３をマスクとして
フィールド酸化膜６０をエッチングし、ひきつづき図７
に示すように、四フッ化炭素と酸素ガスを含む放電室７
０２でプラズマを発生させて、化学的な活性種を作り、
この活性種を反応室７０３へ輸送し、反応室７０３でｎ
- 型エピタキシャル層２を等方的にケミカルドライエッ
チングして溝６４を形成する。この時、図８（ａ）に示
すように、半導体基板表面と溝の側面で形成される屈曲
７０９が形成される。
フィールド酸化膜６０をエッチングし、ひきつづき図７
に示すように、四フッ化炭素と酸素ガスを含む放電室７
０２でプラズマを発生させて、化学的な活性種を作り、
この活性種を反応室７０３へ輸送し、反応室７０３でｎ
- 型エピタキシャル層２を等方的にケミカルドライエッ
チングして溝６４を形成する。この時、図８（ａ）に示
すように、半導体基板表面と溝の側面で形成される屈曲
７０９が形成される。
【００３０】次に、図８（ｂ），図９に示すように、窒
化シリコン膜６３をマスクとして溝６４の部分を熱酸化
する。これはＬＯＣＯＳ(Local Oxidation of Silicon)
法として良く知られた酸化方法であり、この酸化により
ＬＯＣＯＳ酸化膜６５が形成され、同時にＬＯＣＯＳ酸
化膜６５によって喰われたｎ- 型エピタキシャル層２の
表面にＵ溝５０が形成され、かつ溝５０の形状が確定す
る。この時、溝５０の底面上に形成されたＬＯＣＯＳ酸
化膜６５の表面６５Ｓの高さが、半導体基板の主表面２
Ｓとほぼ等しいか、または、より低く形成されるよう
に、ケミカルドライエッチングの条件とＬＯＣＯＳ酸化
の条件を選ぶ。
化シリコン膜６３をマスクとして溝６４の部分を熱酸化
する。これはＬＯＣＯＳ(Local Oxidation of Silicon)
法として良く知られた酸化方法であり、この酸化により
ＬＯＣＯＳ酸化膜６５が形成され、同時にＬＯＣＯＳ酸
化膜６５によって喰われたｎ- 型エピタキシャル層２の
表面にＵ溝５０が形成され、かつ溝５０の形状が確定す
る。この時、溝５０の底面上に形成されたＬＯＣＯＳ酸
化膜６５の表面６５Ｓの高さが、半導体基板の主表面２
Ｓとほぼ等しいか、または、より低く形成されるよう
に、ケミカルドライエッチングの条件とＬＯＣＯＳ酸化
の条件を選ぶ。
【００３１】ここで、ケミカルドライエッチング工程で
形成された屈曲部７０９は、溝の側面に屈曲７１０とし
て残る。さらに、溝の側面のチャネル形成部の面方位が
（１１１）に近い面となるようにも、ケミカルドライエ
ッチングの条件とＬＯＣＯＳ酸化の条件を選ぶ。このよ
うにしてＬＯＣＯＳ酸化により形成されたＵ溝５０の内
壁表面は平坦で欠陥が少なく、その表面は図２に示され
るウエハ２１の初期の主表面と同程度に表面状態が良
い。
形成された屈曲部７０９は、溝の側面に屈曲７１０とし
て残る。さらに、溝の側面のチャネル形成部の面方位が
（１１１）に近い面となるようにも、ケミカルドライエ
ッチングの条件とＬＯＣＯＳ酸化の条件を選ぶ。このよ
うにしてＬＯＣＯＳ酸化により形成されたＵ溝５０の内
壁表面は平坦で欠陥が少なく、その表面は図２に示され
るウエハ２１の初期の主表面と同程度に表面状態が良
い。
【００３２】次に、図１０に示すように、ＬＯＣＯＳ酸
化膜６５をマスクとして、薄いフィールド酸化膜６０を
透過させてｐ型ベース層１６を形成するためのボロンを
イオン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフ
ィールド酸化膜６０の境界部分が自己整合位置になり、
イオン注入される領域が正確に規定される。次に、図１
１に示すように、接合深さ３μｍ程度まで熱拡散する。
この熱拡散により、図５に示す工程において前もって形
成したｐ型拡散層６２と、図１０に示す工程において注
入されたボロンの拡散層が一体になり、一つのｐ型ベー
ス層１６を形成する。また、ｐ型ベース層１６の領域の
両端面はＵ溝５０の側壁の位置で自己整合的に規定され
る。
化膜６５をマスクとして、薄いフィールド酸化膜６０を
透過させてｐ型ベース層１６を形成するためのボロンを
イオン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフ
ィールド酸化膜６０の境界部分が自己整合位置になり、
イオン注入される領域が正確に規定される。次に、図１
１に示すように、接合深さ３μｍ程度まで熱拡散する。
この熱拡散により、図５に示す工程において前もって形
成したｐ型拡散層６２と、図１０に示す工程において注
入されたボロンの拡散層が一体になり、一つのｐ型ベー
ス層１６を形成する。また、ｐ型ベース層１６の領域の
両端面はＵ溝５０の側壁の位置で自己整合的に規定され
る。
【００３３】次に、図１２に示すように、格子状のパタ
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィー
ルド酸化膜６０を透過させてｎ+ 型ソース層４を形成す
るためのリンをイオン注入する。この場合も図９に示す
工程においてボロンをイオン注入した場合と同様に、Ｌ
ＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分
が自己整合位置になり、イオン注入される領域が正確に
規定される。
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィー
ルド酸化膜６０を透過させてｎ+ 型ソース層４を形成す
るためのリンをイオン注入する。この場合も図９に示す
工程においてボロンをイオン注入した場合と同様に、Ｌ
ＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分
が自己整合位置になり、イオン注入される領域が正確に
規定される。
【００３４】次に、図１３に示すように、接合深さ０．
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５も設定する。この熱拡散により得られる接
合深さは、図１４（ａ）に示すように、前記エッチング
時に形成され、前記選択酸化後まで溝側面に残った屈曲
部７１０よりも深く設定する。この熱拡散において、ｎ
+ 型ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝
５０の側壁の位置で自己整合的に規定される。このと
き、図１４（ａ）に示すように、溝５０の底面上に形成
されたＬＯＣＯＳ酸化膜６５の表面６５Ｓの高さが、半
導体基板の主表面２Ｓより低く形成されているので、Ｌ
ＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分
にあるイオン注入による不純物が透過できなくなる厚さ
となる酸化膜の位置Ｒが、屈曲部７１０に近くにある。
このため、ｎ型不純物の熱による横方向拡散により、屈
曲部７１０までｎ型不純物が拡散し、ｎ+ 型ソース層４
の接合深さが屈曲部７１０よりも深くできる。
５〜１μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時
にチャネル５も設定する。この熱拡散により得られる接
合深さは、図１４（ａ）に示すように、前記エッチング
時に形成され、前記選択酸化後まで溝側面に残った屈曲
部７１０よりも深く設定する。この熱拡散において、ｎ
+ 型ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝
５０の側壁の位置で自己整合的に規定される。このと
き、図１４（ａ）に示すように、溝５０の底面上に形成
されたＬＯＣＯＳ酸化膜６５の表面６５Ｓの高さが、半
導体基板の主表面２Ｓより低く形成されているので、Ｌ
ＯＣＯＳ酸化膜６５とフィールド酸化膜６０の境界部分
にあるイオン注入による不純物が透過できなくなる厚さ
となる酸化膜の位置Ｒが、屈曲部７１０に近くにある。
このため、ｎ型不純物の熱による横方向拡散により、屈
曲部７１０までｎ型不純物が拡散し、ｎ+ 型ソース層４
の接合深さが屈曲部７１０よりも深くできる。
【００３５】一方、図１４（ｂ）に示すように、溝５０
の底面上に形成されたＬＯＣＯＳ酸化膜６５の表面６５
Ｓの高さが、半導体基板の主表面２Ｓより高く形成する
と、選択酸化時での横方向への酸化が進むため、ＬＯＣ
ＯＳ酸化膜６５とフィールド酸化膜６０の境界部分にあ
るイオン注入による不純物が透過できなくなる厚さとな
る酸化膜の位置Ｒが、屈曲部７１０と離れてしまう。こ
のため、ｎ型不純物の熱による横方向拡散により、屈曲
部７１０までｎ型不純物を拡散できなくなり、ｎ+ 型ソ
ース層４の接合深さが屈曲部７１０よりも浅くなってし
まう。
の底面上に形成されたＬＯＣＯＳ酸化膜６５の表面６５
Ｓの高さが、半導体基板の主表面２Ｓより高く形成する
と、選択酸化時での横方向への酸化が進むため、ＬＯＣ
ＯＳ酸化膜６５とフィールド酸化膜６０の境界部分にあ
るイオン注入による不純物が透過できなくなる厚さとな
る酸化膜の位置Ｒが、屈曲部７１０と離れてしまう。こ
のため、ｎ型不純物の熱による横方向拡散により、屈曲
部７１０までｎ型不純物を拡散できなくなり、ｎ+ 型ソ
ース層４の接合深さが屈曲部７１０よりも浅くなってし
まう。
【００３６】以上、図１０〜図１３の工程によりｐ型ベ
ース層１６の接合深さとその形状が確定する。このｐ型
ベース層１６の形状において重要なことは、ｐ型ベース
層１６の側面の位置がＵ溝５０の側面により規定され、
自己整合されて熱拡散するため、Ｕ溝５０に対してｐ型
ベース層１６の形状は完全に左右対称になる。次に、図
１５に示すように、ＬＯＣＯＳ酸化膜６５を弗酸を含む
水溶液７００中で、フッ化アンモニウムによりＰＨが５
程度に調整された状態で、シリコンの表面を水素で終端
させながら酸化膜を除去してＵ溝５０の内壁５１を露出
させる。この除去工程は選択酸化膜の形成されている面
に光が当たらないように遮光布で遮光して行う。
ース層１６の接合深さとその形状が確定する。このｐ型
ベース層１６の形状において重要なことは、ｐ型ベース
層１６の側面の位置がＵ溝５０の側面により規定され、
自己整合されて熱拡散するため、Ｕ溝５０に対してｐ型
ベース層１６の形状は完全に左右対称になる。次に、図
１５に示すように、ＬＯＣＯＳ酸化膜６５を弗酸を含む
水溶液７００中で、フッ化アンモニウムによりＰＨが５
程度に調整された状態で、シリコンの表面を水素で終端
させながら酸化膜を除去してＵ溝５０の内壁５１を露出
させる。この除去工程は選択酸化膜の形成されている面
に光が当たらないように遮光布で遮光して行う。
【００３７】この後、水溶液中から取りだし、清浄な空
気中で乾燥させる。次に、図１７に示すように、チャネ
ルが形成される予定のｐ型ベース層１６のＵ溝の側面５
に（１１１）面が形成されるまで酸化膜を形成する。こ
の熱酸化工程により、チャネルが形成される予定面の原
子オーダーでの平坦度が高くなる。この熱酸化工程は、
図１６に示すように、酸素雰囲気に保たれ、約１０００
℃に保持されている酸化炉６０１にウエハ２１を徐々に
挿入することにより行う。このようにすると、酸化の初
期は比較的低い温度で行われるため、ｐ型ベース領域１
６、ｎ+ 型ソース領域４の不純物が、酸化工程中にウエ
ハ外部に飛散することを抑えられる。次に、図１８に示
すように、この酸化膜６００を除去する。この酸化膜６
００の除去も選択酸化膜の除去と同様に弗酸を含む水溶
液中で、フッ化アンモニウムによりＰＨが５程度に調整
された状態で、露出されたシリコンの表面を水素で終端
させながら行う。このような方法で形成されたＵ溝５０
の内壁５１は、平坦度が高く、また欠陥も少ない良好な
シリコン表面である。
気中で乾燥させる。次に、図１７に示すように、チャネ
ルが形成される予定のｐ型ベース層１６のＵ溝の側面５
に（１１１）面が形成されるまで酸化膜を形成する。こ
の熱酸化工程により、チャネルが形成される予定面の原
子オーダーでの平坦度が高くなる。この熱酸化工程は、
図１６に示すように、酸素雰囲気に保たれ、約１０００
℃に保持されている酸化炉６０１にウエハ２１を徐々に
挿入することにより行う。このようにすると、酸化の初
期は比較的低い温度で行われるため、ｐ型ベース領域１
６、ｎ+ 型ソース領域４の不純物が、酸化工程中にウエ
ハ外部に飛散することを抑えられる。次に、図１８に示
すように、この酸化膜６００を除去する。この酸化膜６
００の除去も選択酸化膜の除去と同様に弗酸を含む水溶
液中で、フッ化アンモニウムによりＰＨが５程度に調整
された状態で、露出されたシリコンの表面を水素で終端
させながら行う。このような方法で形成されたＵ溝５０
の内壁５１は、平坦度が高く、また欠陥も少ない良好な
シリコン表面である。
【００３８】つづいて図２０に示すように、Ｕ溝５０の
側面及び底面に熱酸化により厚さ６０ｎｍ程度のゲート
酸化膜８を形成する。この酸化工程は前述したのと同様
に、酸素雰囲気６０２に保たれ（図１９参照）、約１０
００℃に保持されている酸化炉６０１にウエハ２１を徐
々に挿入する。このようにすると、酸化の初期は比較的
低い温度で行われるため、ｐ型ベース領域１６、ｎ+ 型
ソース領域４の不純物が、酸化工程中にウエハ外部に飛
散することを抑えられる。ゲート酸化膜８の膜質や、厚
さの均一性、チャネル５の界面の界面準位密度，キャリ
ア移動度は従来のＤＭＯＳと同程度に良好である。
側面及び底面に熱酸化により厚さ６０ｎｍ程度のゲート
酸化膜８を形成する。この酸化工程は前述したのと同様
に、酸素雰囲気６０２に保たれ（図１９参照）、約１０
００℃に保持されている酸化炉６０１にウエハ２１を徐
々に挿入する。このようにすると、酸化の初期は比較的
低い温度で行われるため、ｐ型ベース領域１６、ｎ+ 型
ソース領域４の不純物が、酸化工程中にウエハ外部に飛
散することを抑えられる。ゲート酸化膜８の膜質や、厚
さの均一性、チャネル５の界面の界面準位密度，キャリ
ア移動度は従来のＤＭＯＳと同程度に良好である。
【００３９】次に、図２１に示すように、ウエハ２１の
主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積
し、隣接した二つのＵ溝５０の上端の距離ｂよりも２β
だけ短い距離ｃだけ離間するようにパターニングしてゲ
ート電極９を形成する。次にゲート電極９の端部におい
てゲート酸化膜８が厚くなるよう酸化する。この時図２
２に示すようにゲート酸化膜が、ゲート端部で厚くなる
部分の長さをｘとすると、β＞ｘとなるようにβを設定
する。
主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積
し、隣接した二つのＵ溝５０の上端の距離ｂよりも２β
だけ短い距離ｃだけ離間するようにパターニングしてゲ
ート電極９を形成する。次にゲート電極９の端部におい
てゲート酸化膜８が厚くなるよう酸化する。この時図２
２に示すようにゲート酸化膜が、ゲート端部で厚くなる
部分の長さをｘとすると、β＞ｘとなるようにβを設定
する。
【００４０】以上、図１０〜図２２に示す工程は本実施
の形態において最も重要な製造工程の部分であり、ＬＯ
ＣＯＳ酸化膜６５を自己整合的な二重拡散のマスクとし
て使用し、ｐ型ベース層１６，ｎ+ 型ソース層４及びチ
ャネル５を形成し、次にＬＯＣＯＳ酸化膜６５を除去し
た後、ゲート酸化膜８，ゲート電極９を形成する。次
に、図２３に示すように、パターニングされたレジスト
膜６８をマスクとして酸化膜６７を透過してｐ+ 型ベー
スコンタクト層１７を形成するためのボロンをイオン注
入する。
の形態において最も重要な製造工程の部分であり、ＬＯ
ＣＯＳ酸化膜６５を自己整合的な二重拡散のマスクとし
て使用し、ｐ型ベース層１６，ｎ+ 型ソース層４及びチ
ャネル５を形成し、次にＬＯＣＯＳ酸化膜６５を除去し
た後、ゲート酸化膜８，ゲート電極９を形成する。次
に、図２３に示すように、パターニングされたレジスト
膜６８をマスクとして酸化膜６７を透過してｐ+ 型ベー
スコンタクト層１７を形成するためのボロンをイオン注
入する。
【００４１】次に、図２４に示すように、接合深さ０．
５μｍ程度熱拡散し、ｐ+ 型ベースコンタクト層１７を
形成する。そして、図１（ｂ）に示すように、ウエハ２
１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成
し、その一部にコンタクト穴開けを行いｐ+ 型ベースコ
ンタクト層１７とｎ+ 型ソース層４を露出させる。さら
に、アルミニウム膜からなるソース電極１９を形成し、
前記コンタクト穴を介してｐ+ 型ベースコンタクト層１
７とｎ+ 型ソース層４とにオーミック接触させる。さら
に、アルミニウム膜保護用としてプラズマＣＶＤ法等に
より窒化シリコン等よりなるパッシベーション膜（図示
略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ
／Ａｕの３層膜からなるドレイン電極２０を形成し、ｎ
+ 型半導体基板１にオーミック接触をとる。
５μｍ程度熱拡散し、ｐ+ 型ベースコンタクト層１７を
形成する。そして、図１（ｂ）に示すように、ウエハ２
１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成
し、その一部にコンタクト穴開けを行いｐ+ 型ベースコ
ンタクト層１７とｎ+ 型ソース層４を露出させる。さら
に、アルミニウム膜からなるソース電極１９を形成し、
前記コンタクト穴を介してｐ+ 型ベースコンタクト層１
７とｎ+ 型ソース層４とにオーミック接触させる。さら
に、アルミニウム膜保護用としてプラズマＣＶＤ法等に
より窒化シリコン等よりなるパッシベーション膜（図示
略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ
／Ａｕの３層膜からなるドレイン電極２０を形成し、ｎ
+ 型半導体基板１にオーミック接触をとる。
【００４２】本発明の実施の形態によれば、チャネル領
域を、エッチング時に形成され、選択酸化後まで溝（第
１の溝）側面に残った屈曲部よりも深い領域に形成でき
る。これにより、非常に薄い反転層中を電子が流れてい
るチャネル領域がフラットになり、電子の流れが屈曲の
影響で乱されることを防ぐことができることにより低オ
ン電圧が得られる。
域を、エッチング時に形成され、選択酸化後まで溝（第
１の溝）側面に残った屈曲部よりも深い領域に形成でき
る。これにより、非常に薄い反転層中を電子が流れてい
るチャネル領域がフラットになり、電子の流れが屈曲の
影響で乱されることを防ぐことができることにより低オ
ン電圧が得られる。
【００４３】以上、本実施の形態においては、図１４
（ａ）に示すように、溝６４（第１の溝）を含む領域を
選択酸化することにより形成された選択酸化膜の底面中
央部上の表面の高さが半導体基板の主表面と略等しい高
さか、若しくは主表面より低く形成される。図示のよう
に、マスクと半導体基板との間の選択酸化膜（６５）の
部分にあり不純物が透過できなくなる厚さとなる位置を
Ｒとすると、選択酸化膜の底面中央部上の表面（６５
Ｓ）の高さを半導体基板の主表面（２Ｓ）より低く形成
した場合、選択酸化膜の位置Ｒが屈曲部７１０の近くに
形成される。これにより不純物の横方向拡散によって屈
曲部（７１０）まで不純物が拡散し、ソース層（４）の
接合深さが屈曲部（７１０）よりも深い位置に形成され
る。
（ａ）に示すように、溝６４（第１の溝）を含む領域を
選択酸化することにより形成された選択酸化膜の底面中
央部上の表面の高さが半導体基板の主表面と略等しい高
さか、若しくは主表面より低く形成される。図示のよう
に、マスクと半導体基板との間の選択酸化膜（６５）の
部分にあり不純物が透過できなくなる厚さとなる位置を
Ｒとすると、選択酸化膜の底面中央部上の表面（６５
Ｓ）の高さを半導体基板の主表面（２Ｓ）より低く形成
した場合、選択酸化膜の位置Ｒが屈曲部７１０の近くに
形成される。これにより不純物の横方向拡散によって屈
曲部（７１０）まで不純物が拡散し、ソース層（４）の
接合深さが屈曲部（７１０）よりも深い位置に形成され
る。
【００４４】ここで、従来のように選択酸化膜の位置Ｒ
から第１の溝上部の屈曲部（７１０）までの距離が遠く
なると、ソース層（ｎ+ ）は選択酸化膜の位置Ｒから見
て第１の溝側には広がりにくいので、この状態でソース
層（ｎ+ ）を形成した場合、チャネル領域が第１の溝上
部の屈曲部（７１０）を含んでしまう。しかしながら、
本実施の形態においては、選択酸化膜の底面中央部上の
表面（６５Ｓ）の高さを半導体基板の主表面（２Ｓ）と
略同じ若しくはそれより低く形成したため、選択酸化膜
の位置Ｒから第１の溝上部の屈曲部（７１０）までの距
離が短くなり、チャネル領域を屈曲部よりも深い領域に
形成できるため、チャネル領域が第１の溝上部の屈曲部
（７１０）を含まないようにできる。従って、非常に薄
い反転層中を電子が流れているチャネル領域がフラット
になり、電子の流れが屈曲部の影響で乱されることを防
ぐことができる。よって、低オン電圧を達成する半導体
装置の製造方法を得ることができる。
から第１の溝上部の屈曲部（７１０）までの距離が遠く
なると、ソース層（ｎ+ ）は選択酸化膜の位置Ｒから見
て第１の溝側には広がりにくいので、この状態でソース
層（ｎ+ ）を形成した場合、チャネル領域が第１の溝上
部の屈曲部（７１０）を含んでしまう。しかしながら、
本実施の形態においては、選択酸化膜の底面中央部上の
表面（６５Ｓ）の高さを半導体基板の主表面（２Ｓ）と
略同じ若しくはそれより低く形成したため、選択酸化膜
の位置Ｒから第１の溝上部の屈曲部（７１０）までの距
離が短くなり、チャネル領域を屈曲部よりも深い領域に
形成できるため、チャネル領域が第１の溝上部の屈曲部
（７１０）を含まないようにできる。従って、非常に薄
い反転層中を電子が流れているチャネル領域がフラット
になり、電子の流れが屈曲部の影響で乱されることを防
ぐことができる。よって、低オン電圧を達成する半導体
装置の製造方法を得ることができる。
【００４５】また、本実施の形態においては、第１導電
型の不純物をイオン注入し、イオン注入された不純物を
横方向拡散により拡散させて形成しているが、この場合
においても、この屈曲部がソース層に含まれるので、チ
ャネル領域を屈曲部よりも深い領域に形成できる。ま
た、ベース層およびソース層を選択酸化膜と自己整合的
に二重拡散を行うため、位置合わせのための余分な寸法
を用意する必要がないため、ユニットセルの寸法を小さ
くできる。更に、半導体基板をケミカルドライエッチン
グ法によりエッチングすることにより、被エッチング面
に与えるダメージが小さい。その結果、選択酸化して得
られる第２の溝の表面も欠陥の少ない表面を得ることが
できる。この第２の溝の表面をチャネル領域と使用する
ため、更に低オン電圧を達成する半導体装置を得ること
ができる。
型の不純物をイオン注入し、イオン注入された不純物を
横方向拡散により拡散させて形成しているが、この場合
においても、この屈曲部がソース層に含まれるので、チ
ャネル領域を屈曲部よりも深い領域に形成できる。ま
た、ベース層およびソース層を選択酸化膜と自己整合的
に二重拡散を行うため、位置合わせのための余分な寸法
を用意する必要がないため、ユニットセルの寸法を小さ
くできる。更に、半導体基板をケミカルドライエッチン
グ法によりエッチングすることにより、被エッチング面
に与えるダメージが小さい。その結果、選択酸化して得
られる第２の溝の表面も欠陥の少ない表面を得ることが
できる。この第２の溝の表面をチャネル領域と使用する
ため、更に低オン電圧を達成する半導体装置を得ること
ができる。
【００４６】上記実施の形態では、本発明を格子状のパ
ターンを用いて説明したが、本発明は格子状パターンに
限定されるものではなく、例えばストライプ状のパター
ンにも適用でき、同様の効果を得ることができる。さら
に本発明は、実施の形態で示した縦型のＭＯＳＦＥＴに
限定されるものではなく、例えばこのようなＭＯＳＦＥ
Ｔを組み込んだパワーＭＯＳＩＣや、絶縁ゲート型バイ
ポーラトランジスタ（ＩＧＢＴ）のゲート構造等にも適
用することができる。また、実施の形態中ではｎチャネ
ル型についてのみ説明したが、ｎ型とｐ型の半導体の型
を入れ換えたｐチャネル型についても同様の効果が得ら
れることは言うまでもない。
ターンを用いて説明したが、本発明は格子状パターンに
限定されるものではなく、例えばストライプ状のパター
ンにも適用でき、同様の効果を得ることができる。さら
に本発明は、実施の形態で示した縦型のＭＯＳＦＥＴに
限定されるものではなく、例えばこのようなＭＯＳＦＥ
Ｔを組み込んだパワーＭＯＳＩＣや、絶縁ゲート型バイ
ポーラトランジスタ（ＩＧＢＴ）のゲート構造等にも適
用することができる。また、実施の形態中ではｎチャネ
ル型についてのみ説明したが、ｎ型とｐ型の半導体の型
を入れ換えたｐチャネル型についても同様の効果が得ら
れることは言うまでもない。
【図１】（ａ）は本発明の実施の形態による縦型パワー
ＭＯＳＦＥＴの一部を示す平面図であり、（ｂ）は
（ａ）のＡ−Ａ断面図である。
ＭＯＳＦＥＴの一部を示す平面図であり、（ｂ）は
（ａ）のＡ−Ａ断面図である。
【図２】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を説明する図である。
程を説明する図である。
【図３】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を説明する図である。
程を説明する図である。
【図４】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を説明する図である。
程を説明する図である。
【図５】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を説明する図である。
程を説明する図である。
【図６】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を説明する図である。
程を説明する図である。
【図７】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を説明する図である。
程を説明する図である。
【図８】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を説明する図である。
程を説明する図である。
【図９】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を説明する図である。
程を説明する図である。
【図１０】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図１１】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図１２】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図１３】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図１４】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図１５】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図１６】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図１７】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図１８】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図１９】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図２０】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図２１】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図２２】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図２３】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図２４】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を説明する図である。
工程を説明する図である。
【図２５】（ａ）は従来の縦型パワーＭＯＳＦＥＴの一
部を示す平面図であり、（ｂ）は（ａ）のＡ−Ａ断面図
である。
部を示す平面図であり、（ｂ）は（ａ）のＡ−Ａ断面図
である。
【図２６】従来の縦型パワーＭＯＳＦＥＴの製造工程を
説明する図である。
説明する図である。
【図２７】従来の縦型パワーＭＯＳＦＥＴの製造工程を
説明する図である。
説明する図である。
【図２８】従来の縦型パワーＭＯＳＦＥＴの製造工程を
説明する図である。
説明する図である。
【図２９】従来の縦型パワーＭＯＳＦＥＴの製造工程を
説明する図である。
説明する図である。
【図３０】従来の縦型パワーＭＯＳＦＥＴの製造工程を
説明する図である。
説明する図である。
【図３１】従来の縦型パワーＭＯＳＦＥＴの製造工程を
説明する図である。
説明する図である。
【図３２】従来の縦型パワーＭＯＳＦＥＴの製造工程を
説明する図である。
説明する図である。
【図３３】従来の縦型パワーＭＯＳＦＥＴの製造工程を
説明する図である。
説明する図である。
【図３４】従来の縦型パワーＭＯＳＦＥＴの製造工程を
説明する図である。
説明する図である。
【図３５】従来の縦型パワーＭＯＳＦＥＴの製造工程を
説明する図である。
説明する図である。
【図３６】従来の縦型パワーＭＯＳＦＥＴの製造工程を
説明する図である。
説明する図である。
【図３７】従来の縦型パワーＭＯＳＦＥＴの製造工程を
説明する図である。
説明する図である。
１ ｎ+ 型半導体基板
２ ｎ- 型エピタキシャル層
４ ｎ+ 型ソース層
５ チャネル
６ ｎ- 型ドレイン層
７ ＪＦＥＴ部
８ ゲート酸化膜
９ ゲート電極
１６ ｐ型ベース層
１９ ソース電極
２０ ドレイン電極
５０ Ｕ溝
５１ Ｕ溝の内壁
６５ ＬＯＣＯＳ酸化膜
６０１ 酸化炉
６０３ ウエハボート
７００ 水溶液
７０２ 放電室
７０３ 反応室
７０４ 遮光布
フロントページの続き
(56)参考文献 特開 昭62−12167（ＪＰ，Ａ)
特開 昭60−28271（ＪＰ，Ａ)
特開 平７−45830（ＪＰ，Ａ)
国際公開93／003502（ＷＯ，Ａ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78 653
Claims (4)
- 【請求項１】 第１導電型の半導体基板の主表面上に、
所定領域に開口部を有するマスクを形成するマスク形成
工程と、 前記マスクの開口部を通して前記半導体基板をエッチン
グし、前記半導体基板に、前記開口部よりも広い入口部
分、前記半導体基板の前記主表面から所定深さを有する
底面、及び前記入口部分と前記底面とを滑らかに接続す
る側面、を有する第１の溝を形成するエッチング工程
と、 前記第１の溝を含む領域を選択酸化することにより、前
記第１の溝の表面、および前記マスクと前記半導体基板
との間に所定厚さの選択酸化膜を形成し、これにより前
記第１の溝の前記底面の中央部上に形成される前記選択
酸化膜の表面が、前記半導体基板の前記主表面と略等し
い高さ、若しくは前記主表面より低く形成され、かかる
選択酸化膜形成時に、前記半導体基板における前記選択
酸化膜との境界面に屈曲部が形成される選択酸化工程
と、 前記選択酸化膜に接する前記半導体基板表面に前記主表
面側から第２導電型の不純物を拡散させてベース層を形
成し、また前記ベース層内における前記主表面から第１
導電型の不純物を前記屈曲部よりも深い領域まで拡散さ
せて第１導電型のソース層を形成する不純物導入工程
と、 前記選択酸化膜を除去して、前記第１の溝よりも深い所
定深さを有する第２の溝を形成する選択酸化膜除去工程
と、 前記第２の溝の表面にゲート酸化膜を介してゲート電極
を形成し、前記ソース層及び前記ベース層に電気的に接
触するソース電極を形成し、前記半導体基板の他主面側
に電気的に接触するドレイン電極とを形成する電極形成
工程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記不純物導入工程は、前記選択酸化膜
の側面に接する前記半導体基板表面を含むように前記主
表面側から第２導電型の不純物を拡散させてベース層を
形成し、また前記第１の溝における前記ベース層内の前
記屈曲部より深い領域にチャネル領域を形成するよう
に、前記ベース層内における前記主表面から前記屈曲部
よりも深い領域まで第１導電型の不純物をイオン注入
し、当該イオン注入された前記不純物を拡散させて第１
導電型の前記ソース層を形成する工程である、ことを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記不純物導入工程は、前記選択酸化膜
と自己整合的に前記主表面側から前記第２導電型の不純
物を拡散させて前記第１の溝表面に前記ベース層を形成
し、また前記選択酸化膜と自己整合的に前記主表面側か
ら前記ベース層内に前記第１導電型の不純物を拡散させ
ることで前記ソース層を形成することを特徴とする請求
項２記載の半導体装置の製造方法。 - 【請求項４】 前記エッチング工程は、ケミカルドライ
エッチングで行うことを特徴とする請求項１乃至請求項
３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25505795A JP3491408B2 (ja) | 1995-10-02 | 1995-10-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25505795A JP3491408B2 (ja) | 1995-10-02 | 1995-10-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0997903A JPH0997903A (ja) | 1997-04-08 |
| JP3491408B2 true JP3491408B2 (ja) | 2004-01-26 |
Family
ID=17273553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25505795A Expired - Fee Related JP3491408B2 (ja) | 1995-10-02 | 1995-10-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3491408B2 (ja) |
-
1995
- 1995-10-02 JP JP25505795A patent/JP3491408B2/ja not_active Expired - Fee Related
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| JPH0997903A (ja) | 1997-04-08 |
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