JPH08298321A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 ディープベース層の間隔を規定することによ
り、オン抵抗の増加を抑える。 【構成】 溝を形成したＤＭＯＳＦＥＴにおいて、チャ
ネルｐベース層１６の下にディープｐベース層７２が形
成されている。このディープｐベース層７２は、ディー
プｐベース層７２の端とチャネルｐベース層１６の底部
との交点が、チャネルｐベース層１６の底部の端と、チ
ャネルｐベース層１６の底部のうちｎ⁺ 型ソース層４の
底部の端の下に位置する交点との間にあるように形成さ
れている。これにより、ディープｐベース層７２の間隔
が広いため、オン抵抗を低くすることができる。さら
に、ｎ⁺ 型ソース層４の下部に形成されたベース領域が
広いため、この部分での抵抗が小さくなり、サージ耐量
を大きくすることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電力用半導体素子とし
て用いられる半導体装置、すなわち縦型ＭＯＳＦＥＴ(M
etal Oxide Semiconductor Field Effect Transistor)
およびＩＧＢＴ（Insulated Gate Bipolar Transistor
）に関し、その用途としては、例えば電力用半導体素
子を組み込んだＭＯＳＩＣ等がある。

【０００２】

【従来の技術】縦型パワーＭＯＳＦＥＴは、周波数特性
が優れ、スイッチング速度が速く、かつ低電力で駆動で
きる等多くの特長を有することから、近年多くの産業分
野で使用されている。たとえば、日経マグロウヒル社発
行“日経エレクトロニクス”の１９８６年５月１９日
号，pp.165-188には、パワーＭＯＳＦＥＴの開発の焦点
が低耐圧品および高耐圧品に移行している旨記載されて
いる。さらに、この文献には、耐圧１００Ｖ以下のパワ
ーＭＯＳＦＥＴチップのオン抵抗は、１０ｍΩレベルま
で低くなってきていることが記載されており、この理由
として、パワーＭＯＳＦＥＴの製造にＬＳＩの微細加工
を利用したり、そのセルの形状を工夫したりすることに
より、面積当たりのチャネル幅が大きくとれるようにな
ったことにある旨述べられている。また、この文献には
主流であるＤＭＯＳ型（二重拡散型）セルを使用した縦
型パワーＭＯＳＦＥＴを中心にのべられている。その理
由は、ＤＭＯＳ型はチャネル部分にシリコンウエハの平
坦な主表面をそのまま使用することを特長とするプレー
ナプロセスにより作製されるため、歩留まりが良くコス
トが安いという製造上の利点があるからである。

【０００３】一方、縦型パワーＭＯＳＦＥＴの普及に伴
って低損失化、低コスト化がさらに求められているが、
微細加工やセルの形状の工夫によるオン抵抗低減は限界
にきている。たとえば、特開昭６３−２６６８８２号公
報によると、ＤＭＯＳ型においては微細加工によりユニ
ットセルの寸法を小さくしてもオン抵抗がそれ以上減少
しない極小点があり、その主原因がオン抵抗の成分を成
すＪＦＥＴ抵抗の増加であることが分かっている。図１
８（ａ）は、プレーナプロセスによって製造されるＤＭ
ＯＳＦＥＴのオン抵抗の配分を模式的に表した図であ
る。オン抵抗はｒchとｒacc とｒJFET（ＪＦＥＴ抵抗）
とｒdrift との合計で表される。ＤＭＯＳ型において、
特開平２−８６１３６号公報に示されているように、現
在の微細加工技術の下ではオン抵抗が極小点をとるユニ
ットセルの寸法は１５μｍ付近である。

【０００４】この限界を突破するために種々の構造が提
案されている。それらに共通した特徴は素子表面に溝を
形成し、その溝の側面にチャネル部を形成した構造であ
り、この構造により前述のＪＦＥＴ抵抗を大幅に減少さ
せることができる。さらに、この溝の側面にチャネル部
を形成した構造においては、ユニットセル寸法を小さく
してもＪＦＥＴ抵抗の増大は無視することができるた
め、特開昭６３−２６６８８２号公報に記載されたよう
なユニットセル寸法の縮小に対してオン抵抗が極小点を
とるという限界が無く、１５μｍを切って微細加工の限
界まで小さくすることができる。図１８（ｂ）は溝を形
成したＤＭＯＳＦＥＴのオン抵抗の配分を模式的に表し
た図である。

【０００５】このように、溝の側面にチャネル部を形成
する構造の従来の製造方法として例えば特開昭６１−１
９９６６６号公報に開示されたようにＲＩＥで溝を形成
し、その溝の側面にチャネル部を形成した、いわゆるト
レンチ構造のものがある。ここで、ＲＩＥはプロセスの
制御性の優れた物理的なエッチングである。すなわちＲ
ＩＥは、ガス雰囲気中に置かれた半導体装置の上下に電
極を配置して前記電極間に高周波電力を印加すると、ガ
スが電子とイオンとに電離する。この電極間で電子とイ
オンの移動度の大きな違いによって半導体装置上部に陰
極降下が生じる。そしてこの陰極降下によって電界を生
じさせ、この電界によって前記イオン半導体装置方向に
加速させ、被エッチング面に物理的に衝突させてそのエ
ネルギーで半導体装置をエッチングするものである。そ
して、ＲＩＥは電離したガスを加速させるため、前記半
導体装置上に絶対値にして１０Ｖ〜５００Ｖ程度の陰極
降下が発生するように前記電極間に高周波電力が印加さ
れる。ＲＩＥにおいては電離したガスをある一定方向に
加速させるため、非常に優れた異方性を有しサイドエッ
チが起こりにくいという特徴がある。しかしながら、Ｒ
ＩＥにおいては、物理的に電離されたガスを半導体装置
に衝突させるため、エッチングされた面に格子欠陥が必
然的に発生し、移動度が下がり結果としてオン抵抗が増
加してしまうという問題がある。

【０００６】ここで格子欠陥が発生しにくい半導体装置
として、例えば国際公開WO93/03502号や特開昭６２−１
２１６７号に開示されたようにウエットエッチングを用
いて製造した半導体装置がある。これらの形状は、トレ
ンチ形状に対してバスタブ形状といわれる。図１９はWO
93/03502号に開示されたＭＯＳＦＥＴ（半導体装置）の
断面図である。

【０００７】

【発明が解決しようとする課題】以上従来の技術で示し
た縦型ＭＯＳＦＥＴでは、チャネルベ−ス層より深く形
成するディープベ−ス層が、ドレイン・ソース間に高電
圧が印加されたとき、ベース層の底辺部分で安定にブレ
ークダウンを起こさせることにより、耐サージ性を向上
させる目的を果たすために形成されている。しかし、溝
を有するＤＭＯＳＦＥＴでは、このディープベース層を
形成した場合、形成しない場合と比較すると、オン抵抗
が増加する問題が生じる。これは、従来のプレーナＤＭ
ＯＳＦＥＴでは、図１８（ａ）に示すように、チャネル
ベース層の間に生じるＪＦＥＴ抵抗が、オン抵抗の約１
／２も占めるため、それよりも間隔が広いディープベー
ス層がオン抵抗に与える影響は少ないが、溝を有するＤ
ＭＯＳＦＥＴでは、ＪＦＥＴ抵抗がなく、ｒdrift （ド
リフト抵抗）がオン抵抗の約１／２を占めるためであ
る。ディープベース層の間隔により、ドリフト抵抗が変
化し、これによりオン抵抗も変化する。特に、ディープ
ベース層の間隔が狭くなるに従いオン抵抗が増加し、著
しく狭くなると、急激にオン抵抗が増加する問題があ
る。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に構成された請求項１記載の発明は、第１導電型の半導
体基板と、前記半導体基板の主表面側に形成され、所定
の入口幅を有する入口、前記主表面から前記入口幅の１
／２以下の深さを有するとともに前記主表面と略平行な
面を有する底面、及び前記入口と前記底面とを連続的に
結ぶ側面、からなる溝部と、前記溝部における前記側面
を含み、前記主表面側から前記底面よりも深い位置まで
形成された第２導電型のチャネルベース層と、前記チャ
ネルベース層より深い位置まで形成された第２導電型の
ディープベース層と、前記チャネルベース層内における
前記主表面側に形成され、前記溝部における前記側面に
チャネル領域を形成させるソース層と、前記溝部の前記
側面及び前記底面を含む領域に、ゲート絶縁膜を介して
形成されたゲート電極からなるユニットセル構造を複数
個備えた半導体装置において、前記ディープベース層の
端と前記チャネルベース層の底部との交点が、前記チャ
ネルベース層の底部の端と、前記チャネルベース層の底
部のうち前記ソース層の底部の端の下に位置する交点と
の間にあることを特徴としている。

【０００９】また、上記目的を達成するために構成され
た請求項２記載の発明は、請求項１記載の半導体装置に
おいて、前記チャネルベース層の底部の端と前記溝部の
底部の中心までの長さが１から３μｍ、前記チャネルベ
ース層の底部のうち前記ソース層の底部の端の下に位置
する交点と前記チャネルベース層の中心までの長さが１
から３μｍであることを特徴としている。

【００１０】また、上記目的を達成するために構成され
た請求項３記載の発明は、請求項１記載の半導体装置に
おいて、前記ユニットセルの繰り返し長さが略１２μ
ｍ、前記チャネルベース層の底部の端と前記溝部の底部
の中心までの長さが略２μｍ、前記チャネルベース層の
底部のうち前記ソース層の底部の端の下に位置する交点
と前記溝部の底部の中心までの長さが略４．５μｍであ
ることを特徴としている。

【００１１】また、上記目的を達成するために構成され
た請求項４記載の発明は、請求項１乃至請求項３記載の
半導体装置において、前記ユニットセルの形状が多角形
であることを特徴としている。また、上記目的を達成す
るために構成された請求項５記載の発明は、請求項１乃
至請求項３記載の半導体装置において、前記ユニットセ
ルの形状が四角形であることを特徴としている。

【００１２】また、上記目的を達成するために構成され
た請求項６記載の発明は、請求項１乃至請求項３記載の
半導体装置において、前記ユニットセルの形状が円形で
あることを特徴としている。また、上記目的を達成する
ために構成された請求項７記載の発明は、請求項１乃至
請求項３記載の半導体装置において、前記ユニットセル
の形状がストライプ形状であることを特徴としている。

【００１３】

【作用および発明の効果】上記構成の請求項１記載の発
明によれば、ディープベース層の間隔が広いため、オン
抵抗を低くすることができる。さらに、ソース層の下部
に形成されたベース領域が広いため、この部分での抵抗
が小さくなり、ソース層、チャネルベース層とドレイン
層から作られる寄生トランジスタが動作しにくくなるこ
とから、サージ耐量を大きくすることができる。

【００１４】上記構成の請求項２記載の発明によれば、
チャネルベース層の間隔を２〜６μｍ、ベース層へのコ
ンタクトの長さを２〜６μｍと小さくすることにより、
セルサイズを小さくでき、その結果、オン抵抗を低減で
きる。さらに、ソース層の下部に形成されたベース領域
が広いため、この部分での抵抗が小さくなり、寄生トラ
ンジスタが動作しにくくなることから、サージ耐量を大
きくすることができる。

【００１５】上記構成の請求項３記載の発明によれば、
ユニットセルの繰り返し長さが１２μｍ、チャネルベー
ス層の底部の端と溝部の底部の中心までの長さが２μ
ｍ、チャネルベース層の底部のうちソース層の底部の端
の下に位置する交点と溝部の底部の中心までの長さが
４．５μｍにすることにより、よりオン抵抗を低くする
ことができる。

【００１６】上記構成の請求項４記載の発明によれば、
ユニットセル形状を多角形にすることにより、ユニット
セルを効率良く配列することができ、オン抵抗を低くす
ることができる。上記構成の請求項５記載の発明によれ
ば、ユニットセル形状を四角形にすることにより、ユニ
ットセルを効率良く配列することができ、オン抵抗を低
くすることができる。

【００１７】上記構成の請求項６記載の発明によれば、
ユニットセル形状を円形にすることにより、ユニットセ
ルを効率良く配列することができ、オン抵抗を低くする
ことができる。上記構成の請求項７記載の発明によれ
ば、ユニットセル形状をストライプ形状にすることによ
り、ユニットセルのコーナ部でのチャネルベース層の高
抵抗化がなくなるため、サージ耐量をさらに増すことが
できる。

【００１８】

【実施例】

（第１実施例）以下、図面を参照して本発明の一実施例
を説明する。図１（ａ）は本発明の第１実施例による四
角形ユニットセルからなる縦型パワーＭＯＳＦＥＴの平
面図であり、同図（ｂ）は同図（ａ）におけるＡ−Ａ断
面図である。図２〜図１７は同じく縦型パワーＭＯＳＦ
ＥＴの製造における各段階での説明図である。また、図
４はｐ型ベース層の中央部形成のためにボロンイオン注
入をしたウエハの断面図、図５はＬＯＣＯＳ酸化のため
に窒化シリコン膜をユニットセル寸法ａの間隔でパター
ニングしたウエハの断面図、図８はＬＯＣＯＳ酸化膜が
形成されたウエハの断面図、図９はＬＯＣＯＳ酸化膜を
マスクとしてｐ型ベース層形成のためにボロンイオン注
入をしたウエハの断面図、図１０は熱拡散によりｐ型ベ
ース層を形成したウエハの断面図、図１１はＬＯＣＯＳ
酸化膜をマスクとしてｎ⁺ 型ソース層形成のためにリン
イオン注入をしたウエハの断面図、図１２は熱拡散によ
りｎ⁺ 型ソース層を形成したウエハの断面図、図１４は
ＬＯＣＯＳ酸化膜を除去した後に熱酸化によりゲート酸
化膜を形成したウエハの断面図、図１５はゲート酸化膜
の上にゲート電極が形成されたウエハの断面図、図１６
はｐ⁺ 型ベースコンタクト層形成のためにボロンイオン
注入をしたウエハの断面図、図１７は熱拡散によりｐ⁺
型ベースコンタクト層を形成したウエハの断面図、そし
て、図１（ｂ）が層間絶縁膜，ソース電極およびドレイ
ン電極を形成したウエハの完成断面図である。

【００１９】この実施例の縦型パワーＭＯＳＦＥＴは、
その要部，すなわちユニットセル部分を図１に示すよう
な構造として、このユニットセル１５がピッチ幅（ユニ
ットセル寸法）ａで平面上縦横に規則正しく多数配置さ
れた構造となっている。図１において、ウエハ２１は不
純物濃度が２×１０¹⁹ｃｍ^-3程度で厚さ１００〜４００
μｍのｎ⁺ 型シリコンからなる半導体基板１上に不純物
密度が１０¹⁶ｃｍ^-3程度の厚さ７μｍ前後のｎ^- 型エピ
タキシャル層２が構成されたものであり、このウエハ２
１の主表面にユニットセル１５が構成される。ウエハ２
１の主表面に１６μｍ程度のユニットセル寸法ａでＵ溝
５０を形成するために、厚さ１μｍ程度のＬＯＣＯＳ酸
化膜を形成し、この酸化膜をマスクとしてボロン（Ｂ）
とリン（Ｐ）とを自己整合的な二重拡散により接合深さ
が１μｍ程度のｐ型ベース層１６と、接合深さが１μｍ
程度のｎ⁺ 型ソース層４とが形成されており、それによ
りＵ溝５０の側壁部５１に０．５μｍ程度のチャネル５
が設定される。なお、ｐ型ベース層１６の接合深さはＵ
溝５０底辺のエッジ部１２でブレークダウンによる破壊
が生じない深さに設定されている。また、ｐ型ベース層
１６の中央部の接合深さが周囲よりも深くなるように、
あらかじめｐ型ベース層１６の中央部にボロンが拡散さ
れており（ディープｐベース層）、ドレイン・ソース間
に高電圧が印加されたときに、ｐ型ベース層１６の底面
の中央部でブレークダウンが起こるように設定されてい
る。即ち、Ｕ溝５０はｐ型ベース層１６よりも浅くなる
ように設定されている。また、二重拡散後にこの拡散マ
スク及びＵ溝５０形成用として使用したＬＯＣＯＳ酸化
膜は除去されて、Ｕ溝５０の内壁には厚さが６０ｎｍ程
度のゲート酸化膜８が形成され、さらに、その上に厚さ
が４００ｎｍ程度のポリシリコンからなるゲート電極
９、厚さが１μｍ程度のＢＰＳＧからなる層間絶縁膜１
８が形成されている。さらに、ｐ型ベース層１６の中央
部表面に接合深さが０．５μｍ程度のｐ⁺ 型ベースコン
タクト層１７が形成され、層間絶縁膜１８の上に形成さ
れたソース電極１９とｎ⁺ 型ソース層４およびｐ⁺ 型ベ
ースコンタクト層１７がコンタクト穴を介してオーミッ
ク接触している。また、半導体基板１の裏面にオーミッ
ク接触するようにドレイン電極２０が形成されている。

【００２０】次に本実施例の製造方法を述べる。まず、
図２，図３に示されるように、ｎ⁺ 型シリコンからなる
面方位が（１００）である半導体基板１の主表面にｎ^-
型のエピタキシャル層２を成長させたウエハ２１（半導
体基板１とエピタキシャル層２とで半導体基板に相当）
を用意する。この半導体基板１はその不純物濃度が２×
１０¹⁹ｃｍ^-3程度になっている。また、エピタキシャル
層２はその厚さが７μｍ程度で、その不純物濃度は１０
¹⁶ｃｍ^-3程度となっている。次に、図４に示される様
に、このウエハ２１の主表面を熱酸化して厚さ５０ｎｍ
程度のフィールド酸化膜６０を形成し、その後レジスト
膜６１を堆積して公知のフォトリソ工程にてセル形成予
定位置の中央部に開口するパターンにレジスト膜６１を
パターニングする。このときのパターニングの幅は、最
終のｐ型ベース層の断面形状が図１になるように、設計
された幅である。そして、このレジスト膜６１をマスク
としてボロン（Ｂ⁺ ）をイオン注入する。

【００２１】レジスト剥離後、熱拡散により図５に示す
ように接合深さが１μｍ程度のｐ型拡散層６２を形成す
る。このｐ型拡散層６２は最終的には後述するｐ型ベー
ス層１６の一部となり、ドレイン・ソース間に高電圧が
印加されたとき、ｐ型拡散層６２の底辺部分で安定にブ
レークダウンを起こさせることにより、耐サージ性を向
上させる目的を果たす。

【００２２】次に、図５に示すように、ウエハ２１の主
表面に窒化シリコン膜６３を約２００ｎｍ堆積し、この
窒化シリコン膜６３を図６に示すように＜０１１＞方向
に垂直及び平行になるようにパターニングして、ピッチ
幅（ユニットセル１５の寸法）ａで開口する格子状の開
口パターンを形成する。なお、この開口パターンは上述
のｐ型拡散層６２がそのピッチ間隔の中央部に位置する
ようにマスク合わせしている。

【００２３】次に、窒化シリコン膜６３をマスクとして
フィールド酸化膜６０をエッチングし、ひきつづき図７
に示すように、四フッ化炭素と酸素ガスを含む放電室７
０２でプラズマを発生させて、化学的な活性種を作り、
この活性種を反応室７０３へ輸送し、反応室７０３でｎ
^- 型エピタキシャル層２を等方的にケミカルドライエッ
チングして溝６４を形成する。

【００２４】次に、図８に示すように、窒化シリコン膜
６３をマスクとして溝６４の部分を熱酸化する。これは
ＬＯＣＯＳ(Local Oxidation of Silicon)法として良く
知られた酸化方法であり、この酸化によりＬＯＣＯＳ酸
化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によ
って喰われたｎ- 型エピタキシャル層２の表面にＵ溝５
０が形成され、かつＵ溝５０の形状が確定する。

【００２５】この時、Ｕ溝５０の側面のチャネル形成部
の面方位が（１１１）面もしくは（１１１）面に近い面
となるようにケミカルドライエッチングの条件とＬＯＣ
ＯＳ酸化の条件を選ぶ。このようにしてＬＯＣＯＳ酸化
により形成されたＵ溝５０の内壁表面は平坦で欠陥が少
なく、その表面は図２に示されるウエハ２１の初期の主
表面と同程度に表面状態が良い。 次に、図９に示すよ
うに、ＬＯＣＯＳ酸化膜６５をマスクとして、薄いフィ
ールド酸化膜６０を透過させてｐ型ベース層１６を形成
するためのボロンをイオン注入する。このとき、ＬＯＣ
ＯＳ酸化膜６５とフィールド酸化膜６０の境界部分が自
己整合位置になり、イオン注入される領域が正確に規定
される。

【００２６】次に、図１０に示すように、接合深さ１μ
ｍ程度まで熱拡散する。この熱拡散により、図５に示す
工程において前もって形成したｐ型拡散層６２と、図９
に示す工程において注入されたボロンの拡散層が一体に
なり、一つのｐ型ベース層１６（ベース層に相当）を形
成する。また、ｐ型ベース層１６の領域の両端面はＵ溝
５０の側壁の位置で自己整合的に規定される。

【００２７】次に、図１１に示すように、格子状のパタ
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィー
ルド酸化膜６０を透過させてｎ⁺ 型ソース層４を形成す
るためのリン（又はひ素）をイオン注入する。この場合
も図９に示す工程においてボロンをイオン注入した場合
と同様に、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６
０の境界部分が自己整合位置になり、イオン注入される
領域が正確に規定される。

【００２８】次に、図１２に示すように、接合深さ０．
５μｍ熱拡散し、ｎ⁺ 型ソース層４を形成し、同時にチ
ャネル５（チャネル領域に相当）も設定する。この熱拡
散において、ｎ⁺ 型ソース層４の領域のＵ溝５０に接し
た端面は、Ｕ溝５０の側壁の位置で自己整合的に規定さ
れる。以上、図９〜図１２の工程によりｐ型ベース層１
６の接合深さとその形状が確定する。このｐ型ベース層
１６の形状において重要なことは、ｐ型ベース層１６の
側面の位置がＵ溝５０の側面により規定され、自己整合
されて熱拡散するため、Ｕ溝５０に対してｐ型ベース層
１６の形状は完全に左右対称になる。

【００２９】次に、ＬＯＣＯＳ酸化膜６５を弗酸を含む
水溶液中で、フッ化アンモニウムによりＰＨが５程度に
調整された状態で、シリコンの表面を水素で終端させな
がら酸化膜を除去してＵ溝５０の内壁５１を露出させ
る。 この後、水溶液中から取りだし、清浄な空気中で
乾燥させる。次に、図１３に示すように、チャネルが形
成される予定のｐ型ベース層１６のＵ溝の側面５に（１
１１）面が形成されるまで酸化膜を形成する。この熱酸
化工程により、チャネルが形成される予定面の原子オー
ダーでの平坦度が高くなる。次に、この酸化膜６００を
除去する。つづいて図１４に示すように、Ｕ溝５０の側
面及び底面に熱酸化により厚さ５０ｎｍ程度のゲート酸
化膜８を形成する。

【００３０】次に、図１５に示すように、ウエハ２１の
主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積
し、隣接した二つのＵ溝５０の上端の距離ｂよりも２β
だけ短い距離ｃだけ離間するようにパターニングしてゲ
ート電極９を形成する。次にゲート電極９の端部におい
てゲート酸化膜８が厚くなるよう酸化する。以上、図９
〜図１５に示す工程は本実施例において最も重要な製造
工程の部分であり、ＬＯＣＯＳ酸化膜６５を自己整合的
な二重拡散のマスクとして使用し、ｐ型ベース層１６，
ｎ⁺ 型ソース層４及びチャネル５を形成し、次にＬＯＣ
ＯＳ酸化膜６５を除去した後、ゲート酸化膜８，ゲート
電極９を形成する。

【００３１】次に、図１６に示すように、パターニング
されたレジスト膜６８をマスクとして酸化膜６７を透過
してｐ⁺ 型ベースコンタクト層１７を形成するためのボ
ロンをイオン注入する。次に、図１７に示すように、接
合深さ０．５μｍ程度熱拡散し、ｐ⁺ 型ベースコンタク
ト層１７を形成する。

【００３２】そして、図１（ｂ）に示すように、ウエハ
２１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成
し、その一部にコンタクト穴開けを行いｐ⁺ 型ベースコ
ンタクト層１７とｎ⁺ 型ソース層４を露出させる。さら
に、アルミニウム膜からなるソース電極１９を形成し、
前記コンタクト穴を介してｐ⁺ 型ベースコンタクト層１
７とｎ⁺ 型ソース層４とにオーミック接触させる。さら
に、アルミニウム膜保護用としてプラズマＣＶＤ法等に
より窒化シリコン等よりなるパッシベーション膜（図示
略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ
／Ａｕの３層膜からなるドレイン電極２０を形成し、ｎ
⁺ 型半導体基板１にオーミック接触をとる。

【００３３】以上の工程により図１に示されるような縦
型パワーＭＯＳＦＥＴが実現される。この構造では、図
２０に示すように、ディープｐベース層７２の端とチャ
ネルｐベース層１６の底部との交点（Ｂ）が、チャネル
ｐベース層１６の底部の端（Ａ）と、チャネルｐベース
層１６の底部のうちソース層４の底部の端の下に位置す
る交点（Ｃ）との間にあるように、ディープｐベース７
２層が形成されている。

【００３４】この構造において、ディープｐベース層７
２の間隔８１と縦型パワーＭＯＳＦＥＴの特性オン抵抗
との関係を、ユニットセルサイズが１２μｍの場合につ
いて図２１に示す。特性オン抵抗は、ディープｐベース
層７２の端（Ｂ）が溝中心に近づくにつれて、すなわち
ディープｐベース層７２の間隔８１が狭くなるにつれ
て、高くなる傾向を示す。特に、ディープｐベース層７
２の端（Ｂ）が、チャネルｐベース層１６の底部の端
（Ａ）より溝中心に近づくと、急に特性オン抵抗が高く
なる。これは、ディープｐベース層７２の間隔８１が狭
くなるので、電流の通路が狭くなるためと、溝側面部８
にあるチャネルまでディープｐベース層７２が横方向拡
散し、しきい電圧を増加させるためである。一方、ディ
ープｐベース層７２の端（Ｂ）を溝中心から離れさせる
と、ディープｐベース層７２の間隔８１が広くなるの
で、特性オン抵抗は低くなるが、ｎ⁺ 型ソース層４の底
部の端の下に位置する点Ｃより離れると、ｎ⁺ 型ソース
層４の下に形成されたｐ型ベース領域が狭くなり、この
領域での抵抗が高くなる。この結果、ｎ⁺ 型ソース層
４、チャネルｐベース層１６とディープｐベース層７２
とで形成される寄生バイポーラトランジスタが、動作し
やすくなるため、耐サージ性が低くなる。このため、デ
ィープｐベース層７２の端（Ｂ）をＡとＣの間に規定す
ることにより、オン抵抗の増加を抑え、しかも耐サージ
性が高い特性を有する縦型パワーＭＯＳＦＥＴを実現で
きる。

【００３５】本実施例では、ユニットセルの形状は四角
形であったが、多角形や円形でも良い。また、ストライ
プ形状でも良い。また、本実施例ではｎチャネル型につ
いてのみ説明したが、ｎ型とｐ型の半導体の型を入れ換
えたｐチャネル型についても同様の効果が得られること
は言うまでもない。

【００３６】なお、上記実施例は本発明を縦型パワーＭ
ＯＳＦＥＴに適用した場合についてのみ説明したが、そ
れに限定されるものではなく、このような縦型パワーＭ
ＯＳＦＥＴを組み込んだパワーＭＯＳＩＣに適用しても
良い。またさらに、本実施例においては半導体基板とし
てｎ⁺ 型半導体基板を持ちいた縦型パワーＭＯＳＦＥＴ
について説明したが、ｐ⁺ 型半導体基板を用いた絶縁ゲ
ート型バイポーラトランジスタ（ＩＧＢＴ）のゲート構
造にも適用することができる。

【図面の簡単な説明】

【図１】図（ａ）は本発明の第１実施例による縦型パワ
ーＭＯＳＦＥＴの一部を示す平面図であり、図（ｂ）は
図（ａ）のＡ−Ａ断面図である。

【図２】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を示す図である。

【図３】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を示す図である。

【図４】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を示す図である。

【図５】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を示す図である。

【図６】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を示す図である。

【図７】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を示す図である。

【図８】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を示す図である。

【図９】図１に示した縦型パワーＭＯＳＦＥＴの製造工
程を示す図である。

【図１０】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。

【図１１】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。

【図１２】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。

【図１３】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。

【図１４】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。

【図１５】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。

【図１６】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。

【図１７】図１に示した縦型パワーＭＯＳＦＥＴの製造
工程を示す図である。

【図１８】図（ａ）はプレーナ型縦型パワーＭＯＳＦＥ
Ｔのオン抵抗の配分を示す図であり、図（ｂ）は溝を有
する縦型パワーＭＯＳＦＥＴのオン抵抗の配分を示す図
である。

【図１９】図（ａ）は従来の縦型パワーＭＯＳＦＥＴの
一部を示す平面図であり、図（ｂ）は図（ａ）のＡ−Ａ
断面図である。

【図２０】第１実施例における縦型のパワーＭＯＳＦＥ
Ｔの断面図である。

【図２１】第１実施例における縦型のパワーＭＯＳＦＥ
Ｔの溝中心からディープｐベースの端までの距離と特性
オン抵抗との関係を示す図である。

【符号の説明】

１ ｎ⁺ 型半導体基板 ２ ｎ^- 型エピタキシャル層 ４ ｎ⁺ 型ソース層 ５ チャネル ６ ｎ^- 型ドレイン層 ７ ＪＦＥＴ部 ８ ゲート酸化膜 ９ ゲート電極 １６ ｐ型ベース層 １９ ソース電極 ２０ ドレイン電極 ５０ Ｕ溝 ５１ Ｕ溝の内壁 ６５ ＬＯＣＯＳ酸化膜 ７２ ディープｐベース層 ８１ ディープｐベース層の間隔

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板と、 前記半導体基板の主表面側に形成され、所定の入口幅を
   有する入口、前記主表面から前記入口幅の１／２以下の
   深さを有するとともに前記主表面と略平行な面を有する
   底面、及び前記入口と前記底面とを連続的に結ぶ側面、
   からなる溝部と、 前記溝部における前記側面を含み、前記主表面側から前
   記底面よりも深い位置まで形成された第２導電型のチャ
   ネルベース層と、 前記チャネルベース層より深い位置まで形成された第２
   導電型のディープベース層と、 前記チャネルベース層
   内における前記主表面側に形成され、前記溝部における
   前記側面にチャネル領域を形成させるソース層と、 前記溝部の前記側面及び前記底面を含む領域に、ゲート
   絶縁膜を介して形成されたゲート電極からなるユニット
   セルを複数個備えた半導体装置において、 前記ディープベース層の端と前記チャネルベース層の底
   部との交点が、前記チャネルベース層の底部の端と、前
   記チャネルベース層の底部のうち前記ソース層の底部の
   端の下に位置する交点との間にあることを特徴とする半
   導体装置。
2. 【請求項２】 前記チャネルベース層の底部の端と前記
   溝部の底部の中心までの長さが１から３μｍ、前記チャ
   ネルベース層の底部のうち前記ソース層の底部の端の下
   に位置する交点と前記チャネルベース層の中心までの長
   さが１から３μｍであることを特徴とする請求項１記載
   の半導体装置。
3. 【請求項３】 前記ユニットセルの繰り返し長さが略１
   ２μｍ、前記チャネルベース層の底部の端と前記溝部の
   底部の中心までの長さが略２μｍ、前記チャネルベース
   層の底部のうち前記ソース層の底部の端の下に位置する
   交点と前記溝部の底部の中心までの長さが略４．５μｍ
   であることを特徴とする請求項１記載の半導体装置。
4. 【請求項４】 前記ユニットセルの形状が多角形である
   ことを特徴とする請求項１乃至請求項３記載の半導体装
   置。
5. 【請求項５】 前記ユニットセルの形状が四角形である
   ことを特徴とする請求項１乃至請求項３記載の半導体装
   置。
6. 【請求項６】 前記ユニットセルの形状が円形であるこ
   とを特徴とする請求項１乃至請求項３記載の半導体装
   置。
7. 【請求項７】 前記ユニットセルの形状がストライプ形
   状であることを特徴とする請求項１乃至請求項３記載の
   半導体装置。