CN105742353A

CN105742353A - Mos晶体管及其形成方法

Info

Publication number: CN105742353A
Application number: CN201410766590.9A
Authority: CN
Inventors: 王文博; 吴汉明; 卜伟海
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Corp
Priority date: 2014-12-11
Filing date: 2014-12-11
Publication date: 2016-07-06
Anticipated expiration: 2034-12-11
Also published as: CN105742353B

Abstract

一种MOS晶体管及其形成方法。在MOS晶体管的沟槽内填入能对源漏区之间的沟道区施加压应力或拉应力的金属，上述金属同时充当部分金属栅极，由于沟道被施加了拉应力或压应力，从而提高了相应载流子的迁移率，进而增大了MOS晶体管的开态电流，提高了驱动能力和加快了运行速率。

Description

MOS晶体管及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种MOS晶体管及其形成方法。

背景技术

随着半导体器件，例如动态随机存取存储器(DynamicRandomAccessMemory，DRAM)、半浮栅晶体管(Semi-Floating-GateTransistor，SFGT)、鳍式场效晶体管(FinField-EffectTransistor，FinFET)集成度日益提高，均需要MOS晶体管具有较低的漏电流。随着平面型MOS晶体管的尺寸不断变小，其沟道也不断变短，这造成漏电流变大。

为降低漏电流，行业内出现了沟槽型MOS晶体管。沟槽型MOS晶体管由于增大了沟道长度，可以抑制源漏间的漏电流，然而，这同时带来开态电流的降低，造成MOS晶体管的驱动能力低和运行速率慢。

有鉴于此，本发明提供一种新的MOS晶体管及其形成方法，增大开态电流，提高MOS晶体管的驱动能力和加快运行速率。

发明内容

本发明解决的问题是现有的MOS晶体管开态电流较小，驱动能力低和运行速率慢。

为解决上述问题，本发明的一方面提供一种MOS晶体管，包括：

半导体衬底，所述半导体衬底内具有沟槽，所述沟槽侧壁形成有高K栅氧化层；

金属栅极，包括位于高K栅氧化层上并填满所述沟槽的第一金属栅极层，以及位于所述第一金属栅极层上的第二金属栅极层，所述第二金属栅极层位于所述沟槽外；

分别位于所述沟槽两侧内的源区与漏区，所述源区与漏区之间的半导体衬底形成沟道区；

其中，所述第一金属栅极层能对所述沟道区施加拉应力或压应力。

可选地，所述第一金属栅极层与所述第二金属栅极层材质相同。

可选地，所述第一金属栅极层的材质为铝、钨、铜、镍及其合金中的至少一种。

可选地，所述第一金属栅极层的材质为铜，采用溅射工艺形成，当对所述沟道区施加拉应力时，溅射工艺中的Ar的压强大于1Pa；当对所述沟道区施加压应力时，溅射工艺中的Ar的压强小于1Pa。

可选地，所述高K栅氧化层的材质为氧化铪，氧化铝、氮化硅中的至少一种。

可选地，所述沟槽呈U形。

可选地，所述高K栅氧化层与所述第一金属栅极层之间还具有扩散阻挡层。

本发明的另一方面提供一种MOS晶体管的形成方法，包括：

提供半导体衬底，在所述半导体衬底内形成沟槽，依次在所述沟槽内形成高K栅氧化层、第一金属栅极层至填满所述沟槽，所述第一金属栅极层能对所述半导体衬底施加拉应力或压应力；

在所述第一金属栅极层上形成第二金属栅极层，所述第一金属栅极层与所述第二金属栅极层构成金属栅极，在所述半导体衬底内的沟槽两侧形成源区与漏区，所述源区与漏区之间的半导体衬底形成沟道区。

可选地，依次在所述沟槽内形成高K栅氧化层、第一金属栅极层，在所述第一金属栅极层上形成第二金属栅极层以及形成源区与漏区的步骤为：

在所述沟槽以及沟槽外的半导体衬底上依次形成一氧化硅层以及多晶硅层，所述沟槽内的多晶硅层形成第一多晶硅层；

在所述多晶硅层上形成第一图形化硬掩膜层，以所述第一图形化硬掩膜层为掩膜干法刻蚀去除第二多晶硅层区域外的多晶硅层以及氧化硅层，所述第二多晶硅层至少覆盖所述第一多晶硅层；

在所述第二多晶硅层侧壁形成侧墙，以所述侧墙为掩膜对所述半导体衬底进行离子注入以形成源区与漏区；

在第二多晶硅层、侧墙以及已形成源区与漏区的半导体衬底上形成介质层，并化学机械研磨所述介质层至所述第二多晶硅层的顶部暴露出；

去除所述第二多晶硅层以及沟槽内的氧化硅层、第一多晶硅层，并至少依次填入高K氧化层以及金属，所述沟槽侧壁的高K氧化层形成高K栅氧化层，所述沟槽内的金属形成第一金属栅极层，去除所述第二多晶硅层所形成的凹槽内的金属形成第二金属栅极层。

在所述沟槽以及沟槽外的半导体衬底上依次形成一高K氧化层以及多晶硅层，所述沟槽内的高K氧化层、多晶硅层分别形成高K栅氧化层、第一多晶硅层；

在所述多晶硅层上形成第一图形化硬掩膜层，以所述第一图形化硬掩膜层为掩膜干法刻蚀去除第二多晶硅层区域外的多晶硅层以及高K氧化层，所述第二多晶硅层至少覆盖所述第一多晶硅层；

去除所述第二多晶硅层以及沟槽内的第一多晶硅层，并至少填入金属，所述沟槽内的金属形成第一金属栅极层，去除所述第二多晶硅层所形成的凹槽内的金属形成第二金属栅极层。

在所述沟槽以及沟槽外的半导体衬底上依次形成一高K氧化层以及介质层，所述高K氧化层与介质层的材质不同，所述沟槽内的高K氧化层形成高K栅氧化层；

在所述介质层上形成第三图形化硬掩膜层，以所述第三图形化硬掩膜层为掩膜干法刻蚀去除部分区域的介质层以形成凹槽，并去除所述沟槽内的介质层，所述凹槽预定形成第二金属栅极层；

在所述凹槽、沟槽以及凹槽外的介质层上至少形成金属，并化学机械研磨所述金属至所述介质层暴露出，所述沟槽内的金属形成第一金属栅极层，所述凹槽内的金属形成第二金属栅极层；

干法刻蚀去除第二金属层区域外的介质层以及高K氧化层，在暴露的所述第二金属栅极层侧壁形成侧墙，以所述侧墙为掩膜对所述半导体衬底进行离子注入以形成源区与漏区。

可选地，所述金属为铜，采用溅射工艺形成，当对所述沟道区施加拉应力时，溅射工艺中的Ar的压强大于1Pa；当对所述沟道区施加压应力时，溅射工艺中的Ar的压强小于1Pa。

可选地，所述高K氧化层的材质为氧化铪，氧化铝、氮化硅中的至少一种，采用物理气相沉积或化学气相沉积法形成。

可选地，在所述半导体衬底内形成的沟槽为U形槽，采用各向异性干法刻蚀后各向同性干法刻蚀形成。

可选地，去除所述第二多晶硅层以及沟槽内第一多晶硅层采用湿法腐蚀，所述湿法腐蚀采用TMAH水溶液。

与现有技术相比，本发明的技术方案具有以下优点：1)在MOS晶体管的沟槽内填入能对源漏区之间的沟道区施加压应力或拉应力的金属，上述金属同时充当部分金属栅极，由于沟道被施加了拉应力或压应力，从而提高了相应载流子的迁移率，进而增大了MOS晶体管的开态电流，提高了驱动能力和加快了运行速率。

2)可选方案中，沟槽内所填入的金属的材质为铝、钨、铜、镍及其合金中的至少一种，可以通过控制上述金属成膜的工艺，例如控制采用溅射工艺过程中的半导体基底温度、沉积速率、沉积工艺腔室的压强等来控制所形成的金属对沟道区施加的应力为压应力还是拉应力；例如：当对沟道区施加拉应力时，铜溅射工艺中的保护气体Ar的压强大于1Pa；当对沟道区施加压应力时，Ar的压强小于1Pa。

3)可选方案中，形成高K栅氧化层、金属栅极以及源漏区具有三种具体方案：

a)先在沟槽内以及沟槽外的半导体衬底上依次形成高K氧化层以及多晶硅层，并采用干法刻蚀工艺，仅保留沟槽上的多晶硅层，去除其它区域的高K氧化层以及多晶硅层；上述多晶硅层为伪栅，并分为两部分：分别为位于沟槽内的第一多晶硅层以及位于第一多晶硅层上的第二多晶硅层；高K氧化层用于形成高K栅氧化层；

接着在第二多晶硅层侧壁形成侧墙，以所述侧墙为掩膜对两边的半导体衬底进行离子注入形成源漏区；

后续去除上述伪栅并填入金属，形成金属栅极；

b)先在沟槽内以及沟槽外的半导体衬底上依次形成一氧化硅层以及多晶硅层，并采用干法刻蚀工艺，仅保留沟槽上的多晶硅层，去除其它区域的氧化硅层以及多晶硅层；上述多晶硅层为伪栅，并分为两部分：分别为位于沟槽内的第一多晶硅层以及位于第一多晶硅层上的第二多晶硅层；

后续去除上述氧化硅层以及伪栅并依次填入高K氧化层、金属，高K氧化层用于形成高K栅氧化层，金属用于形成金属栅极；

c)先在沟槽内以及沟槽外的半导体衬底上依次形成一高K氧化层以及介质层，并采用干法刻蚀工艺，仅去除沟槽内及沟槽上的介质层，并填入金属；高K氧化层与介质层的材质不同，沟槽内的高K氧化层用于形成高K栅氧化层，沟槽内的金属用于形成第一金属栅极层，沟槽外的金属用于形成第二金属栅极层，第一金属栅极层与第二金属栅极层构成金属栅极；

接着干法刻蚀去除第二金属层区域外的介质层以及高K氧化层，在暴露的第二金属栅极层侧壁形成侧墙，以所述侧墙为掩膜对两边的半导体衬底进行离子注入以形成源漏区。

附图说明

图1至图5是本发明一实施例中的NMOS晶体管在不同制作阶段的结构示意图；

图6与图7是另一实施例中的NMOS晶体管在不同制作阶段的结构示意图；

图8是再一实施中的NMOS晶体管在一制作阶段的结构示意图。

具体实施方式

如背景技术中所述，现有技术中的沟槽型MOS晶体管开态电流较小，驱动能力低、运行速率慢。针对上述问题，本发明在MOS晶体管的沟槽内填入能对源漏区之间的沟道区施加压应力或拉应力的金属，上述金属同时充当部分金属栅极，由于沟道被施加了拉应力或压应力，从而提高了相应载流子的迁移率，进而增大了MOS晶体管的开态电流，提高了驱动能力和加快了运行速率。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图5是本发明一实施例提供的NMOS晶体管在不同制作阶段的结构示意图。以下结合图1至图5所示，详细介绍的NMOS晶体管的形成方法以及形成的NMOS晶体管。

首先，参照图1所示，提供半导体衬底1，在半导体衬底1内形成沟槽12。

本实施例中，半导体衬底1具有P阱11，半导体衬底1材质例如为硅、绝缘体上硅(SOI)等。

本实施例中，参照图1所示，沟槽12为U形槽，形成方法为：在半导体衬底1上形成图形化的硬掩膜层(未图示)，以所述图形化的硬掩膜层为掩膜，先各向异性干法刻蚀半导体衬底1(具体为P阱11)形成一竖直沟槽(未图示)，后继续各向同性干法刻蚀该竖直沟槽形成一U形槽。

在具体实施过程中，上述图形化的硬掩膜层材质例如为氮化硅，为增强氮化硅与半导体衬底1之间的粘附性，还在两者之间设置氧化硅层(未图示)。上述图形化的硬掩膜层的形成方法例如为光刻形成图形化的光刻胶层，以所述图形化的光刻胶层为掩膜刻蚀氮化硅、氧化硅层而形成。

一个实施例中，上述各向异性干法刻蚀以及各向同性干法刻蚀的气体都为含氟气体，例如CF₄，区别在于：各向异性刻蚀工艺时施加偏置电压或施加较大偏置电压，使产生的等离子体具有方向性；各向同性刻蚀工艺时不施加偏置电压或施加较小偏置电压，使产生的等离子体没有方向性。

可以理解的是，相对于竖直沟槽，该U形槽底部圆滑，能避免尖端放电。

U形沟槽12形成完毕后，去除所述图形化的硬掩膜层，对于氮化硅，采用热磷酸去除，对于氧化硅，采用HF酸去除。

接着，参照图2所示，在沟槽12以及沟槽12外的半导体衬底1(参照图1所示)上依次形成一高K氧化层13以及多晶硅层14；沟槽12内的高K氧化层13用于形成高K栅氧化层15(参照图3所示)、沟槽12内的多晶硅层14用于形成第一多晶硅层161(参照图3所示)。

高K氧化层13的材质例如为氧化铪，氧化铝、氮化硅中的至少一种，形成方法例如为物理气相沉积、化学气相沉积法等。沟槽12内的高K氧化层13用于形成高K栅氧化层，高K材质能提高栅氧化层的绝缘性能。

多晶硅层14用于形成伪栅。

之后参照图3所示，在多晶硅层14上形成第一图形化硬掩膜层17，以该第一图形化硬掩膜层17为掩膜干法刻蚀去除第二多晶硅层162区域外的多晶硅层14(参照图2所示)以及高K氧化层13(参照图2所示)，第二多晶硅层162至少覆盖所述第一多晶硅层161。

本实施例中，为降低对准精度，如图3所示，第二多晶硅层162的宽度可以略微大于沟槽12的宽度，即保留沟槽12外部分区域的高K氧化层13。其它实施例中，第二多晶硅层162也可以与沟槽12的宽度相等。

第一多晶硅层161与第二多晶硅层162构成了伪栅16。

在具体实施过程中，第一图形化硬掩膜层17材质例如为氮化硅。去除第二多晶硅层162区域外的多晶硅层14以及高K氧化层13例如采用干法刻蚀。

形成第二多晶硅层162后，采用热磷酸去除第一图形化硬掩膜层17。

接着参照图4所示，在第二多晶硅层162侧壁形成侧墙18，以所述侧墙18为掩膜对所述半导体衬底1(参照图1所示)进行离子注入以形成源区191与漏区192。

上述侧墙18的材质例如为氮化硅，例如采用回蚀法形成。本实施例中，由于要形成NMOS晶体管，因而本步骤注入的离子为N型离子，例如磷等。

本实施例中形成的源区191与漏区192包括侧墙18下的轻掺杂区(未标示)与侧墙18两侧的重掺杂区(未标示)。

形成源区191与漏区192后，还可以在源区191与漏区192形成金属硅化物，以降低后续形成在该源漏区上的导电插塞的接触电阻。

参照图5所示，在第二多晶硅层162、侧墙18以及已形成源区191与漏区192的半导体衬底1(参照图1所示)上形成介质层20，并化学机械研磨所述介质层20至第二多晶硅层162(参照图4所示)的顶部暴露出。

本实施例中，介质层20的材质为氧化硅。本步骤中，为检测研磨终点，在形成介质层20前，先形成一层氮化层，以第二多晶硅层162顶部的氮化层作为研磨终点。其它实施例中，对于不同的介质层20的材质，也可以选择相应的研磨终止层作为研磨终点。

之后继续参照图4与图5所示，去除第二多晶硅层162以及沟槽12(参照图1所示)内的第一多晶硅层161，并至少填入金属，所述沟槽12内的金属形成第一金属栅极层211，去除第二多晶硅层162所形成的凹槽内的金属形成第二金属栅极层212。

介质层20上的多余金属例如采用CMP去除。

第一金属栅极层211与第二金属栅极层212构成金属栅极21，其中，第一金属栅极层211能对源区191与漏区192间的沟道区施加拉应力，从而提高电子载流子的迁移率。

在具体实施过程中，第二多晶硅层162以及第一多晶硅层161可以采用湿法去除，例如采用TMAH(四甲基氢氧化铵)水溶液。当然，也可以采用干法刻蚀去除。

沟槽12以及去除第二多晶硅层162所形成的凹槽内填入的金属的材质可以为铝、钨、铜、镍及其合金中的至少一种，上述金属材质能对沟道施加应力的原因是：上述金属材质成膜一方面具有热应力，该热应力跟加工温度、使用温度和互相接触的两种材料膨胀系数有关；另外一方面该薄膜还具有本征应力，该本征应力跟互相接触的两种材料电子密度相关。这两种应力对沟道施加的应力可能是同方向的，也可能是反方向的，采用不同的工艺过程能调节此二种应力的比例关系，最终使得该金属对沟道所施加的应力呈压应力或拉应力。

实际研究表明，可以通过控制上述金属成膜工艺，例如溅射工艺中的下述参数：半导体基底温度、沉积速率、沉积工艺腔室的压强等来控制所形成的金属对沟道区施加的应力为压应力还是拉应力；例如：本实施例中金属栅极材质为铜，溅射工艺中的保护气体Ar的压强大于1Pa时，能对沟道区施加拉应力；对于形成PMOS晶体管的其它实施例中，需对沟道区施加压应力，相应地，铜溅射工艺中的Ar的压强小于1Pa。此外，还可以通过调节金属栅极中的金属的种类，例如溅射一层铜、再溅射一层铝，如此交替以调整应力类型。

在填入金属前，还可以在沟槽12以及去除第二多晶硅层162所形成的凹槽内填入扩散阻挡层(未图示)，该扩散阻挡层例如为氮化钛、氮化钽中的一种。研究表明，上述扩散阻挡层也可以通过厚度设置选择，对沟道施加压应力或拉应力。例如对于TiN，厚度从增加到过程中，其对沟道施加的压应力可以从50Mpa变动到2500Mpa；对于TaN，厚度从增加到过程中，其一开始为200Mpa的压应力，后变化至800Mpa的拉应力。

上述实施例中，先在沟槽12内以及沟槽12外的半导体衬底1上形成高K氧化层13以及多晶硅层14，并采用干法刻蚀工艺，仅保留沟槽12上的多晶硅层14，去除其它区域的高K氧化层13以及多晶硅层14；上述多晶硅层14为伪栅16，并分为两部分：分别为位于沟槽12内的第一多晶硅层161以及位于第一多晶硅层161上的第二多晶硅层162；高K氧化层13用于形成高K栅氧化层15；接着在第二多晶硅层162侧壁形成侧墙18，以侧墙18为掩膜对两边的半导体衬底1进行离子注入形成源区191与漏区192；后续去除上述伪栅16并填入金属，形成金属栅极21，以上简称a)方案。可以理解的是，其它实施例中，也可以按照其它方式形成高K栅氧化层15、源区191与漏区192、以及金属栅极21。

例如，图6与图7是另一实施例中的NMOS晶体管在不同制作阶段的结构示意图。

该另一实施例中，先在沟槽12(参见图1所示)内以及沟槽12外的半导体衬底1上依次形成一氧化硅层30(参照图6所示)以及多晶硅层14(参见图2所示)，并采用干法刻蚀工艺，仅保留沟槽12上的多晶硅层14，去除其它区域的氧化硅层30以及多晶硅层14；上述多晶硅层14为伪栅16，并分为两部分：分别为位于沟槽12内的第一多晶硅层161以及位于第一多晶硅层161上的第二多晶硅层162。

参照图6所示，接着在第二多晶硅层162侧壁形成侧墙18，以所述侧墙18为掩膜对两边的半导体衬底1进行离子注入形成源区191与漏区192。

后续参照图6与图7所示，在第二多晶硅层162、侧墙18以及已形成源区191与漏区192的半导体衬底1上形成介质层20，并化学机械研磨所述介质层20至第二多晶硅层162的顶部暴露出；接着去除上述氧化硅层30以及伪栅16并依次填入高K氧化层、金属，高K氧化层用于形成高K栅氧化层15，金属用于形成金属栅极21，金属栅极21包括两部分：沟槽12内的金属所形成第一金属栅极层211，以及去除第二多晶硅层162所形成的凹槽内的金属所形成第二金属栅极层212；其中，第一金属栅极层211能对源区191与漏区192间的沟道区施加拉应力，从而提高电子载流子的迁移率。

可以理解的是，上述填入高K氧化层、金属时，还可以在填入高K氧化层之后，填入金属之前，填入扩散阻挡层，通过厚度调整以对沟道区施加拉应力。

图8是再一实施中的NMOS晶体管在一制作阶段的结构示意图。参照图8所示，先在沟槽12(参照图1所示)内以及沟槽12外的半导体衬底1(参照图1所示)上依次形成一高K氧化层13以及介质层31，并采用干法刻蚀工艺，仅去除沟槽12内及沟槽12上的介质层31，并填入金属；高K氧化层13与介质层31的材质不同，沟槽12内的高K氧化层13用于形成高K栅氧化层，沟槽12内的金属用于形成第一金属栅极层211，沟槽12外的金属用于形成第二金属栅极层212，第一金属栅极层211与第二金属栅极层212构成金属栅极21，其中，第一金属栅极层211能对源区191与漏区192间的沟道区施加拉应力，从而提高电子载流子的迁移率。

可以理解的是，还可以在上述填入金属前，先填入扩散阻挡层，通过厚度调整以对沟道区施加拉应力。

接着参照图5与图8所示，干法刻蚀去除第二金属层212区域外的介质层31以及高K氧化层13，在暴露的第二金属栅极层212侧壁形成侧墙18，以所述侧墙18为掩膜对两边的半导体衬底1进行离子注入以形成源区191与漏区192。

以上实施例以NMOS晶体管的形成为例。其它实施例中，也可以按照上述制作工艺形成PMOS晶体管，与NMOS晶体管不同的是，沟槽12形成在N阱中，源漏区注入的离子为P型离子，此外，第一金属栅极层211需对沟道施加压应力。

基于上述的制作方法，参照图5所示，本发明一实施例还提供一种MOS晶体管，包括：

半导体衬底1，具有沟槽12(参见图1所示)，沟槽12侧壁形成有高K栅氧化层15；

金属栅极21，包括位于高K栅氧化层15上并填满沟槽12的第一金属栅极层211，以及位于所述第一金属栅极层211上的第二金属栅极层212，第二金属栅极层212位于沟槽12外；

分别位于沟槽12两侧内的源区191与漏区192，源区191与漏区192之间的半导体衬底1形成沟道区；

其中，第一金属栅极层211能对沟道区施加拉应力或压应力。

具体地，对于NMOS晶体管,第一金属栅极层211对沟道区施加拉应力，提高电子载流子的迁移率，从而增大MOS晶体管的开态电流，提高驱动能力和加快运行速率。为实现上述目的，对于PMOS晶体管,第一金属栅极层211对沟道区施加压应力，提高空穴载流子的迁移率。

具体地，上述沟槽12优选呈U形，以避免尖端放电。

高K栅氧化层15的材质可以为氧化铪，氧化铝、氮化硅中的至少一种。高K栅氧化层15与所述第一金属栅极层211之间还可以具有扩散阻挡层，上述扩散阻挡层的材质可以为氮化钛、氮化钽中的一种。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种MOS晶体管，其特征在于，包括：

2.根据权利要求1所述的MOS晶体管，其特征在于，所述第一金属栅极层与所述第二金属栅极层材质相同。

3.根据权利要求1所述的MOS晶体管，其特征在于，所述第一金属栅极层的材质为铝、钨、铜、镍及其合金中的至少一种。

4.根据权利要求3所述的MOS晶体管，其特征在于，所述第一金属栅极层的材质为铜，采用溅射工艺形成，当对所述沟道区施加拉应力时，溅射工艺中的Ar的压强大于1Pa；当对所述沟道区施加压应力时，溅射工艺中的Ar的压强小于1Pa。

5.根据权利要求1所述的MOS晶体管，其特征在于，所述高K栅氧化层的材质为氧化铪，氧化铝、氮化硅中的至少一种。

6.根据权利要求1所述的MOS晶体管，其特征在于，所述沟槽呈U形。

7.根据权利要求1所述的MOS晶体管，其特征在于，所述高K栅氧化层与所述第一金属栅极层之间还具有扩散阻挡层。

8.一种MOS晶体管的形成方法，其特征在于，包括：

9.根据权利要求8所述的形成方法，其特征在于，依次在所述沟槽内形成高K栅氧化层、第一金属栅极层，在所述第一金属栅极层上形成第二金属栅极层以及形成源区与漏区的步骤为：

10.根据权利要求8所述的形成方法，其特征在于，依次在所述沟槽内形成高K栅氧化层、第一金属栅极层，在所述第一金属栅极层上形成第二金属栅极层以及形成源区与漏区的步骤为：

11.根据权利要求8所述的形成方法，其特征在于，依次在所述沟槽内形成高K栅氧化层、第一金属栅极层，在所述第一金属栅极层上形成第二金属栅极层以及形成源区与漏区的步骤为：

12.根据权利要求9至11中任一项所述的形成方法，其特征在于，所述金属为铜，采用溅射工艺形成，当对所述沟道区施加拉应力时，溅射工艺中的Ar的压强大于1Pa；当对所述沟道区施加压应力时，溅射工艺中的Ar的压强小于1Pa。

13.根据权利要求9至11中任一项所述的形成方法，其特征在于，所述高K氧化层的材质为氧化铪，氧化铝、氮化硅中的至少一种，采用物理气相沉积或化学气相沉积法形成。

14.根据权利要求8所述的形成方法，其特征在于，在所述半导体衬底内形成的沟槽为U形槽，采用各向异性干法刻蚀后各向同性干法刻蚀形成。

15.根据权利要求9或10所述的形成方法，其特征在于，去除所述第二多晶硅层以及沟槽内第一多晶硅层采用湿法腐蚀，所述湿法腐蚀采用TMAH水溶液。