CN104701149A - 半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件及其形成方法，其中半导体器件的形成方法包括：提供半导体衬底，所述半导体衬底表面形成有伪栅极结构；采用第一刻蚀工艺刻蚀所述伪栅极结构两侧的半导体衬底，在所述半导体衬底内形成第一凹槽；形成填充满所述第一凹槽的材料层；对所述材料层进行掺杂，形成掺杂区；采用第二刻蚀工艺刻蚀去除所述伪栅极结构、以及位于所述伪栅极结构底部的部分厚度的半导体衬底，形成第二凹槽，且形成的第二凹槽具有凹陷的底部形貌；在所述第二凹槽的底部形成栅介质层，在所述栅介质层表面形成栅导电层，且所述栅导电层填充满所述第二凹槽。本发明提高了沟道区载流子迁移率，提高半导体器件的运行速度，且改善了短沟道效应。
Description
技术领域
本发明涉及半导体制造领域技术，特别涉及半导体器件及其形成方法。
背景技术
随着半导体技术的不断发展，载流子迁移率增强技术获得了广泛的研究和应用，提高沟道区的载流子迁移率能够增大半导体器件的驱动电流，提高器件的性能。
现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高半导体器件的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子（NMOS器件中的电子，PMOS器件中的空穴）迁移率，进而提高驱动电流，以此极大地提高半导体器件的性能。
目前，采用嵌入式锗硅（Embedded SiGe）技术，即在需要形成源区和漏区的区域先形成锗硅材料，然后再进行掺杂形成PMOS器件的源区和漏区；锗硅材料的晶格常数大于硅材料的晶格常数，形成所述锗硅材料是为了引入硅和锗硅（SiGe）之间晶格失配形成的压应力，以提高PMOS器件的性能；采用嵌入式碳硅（Embedded SiC）技术，即在需要形成源区和漏区的区域先形成碳硅材料，然后再进行掺杂形成NMOS半导体器件的源区和漏区；碳硅材料的晶格常数小于硅材料的晶格常数，形成所述碳硅材料是为了引入硅和碳硅（SiC）之间晶格失配形成的拉应力，以提高NMOS器件的性能。
但是在实际应用中发现，现有技术形成的半导体器件的载流子迁移率提高的程度有限，不足以满足提高半导体器件的运行速度的需求，且存在短沟道效应等问题。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，提高半导体器件沟道区载流子迁移率，提高半导体器件的运行速度，改善短沟道效应。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底表面形成有伪栅极结构；采用第一刻蚀工艺刻蚀所述伪栅极结构两侧的半导体衬底，在所述半导体衬底内形成第一凹槽；形成填充满所述第一凹槽的材料层；对所述材料层进行掺杂，形成掺杂区；采用第二刻蚀工艺刻蚀去除所述伪栅极结构、以及位于所述伪栅极结构底部的部分厚度的半导体衬底，形成第二凹槽，且形成的第二凹槽具有凹陷的底部形貌；在所述第二凹槽的底部形成栅介质层，在所述栅介质层表面形成栅导电层，且所述栅导电层填充满所述第二凹槽，所述栅导电层和栅介质层形成栅极结构。
可选的，所述第一刻蚀工艺为各向同性刻蚀。
可选的，所述各向同性刻蚀为湿法刻蚀，所述湿法刻蚀的刻蚀液体为氢氟酸溶液。
可选的，采用选择性外延工艺形成所述材料层。
可选的，所述材料层包括位于第一材料层和位于第一材料层表面的第二材料层，且所述第二材料层的顶部高于半导体衬底表面。
可选的，所述掺杂区包括轻掺杂区和重掺杂区，对所述第一材料层进行第一掺杂形成轻掺杂区，对所述第二材料层进行第二掺杂形成重掺杂区，所述第一掺杂和第二掺杂的掺杂类型相同，且所述第二掺杂浓度大于第一掺杂浓度。
可选的，所述第一掺杂和第二掺杂为原位掺杂。
可选的，所述第一材料层和第二材料层的材料为Si或SiC，所述第一掺杂和第二掺杂的掺杂离子为N型离子，所述第一掺杂浓度为5E19atom/cm3至1E20atom/cm3，所述第二掺杂浓度为1E20atom/cm3至5E21atom/cm3。
可选的，所述第一材料层的材料为SiC，N型离子为P时，采用选择性外延工艺形成所述第一材料层的工艺参数为：反应气体包括硅源气体、碳源气体、磷源气体、HCl和H2，其中，硅源气体为SiH4、SiH2Cl2或Si2H6，碳源气体为C3H8或C2H6，磷源气体为PH3，其中，硅源气体流量为5sccm至500sccm，碳源气体流量为5sccm至500sccm，磷源气体流量为5sccm至500sccm，HCl气体流量为1sccm至300sccm，H2流量为1000sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为450度至800度。
可选的，所述第一材料层和第二材料层的材料为Si或SiGe，所述第一掺杂和第二掺杂的掺杂离子为P型离子，所述第一掺杂浓度为5E15atom/cm3至1E18atom/cm3，所述第二掺杂浓度为1E18atom/cm3至5E20atom/cm3。
可选的，所述第一材料层的材料为SiGe，P型离子为B时，采用选择性外延工艺形成所述第一材料层的工艺参数为：反应气体包括硅源气体、锗源气体、硼源气体、HCl和H2，硅源气体为SiH4、SiH2Cl2或Si2H6，锗源气体为GeH4，硼源气体为B2H6，其中，硅源气体流量为5sccm至500sccm，锗源气体流量为5sccm至500sccm，硼源气体流量为5sccm至500sccm，HCl流量为1sccm至300sccm，H2流量为1000sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为400度至900度。
可选的，所述第二刻蚀为干法刻蚀。
可选的，所述半导体衬底为单层结构或多层结构；所述半导体衬底为单层结构时，所述半导体衬底为硅衬底、锗衬底或锗硅衬底；所述半导体衬底为多层结构时，所述半导体衬底包括第一衬底、位于第一衬底表面的第二衬底。
可选的，所述第一衬底为硅衬底，所述第二衬底为锗硅衬底或锗衬底。
可选的，在所述栅极结构顶部形成记忆应力层。
本发明还提供一种半导体器件，包括：半导体衬底；位于半导体衬底内的第一凹槽；填充满所述第一凹槽的材料层；位于材料层内的掺杂区；位于相邻第一凹槽之间的半导体衬底内的第二凹槽，且所述第二凹槽具有凹陷的底部形貌；位于第二凹槽底部表面的栅介质层；位于栅介质层表面的栅导电层。
可选的，所述材料层包括第一材料层和位于第一材料层表面的第二材料层，且所述第一材料层与沟道区的距离更近。
可选的，掺杂区包括轻掺杂区和重掺杂区，所述轻掺杂区位于第一材料层内，所述重掺杂区位于第二材料层内。
可选的，所述第一材料层和第二材料层的材料为Si或SiC，所述轻掺杂区和重掺杂区的掺杂离子为N型离子。
可选的，所述第一材料层和第二材料层的材料为Si或SiGe，所述轻掺杂区和重掺杂区的掺杂离子为P型离子。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体器件的形成方法，采用第二刻蚀工艺刻蚀去除伪栅极结构后，继续刻蚀位于伪栅极结构底部的部分厚度的半导体衬底，形成第二凹槽，且所述第二凹槽具有凹陷的底部形貌；在所述第二凹槽内形成栅极结构，所述栅极结构包括栅介质层和位于栅介质层表面的栅导电层；与现有技术相比，本发明形成的栅介质层的长度增加，从而增加了沟道区的有效长度，改善了短沟道效应，优化半导体器件的电学性能，并且满足了器件小型化的发展趋势。
并且，在具有凹槽底部形貌的第二凹槽内形成栅极结构后，栅极结构向其底部两侧区域施加应力作用，使得第一材料层和第二材料层向沟道区施加的应力层作用增强，从而提高半导体器件的载流子迁移率，提高半导体器件的运行速度。
进一步，第一刻蚀工艺为各向同性刻蚀，除刻蚀侧墙两侧的半导体衬底外，还刻蚀去除位于侧墙下方的半导体衬底形成第一凹槽；形成填充第一凹槽的第一材料层，所述第一材料层部分位于侧墙下方，对第一材料层进行第一掺杂形成轻掺杂区；所述轻掺杂区的形成改善了热载流子效应，并且，降低了重掺杂区的掺杂离子向沟道区扩散的能力，有效的改善了源漏穿通效应。
更进一步，所述第一材料层和第二材料层的材料为SiC或SiGe，第一材料层和第二材料层向半导体器件沟道区施加应力作用，进一步提高半导体器件的载流子迁移率，从而进一步提高半导体器件的运行速度。
本发明还提供结构性能优异的半导体器件，其中，栅介质层位于具有凹陷底部形貌的第二凹槽内，栅介质层的长度得到增加，栅介质层控制的沟道区长度增加，从而增加了半导体器件沟道区的有效长度，有利于改善半导体器件的短沟道效应，且满足器件小型化的发展趋势。
并且，栅介质层位于具有凹陷底部形成的第二凹槽内，则栅导电层和栅介质层可以向其两侧区域施加应力作用，使得材料层向沟道区施加的应力得到增加，从而进一步提高半导体器件的载流子迁移率，提高半导体器件的运行速度。
进一步，材料层包括第一材料层和位于第一材料层表面的第二材料层，且第一材料层与沟道区的距离更近，轻掺杂区位于第一材料层内，重掺杂区位于第二材料层内；所述轻掺杂区可以缓解热载流子效应，且降低重掺杂区的掺杂离子向沟道区扩散能力，改善源漏穿通问题。
附图说明
图1为本发明一实施例提供的半导体器件形成方法的流程示意图；
图2至图9为本发明又一实施例提供的半导体器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体器件的载流子迁移率提高程度有限，且存在短沟道效应等问题。
为解决上述问题，针对半导体器件的形成工艺进行研究。半导体器件的形成工艺包括以下步骤，请参考图1：步骤S1、提供半导体衬底，所述半导体衬底表面形成有栅极结构；步骤S2、对所述栅极结构两侧的半导体衬底进行第一离子注入，形成轻掺杂区（LDD）；步骤S3、对所述轻掺杂区两侧靠近沟道区的半导体衬底进行第二离子注入，形成口袋区（Pocket）；步骤S4、在所述栅极结构两侧形成侧墙；步骤S5、以所述侧墙为掩膜，刻蚀去除栅极结构两侧部分厚度的半导体衬底，形成凹槽；步骤S6、形成填充满所述凹槽的应力层；步骤S7、对所述栅极结构两侧的应力层进行第三离子注入，形成重掺杂区。
然而，上述方法形成的半导体器件运行速率仍然不足以满足实际需要，沟道区载流子迁移率增加的程度有限。
随着半导体器件尺寸的不断减小，栅极结构的栅介质层厚度不断减小，栅极结构下方的沟道区长度也随之减小，当沟道区长度减小到一定尺寸时，上述方法形成的半导体器件的短沟道效应问题越来越明显，包括感应势垒降低、漏电流增加、饱和电流（Idsat）减小等问题随之出现。为了改善感应势垒降低和漏电流增加的问题，通常采用的方法为：调整形成轻掺杂区和口袋区的离子注入的注入能量、注入剂量以及注入角度，使得半导体衬底内靠近沟道区的耗尽区宽度变窄，以期改善半导体器件的短沟道效应，减小漏电流，增加半导体器件的饱和电流值。
针对半导体器件的形成方法进行进一步研究发现，尽管调整了形成轻掺杂区和口袋区的离子注入的注入能量、注入剂量以及注入角度，形成的半导体器件的短沟道效应问题仍然存在。这主要是由以下原因造成的：
为了提高半导体器件的运行速率，增加沟道区的载流子迁移率，半导体器件的形成方法包括步骤S5和步骤S6，在半导体衬底内形成应力层，所述应力层向沟道区施加压应力或拉应力，以提高沟道区的载流子迁移率。步骤S5中，在栅极结构两侧的半导体衬底内形成凹槽，所述形成凹槽的过程中，位于半导体衬底的轻掺杂区和口袋区也会被部分或全部去除，使得靠近沟道区的耗尽区变宽，从而加剧了半导体器件的短沟道效应的问题，使得半导体器件的感应势垒降低、漏电流增加、饱和电流减小。
并且，上述方法形成的半导体器件中，应力层的材料为碳化硅或锗化硅，随着碳含量或锗含量的增加，应力层向沟道区提供的应力不断增加，沟道区的载流子迁移率得到提高；然而，当碳含量或锗含量增加到一定值后，随着碳含量或锗含量的增加，应力层向沟道区提供的应力不再增加，沟道区的载流子迁移率无法继续增加。因此上述方法形成的半导体器件提高载流子迁移率的能力有限，半导体器件的运行速率不足以满足需求。
为此，本发明提供一种半导体器件的形成方法，采用第二刻蚀工艺刻蚀去除伪栅极结构、以及位于所述伪栅极结构底部的部分厚度的半导体衬底形成第二凹槽，且形成第二凹槽具有凹陷的底部形貌；在所述第二凹槽内形成栅极结构。本发明形成的栅介质层的长度增加，栅极结构控制沟道区的长度增加，从而增加了沟道区的有效长度，改善短沟道效应，且在具有凹陷底部形成的第二凹槽内形成栅极结构时，所述栅极结构向其底部两侧的区域施加应力，从而使第一材料层和第二材料层向沟道区施加的应力得到进一步增加，进而进一步提高沟道区的载流子迁移率，提高半导体器件的运行速度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图9为本发明又一实施例提供的半导体器件的形成过程的剖面结构示意图。
请参考图2，提供半导体衬底100，在所述半导体衬底表面形成有伪栅极结构110。
本实施例以形成的半导体器件为NMOS晶体管做示范性说明。
所述半导体衬底100为单层结构或多层结构。所述半导体衬底为单层结构时，所述半导体衬底为硅衬底、锗衬底或锗硅衬底。
所述半导体衬底100为多层结构，所述半导体衬底100包括第一衬底101、位于第一衬底101表面的第二衬底102，其中，第一衬底101为硅衬底，第二衬底102为锗硅衬底或锗衬底，后续在第二衬底102的平台上形成半导体器件。
本实施例中，第一衬底101为硅衬底，第二衬底102为锗硅衬底，在第二衬底102提供的平台上形成半导体器件，在锗硅衬底平台上形成半导体器件，可以在一定程度上提高半导体器件载流子迁移率。
采用选择性外延工艺在第一衬底101表面形成所述第二衬底102，采用选择性外延工艺形成所述第二衬底102，降低了形成第二衬底102的工艺难度和成本，后续在第二衬底102平台上形成半导体器件。而现有技术中，若直接提供锗硅衬底，锗硅衬底的形成工艺较复杂，且工艺成本高。
所述半导体衬底100内还可以形成有隔离结构103，防止半导体器件的相邻有源区发生电连接。所述隔离结构103的填充材料可以为氧化硅、氮化硅或氮氧化硅中的一种或几种。本实施例中，在半导体衬底100内形成隔离结构103，所述隔离结构103为浅沟槽隔离结构，且隔离结构103的填充材料为氧化硅。
所述伪栅极结构110为单层结构或多层结构。本实施例以所述伪栅极结构110为单层结构做示范性说明，所述伪栅极结构110的材料为多晶硅。
请继续参考图2，在所述伪栅极结构110两侧的半导体衬底100表面形成侧墙104。
所述侧墙104的作用为：一方面，限定后续形成的栅极结构的位置和宽度；另一方面，保护后续形成的栅极结构的侧壁，防止栅极结构的侧壁受到损伤，所述侧墙104还可以作为后续在半导体衬底100内形成掺杂区时的掩膜。
所述侧墙104为单层结构或多层结构，所述侧墙104的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述侧墙104为单层结构，且所述侧墙104的材料为氮化硅。
请参考图3，以所述侧墙104为掩膜，采用第一刻蚀工艺刻蚀所述伪栅极结构110两侧的第二衬底102，在所述第二衬底102内形成第一凹槽105。
所述第一刻蚀工艺为各向同性刻蚀。采用各向同性刻蚀工艺形成第一凹槽105的好处在于：
采用各向同性刻蚀工艺刻蚀位于伪栅极结构110两侧的第二衬底102时，在刻蚀去除位于侧墙104两侧的部分厚度的第二衬底102的同时，所述各向异性刻蚀工艺还刻蚀去除位于侧墙104下方的第二衬底102；后续可以在侧墙104下方的区域内形成轻掺杂区，防止热载流子效应，且避免发生源漏穿通效应。若采用各向异性刻蚀工艺形成第一凹槽，则仅刻蚀去除位于侧墙两侧的第二衬底形成第一凹槽，而侧墙下方的第二衬底未被刻蚀，后续形成填充第一凹槽的材料层时，在侧墙下方的第二衬底内无法形成轻掺杂区，只能在材料层内形成重掺杂区；重掺杂区的掺杂离子浓度高，容易发生源漏穿通问题，半导体器件的短沟道效应问题严重。
作为一个实施例，所述各向同性刻蚀工艺为湿法刻蚀，所述湿法刻蚀的刻蚀液体为氢氟酸溶液。
本实施例中，刻蚀去除第二衬底102的厚度为100埃至500埃，形成第一凹槽105。
请参考图4，形成填充所述第一凹槽105的第一材料层106，对所述第一材料层进行第一掺杂形成轻掺杂区。
本实施例以形成的半导体器件为NMOS晶体管做示范性说明，第一材料层106的材料为Si或SiC。当第一材料层106的材料为SiC时，第一材料层106的晶格常数小于第二衬底102材料的晶格常数，也就是说，第一材料层106的晶格常数小于半导体器件沟道区的晶格常数，因此第一材料层106为沟道区提供拉伸应力，提高沟道区内电子的迁移率，从而增加半导体器件的运行速度。
采用选择性外延工艺形成所述第一材料层106，所述第一材料层106的厚度小于或等于侧墙104的宽度值。
对所述第一材料层106进行第一掺杂形成轻掺杂区，所述第一掺杂为原位掺杂。所述轻掺杂区可以改善半导体器件的热载流子效应，并且形成轻掺杂区后，可以防止后续形成的重掺杂区的离子浓度过高而造成的源漏穿通问题。
所述第一掺杂为原位掺杂的好处在于：在采用选择性外延工艺形成第一材料层106的过程中进行原位掺杂，可以对侧墙104下方区域的第一材料层106进行充分的第一掺杂，提高形成的轻掺杂区的质量，从而提高半导体的器件的电学性能。
本实施例中，所述第一材料层106的厚度为50埃至100埃，所述第一掺杂的掺杂离子为N型离子，所述N型离子为P、As或Sb，第一掺杂浓度为5E19atom/cm3至1E20atom/cm3。
当所述第一材料层106的材料为SiC，N型离子为P时，采用选择性外延工艺形成所述第一材料层106的工艺参数为：反应气体包括硅源气体、碳源气体、磷源气体、HCl和H2，其中，硅源气体为SiH4、SiH2Cl2或Si2H6，碳源气体为C3H8或C2H6，磷源气体为PH3，其中，硅源气体流量为5sccm至500sccm，碳源气体流量为5sccm至500sccm，磷源气体流量为5sccm至500sccm，HCl气体流量为1sccm至300sccm，H2流量为1000sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为450度至800度。
在本发明其他实施例中，形成的半导体器件为PMOS晶体管时，第一材料层的材料为Si或SiGe。当第一材料层的材料为SiGe、半导体衬底为硅衬底时，第一材料层的晶格常数大于半导体衬底材料的晶格常数，也就是说，第一材料层的晶格常数大于半导体器件沟道区的晶格常数，因此第一材料层为沟道区提供压缩应力，提高沟道区内空穴的迁移率，从而增加半导体器件的运行速度。
形成的半导体器件为PMOS晶体管时，第一掺杂的掺杂离子为P型离子，第一掺杂浓度为5E15atom/cm3至1E18atom/cm3。
作为一个实施例，所述第一材料层的材料为SiGe，P型离子为B时，采用选择性外延工艺形成所述第一材料层的工艺参数为：反应气体包括硅源气体、锗源气体、硼源气体、HCl和H2，硅源气体为SiH4、SiH2Cl2或Si2H6，锗源气体为GeH4，硼源气体为B2H6，其中，硅源气体流量为5sccm至500sccm，锗源气体流量为5sccm至500sccm，硼源气体流量为5sccm至500sccm，HCl流量为1sccm至300sccm，H2流量为1000sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为400度至900度。
请参考图5，形成填充满所述第一凹槽105的第二材料层107，所述第二材料层107位于第一材料层106表面，且所述第二材料层107顶部高于第二衬底102表面，对所述第二材料层107进行第二掺杂形成重掺杂区。
本实施例以所述第二材料层107顶部略低于伪栅极结构110的顶部做示范性说明。所述第二材料层107顶部高于第二衬底102表面，后续形成抬高的源漏，减小半导体器件的结电阻。
所述第二材料层107的材料与第一材料层106的材料相同。本实施例以形成的半导体器件为NMOS晶体管做示范性说明，第二材料层107的材料为Si或SiC。所述第二材料层107的材料为SiC时，所述第二材料层107向半导体器件的沟道区施加拉伸应力，提高沟道区内电子迁移率，从而增加半导体器件的运行速度。
所述第二掺杂和第一掺杂的掺杂类型相同，且所述第二掺杂浓度大于第一掺杂浓度。
本实施例中，所述第二掺杂的掺杂离子为N型离子，第二掺杂浓度为1E20atom/cm3至5E21atom/cm3。所述第二掺杂为原位掺杂，第二材料层107的形成工艺可参考本发明提供的第一材料层106的形成工艺，在此不再赘述。
本实施例中，材料层包括第一材料层106和位于第一材料层106表面的第二材料层107，掺杂区包括轻掺杂区和中掺杂区。对第一材料层106进行第一掺杂形成了轻掺杂区，所述轻掺杂区的形成降低了重掺杂区的掺杂离子向沟道区扩散的能力，有效的避免源漏穿通问题。
在本发明其他实施例中，当形成的半导体器件为PMOS晶体管时，第二材料层的材料为Si或SiGe，第二掺杂的掺杂离子为P型离子，第二掺杂浓度为1E18atom/cm3至5E20atom/cm3。
请参考图6，在所述第二材料层107表面形成保护层108。
所述保护层108的作用为：保护第二材料层107不受后续刻蚀去除伪栅极结构110和伪栅极结构110下方的部分厚度的第二衬底102的工艺所破坏，防止由于第二材料层107的厚度减小而引起的掺杂区电阻变大，优化半导体器件的电学性能。
作为一个实施例，所述保护层108的材料为氧化硅，采用化学气相沉积工艺形成所述保护层108。
所述保护层108的形成步骤包括：采用化学气相沉积工艺形成覆盖第二材料层107和伪栅极结构110的保护膜；采用CMP工艺平坦化所述保护膜，直至暴露出伪栅极结构110顶部，在第二材料层107表面形成保护层108。
需要说明的是，若后续刻蚀伪栅极结构和伪栅极结构下方的部分厚度的第二衬底的工艺，对第二材料层的刻蚀速率可忽略不计，则在第二材料层表面形成保护层的工艺步骤可以省略。
请参考图7，采用第二刻蚀工艺刻蚀去除所述伪栅极结构110（请参考图6）、以及位于所述伪栅极结构110底部的部分厚度的第二衬底102，形成第二凹槽109，且所述第二凹槽109具有凹陷的底部形貌。
所述第二刻蚀工艺为干法刻蚀。作为一个实施例，所述干法刻蚀工艺的工艺参数为：刻蚀气体为HBr、O2、Cl2和He，刻蚀反应腔室压强为2毫托至50毫托，刻蚀的源功率为200瓦至2000瓦，刻蚀加偏压功率为10瓦至100瓦，HBr流量为50sccm至500sccm，O2流量为2sccm至20sccm，Cl2流量为10sccm至300sccm，He流量为50sccm至500sccm。
在第二刻蚀工艺完成后，形成的第二凹槽109具有凹陷的底部，具体的，第二凹槽109底部具有中轴线111，位于中轴线111附近区域的第二凹槽109底部与第二衬底102底部的距离最小，而随着与中轴线111处距离越来越远，第二凹槽109底部与第二衬底102底部的距离越来越小，第二凹槽109底部呈现凹陷的形貌，沿AA1方向的第二凹槽109剖面具有U形形貌。
第二刻蚀工艺完成后，沿AA1方向的第二凹槽109剖面具有U形形貌的原因在于：伪栅极结构110两侧形成有侧墙104，侧墙104的材料是不需要被刻蚀的材料，且干法刻蚀工艺具有各向异性的特性，在进行第二刻蚀工艺时，刻蚀气体为侧墙104发生碰撞后，刻蚀气体具有向伪栅极结构110中间位置（“中间位置”是以侧墙104所在两个位置为参考点的）运动的动量；因此，在伪栅极结构110中间位置的刻蚀气体流量最大，刻蚀速率最快，而靠近侧墙104的位置刻蚀气体流量最小，刻蚀速率最小；同理，第二刻蚀工艺在刻蚀去除部分厚度的第二衬底102时，也存在中间位置刻蚀速率最大的特性。刻蚀速率的不同使得第二刻蚀工艺完成后，刻蚀速率大的位置出现凹陷，位于中轴线111附近区域的第二凹槽109底部与第二衬底102底部的距离最小，使得形成的第二凹槽109剖面具有U形形貌，也就是说，第二凹槽109底部呈现凹陷的形貌。
所述第二凹槽109底部呈现凹陷的形貌，后续在第二凹槽109底部形成栅介质层时，栅介质层的长度增加，使得栅极结构控制沟道区的长度增加，在不增加半导体器件面积的情况下，沟道区的有效长度得到增加，从而优化半导体器件的电学性能；并且由于沿AA1方向的第二凹槽109剖面具有U形形貌，第二凹槽109的底部均为平滑过渡的面，从而防止了在栅极结构上施加电压时产生尖端放电；若第二凹槽底部具有尖角，在栅极结构上施加电压后，容易产生尖端放电。
还需要说明的是，在本实施例中，第二材料层107表面形成了保护层108，避免第二刻蚀工艺对第二材料层107造成刻蚀，从而防止第二材料层107的厚度减小，避免半导体器件的结电阻增大。若在第二材料层表面未形成保护层，则第二刻蚀工艺也对第二材料层进行刻蚀，造成第二材料层的厚度减小，第二材料层的厚度减小会导致半导体器件的结电阻变大，影响半导体器件的响应速度。
请参考图8，在所述第二凹槽109（请参考图7）底部形成栅介质层121，在所述栅介质层121表面形成栅导电层122，且所述栅导电层122填充满所述第二凹槽109，所述栅导电层122和栅介质层121形成栅极结构。
采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述栅介质层121和栅导电层122。
所述栅介质层121的材料为氧化硅或高k介质材料（高k介质材料指的是相对介电常数k大于3.9（即SiO2的相对介电常数）的材料），高k介质材料作为第二介质层102的材料，能有效的减小栅极电流泄漏问题。所述高k介质材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3。所述栅导电层122的材料为多晶硅或金属。
与现有技术相比，本实施例在具有凹陷底部形貌的第二凹槽109内形成栅极结构，在不增加半导体器件面积的条件下，栅介质层121的长度增加了，栅极结构控制沟道区的长度增加，从而增加了形成的半导体器件的有效沟道区长度，改善短沟道效应，优化半导体器件的电学性能，并且满足了器件小型化的发展趋势。
并且，在第二凹槽109内形成栅极结构后，相应的栅极结构的底部也具有弧形的形貌，使得栅极结构可以为第一材料层106（轻掺杂区）和第二材料层107（重掺杂区）提供应力作用；当形成的半导体器件为NMOS晶体管时，栅极结构向其底部两侧区域具有压缩的应力120，所述压缩的应力120使得第一材料层106和第二材料层107具有远离沟道区的运动趋势，从而使得第一材料层106和第二材料层107向半导体器件沟道区施加的拉伸应力作用得到增强，进而提高沟道区内电子迁移率，提高半导体器件的运行速度。当形成的半导体器件为PMOS晶体管时，通过改变形成的栅极结构的密度等性质，使得栅极结构底部向两侧区域具有拉伸的应力，所述拉伸的应力使得第一材料层和第二材料层具有靠近沟道区的运动趋势，从而使第一材料层和第二材料层向半导体器件沟道区施加的压缩应力作用得到增强，进而提高沟道区内空穴迁移率，提高半导体器件的运行速度。
需要说明的是，为了提高栅极结构向其底部两侧区域的应力作用，进一步增加沟道区的应力，提高半导体器件的运行速度，还可以包括步骤：在所述栅极结构顶部形成记忆应力（SMT）层。当形成的半导体器件为NMOS晶体管时，所述记忆应力层使栅极结构向其底部两侧区域施加压应力；当形成的半导体器件为PMOS晶体管时，所述记忆应力层使得栅极结构向其底部两侧区域施加拉应力。
请参考图9，去除所述保护层108（请参考图8）。
采用湿法刻蚀工艺刻蚀去除所述保护层108。作为一个实施例，所述湿法刻蚀的刻蚀液体为氢氟酸溶液。
在本发明其他实施例中，可以在第二刻蚀工艺完成后，去除所述保护层。
综上，本发明提供的半导体器件的形成方法的技术方案具有以下优点：
首先，采用第二刻蚀工艺刻蚀去除伪栅极结构后，继续刻蚀位于伪栅极结构底部的部分厚度的半导体衬底，形成第二凹槽，且所述第二凹槽具有凹陷的底部形貌；在所述第二凹槽内形成栅极结构，所述栅极结构包括栅介质层和位于栅介质层表面的栅导电层；与现有技术相比，本发明形成的栅介质层的长度增加，从而增加了沟道区的有效长度，改善了短沟道效应，优化半导体器件的电学性能，并且满足了器件小型化的发展趋势。
并且，在具有凹槽底部形貌的第二凹槽内形成栅极结构后，栅极结构向其底部两侧区域施加应力作用，使得第一材料层和第二材料层向沟道区施加的应力层作用增强，从而提高半导体器件的载流子迁移率，提高半导体器件的运行速度。
其次，第一刻蚀工艺为各向同性刻蚀，除刻蚀侧墙两侧的半导体衬底外，还刻蚀去除位于侧墙下方的半导体衬底形成第一凹槽；形成填充第一凹槽的第一材料层，所述第一材料层部分位于侧墙下方，对第一材料层进行第一掺杂形成轻掺杂区；所述轻掺杂区的形成改善了热载流子效应，并且，降低了重掺杂区的掺杂离子向沟道区扩散的能力，有效的改善了源漏穿通效应。
再次，所述第一材料层和第二材料层的材料为SiC或SiGe，第一材料层和第二材料层向半导体器件沟道区施加应力作用，进一步提高半导体器件的载流子迁移率，从而进一步提高半导体器件的运行速度。
请继续参考图9，本发明还提供一种半导体器件，包括：
半导体衬底100；
位于半导体衬底100内的第一凹槽；
填充满所述第一凹槽的材料层；
位于材料层内的掺杂区；
位于相邻第一凹槽之间的半导体衬底100内的第二凹槽，且所述第二凹槽具有凹陷的底部形貌；
位于第二凹槽底部表面的栅介质层121；
位于栅介质层121表面的栅导电层122。
在栅导电层122和材料层之间还具有侧墙104，所述侧墙104电隔离栅导电层122和材料层。
本发明具体实施例中，所述材料层包括第一材料层106和位于第一材料层106表面的第二材料层107，且所述第一材料层106与沟道区的距离更近；所掺杂区包括轻掺杂区和重掺杂区，所述轻掺杂区位于第一材料层106内，所述重掺杂区位于第二材料层107内。
所述轻掺杂区可以缓解半导体器件的热载流子效应，且防止重掺杂区的掺杂离子向沟道区扩散，改善源漏穿通问题。
当半导体器件为NMOS晶体管时，第一材料层106和第二材料层107的材料为Si或SiC，所述轻掺杂区和重掺杂区的掺杂离子为N型离子。第二材料层107的材料为SiC时，第一材料层106和第二材料层107向半导体器件沟道区施加拉应力作用，提高沟道区电子的迁移率，从而提高半导体器件的运行速度。
当半导体器件为PMOS晶体管时，第一材料层106和第二材料层107的材料为Si或SiGe，所述轻掺杂区和重掺杂区的掺杂离子为P型离子。所述第二材料层107的材料为SiGe且第二衬底102为硅衬底时，第一材料层106和第二材料层107向半导体器件沟道区施加压缩应力作用，提高沟道区空穴的迁移率，从而提高半导体器件的运行速度。
所述第二凹槽具有凹陷的底部形貌，相应的栅极结构（栅介质层121和栅导电层122的叠层结构）的底部也具有弧形的形貌，与现有技术相比，本实施例中的栅介质层121的长度较长，则沟道区的有效长度较长，有利于改善短沟道效应。
并且，由于栅极结构底部具有弧形的形貌，使得栅极结构可以为第一材料层106（轻掺杂区）和第二材料层107（重掺杂区）提供应力作用；当形成的半导体器件为NMOS晶体管时，栅极结构向其底部两侧区域具有压缩的应力120，所述压缩的应力120使得第一材料层106和第二材料层107具有远离沟道区的运动趋势，从而使得第一材料层106和第二材料层107向半导体器件沟道区施加的拉伸应力作用得到增强，进而提高沟道区内电子迁移率，提高半导体器件的运行速度。当形成的半导体器件为PMOS晶体管时，通过改变形成的栅极结构的密度等性质，使得栅极结构底部向两侧区域具有拉伸的应力，所述拉伸的应力使得第一材料层和第二材料层具有靠近沟道区的运动趋势，从而使第一材料层和第二材料层向半导体器件沟道区施加的压缩应力作用得到增强，进而提高沟道区内空穴迁移率，提高半导体器件的运行速度。
所述半导体衬底100为单层结构或多层结构；所述半导体衬底100为单层结构时，所述半导体衬底100为硅衬底、锗衬底或硅锗衬底；所述半导体衬底100为多层结构时，所述半导体衬底100为第一衬底101和位于第一衬底101表面的第二衬底102，其中，第一衬底101为硅衬底，第二衬底102为锗衬底或锗硅衬底。本实施例中，以所述半导体衬底100为第一衬底101和位于第一衬底101表面的第二衬底102，其中第一衬底101为硅衬底，第二衬底102为锗硅衬底做示范性说明，第一凹槽和第二凹槽均位于第二衬底102内。
综上，本发明提供的半导体器件的技术方案具有以下优点：
首先，栅介质层位于具有凹陷底部形貌的第二凹槽内，栅介质层的长度得到增加，栅介质层控制的沟道区长度增加，从而增加了半导体器件沟道区的有效长度，有利于改善半导体器件的短沟道效应，且满足器件小型化的发展趋势。
其次，栅介质层位于具有凹陷底部形成的第二凹槽内，则栅导电层和栅介质层可以向其两侧区域施加应力作用，使得材料层向沟道区施加的应力得到增加，从而进一步提高半导体器件的载流子迁移率，提高半导体器件的运行速度。
再次，材料层包括第一材料层和位于第一材料层表面的第二材料层，且第一材料层与沟道区的距离更近，轻掺杂区位于第一材料层内，重掺杂区位于第二材料层内；所述轻掺杂区可以缓解热载流子效应，且降低重掺杂区的掺杂离子向沟道区扩散能力，改善源漏穿通问题。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面形成有伪栅极结构；
采用第一刻蚀工艺刻蚀所述伪栅极结构两侧的半导体衬底，在所述半导体衬底内形成第一凹槽；
形成填充满所述第一凹槽的材料层；
对所述材料层进行掺杂，形成掺杂区；
采用第二刻蚀工艺刻蚀去除所述伪栅极结构、以及位于所述伪栅极结构底部的部分厚度的半导体衬底，形成第二凹槽，且形成的第二凹槽具有凹陷的底部形貌；
在所述第二凹槽的底部形成栅介质层，在所述栅介质层表面形成栅导电层，且所述栅导电层填充满所述第二凹槽，所述栅导电层和栅介质层形成栅极结构。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一刻蚀工艺为各向同性刻蚀。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述各向同性刻蚀为湿法刻蚀，所述湿法刻蚀的刻蚀液体为氢氟酸溶液。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，采用选择性外延工艺形成所述材料层。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述材料层包括位于第一材料层和位于第一材料层表面的第二材料层，且所述第二材料层的顶部高于半导体衬底表面。
6.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述掺杂区包括轻掺杂区和重掺杂区，对所述第一材料层进行第一掺杂形成轻掺杂区，对所述第二材料层进行第二掺杂形成重掺杂区，所述第一掺杂和第二掺杂的掺杂类型相同，且所述第二掺杂浓度大于第一掺杂浓度。
7.根据权利要求6所述的半导体器件的形成方法，其特征在于，所述第一掺杂和第二掺杂为原位掺杂。
8.根据权利要求6所述的半导体器件的形成方法，其特征在于，所述第一材料层和第二材料层的材料为Si或SiC，所述第一掺杂和第二掺杂的掺杂离子为N型离子，所述第一掺杂浓度为5E19atom/cm3至1E20atom/cm3，所述第二掺杂浓度为1E20atom/cm3至5E21atom/cm3。
9.根据权利要求8所述的半导体器件的形成方法，其特征在于，所述第一材料层的材料为SiC，N型离子为P时，采用选择性外延工艺形成所述第一材料层的工艺参数为：反应气体包括硅源气体、碳源气体、磷源气体、HCl和H2，其中，硅源气体为SiH4、SiH2Cl2或Si2H6，碳源气体为C3H8或C2H6，磷源气体为PH3，其中，硅源气体流量为5sccm至500sccm，碳源气体流量为5sccm至500sccm，磷源气体流量为5sccm至500sccm，HCl气体流量为1sccm至300sccm，H2流量为1000sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为450度至800度。
10.根据权利要求6所述的半导体器件的形成方法，其特征在于，所述第一材料层和第二材料层的材料为Si或SiGe，所述第一掺杂和第二掺杂的掺杂离子为P型离子，所述第一掺杂浓度为5E15atom/cm3至1E18atom/cm3，所述第二掺杂浓度为1E18atom/cm3至5E20atom/cm3。
11.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述第一材料层的材料为SiGe，P型离子为B时，采用选择性外延工艺形成所述第一材料层的工艺参数为：反应气体包括硅源气体、锗源气体、硼源气体、HCl和H2，硅源气体为SiH4、SiH2Cl2或Si2H6，锗源气体为GeH4，硼源气体为B2H6，其中，硅源气体流量为5sccm至500sccm，锗源气体流量为5sccm至500sccm，硼源气体流量为5sccm至500sccm，HCl流量为1sccm至300sccm，H2流量为1000sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为400度至900度。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二刻蚀工艺为干法刻蚀。
13.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体衬底为单层结构或多层结构；所述半导体衬底为单层结构时，所述半导体衬底为硅衬底、锗衬底或锗硅衬底；所述半导体衬底为多层结构时，所述半导体衬底包括第一衬底、位于第一衬底表面的第二衬底。
14.根据权利要求13所述的半导体器件的形成方法，其特征在于，所述第一衬底为硅衬底，所述第二衬底为锗硅衬底或锗衬底。
15.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括步骤：在所述栅极结构顶部形成记忆应力层。
16.一种半导体器件，其特征在于，包括：
半导体衬底；
位于半导体衬底内的第一凹槽；
填充满所述第一凹槽的材料层；
位于材料层内的掺杂区；
位于相邻第一凹槽之间的半导体衬底内的第二凹槽，且所述第二凹槽具有凹陷的底部形貌；
位于第二凹槽底部表面的栅介质层；
位于栅介质层表面的栅导电层。
17.根据权利要求16所述的半导体器件，其特征在于，所述材料层包括第一材料层和位于第一材料层表面的第二材料层，且所述第一材料层与沟道区的距离更近。
18.根据权利要求17所述的半导体器件，其特征在于，掺杂区包括轻掺杂区和重掺杂区，所述轻掺杂区位于第一材料层内，所述重掺杂区位于第二材料层内。
19.根据权利要求18所述的半导体器件，其特征在于，所述第一材料层和第二材料层的材料为Si或SiC，所述轻掺杂区和重掺杂区的掺杂离子为N型离子。
20.根据权利要求18所述的半导体器件，其特征在于，所述第一材料层和第二材料层的材料为Si或SiGe，所述轻掺杂区和重掺杂区的掺杂离子为P型离子。
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