CN105448727A - 半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件及其形成方法，半导体器件的形成方法包括：提供衬底；形成覆盖衬底表面的叠层结构，所述叠层结构包括：位于衬底表面的第一应力层、位于第一应力层表面的本征层以及位于本征层表面的第二应力层，其中所述第一应力层的晶格常数小于本征层的晶格常数，所述本征层的晶格常数小于第二应力层的晶格常数；在第二应力层表面形成栅极结构；刻蚀位于栅极结构两侧的叠层结构，形成沟槽；形成填充满沟槽的第三应力层，且第三应力层的晶格常数大于第一应力层的晶格常数。本发明在提高半导体器件载流子迁移率的同时，减小半导体器件中的漏电流，抑制半导体器件源漏穿通问题。
Description
技术领域
本发明涉及半导体制作领域技术，特别涉及一种半导体器件及其形成方法。
背景技术
随着半导体技术的不断发展，载流子迁移率增强技术获得了广泛的研究和应用，提高沟道区的载流子迁移率能够增大半导体器件的驱动电流，提高器件的性能。
现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高半导体器件的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子(NMOS器件中的电子，PMOS器件中的空穴)迁移率，进而提高驱动电流，以此极大地提高半导体器件的性能。
目前，采用嵌入式锗硅(EmbeddedSiGe)技术，即在需要形成源区和漏区的区域先形成锗硅材料，然后再进行掺杂形成PMOS器件的源区和漏区；形成所述锗硅材料是为了引入硅和锗硅(SiGe)之间晶格失配形成的压应力(CompressiveStress)，以提高PMOS器件的性能。采用嵌入式碳硅(EmbeddedSiC)技术，即在需要形成源区和漏区的区域先形成碳硅材料，然后再进行掺杂形成NMOS半导体器件的源区和漏区；形成所述碳硅材料是为了引入硅和碳硅(SiC)之间晶格失配形成的张应力(TensileStress)，以提高NMOS器件的性能。
但是在实际应用中发现，现有技术形成的半导体器件的载流子迁移率提高的程度有限，不足以满足提高半导体器件的运行速度的需求，且存在源漏穿通(SourcetoDrainPunchThrough)和漏电流等问题。
发明内容
本发明解决的问题是在提高半导体器件载流子迁移率的同时，减小半导体器件中的漏电流，抑制半导体器件的源漏穿通问题。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供衬底；形成覆盖于所述衬底表面的叠层结构，所述叠层结构包括：位于衬底表面的第一应力层、位于第一应力层表面的本征层以及位于本征层表面的第二应力层，其中，所述第一应力层的晶格常数小于本征层的晶格常数，所述本征层的晶格常数小于第二应力层的晶格常数，且载流子在第二应力层中的迁移率大于在本征层中的迁移率；在所述第二应力层表面形成栅极结构；刻蚀位于所述栅极结构两侧的叠层结构，形成沟槽；形成填充满所述沟槽的第三应力层，且所述第三应力层的晶格常数大于本征层的晶格常数。
可选的，采用选择性外延工艺形成所述第一应力层、本征层以及第二应力层。
可选的，所述第一应力层的材料为碳化硅，所述本征层的材料为硅，所述第二应力层的材料为锗化硅。
可选的，所述碳化硅中碳的原子百分比为0.1％至5％，所述锗化硅中锗的原子百分比为5％至100％。
可选的，所述沟槽底部与第一应力层底部齐平或高于第一应力层底部。
可选的，所述沟槽的形状为sigma形，所述沟槽侧壁具有向栅极结构下方叠层结构突出的顶角。
可选的，所述顶角位于本征层内或位于本征层与第一应力层之间的界面处。
可选的，形成所述沟槽的工艺步骤包括：采用干法刻蚀工艺，刻蚀所述叠层结构形成预沟槽；采用湿法刻蚀工艺，继续刻蚀所述预沟槽，形成sigma形沟槽。
可选的，所述第三应力层为多层结构，形成第三应力层的工艺步骤包括：在所述沟槽底部和侧壁表面形成第四应力层；在所述第四应力层表面形成第五应力层，且所述第五应力层填充满所述沟槽。
可选的，所述第四应力层的材料为锗化硅或掺硼的锗化硅，所述第五应力层的材料为锡化硅或掺硼的锡化硅。
可选的，所述锗化硅中锗的原子百分比为10％至50％，所述锡化硅中锡的原子百分比为0.5％至10％。
可选的，所述第四应力层顶部表面形状为弧形，且所述第四应力层覆盖所述顶角。
可选的，采用第二选择性外延工艺形成所述第五应力层，第二选择性外延工艺的工艺参数为：反应气体包括硅源气体、锡源气体、HCl和H2，硅源气体为SiH4、SiH2Cl2或Si2H6，锡源气体为SnCl4，其中，硅源气体流量为5sccm至500sccm，锡源气体流量为5sccm至500sccm，HCl气体流量为1sccm至300sccm，H2流量为1000sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为400度至900度。
可选的，在形成叠层结构之前，还包括步骤：在所述衬底内形成隔离结构；刻蚀去除部分厚度的衬底，在相邻隔离结构之间的衬底内形成凹槽；在所述相邻隔离结构之间的衬底表面形成叠层结构，且第二应力层填充满所述凹槽。
本发明还提供一种半导体器件，包括：衬底；位于衬底表面的叠层结构，所述叠层结构包括：位于衬底表面的第一应力层、位于第一应力层表面的本征层以及位于本征层表面的第二应力层，其中，所述第一应力层的晶格常数小于本征层的晶格常数，本征层的晶格常数小于第二应力层的晶格常数，且载流子在第二应力层中的迁移率大于在本征层中的迁移率；位于第二应力层表面的栅极结构；位于栅极结构两侧叠层结构内的沟槽；填充满所述沟槽的第三应力层，且所述第三应力层的晶格常数大于本征层的晶格常数。
可选的，所述沟槽的形状为sigma形，所述沟槽侧壁具有向栅极结构下方叠层结构突出的顶角。
可选的，所述第三应力层为多层结构，所述第三应力层包括：位于所述沟槽底部和侧壁表面的第四应力层、位于第四应力层表面的第五应力层，且所述第五应力层填充满所述沟槽。
可选的，所述第四应力层的材料为锗化硅，所述第五应力层的材料为锡化硅。
可选的，所述第四应力层顶部表面的形状为弧形，且所述第四应力层覆盖所述顶角。
可选的，所述第一应力层的材料为碳化硅，所述本征层的材料为硅，所述第二应力层的材料为锗化硅。
与现有技术相比，本发明的技术方案具有以下优点：
本发明实施例的半导体器件的形成方法，在衬底表面形成叠层结构，包括：位于衬底表面的第一应力层、位于第一应力层表面的本征层以及位于本征层表面的第二应力层，其中，第一应力层的晶格常数小于本征层的晶格常数，本征层的晶格常数小于第二应力层的晶格常数；刻蚀位于栅极结构两侧的叠层结构，形成沟槽；形成填充满沟槽的第三应力层，且第三应力层的晶格常数大于本征层的晶格常数。本发明第三应力层向沟道区施加应力作用；同时，第一应力层向本征层厚度方向施加拉伸应力，使得本征层长度方向具有压缩应力，进一步提高沟道区内的应力作用；载流子在第二应力层中的迁移率大于在本征层内的迁移率，从而提高沟道区的载流子迁移率；并且，相对于第一应力层与第二应力层的晶格常数差而言，第二应力层与本征层的晶格常数差更小，从而有效的降低界面散射问题，进一步提高沟道区内载流子迁移率，提高半导体器件的运行速度。
同时，由于第一应力层的晶格常数较小，使得第一应力层能够很好的阻挡第三应力层内掺杂离子的横向扩散，在提高半导体器件载流子迁移率的同时，降低半导体器件内的漏电流，抑制源漏穿通问题，优化半导体器件的电学性能以及可靠性。
进一步，沟槽底部与第一应力层底部齐平或高于第一应力层底部，使得第一应力层阻挡第三应力层内掺杂离子横向扩散的效果优，进一步降低半导体器件内的漏电流以及源漏穿通问题。
进一步，本发明实施例中沟槽的形状为sigma形，沟槽侧壁具有向栅极结构下方叠层结构突出的顶角，且所述顶角位于本征层内或位于本征层与第一应力层之间的界面层，使得顶角区域的第三应力层对提高沟道区的应力作用的有益效果明显。若所述顶角位于第一应力内，位于顶角区域的第三应力层首先对第一应力层施加应力作用，由于第一应力层的材质较软，所述应力作用会使得第一应力层产生过大的形变，而第一应力层传递给本征层的应力作用较小，不利于提高沟道区的应力作用。
更进一步，第三应力层为多层结构，所述第三应力层包括：位于沟槽底部和侧壁表面的第四应力层、以及位于第四应力层表面的第五应力层，且所述第五应力层填充满所述沟槽；第四应力层的材料为锗化硅，第五应力层的材料为锡化硅。并且，第四应力层顶部表面形状为弧形，且第四应力层覆盖所述顶角，从而避免形成的第五应力层表面具有尖角，防止第五应力层内出现尖端放电或尖端漏电问题，优化半导体器件的电学性能以及可靠性。
本发明实施例还提供一种结构性能优越的半导体器件，包括：衬底；位于衬底；位于衬底表面的叠层结构，所述叠层结构包括：位于衬底表面的第一应力层、位于第一应力层表面的本征层以及位于本征层表面的第二应力层，其中，所述第一应力层的晶格常数小于本征层的晶格常数，本征层的晶格常数小于第二应力层的晶格常数，且载流子在第二应力层中的迁移率大于在本征层中的迁移率；位于第二应力层表面的栅极结构；位于栅极结构两侧叠层结构内的沟槽；填充满所述沟槽的第三应力层，且所述第三应力层的晶格常数大于本征层的晶格常数。本发明实施例中，所述第三应力层向沟道区施加压缩应力，提高沟道区载流子迁移率；并且，所述第一应力层向本征层厚度方向施加拉伸应力，从而使本征层长度方向上具有压缩应力，进一步提高沟道区的应力作用；同时，第二应力层与本征层之间的晶格常数差相差较小，从而减小了载流子的界面散射，进一步提高载流子迁移率。
载流子在第二应力层中的迁移率大于在本征层中的迁移率，相较于未形成有第二应力层的情形，本发明实施例更进一步提高沟道区内载流子迁移率，提高半导体器件的运行速度。
同时，由于第一应力层的晶格常数较小，第三应力层内掺杂离子在第一应力层的扩散能力很低，使得第一应力层能够很好的阻挡第三应力层内掺杂离子的横向扩散，从而降低半导体器件内的漏电流，抑制源漏穿通问题，优化半导体器件的电学性能和可靠性。
进一步，所述第三应力层为多层结构，包括：位于沟槽底部和侧壁表面的第四应力层、位于第四应力层表面的第五应力层，且所述第五应力层填充满沟槽，第四应力层顶部表面形状为弧形，且所述第四应力层覆盖所述顶角，避免第五应力层内出现尖端放电或尖端漏电问题，进一步优化半导体器件的电学性能。
更进一步，所述沟槽底部与第一应力层底部齐平或高于第一应力层底部，使得第一应力层阻挡第三应力层内掺杂离子横向扩散的效果更好，进一步减小半导体器件内的漏电流，进一步抑制源漏穿通问题，优化半导体器件的电学性能。
附图说明
图1是本发明一实施例提供形成半导体器件的流程示意图；
图2至图9为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体器件的载流子迁移率提高的程度有限，且存在源漏穿通和漏电流等问题。
为解决上述问题，针对半导体器件的形成工艺进行研究。半导体器件的形成工艺包括以下步骤，请参考图1：步骤S1、提供半导体衬底，所述半导体衬底表面形成有栅极结构；步骤S2、对所述栅极结构两侧的半导体衬底进行第一离子注入，形成轻掺杂区(LDD)；步骤S3、对所述轻掺杂区两侧靠近沟道区的半导体衬底进行第二离子注入，形成口袋区(Pocket)；步骤S4、在所述栅极结构两侧形成侧墙；以所述侧墙为掩膜，刻蚀去除栅极结构两侧部分厚度的半导体衬底，形成凹槽；步骤S5、形成填充满所述凹槽的应力层；对所述栅极结构两侧的应力层进行第三离子注入，形成重掺杂区。
然而，上述方法形成的半导体器件运行速率仍然不足以满足实际需要，沟道区载流子迁移率增加的程度有限。
随着半导体器件尺寸的不断减小，栅极结构的栅介质层厚度不断减小，栅极结构下方的沟道区长度也随之减小，当沟道区长度减小到一定尺寸时，上述方法形成的半导体器件的短沟道效应问题越来越明显，包括感应势垒降低、源漏穿通(SourcetoDrainPunchThrough)、饱和电流(Idsat)减小等问题随之出现。为了改善感应势垒降低和源漏穿通的问题，通常采用的方法为：调整形成轻掺杂区和口袋区的离子注入的注入能量、注入剂量以及注入角度，使得半导体衬底内靠近沟道区的耗尽区宽度变窄，以期改善半导体器件的短沟道效应，减小漏电流，增加半导体器件的饱和电流值。
针对半导体器件的形成方法进行进一步研究发现，尽管调整了形成轻掺杂区和口袋区的离子注入的注入能量、注入剂量以及注入角度，形成的半导体器件的短沟道效应问题仍然存在。这主要是由以下原因造成的：
为了提高半导体器件的运行速率，增加沟道区的载流子迁移率，半导体器件的形成方法包括步骤S4和步骤S5，在半导体衬底内形成应力层，所述应力层向沟道区施加压应力或张应力，以提高沟道区的载流子迁移率。步骤S4中，在栅极结构两侧的半导体衬底内形成凹槽，所述形成凹槽的过程中，位于半导体衬底的轻掺杂区和口袋区也会被部分或全部去除，使得靠近沟道区的耗尽区变宽，从而加剧了半导体器件的短沟道效应的问题，使得半导体器件的感应势垒降低、漏电流增加、饱和电流减小。
并且，上述方法形成的半导体器件中，应力层的材料为碳化硅或锗化硅，随着碳含量或锗含量的增加，应力层向沟道区提供的应力不断增加，沟道区的载流子迁移率得到提高；然而，当碳含量或锗含量增加到一定值后，随着碳含量或锗含量的增加，应力层向沟道区提供的应力不再增加，沟道区的载流子迁移率无法继续增加。因此上述方法形成的半导体器件提高载流子迁移率的能力有限，半导体器件的运行速率不足以满足需求。
为此，本发明提供一种半导体器件的形成方法，提供衬底；形成覆盖于所述衬底表面的叠层结构，所述叠层结构包括：位于衬底表面的第一应力层、位于第一应力层表面的本征层以及位于本征层表面的第二应力层；在所述第二应力层表面形成栅极结构；刻蚀位于所述栅极结构两侧的叠层结构，形成沟槽；形成填充满所述沟槽的第三应力层。本发明实施例第三应力层和第一应力层同时向沟道区施加应力作用，提高沟道区内载流子迁移率，并且由于第一应力层晶格常数较小，所述第一应力层具有阻挡相邻第三应力层内掺杂离子扩散的作用，抑制半导体器件的源漏穿通问题，减小漏电流，提高半导体器件的电学性能以及可靠性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图9为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。
请参考图2，提供衬底100；对所述衬底100进行掺杂处理，在衬底100内形成阱区102。
所述衬底100的材料为硅、锗、锗化硅或砷化镓；所述衬底100的材料还可以为单晶硅、多晶硅、非晶硅或绝缘体上的硅；所述衬底100表面还可以形成若干外延层或界面层以提高半导体器件的电学性能。
所述阱区102的掺杂类型为N型掺杂或P型掺杂。形成的半导体器件为PMOS器件时，所述阱区102的掺杂类型为N型掺杂，N型掺杂的掺杂离子为磷、砷或锑；形成的半导体器件为NMOS器件时，所述阱区102的掺杂类型为P型掺杂，P型掺杂的掺杂离子为硼、镓或铟。
本实施例以形成的半导体器件为PMOS器件为例做示范性说明，所述阱区102的掺杂类型为N型掺杂。
本实施例中，在所述衬底100内形成隔离结构101，所述隔离结构101起到电隔离相邻有源区的作用，所述隔离结构101底部高于阱区102底部，也就是说，所述隔离结构101位于阱区102内。本实施例中，所述隔离结构101为浅沟槽隔离结构。
请参考图3，刻蚀去除部分厚度的衬底100，在相邻隔离结构101之间的衬底100内形成凹槽103。
为保证隔离结构101的电隔离效果，本实施例中所述凹槽103底部高于隔离结构101底部。
采用干法刻蚀工艺，刻蚀去除部分厚度的衬底100形成凹槽103。作为一个具体实施例，所述干法刻蚀工艺的工艺参数为：刻蚀采用的气体为Cl2和HBr，反应腔室压强为20毫托至100毫托，刻蚀高频射频功率为150瓦至1000瓦，刻蚀低频射频功率为0瓦至150瓦，HBr流量为100sccm至1000sccm，Cl2流量为10sccm至500sccm。
请参考图4，在所述相邻隔离结构101之间的衬底100表面形成叠层结构，所述叠层结构包括：位于衬底100表面的第一应力层104、位于第一应力层104表面的本征层105、位于本征层105表面的第二应力层106，且所述第二应力层106填充满所述凹槽103(请参考图3)，其中，所述第一应力层104的晶格常数小于本征层105的晶格常数，所述本征层105的晶格常数小于第二应力层106的晶格常数，载流子在第二应力层106中的迁移率大于在本征层105中的迁移率。
所述第一应力层104的材料为碳化硅，所述碳化硅中碳原子百分比为0.1％至10％。所述本征层105的材料为硅。所述第二应力层106的材料为锗化硅，所述锗化硅中锗原子百分比为5％至100％。
所述第一应力层104的材料为碳化硅，由于碳原子的原子半径很小，碳原子填充硅晶格空隙，第一应力层104的晶格常数很小，使得第一应力层104具有耐高压性，阻挡后续形成的第三应力层中的掺杂离子横向扩散，减小半导体器件的漏电流，抑制半导体器件的源漏穿通问题。
并且，所述第一应力层104的晶格常数小于本征层105的晶格常数，碳原子半径比硅原子半径小的多，当碳掺入硅后，第一应力层104本身内部会向周围产生压应力，对于位于第一应力层104上方的本征层105而言，所述本征层105在厚度方向上会受到拉伸应力作用，所述本征层105在长度方向上会受到压应力。且后续部分厚度或全部厚度的本征层105为沟道区，因此提高沟道区受到的压应力作用。
同时，由于碳化硅的硬度比硅以及锗化硅的硬度低，也就是说，第一应力层104材质较软，后续当第三应力层向沟道区施加应力作用时，由于第一应力层104材料较软，使得所述第一应力层104在厚度方向上容易发生形变。后续当第三应力层向沟道区施加应力作用时，沟道区受到应力作用产生形变，所述形变传递给第一应力层，如第一应力层材质过硬，则第一应力层难以发生形变，导致沟道区的形变量越来越大，进而造成沟道区变形严重，影响半导体器件的电学性能，并且沟道区变形严重还会造成沟道区内的应力作用逸出，沟道区内的载流子迁移率降低。
所述第二应力层106的作用为：由于电子在锗中的迁移率为电子在硅中的迁移率的2倍，空穴在锗中的迁移率为空穴在硅中的迁移率的4倍，因此当所述第二应力层106的材料为锗化硅时，能明显提高载流子在沟道区内的迁移率，提高半导体器件的运行速度。
所述本征层105的作用为：一方面，由于本征层105的材料为纯净半导体，电子或空穴在所述本征层105内的杂质散射率低，使得本征层105内的载流子迁移率较高。另一方面，相邻层与层之间由于晶格常数差会产生位错缺陷，相对于第一应力层104和第二应力层106的晶格常数差而言，第一应力层104与本征层105的晶格常数差更小，因此第一应力层104与本征层105界面处的位错缺陷更少，使得第一应力层104与本征层105界面处的载流子界面散射更低，从而更有利于提高后续沟道区内的载流子迁移率。
作为一个具体实施例，所述第一应力层104的厚度为100埃至1000埃，所述本征层105的厚度为50埃至500埃，所述第二应力层106的厚度为10埃至50埃。
采用选择性外延工艺形成所述第一应力层104、本征层105以及第二应力层106。
作为一个具体实施例，采用选择性外延工艺形成所述第一应力层104的工艺参数为：反应气体包括硅源气体、碳源气体、HCl和H2，硅源气体为SiH4、SiH2Cl2或Si2H6，碳源气体为CH4或C2H6，其中，硅源气体流量为5sccm至500sccm，碳源气体流量为5sccm至500sccm，HCl流量为1sccm至300sccm，H2流量为1000sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为600度至850度。
作为一个具体实施例，采用选择性外延工艺形成所述本征层105的工艺参数为：反应气体包括硅源气体、H2和HCl，硅源气体为SiH4或SiH2Cl2，其中，硅源气体流量为1sccm至1000sccm，HCl流量为1sccm至1000sccm，H2流量为100sccm至50000sccm，反应腔室温度为400度至800度，腔室压强为1托至500托。
作为一个具体实施例，采用选择性外延工艺形成所述第二应力层106的工艺参数为：反应气体包括硅源气体、锗源气体、HCl和H2，硅源气体为SiH4、SiH2Cl2或Si2H6，锗源气体为GeH4，其中，硅源气体流量为5sccm至500sccm，锗源气体流量为5sccm至500sccm，HCl气体流量为1sccm至300sccm，H2流量为1000sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为400度至900度。
本实施例中，以先形成隔离结构101后形成第一应力层104、本征层105以及第二应力层105为例做示范性说明。在其他实施例中，叠层结构的形成过程包括：提供衬底；在所述衬底表面形成叠层结构，所述叠层结构包括位于衬底表面的第一应力层、位于第一应力层表面的本征层、位于本征层表面的第二应力层；对所述叠层结构以及衬底进行阱区掺杂形成阱区；刻蚀所述叠层结构以及衬底，在所述叠层结构以及衬底内形成隔离结构。
请参考图5，在所述第二应力层106表面形成栅极结构，所述栅极结构包括：位于第二应力层106表面的栅介质层108、以及位于栅介质层108表面的栅导电层109。
本实施例中，在形成所述栅极结构之前，还包括步骤：在所述第二应力层106表面形成缓冲层107，所述缓冲层107的材料为氧化硅。采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述缓冲层107。
所述缓冲层107的作用为：在所述第二应力层106表面形成缓冲层107后，缓冲层107表面平坦度高于第二应力层106表面平坦度，从而提高栅介质层108与第二应力层106之间的界面性能。
所述栅极结构为伪栅极结构、多晶硅栅极结构或金属栅极结构。
所述栅介质层108的材料为氧化硅或高k介质材料，所述高k介质材料为高k介质材料指相对介电常数大于3.9(氧化硅的相对介电常数)的介质材料，具体的，所述高k介质材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
所述栅导电层109的材料为多晶硅、掺杂的多晶硅或金属，所述金属为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN或WSi中的一种或多种。
本实施例以所述栅极结构为多晶硅栅极结构为例做示范性说明，所述栅介质层108的材料为氧化硅，所述栅导电层109的材料为多晶硅。
作为一个具体实施例，形成所述栅极结构的工艺步骤包括：在所述缓冲层107表面形成栅介质膜；在所述栅介质膜表面形成栅导电膜；在所述栅导电膜表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀所述栅导电膜以及栅介质膜，形成栅极结构，所述栅极结构包括：位于缓冲层107表面的栅介质层108、位于栅介质层108表面的栅导电层109；去除所述图形化的掩膜层。
还包括步骤：形成覆盖于所述栅极结构侧壁表面的侧墙110，所述侧墙110的材料为氧化硅、氮化硅或氮氧化硅，所述侧墙110为单层结构或叠层结构。
请参考图6，刻蚀位于栅极结构两侧的叠层结构，形成沟槽111。
本实施例中，所述沟槽111的形状为sigma形(Σ形)，所述沟槽111侧壁具有向栅极结构下方叠层结构突出的顶角112，即沟槽111侧壁横截面的轮廓为两条交叉斜边组成的顶角112。由于sigma形沟槽111的容积较大，后续在所述sigma形沟槽111内填充第三应力层时，形成的第三应力层的量较多，第三应力层向沟道区施加的应力作用得到提高。
本实施例中，所述沟槽111底部与第一应力层104底部齐平或高于第一应力层104底部。这样设置的好处在于：后续形成的第三应力层底部与第一应力层104底部表面齐平或高于第一应力层104底部表面，使得第一应力层104阻挡第三应力层内掺杂离子的效果最好。若沟槽111底部低于第一应力层104，则后续形成的第三应力层底部低于第一应力层104，使得第一应力层104阻挡第三应力层内掺杂离子相互扩散的能力较低。
作为一个实施例，所述沟槽111侧壁的顶角112位于本征层105内，作为另一实施例，所述沟槽111侧壁的顶角112位于本征层105与第一应力层104之间的界面处。
后续在沟槽111内填充满第三应力层后，沟槽111顶角112区域对沟道区施加的应力作用相对较强，若所述顶角112位于第一应力层104内，由于第一应力层104材质较软，顶角112区域对第一应力层104施加应力后第一应力层104产生的形变较大；所述应力将大部分应用于使第一应力层104产生形变，而顶角112区域施加在第一应力层104的应力传递到沟道区内的应力作用很小，会影响沟道区内的应力大小，使得沟道区内载流子迁移率提高程度较低。
因此本实施例中，沟槽111顶角112位于本征层105内，或者位于本征层105与第一应力层104之间的界面处，提高后续形成的第三应力层对沟道区施加的应力作用的利用率，提高沟道区内的应力作用，从而提高沟道区内载流子迁移率。
作为一个具体实施例，形成所述沟槽111的工艺步骤包括：采用干法刻蚀工艺刻蚀去除部分厚度的叠层结构形成预沟槽；采用湿法刻蚀工艺沿所述预沟槽继续刻蚀所述叠层结构，在叠层结构内形成沟槽111。
叠层结构111底部晶面为(100)，叠层结构侧壁晶面为(110)。作为一个实施例，所述干法刻蚀工艺为等离子体刻蚀工艺。所述湿法刻蚀的刻蚀液体为氨水(NH4OH)或四甲基氢氧化铵溶液(TMAH)。由于采用氨水或四甲基氢氧化铵溶液作为湿法刻蚀的刻蚀液体时，湿法刻蚀对晶面(100)的刻蚀速率比对晶面(110)的刻蚀速率大，因此当湿法刻蚀工艺完成后，形成Σ形的沟槽111。
请参考图7，在所述沟槽111底部和侧壁表面形成第四应力层113，所述第四应力层113的晶格常数大于第一应力层104的晶格常数。
所述第四应力层113为沟道区提供压应力，减小沟道区的晶格间隙，提高空穴在沟道区内的迁移率，以提高半导体器件的运行速度。
本实施例中，所述第四应力层113的材料为锗化硅或掺硼的锗化硅。作为一个具体实施例，所述锗化硅或掺硼的锗化硅中锗原子百分比为10％至50％。
所述第四应力层113的顶部表面形状为弧形，且所述第四应力层113覆盖于所述顶角112表面。由于沟槽111底部晶面为(100)，沟槽111侧壁晶面为(110)，不同晶面的键密度不同，键合能力不同，因此不同晶面对选择性外延工艺的生长速率不同。具体的，由于沟槽(110)晶面的双层原子面间的共价键密度最小，键合能力差，因此在沟槽111侧壁表面选择性外延的生长速率低；而沟槽111(100)晶面的双层原子面间的共价键密度大，键合能力强，因此在沟槽111底部表面选择性外延的生长速率相对较高。
因此，采用第一选择性外延工艺形成所述第四应力层113后，第四应力层113顶部表面形状为弧形。并且，本实施例中，所述第四应力层113覆盖所述顶角112。
采用第一选择性外延工艺形成第四应力层113。作为一个具体实施例，所述第一选择性外延工艺的工艺参数为：反应气体包括硅源气体、锗源气体、HCl和H2，硅源气体为SiH4、SiH2Cl2或Si2H6，锗源气体为GeH4，其中，硅源气体流量为5sccm至500sccm，锗源气体流量为5sccm至500sccm，HCl气体流量为1sccm至300sccm，H2流量为1000sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为400度至900度。
请参考图8，在所述第四应力层113表面形成第五应力层114，且所述第五应力层114填充满所述沟槽111(请参考图7)，所述第五应力层114的晶格常数大于第一应力层104的晶格常数。
所述第五应力层114的材料为锡化硅(SiSn)，锡的晶格常数大于锗的晶格常数，因此锡化硅对沟道区产生的应力大于锗化硅对沟道区产生的应力。与形成填充满沟槽的第四应力层相比，本实施例在形成第四应力层后，在第四应力层表面形成第五应力层，明显提高了施加在沟道区的应力作用，从而进一步提高沟道区内载流子迁移率，提高半导体器件的电学性能。
由于第五应力层114中锡和硅的晶格常数相差较大，第五应力层114中容易产生漏电，若直接在沟槽内填充第五应力层，由于沟道底部和侧壁交界处具有夹角，且沟槽侧壁具有顶角，那么在所述夹角和顶角处的第五应力层极易发生尖端漏电或尖端放电现象，影响半导体器件的电学性能。
因而，本实施例在形成第五应力层114之前，在沟槽111底部和侧壁表面形成了第四应力层113，所述第四应力层113顶部表面为弧形且覆盖于顶角112表面，避免第五应力层114中出现尖端漏电的问题。
作为一个具体实施例，所述第五应力层114的材料为锡化硅，所述锡化硅中锡的原子百分比为0.5％至10％。
采用第二选择性外延工艺形成所述第五应力层114，所述第二选择性外延工艺的工艺参数为：反应气体包括硅源气体、锡源气体、HCl和H2，硅源气体为SiH4、SiH2Cl2或Si2H6，锡源气体为SnCl4，其中，硅源气体流量为5sccm至500sccm，锡源气体流量为5sccm至500sccm，HCl气体流量为1sccm至300sccm，H2流量为1000sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为400度至900度。
本实施例中，形成填充满所述沟槽111(参考图7)的第三应力层，所述第三应力层为多层结构，所述第三应力层包括：位于沟槽111底部和侧壁表面的第四应力层113、位于所述第四应力层113表面的第五应力层114，且所述第五应力层114填充满所述沟槽111。
在其他实施例中，形成填充满所述沟槽的第三应力层，所述第三应力层为单层结构，且所述第三应力层的材料为锗化硅或掺硼的锗化硅。
请参考图9，对所述第五应力层114以及第四应力层113进行掺杂处理115，形成掺杂区(未图示)。
本实施例以形成的半导体器件为PMOS晶体管为例做示范性说明，所述掺杂处理115的掺杂离子为硼、镓或铟。
作为一个具体实施例，所述掺杂处理115的工艺为离子注入，所述离子注入工艺的工艺参数为：注入离子为硼，离子注入能量为1kev至100kev，离子注入剂量为1E16atom/cm3至5E20atom/cm3。
由于第一应力层104的晶格常数较小，使得第一应力层104具有耐高压性，所述第一应力层104具有阻挡硼离子扩散的作用，减小半导体器件的漏电流，抑制半导体器件的源漏穿通问题。
相应的，本实施例提供一种半导体器件，请参考图8，所述半导体器件包括：
衬底100；
位于衬底100表面的叠层结构，所述叠层结构包括：位于衬底100表面的第一应力层104、位于第一应力层104表面的本征层105以及位于本征层105表面的第二应力层106，其中，所述第一应力层104的晶格常数小于本征层105的晶格常数，本征层105的晶格常数小于第二应力层106的晶格常数；
位于第二应力层106表面的栅极结构；
位于栅极结构两侧叠层结构内的沟槽；
填充满所述沟槽的第三应力层，且所述第三应力层的晶格常数大于本征层105的晶格常数。
所述衬底100的材料为硅、锗、锗化硅或砷化镓。本实施例中所述衬底100的材料为硅。
所述衬底100内还可以形成有阱区102，所述阱区102的掺杂离子为N型离子或P型离子，其中，N型离子为磷、砷或锑，P型离子为硼、镓或铟。本实施例以形成的半导体器件为PMOS器件为例做示范性说明，所述阱区102的掺杂离子为N型离子。在其他实施例中形成的半导体器件为NMOS器件时，阱区102的掺杂离子为P型离子。
所述第一应力层104的材料为碳化硅，所述碳化硅中碳原子百分比为0.1％至10％；所述本征层105的材料为硅；所述第二应力层106的材料为锗化硅，所述锗化硅中锗原子百分比为5％至100％。
所述第一应力层104的晶格常数小于本征层105的晶格常数，碳原子半径比硅原子半径小的多，当碳掺入硅后，第一应力层104本身内部会向周围产生压应力，对于位于第一应力层104上方的本征层105而言，所述本征层105在厚度方向上会受到拉伸应力作用，所述本征层105在长度方向上会受到压应力。且后续部分厚度或全部厚度的本征层105为沟道区，因此提高沟道区受到的压应力作用。
并且，由于碳化硅的硬度比硅以及锗化硅的硬度低，也就是说，第一应力层104材质较软，后续当第三应力层向沟道区施加应力作用时，由于第一应力层104材料较软，使得所述第一应力层104在厚度方向上容易发生形变。后续当第三应力层向沟道区施加应力作用时，沟道区受到应力作用产生形变，所述形变传递给第一应力层，如第一应力层材质过硬，则第一应力层难以发生形变，导致沟道区的形变量越来越大，进而造成沟道区变形严重，影响半导体器件的电学性能，并且沟道区变形严重还会造成沟道区内的应力作用逸出，沟道区内的载流子迁移率降低。
同时，所述第一应力层104的材料为碳化硅，由于碳原子的原子半径很小，碳原子填充硅晶格空隙，第一应力层104的晶格常数很小，使得第一应力层104具有耐高压性，阻挡第三应力层中的掺杂离子横向扩散，减小半导体器件的漏电流，抑制半导体器件的源漏穿通问题。
所述第二应力层106的作用为：第二应力层106作为沟道区的一部分，由于电子在锗中的迁移率为电子在硅中的迁移率的2倍，空穴在锗中的迁移率为空穴在硅中的迁移率的4倍，因此当所述第二应力层106的材料为锗化硅时，能明显提高载流子在沟道区内的迁移率，提高半导体器件的运行速度。
所述本征层105的作用为：一方面，由于本征层105的材料为纯净半导体，电子或空穴在所述本征层105内的杂质散射率低，使得本征层105内的载流子迁移率较高。另一方面，相邻层与层之间由于晶格常数差会产生位错缺陷，相对于第一应力层104和第二应力层106的晶格常数差而言，第一应力层104与本征层105的晶格常数差更小，因此第一应力层104与本征层105界面处的位错缺陷更少，使得第一应力层104与本征层105界面处的载流子界面散射更低，从而更有利于提高沟道区内的载流子迁移率。
本实施例中，所述第一应力层104的厚度为100埃至1000埃，所述本征层105的厚度为50埃至500埃，所述第二应力层106的厚度为10埃至50埃。
本实施例中，在所述叠层结构以及衬底100内还可以形成有隔离结构101。
为了提高第二应力层106与栅极结构之间的界面性能，本实施例中第二应力层106与栅极结构之间还形成有缓冲层107，所述缓冲层107的材料为氧化硅。
所述栅极结构为伪栅极结构、多晶硅栅极结构或金属栅极结构。本实施例中以所述栅极结构为多晶硅栅极结构为例做示范性说明，所述栅极结构包括：位于缓冲层107表面的栅介质层108、以及位于栅介质层108表面的栅导电层109，所述栅介质层108的材料为氧化硅，所述栅导电层109的材料为多晶硅或掺杂的多晶硅。
本实施例中，所述半导体器件还包括：覆盖于栅极结构侧壁的侧墙110。
所述沟槽的形状为sigma形，所述沟槽侧壁具有向栅极结构下方叠层结构突出的顶角112，即，沟槽侧壁横截面的轮廓为两条交叉斜边组成的顶角112。
作为一个实施例，所述沟槽的顶角112位于本征层105内；作为另一实施例，所述沟槽的顶角112位于本征层105和第一应力层104的界面处。这是由于：若顶角112位于第一应力层104内，当位于顶角112区域的第三应力层对第一应力层104施加应力作用时，由于第一应力层104材质较软，在应力作用下所述第一应力层104产生的形变较大，而使得第一应力层104传递给本征层105的应力作用过小，导致沟道区受到的应力作用较小。由于本征层105的硬度比第一应力层104的硬度大，因此能够避免上述问题，提高沟道区受到的应力作用，从而提高沟道区内载流子迁移率。
所述第三应力层为多层结构，所述第三应力层包括：位于所述沟槽底部和侧壁表面的第四应力层113、位于第四应力层113表面的第五应力层114，且所述第五应力层114填充满所述沟槽。
所述第四应力层113的晶格常数大于本征层105的晶格常数，所述第四应力层113的材料为锗化硅，所述锗化硅中锗原子百分比为5％至50％。所述第五应力层114的晶格常数大于本征层105的晶格常数，所述第五应力层114的材料为锡化硅，所述锡化硅中锡原子百分比为0.5％至10％。
所述第四应力层113顶部表面的形状为弧形，且所述第四应力层113覆盖所述顶角112。这样设置的好处在于：第五应力层114中锡的晶格常数比硅的晶格常数大的多，因此所述第五应力层114中容易出现漏电问题，而本实施例由于第四应力层113顶部表面的形状为弧形，且第四应力层113覆盖顶角112，使得第五应力层114底部表面形状为弧形，避免由于表面尖角的存在而造成尖端放电或尖端漏电问题，提高半导体器件的电学性能以及可靠性。
所述半导体器件还包括：位于第四应力层113以及第五应力层114内的掺杂区，所述掺杂区的掺杂离子为N型离子或P型离子。所述半导体器件为PMOS器件时，所述掺杂区的掺杂离子为P型离子，所述P型离子为硼、镓或隐藏；所述半导体器件为NMOS器件时，所述掺杂区的掺杂离子为N型离子，所述N型离子为磷、砷或锑。
由于第一应力层104具有阻挡相邻第三应力层内掺杂离子横向扩散的作用，因此有效的降低半导体器件的漏电流，抑制半导体器件内的源漏穿通问题。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底；
形成覆盖于所述衬底表面的叠层结构，所述叠层结构包括：位于衬底表面的第一应力层、位于第一应力层表面的本征层以及位于本征层表面的第二应力层，其中，所述第一应力层的晶格常数小于本征层的晶格常数，所述本征层的晶格常数小于第二应力层的晶格常数，且载流子在第二应力层中的迁移率大于在本征层中的迁移率；
在所述第二应力层表面形成栅极结构；
刻蚀位于所述栅极结构两侧的叠层结构，形成沟槽；
形成填充满所述沟槽的第三应力层，且所述第三应力层的晶格常数大于本征层的晶格常数。
2.如权利要求1所述半导体器件的形成方法，其特征在于，采用选择性外延工艺形成所述第一应力层、本征层以及第二应力层。
3.如权利要求1所述半导体器件的形成方法，其特征在于，所述第一应力层的材料为碳化硅，所述本征层的材料为硅，所述第二应力层的材料为锗化硅。
4.如权利要求3所述半导体器件的形成方法，其特征在于，所述碳化硅中碳的原子百分比为0.1％至5％，所述锗化硅中锗的原子百分比为5％至100％。
5.如权利要求1所述半导体器件的形成方法，其特征在于，所述沟槽底部与第一应力层底部齐平或高于第一应力层底部。
6.如权利要求1所述半导体器件的形成方法，其特征在于，所述沟槽的形状为sigma形，所述沟槽侧壁具有向栅极结构下方叠层结构突出的顶角。
7.如权利要求6所述半导体器件的形成方法，其特征在于，所述顶角位于本征层内或位于本征层与第一应力层之间的界面处。
8.如权利要求6所述半导体器件的形成方法，其特征在于，形成所述沟槽的工艺步骤包括：采用干法刻蚀工艺，刻蚀所述叠层结构形成预沟槽；采用湿法刻蚀工艺，继续刻蚀所述预沟槽，形成sigma形沟槽。
9.如权利要求6所述半导体器件的形成方法，其特征在于，所述第三应力层为多层结构，形成第三应力层的工艺步骤包括：在所述沟槽底部和侧壁表面形成第四应力层；在所述第四应力层表面形成第五应力层，且所述第五应力层填充满所述沟槽。
10.如权利要求9所述半导体器件的形成方法，其特征在于，所述第四应力层的材料为锗化硅或掺硼的锗化硅，所述第五应力层的材料为锡化硅或掺硼的锡化硅。
11.如权利要求10所述半导体器件的形成方法，其特征在于，所述锗化硅中锗的原子百分比为10％至50％，所述锡化硅中锡的原子百分比为0.5％至10％。
12.如权利要求10所述半导体器件的形成方法，其特征在于，所述第四应力层顶部表面形状为弧形，且所述第四应力层覆盖所述顶角。
13.如权利要求12所述半导体器件的形成方法，其特征在于，采用第二选择性外延工艺形成所述第五应力层，第二选择性外延工艺的工艺参数为：反应气体包括硅源气体、锡源气体、HCl和H2，硅源气体为SiH4、SiH2Cl2或Si2H6，锡源气体为SnCl4，其中，硅源气体流量为5sccm至500sccm，锡源气体流量为5sccm至500sccm，HCl气体流量为1sccm至300sccm，H2流量为1000sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为400度至900度。
14.如权利要求1所述半导体器件的形成方法，其特征在于，在形成叠层结构之前，还包括步骤：在所述衬底内形成隔离结构；刻蚀去除部分厚度的衬底，在相邻隔离结构之间的衬底内形成凹槽；在所述相邻隔离结构之间的衬底表面形成叠层结构，且第二应力层填充满所述凹槽。
15.一种半导体器件，其特征在于，包括：
衬底；
位于衬底表面的叠层结构，所述叠层结构包括：位于衬底表面的第一应力层、位于第一应力层表面的本征层以及位于本征层表面的第二应力层，其中，所述第一应力层的晶格常数小于本征层的晶格常数，本征层的晶格常数小于第二应力层的晶格常数，且载流子在第二应力层中的迁移率大于在本征层中的迁移率；
位于第二应力层表面的栅极结构；
位于栅极结构两侧叠层结构内的沟槽；
填充满所述沟槽的第三应力层，且所述第三应力层的晶格常数大于本征层的晶格常数。
16.如权利要求15所述半导体器件，其特征在于，所述沟槽的形状为sigma形，所述沟槽侧壁具有向栅极结构下方叠层结构突出的顶角。
17.如权利要求16所述半导体器件，其特征在于，所述第三应力层为多层结构，所述第三应力层包括：位于所述沟槽底部和侧壁表面的第四应力层、位于第四应力层表面的第五应力层，且所述第五应力层填充满所述沟槽。
18.如权利要求17所述半导体器件，其特征在于，所述第四应力层的材料为锗化硅，所述第五应力层的材料为锡化硅。
19.如权利要求18所述半导体器件，其特征在于，所述第四应力层顶部表面的形状为弧形，且所述第四应力层覆盖所述顶角。
20.如权利要求15所述半导体器件，其特征在于，所述第一应力层的材料为碳化硅，所述本征层的材料为硅，所述第二应力层的材料为锗化硅。
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| CN105448727B (zh) | 2019-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |