CN103579308A - Mos晶体管器件及其制造方法 - Google Patents
Mos晶体管器件及其制造方法 Download PDFInfo
- Publication number
- CN103579308A CN103579308A CN201210264939.XA CN201210264939A CN103579308A CN 103579308 A CN103579308 A CN 103579308A CN 201210264939 A CN201210264939 A CN 201210264939A CN 103579308 A CN103579308 A CN 103579308A
- Authority
- CN
- China
- Prior art keywords
- silicon layer
- mos transistor
- germanium
- carbon
- transistor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 239000004065 semiconductor Substances 0.000 claims abstract description 54
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 claims description 62
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 53
- 229910052710 silicon Inorganic materials 0.000 claims description 53
- 239000010703 silicon Substances 0.000 claims description 53
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 52
- 230000004888 barrier function Effects 0.000 claims description 17
- 229910052799 carbon Inorganic materials 0.000 claims description 12
- 229910052732 germanium Inorganic materials 0.000 claims description 12
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 238000005260 corrosion Methods 0.000 claims description 7
- 230000007797 corrosion Effects 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 6
- 239000012212 insulator Substances 0.000 claims description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 abstract description 12
- 230000008021 deposition Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 197
- 108091006146 Channels Proteins 0.000 description 14
- 238000000059 patterning Methods 0.000 description 12
- 150000002500 ions Chemical class 0.000 description 9
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 8
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000012159 carrier gas Substances 0.000 description 8
- 238000000151 deposition Methods 0.000 description 8
- 239000007789 gas Substances 0.000 description 8
- 239000001257 hydrogen Substances 0.000 description 8
- 229910052739 hydrogen Inorganic materials 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 229910000077 silane Inorganic materials 0.000 description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 7
- ATUOYWHBWRKTHZ-UHFFFAOYSA-N Propane Chemical compound CCC ATUOYWHBWRKTHZ-UHFFFAOYSA-N 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229910000078 germane Inorganic materials 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000001294 propane Substances 0.000 description 3
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种MOS晶体管器件及其制造方法，所述MOS晶体管具有SiGe/SiC/SiGe/Si或者SiC/SiGe/SiC/Si堆叠的沟道，该沟道可以利用与其下方的半导体衬底界面以及自身各层间界面的晶格失配，向沟道中引入较多应力，因而无需通过在包括栅极结构的器件表面上沉积应力层工艺，就可以极大地提高沟道载流子迁移率，进而提高MOS晶体管器件的性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种MOS晶体管器件及其制造方法。
背景技术
随着半导体相关制造工艺的发展以及集成电路芯片按照比例尺寸缩小的趋势，载流子迁移率的提高成为晶体管制造的严峻挑战，应力工程在提高半导体器件性能方面所起的作用越来越明显，应力工程广泛适应于的半导体器件上，例如，应用在金属氧化物半导体（Metal-Oxide-Semiconductor，MOS）晶体管上，用以改进MOS晶体管的载流子迁移率。
现有技术中一种提高MOS器件载流子迁移率的方法是在MOS器件的栅极、源/漏区的制造工艺完成后，在整个器件表面沉积应力层以向沟道区引入应力，提高沟道载流子迁移率，但是这种方法不仅牺牲了一定的MOS器件的尺寸，而且向沟道区中引入的应力有限，不能满足22nm技术节点以下的FinFET器件的制造要求。
发明内容
本发明的目的在于提供一种MOS晶体管器件及其制造方法，在不增加器件尺寸的基础上，能够增大沟道载流子迁移率，提高MOS晶体管器件的驱动电流。
为解决上述问题，本发明提出一种MOS晶体管器件，包括：源区、漏区、位于源区和漏区之间的沟道以及位于沟道上方的栅极结构，其中，所述沟道为四层堆叠结构，所述四层由下至上依次为锗硅层、碳硅层、锗硅层和本征硅层，或者由下至上依次为碳硅层、锗硅层、碳硅层和本征硅层。
进一步地，所述锗硅层的厚度为5nm~30nm。
进一步地，所述锗硅层中锗的浓度百分比为3%~35%。
进一步地，所述碳硅层的厚度为5nm~30nm。
进一步地，所述碳硅层中碳的浓度百分比为3%~35%。
进一步地，所述本征硅层的厚度为5nm~30nm。
本发明还提供一种MOS晶体管器件的制造方法，包括以下步骤：
提供半导体衬底，在所述半导体衬底上依次生长四层外延层，所述四层外延层由下至上依次为锗硅层、碳硅层、锗硅层和本征硅层，或者由下至上依次为碳硅层、锗硅层、碳硅层和本征硅层；
在所述本征硅层上形成栅极结构；
在所述栅极结构两侧形成侧墙；
以栅极结构和侧墙为掩膜，对所述四层外延层及其下方的半导体衬底进行源/漏极离子注入，形成源/漏区。
进一步地，在生长本征硅层之前，还包括：
依次刻蚀之前生长的外延层以及下方的半导体衬底，形成浅沟槽；
在浅沟槽和之前生长的最上方外延层的表面依次沉积氧化层和绝缘层，直至填满所述浅沟槽；
化学机械平坦化所述绝缘层至所述之前生长的最上方外延层顶部；
采用湿法腐蚀工艺去除覆盖在所述之前生长的最上方外延层顶部的氧化层。
进一步地，在生长本征硅层之后，还包括：依次刻蚀所述四层外延层及其下方的半导体衬底，形成浅沟槽；
在浅沟槽中依次填充垫氧化层和绝缘层，形成浅沟槽隔离结构。
进一步地，所述半导体衬底为体硅衬底或绝缘体上硅衬底。
与现有技术相比，本发明的MOS晶体管器件及其制造方法中的MOS晶体管具有SiGe/SiC/SiGe/Si或者SiC/SiGe/SiC/Si堆叠的沟道，该沟道可以利用与其下方的半导体衬底界面以及自身各层间界面的晶格失配，向沟道中引入较多应力，因而无需通过在包括栅极结构的器件表面上沉积应力层工艺，就可以极大地提高了沟道载流子迁移率，进而提高MOS晶体管器件的性能。
附图说明
图1是本发明实施例一的MOS晶体管器件制造方法流程图；
图2A~2D是本发明实施例一的MOS晶体管器件制造方法中的器件结构示意图；
图3是本发明实施例二的MOS晶体管器件制造方法流程图；
图4A~4E是本发明实施例一的MOS晶体管器件制造方法中的器件结构示意图。
具体实施方式
本发明提供的MOS晶体管器件及其制造方法，关键在于形成四层外延层构成的沟道，通过界面的晶格失配向沟道区中引入应力，以提高载流子迁移率，进而提高MOS晶体管器件性能。
以下结合附图和具体实施例对本发明提出的MOS晶体管器件及其制造方法作进一步详细说明。
实施例一
如图1所示，本实施例提供一种MOS晶体管器件制造方法，包括以下步骤：
S11，提供半导体衬底，在所述半导体衬底上依次生长四层外延层，所述四层外延层由下至上依次为锗硅层、碳硅层、锗硅层和本征硅层；
S12，依次刻蚀所述四层外延层及其下方的半导体衬底，形成浅沟槽；
S13，在所述浅沟槽中依次填充垫氧化层和绝缘层，形成浅沟槽隔离结构；
S14，在所述本征硅层上形成栅极结构；
S15，在所述栅极结构两侧形成侧墙；
S16，以栅极结构和侧墙为掩膜，对所述四层外延层及其下方的半导体衬底进行源/漏极离子注入，形成源/漏区。
请参考图2A，在步骤S11中，提供的半导体衬底200可以为体硅衬底，也可以为绝缘体上硅衬底，还可以是蓝宝石衬底。优选的，沿垂直半导体衬底200表面的方向，对半导体衬底200进行N型或P型阱区离子注入，形成N型阱区或P型阱区；然后，在所述半导体衬底200上依次生长四层外延层（所述四层由下至上依次为锗硅层201、碳硅层202、锗硅层203和本征硅层204，本实例中，首先采用硅烷、锗烷作为源气体，以氢气作为载气，通过LPCVD等工艺在半导体衬底200上形成锗硅层201；接着，采用硅烷、丙烷作为源气体，以氢气作为载气，通过LPCVD等工艺在锗硅层201上形成碳硅层202；然后，采用硅烷、锗烷作为源气体，以氢气作为载气，通过LPCVD等工艺在碳硅层202上形成锗硅层203；接着，采用硅烷作为源气体，以氢气作为载气，通过LPCVD等工艺在锗硅层203上形成本征硅层204。
由于锗、碳和硅的原子大小不同，所以半导体衬底200、锗硅层201、碳硅层202、锗硅层203和本征硅层204的能带结构结构改变，各层之间的界面处的晶格失配，进而在半导体衬底200、锗硅层201、碳硅层202、锗硅层203和本征硅层204各层中产生应力，进而使得后续制得的MOS晶体管器件的载流子迁移率得以提高。
其中，通过改变四层外延层的厚度、锗硅层201、203的锗浓度以及碳硅层中的碳浓度可以调整后续形成的沟道载流子迁移率，因此，形成的硅锗层203、201的锗浓度百分比和厚度可以相同，也可以不同。优选地，所述锗硅层203、201的厚度为5nm~30nm，例如是8nm、10nm、12nm、15nm、18nm、20nm、25nm、27nm，所述锗硅层203、201中锗的浓度百分比为3%~35％，例如是5%、8%、12%、15%、18%、20%、25%、27%、30%、32%；所述碳硅层202的厚度为5nm~30nm，例如是8nm、10nm、12nm、15nm、18nm、20nm、25nm、27nm，其中碳的浓度百分比为3%~35%，例如是5%、8%、12%、15%、18%、20%、25%、27%、30%、32%；所述本征硅层204的厚度为5nm~30nm；例如是8nm、10nm、12nm、15nm、18nm、20nm、25nm、27nm。
请参考图2B，在步骤S12中，可以先在本征硅层204上形成硬掩膜层（图中未示出）；然后以所述硬掩膜层为掩膜，采用干法刻蚀工艺依次刻蚀本征硅层204、锗硅层203、碳硅层202、锗硅层201以及半导体衬底200，形成浅沟槽；接着移除所述硬掩膜层。
请继续参考图2B，在步骤S13中，采用热氧化工艺在所述浅沟槽的表面形成垫氧化层205a；接着，采用CVD工艺在所述浅沟槽中继续填充绝缘层205b，直至完全填满所述浅沟槽；然后化学机械平坦化所述绝缘层205b，直至由于采用CVD工艺填充浅沟槽时沉积到本征硅层204上的绝缘层全部被移除，重新暴露出所述本征硅层204的顶部。其中，所述绝缘层205b可以是TEOS和臭氧反应生成的二氧化硅。
进一步地，可以对本征硅层204、锗硅层203、碳硅层202和锗硅层201进行N型或P型沟道离子注入，以形成N型沟道或P型沟道，进行N型或P型沟道离子注入的剂量优选为1.0E18/cm2~1.0E20/cm2。
请继续参考图2C，在步骤S14中，采用CVD工艺或热氧化工艺在所述本征硅层204上形成栅极氧化层206；然后在采用CVD工艺在所述栅极氧化层206上沉积多晶硅层207；然后，采用栅极掩模工艺，在所述多晶硅层207上形成图案化的掩膜层（未图示），以所述图案化的掩膜层为掩膜，干法刻蚀工艺去除所述所述图案化的掩膜层未覆盖的多晶硅层207，形成多晶硅栅极；接着，继续以所述图案化的掩膜层为掩膜，利用湿法腐蚀工艺去除所述图案化的掩膜层未覆盖的栅极氧化层206，栅极氧化层206湿法腐蚀完成后，移除所述图案化的掩膜层，形成由剩余的栅极氧化层206和多晶硅层207构成的栅极结构。
请继续参考图2C，在步骤S15中，采用CVD工艺在所述栅极结构以及暴露的半导体衬底表面沉积绝缘介质，刻蚀绝缘介质形成侧墙208，其中，侧墙208可以是氮化硅、氧化硅或氮氧化硅的单层结构，也可以是它们的复合结构
请参考图2D，在步骤S16中，为了降低短沟道效应，提高载流子迁移率，在形成侧墙208之后，以栅极结构为掩膜，对栅极结构两侧的半导体衬底进行LDD离子注入，注入方向可与垂直于半导体衬底表面的方向成一角度，角度范围为2°~45°；然后继续以栅极结构和侧墙为掩膜，对所述四层外延层及其下方的半导体衬底进行重掺杂源/漏极离子注入，退火后分别形成轻掺杂源/漏区209和重掺杂源/漏区210。
请参考图2D，本实施例还提供一种MOS晶体管器件，包括：源区、漏区、位于源区和漏区之间的沟道以及位于沟道上方的栅极结构，其中，所述沟道为四层堆叠结构，所述四层由下至上依次为锗硅层201、碳硅层202、锗硅层203和本征硅层204。
本实施例的MOS晶体管器件及其制造方法，所述MOS晶体管具有SiGe/SiC/SiGe/Si或者SiC/SiGe/SiC/Si堆叠的应变Si沟道，该应变Si沟道可以利用与其下方的半导体衬底间界面以及自身各层间界面的晶格失配，向沟道中引入较多应力，因而无需通过在包括栅极结构的器件表面上沉积应力层工艺，就可以极大地提高沟道载流子迁移率，进而提高MOS晶体管器件的性能。
实施例二
如图3所示，本实施例提供一种MOS晶体管器件制造方法，包括以下步骤：
S31，提供半导体衬底，在所述半导体衬底上依次生长三层外延层，所述三外延层由下至上依次为碳硅层、锗硅层、碳硅层；
S32，依次刻蚀所述三层外延层及其下方的半导体衬底，形成浅沟槽；
S33，在浅沟槽和的最上方碳硅层的表面依次沉积氧化层和绝缘层，直至填满所述浅沟槽，化学机械平坦化所述绝缘层至所述的最上方碳硅层顶部，形成浅沟槽隔离结构；
S34，采用湿法腐蚀工艺去除覆盖在所述最上方的碳硅层顶部的氧化层；
S35，在最上方的碳硅层上外延生长本征硅层，所述本征硅层为第四层外延层；
S36，在所述本征硅层上形成栅极结构以及位于所述栅极结构两侧的侧墙；
S37，以栅极结构和侧墙为掩膜，对所述四层外延层及其下方的半导体衬底进行源/漏极离子注入，形成源/漏区。
请参考图4A，在步骤S31中，提供的半导体衬底400可以为体硅衬底，也可以为绝缘体上硅衬底，还可以是蓝宝石衬底。优选的，沿垂直半导体衬底400表面的方向，对半导体衬底400进行N型或P型阱区离子注入，形成N型阱区或P型阱区；然后，在所述半导体衬底400上依次生长三层外延层（所述三层外延层为碳硅层401、锗硅层402以及碳硅层403），具体地说，首先采用硅烷、丙烷作为源气体，以氢气作为载气，通过LPCVD等工艺在半导体衬底400上形成碳硅层401；接着，采用硅烷、锗烷作为源气体，以氢气作为载气，通过LPCVD等工艺在碳硅层401上形成锗硅层402；然后，采用硅烷、丙烷作为源气体，以氢气作为载气，通过LPCVD等工艺在锗硅层402上形成碳硅层403。
由于锗、碳和硅的原子大小不同，所以半导体衬底400、碳硅层401、锗硅层402、碳硅层403以及后续形成的本征硅层的能带结构结构改变，各层之间的界面处的晶格失配，进而在半导体衬底400、碳硅层401、锗硅层402、碳硅层403和本征硅层的各层中产生应力，进而使得后续制得的MOS晶体管器件的载流子迁移率得以提高。
其中，通过改变碳硅层401、403的碳浓度以及锗硅层402中的锗浓度可以调整后续形成的沟道载流子迁移率，因此，形成的碳硅层403、401的碳浓度百分比和厚度可以相同，也可以不同，优选地，所述碳硅层403、401的厚度为5nm~30nm，例如是7nm、9nm、14nm、16nm、19nm、21nm、24nm、28nm，所述碳硅层403、401中锗的浓度百分比为3%~35％，例如是6%、9%、10%、14%、16%、18%、24%、28%、31%、33%；所述锗硅层402的厚度为5nm~30nm，例如是6nm、11nm、13nm、14nm、19nm、21nm、22nm、24nm，其中锗的浓度百分比为3%~35%，例如是6%、7%、9%、14%、16%、19%、24%、26%、29%、34%。
请参考图4B，在步骤S32中，可以先在碳硅层403上形成硬掩膜层；然后以所述硬掩膜层为掩膜，采用干法刻蚀工艺依次刻蚀碳硅层403、锗硅层402、碳硅层401以及半导体衬底400，形成浅沟槽；接着移除所述硬掩膜层。
请继续参考图4B，在步骤S33中，采用CVD工艺在所述浅沟槽的表面形成垫氧化层404a；接着，采用CVD工艺在所述浅沟槽中继续填充绝缘层404b，直至完全填满所述浅沟槽；然后化学机械平坦化所述绝缘层404b，直至由于采用CVD工艺填充浅沟槽时沉积到碳硅层403上的绝缘层全部被移除。其中，所述绝缘层404b可以是TEOS和臭氧反应生成的二氧化硅。
请继续参考图4B，在步骤S34中，采用湿法腐蚀工艺去除由于CVD工艺填充浅沟槽时沉积到碳硅层403上的垫氧化层，在湿法腐蚀过程中，浅沟槽隔离结构与碳硅层403及锗硅层402甚至碳硅层401的接触界面的垫氧化层也会被腐蚀掉，因此，使得碳硅层403及锗硅层402甚至碳硅层401与浅沟槽隔离结构不再紧密接触，形成腐蚀孔洞。
请参考图4C，在步骤S35中，采用硅烷作为源气体，以氢气作为载气，通过CVD等工艺在碳硅层403上形成本征硅层405，沉积的本征硅层405可以很好地填充到湿法腐蚀造成的接触空洞中，保证了后续器件的电学性能。其中，所述本征硅层405的厚度为5nm~30nm；例如是6nm、9nm、14nm、16nm、22nm、24nm、26nm、29nm。
进一步地，可以对本征硅层405、碳硅层403、锗硅层402和碳硅层401进行N型或P型沟道离子注入，以形成N型沟道或P型沟道，进行N型或P型沟道离子注入的剂量优选为1.0E18/cm2~1.0E20/cm2。
请参考图4D，在步骤S36中，采用CVD工艺或热氧化工艺在所述本征硅层405上形成栅极氧化层406；然后在采用CVD工艺在所述栅极氧化层406上沉积多晶硅层407；然后，采用栅极掩模工艺，在所述多晶硅层207上形成图案化的掩膜层，以所述图案化的掩膜层为掩膜，干法刻蚀工艺去除所述所述图案化的掩膜层未覆盖的多晶硅层407，形成多晶硅栅极；接着，继续以所述图案化的掩膜层为掩膜，湿法腐蚀工艺去除所述图案化的掩膜层未覆盖的栅极氧化层406，栅极氧化层406湿法腐蚀完成后，移除所述图案化的掩膜层，形成由剩余的栅极氧化层406和多晶硅层407构成的栅极结构；接着，采用CVD工艺在所述栅极结构以及暴露的半导体衬底400表面沉积绝缘介质，刻蚀绝缘介质形成侧墙408，其中，侧墙408可以是氮化硅、氧化硅或氮氧化硅的单层结构，也可以是它们的复合结构。
请参考图4E，在步骤S37中，为了降低短沟道效应，提高载流子迁移率，在形成侧墙408之后，以栅极结构为掩膜，对栅极结构两侧的半导体衬底进行LDD离子注入，注入方向可与垂直于半导体衬底表面的方向成一角度，角度范围为2°~45°；然后继续以栅极结构和侧墙为掩膜，对所述四层外延层及其下方的半导体衬底进行重掺杂源/漏极离子注入，退火后分别形成轻掺杂源/漏区409和重掺杂源/漏区410。
请参考图4E，本实施例还提供一种MOS晶体管器件，包括：源区、漏区、位于源区和漏区之间的沟道以及位于沟道上方的栅极结构，其中，所述沟道为四层堆叠结构，所述四层由下至上依次为碳硅层401、锗硅层402、碳硅层403和本征硅层405。
本实施例的MOS晶体管器件及其制造方法，所述MOS晶体管具有SiGe/SiC/SiGe/Si或者SiC/SiGe/SiC/Si堆叠的应变Si沟道，该应变Si沟道可以利用与其下方的半导体衬底间界面以及自身各层间界面的晶格失配，向沟道中引入较多应力，因而无需通过在包括栅极结构的器件表面上沉积应力层工艺，就可以极大地提高沟道载流子迁移率，进而提高MOS晶体管器件的性能。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (15)
1.一种MOS晶体管器件，包括：源区、漏区、位于源区和漏区之间的沟道以及位于沟道上方的栅极结构，其特征在于，所述沟道为四层堆叠结构，所述四层由下至上依次为锗硅层、碳硅层、锗硅层和本征硅层，或者由下至上依次为碳硅层、锗硅层、碳硅层和本征硅层。
2.如权利要求1所述的种MOS晶体管器件，其特征在于，所述锗硅层的厚度为5nm~30nm。
3.如权利要求1或2所述的种MOS晶体管器件，其特征在于，所述锗硅层中锗的浓度百分比为3%~35%。
4.如权利要求1所述的种MOS晶体管器件，其特征在于，所述碳硅层的厚度为5nm~30nm。
5.如权利要求1或4所述的种MOS晶体管器件，其特征在于，所述碳硅层中碳的浓度百分比为3%~35％。
6.如权利要求1所述的种MOS晶体管器件，其特征在于，所述本征硅层的厚度为5nm~30nm。
7.一种MOS晶体管器件的制造方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上依次生长四层外延层，所述四层外延层由下至上依次为锗硅层、碳硅层、锗硅层和本征硅层，或者由下至上依次为碳硅层、锗硅层、碳硅层和本征硅层；
在所述本征硅层上形成栅极结构；
在所述栅极结构两侧形成侧墙；
以栅极结构和侧墙为掩膜，对所述四层外延层及其下方的半导体衬底进行源/漏极离子注入，形成源/漏区。
8.如权利要求7所述的MOS晶体管器件的制造方法，其特征在于，在生长本征硅层之前，还包括：
依次刻蚀之前生长的外延层以及下方的半导体衬底，形成浅沟槽；
在浅沟槽和之前生长的最上方外延层的表面依次沉积氧化层和绝缘层，直至填满所述浅沟槽；
化学机械平坦化所述绝缘层至所述之前生长的最上方外延层顶部；
采用湿法腐蚀工艺去除覆盖在所述之前生长的最上方外延层顶部的氧化层。
9.如权利要求7所述的MOS晶体管器件的制造方法，其特征在于，在生长本征硅层之后，还包括：依次刻蚀所述四层外延层及其下方的半导体衬底，形成浅沟槽；
在浅沟槽中依次填充垫氧化层和绝缘层，形成浅沟槽隔离结构。
10.如权利要求7所述的MOS晶体管器件的制造方法，其特征在于，所述半导体衬底为体硅衬底或绝缘体上硅衬底。
11.如权利要求7所述的MOS晶体管器件的制造方法，其特征在于，所述锗硅层的厚度为5nm~30nm。
12.如权利要求7或11所述的MOS晶体管器件的制造方法，其特征在于，所述锗硅层中锗的浓度百分比为3%~35%。
13.如权利要求1所述的MOS晶体管器件的制造方法，其特征在于，所述碳硅层的厚度为5nm~30nm。
14.如权利要求7或13所述的MOS晶体管器件的制造方法，其特征在于，所述碳硅层中碳的浓度百分比为3%~35%。
15.如权利要求7所述的MOS晶体管器件的制造方法，其特征在于，所述本征硅层的厚度为5nm~30nm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210264939.XA CN103579308B (zh) | 2012-07-27 | 2012-07-27 | Mos晶体管器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210264939.XA CN103579308B (zh) | 2012-07-27 | 2012-07-27 | Mos晶体管器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103579308A true CN103579308A (zh) | 2014-02-12 |
| CN103579308B CN103579308B (zh) | 2016-08-10 |
Family
ID=50050692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210264939.XA Active CN103579308B (zh) | 2012-07-27 | 2012-07-27 | Mos晶体管器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103579308B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016008195A1 (zh) * | 2014-07-16 | 2016-01-21 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN105448727A (zh) * | 2014-08-28 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| US9306003B2 (en) | 2014-07-16 | 2016-04-05 | Institute of Microelectronics, Chinese Academy of Sciences | Semiconductor device and method for manufacturing the same |
| CN108735849A (zh) * | 2017-04-18 | 2018-11-02 | 上海新昇半导体科技有限公司 | 一种光导开关及其制备方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020011617A1 (en) * | 1996-09-17 | 2002-01-31 | Minoru Kubo | Semiconductor device and method of producing the same |
| US20030162335A1 (en) * | 1999-01-14 | 2003-08-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US20050093020A1 (en) * | 2001-04-03 | 2005-05-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| CN1689169A (zh) * | 2002-07-09 | 2005-10-26 | 国际整流器公司 | 采用硅－锗和硅－碳合金的异质结场效应晶体管 |
| US7118973B1 (en) * | 2002-12-10 | 2006-10-10 | National Semiconductor Corporation | Method of forming a transistor with a channel region in a layer of composite material |
-
2012
- 2012-07-27 CN CN201210264939.XA patent/CN103579308B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020011617A1 (en) * | 1996-09-17 | 2002-01-31 | Minoru Kubo | Semiconductor device and method of producing the same |
| US20030162335A1 (en) * | 1999-01-14 | 2003-08-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US20050093020A1 (en) * | 2001-04-03 | 2005-05-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| CN1689169A (zh) * | 2002-07-09 | 2005-10-26 | 国际整流器公司 | 采用硅－锗和硅－碳合金的异质结场效应晶体管 |
| US7118973B1 (en) * | 2002-12-10 | 2006-10-10 | National Semiconductor Corporation | Method of forming a transistor with a channel region in a layer of composite material |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016008195A1 (zh) * | 2014-07-16 | 2016-01-21 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| US9306003B2 (en) | 2014-07-16 | 2016-04-05 | Institute of Microelectronics, Chinese Academy of Sciences | Semiconductor device and method for manufacturing the same |
| CN105448727A (zh) * | 2014-08-28 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN105448727B (zh) * | 2014-08-28 | 2019-07-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN108735849A (zh) * | 2017-04-18 | 2018-11-02 | 上海新昇半导体科技有限公司 | 一种光导开关及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103579308B (zh) | 2016-08-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106057672B (zh) | 半导体器件及其制造方法 | |
| CN104733312B (zh) | 鳍式场效应晶体管的形成方法 | |
| TWI584478B (zh) | 半導體裝置及其製造方法 | |
| US8993457B1 (en) | Method of fabricating a charge-trapping gate stack using a CMOS process flow | |
| US8853019B1 (en) | Methods of forming a semiconductor device with a nanowire channel structure by performing an anneal process | |
| US9324790B2 (en) | Self-aligned dual-height isolation for bulk FinFET | |
| US7342266B2 (en) | Field effect transistors with dielectric source drain halo regions and reduced miller capacitance | |
| US20110079820A1 (en) | Device with self aligned stressor and method of making same | |
| KR20050086961A (ko) | 인장 변형된 기판을 구비한 ｍｏｓｆｅｔ 디바이스와 그제조방법 | |
| CN101189730A (zh) | 具有增强迁移率的应变沟道的非平面体晶体管及制造方法 | |
| CN105723500B (zh) | 不具有弛豫衬底的nmos和pmos应变器件 | |
| CN105702727A (zh) | 金属氧化物半导体装置与其形成方法 | |
| CN103390644A (zh) | 半导体器件及其制造方法 | |
| US9595589B2 (en) | Transistor with performance boost by epitaxial layer | |
| CN106653751A (zh) | 半导体器件及其制造方法 | |
| CN110797262A (zh) | 半导体器件及其形成方法 | |
| CN103579308A (zh) | Mos晶体管器件及其制造方法 | |
| TWI525823B (zh) | 積體電路裝置及其製造方法 | |
| CN103578996A (zh) | 晶体管制造方法 | |
| CN103545186A (zh) | 一种制造金属栅半导体器件的方法 | |
| US7858489B2 (en) | Method for manufacturing semiconductor device capable of increasing current drivability of PMOS transistor | |
| US8853752B2 (en) | Performance enhancement in transistors by providing a graded embedded strain-inducing semiconductor region with adapted angles with respect to the substrate surface | |
| JP2010245233A (ja) | 半導体装置およびその製造方法 | |
| CN103280459A (zh) | 具有深槽结构的图形化应变nmos器件及其制作方法 | |
| CN104167357B (zh) | 半导体器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |