CN110797262A - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，包括：提供基底，基底上具有鳍部，鳍部包括若干层沿基底表面法线方向重叠的第一鳍部层和位于相邻两层第一鳍部层之间的第二鳍部层；形成伪栅极结构和位于伪栅极结构两侧的第一凹槽和第二凹槽；在第一凹槽侧壁形成第一鳍部凹槽；在第二凹槽侧壁形成第二鳍部凹槽，第二鳍部层形成为第二修正鳍部层，第一鳍部凹槽和第二鳍部凹槽位于相邻第一鳍部层之间，沿鳍部延伸方向上的尺寸第一鳍部凹槽大于第二鳍部凹槽；在第一鳍部凹槽内形成第一隔离层；在第二鳍部凹槽内形成第二隔离层；形成所述第一隔离层后，在第一凹槽内形成漏端掺杂层；形成所述第二隔离层后，在第二凹槽内形成源端掺杂层。所述方法提高了半导体器件的性能。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以 及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛 应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致 漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应 晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应 晶体管的结构包括：位于半导体衬底表面的鳍部和隔离层，所述隔离层覆盖 部分所述鳍部的侧壁，且隔离层表面低于鳍部顶部；位于隔离层表面，以及 鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区 和漏区。
随着对器件性能不断提出的更高要求，催生了四面控制的全包围栅结构 (Gate-all-around)。具有全包围栅极(Gate-all-around)结构的半导体器件拥有有 效地限制短沟道效应(Short channel effect)的特殊性能，正是业界在遵循摩尔定 律不断缩小器件尺寸的革新中所极其渴望的。全包围栅极结构中的薄硅膜构 成的器件沟道被器件的栅极包围环绕，而且仅被栅极控制。
然而，现有技术形成的全包围栅极结构半导体器件的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高全 包围栅极结构半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括： 提供基底，基底上具有鳍部，鳍部包括若干层沿基底表面法线方向重叠的第 一鳍部层、以及位于相邻两层第一鳍部层之间的第二鳍部层；形成横跨鳍部 的伪栅极结构，伪栅极结构覆盖鳍部的部分顶部表面和部分侧壁表面；形成 伪栅极结构后，在伪栅极结构两侧的鳍部内分别形成第一凹槽和第二凹槽； 去除所述第一凹槽侧壁的部分第二鳍部层，在相邻两层第一鳍部层之间形成 第一鳍部凹槽；去除所述第二凹槽侧壁的部分第二鳍部层，在相邻第一鳍部 层之间形成第二鳍部凹槽，所述第一鳍部凹槽沿鳍部延伸方向的尺寸大于第 二鳍部凹槽沿鳍部延伸方向的尺寸；在第一鳍部凹槽内形成第一隔离层，第 一隔离层侧壁与第一凹槽暴露出的第一鳍部层侧壁齐平；在第二鳍部凹槽内 形成第二隔离层，第一隔离层侧壁与第二凹槽暴露出的第一鳍部层侧壁齐平； 形成所述第一隔离层后，在所述第一凹槽内形成漏端掺杂层；形成所述第二 隔离层后，在所述第二凹槽内形成源端掺杂层。
可选的，所述第二鳍部凹槽沿鳍部延伸方向的尺寸与第一鳍部凹槽沿鳍 部延伸方向的尺寸比为1:4～5:6。
可选的，所述在形成第一鳍部凹槽的过程中形成所述第二鳍部凹槽。
可选的，所述第一鳍部凹槽和第二鳍部凹槽的形成方法包括：对所述第 一凹槽暴露出的鳍部进行离子掺杂，在第一凹槽侧壁的鳍部内形成离子掺杂 区；形成离子掺杂区后，去除所述第一凹槽暴露出的第二鳍部层内的离子掺 杂区和第二凹槽暴露出的部分第二鳍部层，在第一凹槽侧壁形成第一鳍部凹 槽，在第二凹槽侧壁形成第二鳍部凹槽。
可选的，去除所述第一凹槽暴露出的第二鳍部层内的离子掺杂区和第二 凹槽暴露出的部分第二鳍部层的工艺为刻蚀工艺，所述刻蚀工艺对离子掺杂 区的刻蚀速率大于对第二鳍部层的刻蚀速率。
可选的，所述离子掺杂的工艺为离子注入工艺。
可选的，所述离子注入的注入离子为硅离子或者碳离子。
可选的，形成所述第一鳍部凹槽后，形成所述第二鳍部凹槽。
可选的，形成所述第二鳍部凹槽后，形成所述第一鳍部凹槽。
可选的，所述第一鳍部凹槽的形成方法包括：刻蚀去除第一凹槽暴露出 的部分第二鳍部层，使得第一凹槽侧壁的第二鳍部层相对于第一鳍部层向内 凹陷，在第一鳍部层之间形成第二鳍部凹槽。
可选的，所述第二鳍部凹槽的形成方法包括：刻蚀去除第二凹槽暴露出 的部分第二鳍部层，使得第二凹槽侧壁的第二鳍部层相对于第一鳍部层向内 凹陷，在第一鳍部层之间形成第二鳍部凹槽，刻蚀去除第二凹槽暴露出的部 分第二鳍部层的时间小于刻蚀去除第一凹槽暴露出的部分第二鳍部层的时 间。
可选的，在形成所述第一隔离层的过程中形成所述第二隔离层。
可选的，第一隔离层和第二隔离层的形成方法包括：在所述第一凹槽、 第二凹槽、第一鳍部凹槽和第二鳍部凹槽内形成初始隔离层；回刻蚀所述初 始隔离层，直至暴露出以所述第一凹槽和第二凹槽底部表面；回刻蚀所述初 始隔离层后，以所述伪栅极结构为掩膜刻蚀所述初始隔离层直至暴露出伪栅 极结构侧壁表面，在第一鳍部凹槽内形成所述第一隔离层，在第二鳍部凹槽 内形成所述第二隔离层。
可选的，所述初始隔离层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧 化硅、碳氮化硅或碳氮氧化硅。
可选的，形成所述第一隔离层后，形成所述第二隔离层；或者形成所述 第二隔离层后，形成所述第一隔离层。
可选的，鳍部的形成方法包括：在所述基底上形成鳍部材料膜，鳍部材 料膜包括在基底表面法线方向上层叠的若干第一鳍部膜，相邻两层第一鳍部 膜中还具有第二鳍部膜；在所述鳍部材料膜上形成图形化层；以所述图形化 层为掩膜，刻蚀所述鳍部材料膜以形成鳍部，且使第一鳍部膜形成第一鳍部 层，使第二鳍部膜形成第二鳍部层。
可选的，所述第一鳍部层的材料和第二鳍部层的材料不同；所述第一鳍 部层的材料为单晶硅或单晶锗硅；所述第二鳍部层的材料为单晶锗硅或单晶 硅。
可选的，形成第一鳍部凹槽和第二鳍部凹槽后，所述第二鳍部层形成为 第二修正鳍部层，所述第二修正鳍部层侧壁相对于第一鳍部层侧壁凹陷；还 包括：形成漏端掺杂层和漏端掺杂层后，在基底和鳍部上形成介质层，介质 层覆盖所述伪栅极结构侧壁；形成介质层后，去除伪栅极结构和伪栅极结构 覆盖的第二修正鳍部层，在所述介质层内及相邻的第一鳍部层之间形成栅开 口；在所述栅开口内形成栅极结构，所述栅极结构包围第一鳍部层。
可选的，去除伪栅极层和伪栅极结构覆盖的第二修正鳍部层的步骤包括： 去除伪栅极结构，在介质层中形成初始栅开口；去除初始栅开口暴露出的第 二鳍部层，使初始栅开口形成所述栅开口。
本发明还一种采用上述任一项方法所形成的半导体器件，包括：基底； 位于基底上的鳍部，鳍部包括若干层沿基底表面法线方向重叠的第一鳍部层； 位于所述鳍部上的栅极结构，所述栅极结构还位于相邻两层第一鳍部层之间； 位于所述栅极结构两侧的源端掺杂层和漏端掺杂层；位于栅极结构一侧的漏 端掺杂层和位于栅极结构另一侧的源端掺杂层；位于相邻第一鳍部层之间的 第一隔离层和第二鳍部层，所述第一鳍部层位于漏端掺杂层和栅极结构之间， 所述第二隔离层位于漏端掺杂层和栅极结构之间，所述第一隔离层沿鳍部延 伸方向的尺寸大于第二隔离层沿鳍部延伸方向的尺寸；位于基底以及鳍部上 的介质层，介质层覆盖栅极结构侧壁、源端掺杂层侧壁和顶部表面以及漏端 掺杂层侧壁和顶部表面，暴露出栅极结构顶部表面。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的半导体器件的形成方法中，第一隔离层位于第一 鳍部凹槽内，第二隔离层位于第二鳍部凹槽内，第一鳍部凹槽沿鳍部延伸方 向的尺寸大于第二凹槽沿鳍部延伸方向的尺寸，则第一隔离层沿鳍部延伸方 向的尺寸大于第二隔离层沿鳍部延伸方向的尺寸；第一隔离层位于漏端掺杂 层和后续形成的栅极结构之间，第二隔离层位于源端掺杂层与后续形成的栅 极结构之间；源端掺杂层与后续形成的栅极结构距离较近，源端掺杂层与后 续形成的栅极结构之间的寄生电容较小，漏端掺杂层距离后续形成的栅极结 构较远，漏端掺杂层与栅极结构之间的寄生电容较小，同时当在漏端施加较 高的电压时，由于漏端掺杂层距离栅极结构较远，漏端加压所产生的寄生电 容也较小，即所形成的半导体器件的寄生电容较小，从而使得半导体器件的 性能得到提升。
附图说明
图1至图3是一种半导体器件形成过程的结构示意图；
图4至图14是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术的半导体器件的性能较差。
图1至图3是一种半导体器件形成过程的结构示意图。
参考图1，提供半导体衬底100，半导体衬底100上具有鳍部110和隔离 结构101，鳍部110包括若干层沿半导体衬底100表面法线方向重叠的第一鳍 部层111、以及位于相邻两层第一鳍部层中的第二鳍部层112。
参考图2，形成横跨鳍部110的伪栅极结构120；以所述伪栅极结构120 为掩膜，去除伪栅极结构120两侧的鳍部结构110，形成凹槽，形成凹槽后， 去除凹槽暴露出的部分第二鳍部层112，形成鳍部凹槽，同时形成第二修正鳍 部层113；形成鳍部凹槽后，在所述鳍部凹槽内形成隔离层102。
参考图3，在伪栅极结构120两侧的凹槽中外延形成源漏掺杂层150，源 漏掺杂层150中具有源漏掺杂离子；形成源漏掺杂层150之后，去除伪栅结 构120和第二修正鳍部层113，形成栅开口；在所述栅开口内形成栅极结构 160，所述栅极结构还位于相邻第一鳍部层111之间。
所述隔离层102位于栅极结构160和源漏掺杂层150之间，能够增大栅 极结构160和源漏掺杂层150之间的距离，且隔离层102为绝缘材料，能够 降低栅极结构160和源漏掺杂层150之间的寄生电容；隔离层102沿鳍部延 伸方向的尺寸越大，栅极结构160和源漏掺杂层150之间的寄生电容越小， 但隔离层102沿鳍部延伸方向的尺寸过大，源漏掺杂层150对沟道的应力降 低；隔离层102沿鳍部延伸方向的尺寸较小时，栅极结构160和源漏掺杂层150之间的寄生电容较大，同时当在施加在源漏掺杂层150的漏端的电压过大 时，进一步增大了漏端与栅极结构之间的寄生电容增大，从而导致半导体器 件性能较差。
本发明通过形成第一隔离层和第二隔离层，第一隔离层位于漏端掺杂层 和栅极结构之间，第二隔离层位于源端掺杂层和栅极结构之间，且第一掺杂 层沿鳍部延伸方向的尺寸大于第二掺杂层沿鳍部延伸方向的尺寸；使得漏端 掺杂层距离栅极结构较远，当在漏端施加较高的电压时，由于漏端掺杂层距 离栅极结构较远，漏端加压所产生的寄生电容和漏端与栅极结构之间的寄生 电容均较小，所形成的半导体器件的寄生电容较小，所述方法提高了半导体 器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图 对本发明的具体实施例做详细的说明。
图4至图14是本发明一实施例中半导体器件形成过程的结构示意图。
请参考图4，请参考图4和图5，图5为沿图4中切割线M1-M1的截面 示意图，提供基底，所述基底包括半导体衬底200，半导体衬底200上具有鳍 部210，鳍部210具有在半导体衬底200表面沿法线方向上层叠的若干层第一 鳍部层211，相邻两层第一鳍部层211中还具有第二鳍部层212。
所述半导体衬底200可以是单晶硅，多晶硅或非晶硅；所述半导体衬底 200也可以是硅、锗、锗化硅、砷化镓等半导体材料；本实施例中，所述半导 体衬底200的材料为单晶硅。
形成所述鳍部210的方法包括：在所述半导体衬底200上形成鳍部材料 膜，鳍部材料膜包括在半导体衬底200表面沿法线方向上层叠的若干第一鳍 部膜，相邻两层第一鳍部膜中还具有第二鳍部膜；在所述鳍部材料膜上形成 图形化层；以所述图形化层为掩膜，刻蚀所述鳍部材料膜以形成鳍部210，且 使第一鳍部膜形成第一鳍部层211，使第二鳍部膜形成第二鳍部层212。
本实施例中，所述鳍部材料膜表面还具有鳍部保护膜(未图示)，在所述 鳍部保护膜顶部形成图形化层；以所述图形化层为掩膜，刻蚀所述鳍部保护 膜和鳍部材料膜以形成鳍部保护层和鳍部210，所述鳍部保护层位于鳍部210 顶部表面。
所述鳍部保护层在刻蚀形成鳍部过程中保护鳍部顶部表面，同时在形成 隔离结构时保护鳍部顶部表面。
所述鳍部保护层的材料为氮化硅。
其他实施例中，所述鳍部保护层可以为多层结构，为氧化硅和氮化硅的 复合结构。
在一实施例中，不形成所述鳍部保护层。
第一鳍部层211和第二鳍部层212的材料不同。具体的，所述第一鳍部 层211的材料为单晶硅，所述第二鳍部层212的材料为单晶锗硅；或者所述 第一鳍部层211的材料为单晶锗硅，所述第二鳍部层212的材料为单晶硅。
本实施例中，所述第一鳍部层211的材料为单晶硅，所述第二鳍部层212 的材料为单晶锗硅。
继续参考图4和图5，在所述半导体衬底200上形成隔离结构201，隔离 结构201覆盖鳍部210的部分侧壁。
所述隔离结构201的顶部表面低于鳍部210的顶部表面。所述隔离结构 201的材料包括氧化硅。
形成所述隔离结构201的方法包括：在所述半导体衬底200上形成覆盖 鳍部210的隔离结构膜(未图示)；回刻蚀隔离结构膜，形成所述隔离结构201。
形成所述隔离结构膜的工艺为沉积工艺，如流体化学气相沉积工艺。采 用流体化学气相沉积工艺形成隔离结构膜，使隔离结构膜的填充性能较好。
形成隔离结构膜所采用的流体化学气相沉积工艺的步骤包括：在半导体 衬底200上形成隔离流体层；进行水汽退火，使所述隔离流体层形成隔离结 构膜。
所述水汽退火的参数包括：采用的气体包括氧气、臭氧和气态水，退火 温度为350摄氏度～750摄氏度。
本实施例中，还包括：在形成所述隔离流体层之前，在所述鳍部210表 面形成保护层(未图示)；在回刻蚀隔离结构膜的同时回刻蚀保护层。
所述保护层的材料包括氧化硅或氮化硅。所述保护层的作用包括：在进 行所述水汽退火的过程中，隔离水汽退火中氧和鳍部210，避免消耗鳍部210。
请参考图6，形成横跨鳍部210的伪栅极结构，伪栅极结构覆盖鳍部210 的部分顶部表面和部分侧壁表面。
所述伪栅极结构包括伪栅极结构本体和位于伪栅极结构本体侧壁的侧 墙。
所述伪栅极结构本体包括：伪栅介质层和位于伪栅介质层表面的伪栅极 层。
本实施例中，所述伪栅介质层221覆盖鳍部210侧壁和顶部表面。
在一实施例中，所述伪栅介质层221横跨鳍部210，覆盖鳍部210部分侧 壁和部分顶部表面。
形成所述伪栅极结构本体的步骤包括：在半导体衬底200上形成覆盖鳍 部210顶部表面和部分侧壁表面的伪栅介质层221；在伪栅介质层221上形成 伪栅极膜(未图示)；刻蚀所述伪栅极膜直至暴露出鳍部210上的伪栅介质层 221，形成伪栅极层222，并且在鳍部210上形成所述伪栅极结构本体。
所述伪栅介质层221还位于隔离结构201的部分表面。
所述伪栅介质层221的材料为氧化硅。所述伪栅电极层222的材料为多 晶硅。
所述伪栅极结构本体还包括位于伪栅极表面的伪栅保护层202，所述伪栅 保护层202在后续形成源漏掺杂层时保护伪栅极层222，同时作为平坦化的停 止层。
所述伪栅保护层202的材料包括氧化硅或氮化硅。
本实施例中，所述伪栅保护层202的材料为氮化硅。
本实施例中，所述侧墙包括第一侧墙231和第二侧墙241，所述第一侧墙 231和第二侧墙241位于伪栅介质层221表面，所述第一侧墙231位于伪栅极 结构本体两侧，覆盖伪栅极层222侧壁和伪栅保护层202侧壁，所述第二侧 墙241覆盖第一侧墙231侧壁表面。
所述第一侧墙231用于定义轻掺杂区的位置。
所述第一侧墙231的形成方法包括：在所述隔离结构201、鳍部结构210 和伪栅极结构本体上形成第一侧墙材料层；回刻蚀所述第一侧墙材料层，直 至暴露出所述伪栅介质层221的顶部表面和伪栅保护层202的顶部表面，在 伪栅介质层221上形成覆盖所述伪栅极结构本体侧壁的第一侧墙231。
所述第一侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工 艺或原子层沉积工艺中的一种或多种组合。
所述第一侧墙231的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、 碳氮化硅或碳氮氧化硅。
本实施例中，所述第一侧墙231的材料为氮化硅。
所述第二侧墙241用于定义源端掺杂区和漏端掺杂区的位置。
所述第二侧墙241位于伪栅极结构本体和第一侧墙231两侧，覆盖第一 侧墙231侧壁表面。
所述第二侧墙241的形成方法包括：在所述隔离结构201、鳍部结构210、 伪栅极结构本体和第一侧墙231上形成第二侧墙材料层；回刻蚀所述第二侧 墙材料层，直至暴露出所述伪栅介质层221的顶部表面和伪栅保护层202的 顶部表面，在伪栅介质层221上形成覆盖所述第一侧墙231侧壁的第二侧墙 241。
所述第二侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工 艺或原子层沉积工艺中的一种或多种组合。
所述第二侧墙241的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、 碳氮化硅或碳氮氧化硅。
本实施例中，所述第二侧墙241的材料为氮化硅。
请参考图7，形成伪栅极结构后，在伪栅极结构两侧的鳍部210内形成第 一凹槽203和第二凹槽204。
形成第二侧墙241后，以所述伪栅极结构220、第一侧墙231和第二侧墙 241为掩膜，刻蚀去除伪栅极结构两侧的鳍部结构210。
第一凹槽203为后续形成漏端掺杂层提供空间
第二凹槽204为后续形成源端掺杂层提供空间。
刻蚀去除伪栅极结构两侧的鳍部210的工艺为各向异性的干法刻蚀。所 述干法刻蚀的参数包括：采用的刻蚀气体包括HBr和Ar，其中，HBr的流速 为10sccm～1000sccm，Ar的流速为10sccm～1000sccm。
本实施例中，所述第一凹槽203和第二凹槽204在同一步骤中形成。
在一实施例中，形成第一凹槽后，形成第二凹槽。
在另一实施例中，形成第二凹槽后，形成第一凹槽。
形成第一凹槽203和第二凹槽204后，去除所述第一凹槽203侧壁的部 分第二鳍部层212形成第一鳍部凹槽205，所述第一鳍部凹槽205位于相邻第 一鳍部层211之间；去除所述第二凹槽204侧壁的部分第二鳍部层212形成 第二鳍部凹槽206，所述第一鳍部凹槽205位于相邻第一鳍部层211之间，所 述第一鳍部凹槽205沿鳍部210延伸方向的尺寸大于第二鳍部凹槽206沿鳍 部210延伸方向的尺寸。
所述第一鳍部凹槽205的形成方法包括：刻蚀去除第一凹槽203暴露出 的部分第二鳍部层212，使得第一凹槽203侧壁的第二鳍部层212相对于第一 鳍部层211向内凹陷，在第一鳍部层211之间形成第一鳍部凹槽205。
所述第二鳍部凹槽206的形成方法包括：刻蚀去除第二凹槽204暴露出 的部分第二鳍部层212，使得第二凹槽204侧壁的第二鳍部层212相对于第一 鳍部层211向内凹陷，在第一鳍部层211之间形成第二鳍部凹槽206，刻蚀去 除第二凹槽204暴露出的部分第二鳍部层212的时间小于刻蚀去除第一凹槽 203暴露出的部分第二鳍部层212的时间。
在一实施例中，形成所述第一鳍部凹槽205后，形成所述第二鳍部凹槽 206。
在另一实施例中，形成所述第二鳍部凹槽206后，形成所述第一鳍部凹 槽205。
本实施例中，所述第一鳍部凹槽205和所述第二鳍部凹槽206在同一步 骤中形成。所述第一鳍部凹槽205和第二鳍部凹槽206的形成方法请参考图8 至图9。
请参考图8，对所述第一凹槽203暴露出的鳍部210进行离子掺杂，在第 一凹槽203侧壁的鳍部210内形成离子掺杂区。
所述离子掺杂的工艺为离子注入工艺。
所述离子注入的注入离子为硅离子或者碳离子。
本实施例中，所述注入离子为硅离子。
第一鳍部层211的材料为硅，第二鳍部层212的材料为硅锗，所述注入 离子为硅离子时，能够实现对第二鳍部层212的掺杂，第一鳍部层不受影响， 离子掺杂区仅位于第二鳍部层内，后续利用离子掺杂区和第二鳍部层之间的 刻蚀选择比，去除离子掺杂区形成第一鳍部凹槽。
所述离子注入的工艺参数包括：采用的离子为硅离子，注入能量为 1KeV～15KeV，注入剂量为1.0E13atom/cm2～5.0E17atom/cm2。
其他实施例中，所述注入离子为碳离子，所述离子注入工艺的参数包括： 采用的离子为碳离子，注入能量为0.5KeV～10KeV，注入剂量为 1.0E13atom/cm2～5.0E17atom/cm2。
所述离子掺杂区位于第一凹槽203暴露出的第一鳍部层211和第二鳍部 层212内，后续利用离子掺杂后的第二鳍部层与未被离子掺杂的第二鳍部层 之间的刻蚀选择比，使得去除第二鳍部层212内的离子掺杂区，所形成第一 鳍部凹槽的尺寸相对于去除第二鳍部层212形成的第二鳍部凹槽较大。
请参考图9，形成离子掺杂区后，去除所述第一凹槽203暴露出的第二鳍 部层212内的离子掺杂区和第二凹槽204暴露出的部分第二鳍部层212，在第 一凹槽203侧壁形成第一鳍部凹槽205，在第二凹槽204侧壁形成第二鳍部凹 槽206，所述第一鳍部凹槽205和第二鳍部凹槽206位于相邻两层第一鳍部层 211之间。
形成第一鳍部凹槽205和第二鳍部凹槽206后，所述第二鳍部层212形 成为第二修正鳍部层213，所述第二修正鳍部层213侧壁相对于第一鳍部层 211侧壁凹陷。
去除所述第一凹槽暴露出的第二鳍部层内的离子掺杂区和第二凹槽暴露 出的部分第二鳍部层的工艺为刻蚀工艺，所述刻蚀工艺对离子掺杂区的刻蚀 速率大于对第二鳍部层的刻蚀速率，使得所形成的的第一鳍部凹槽205的尺 寸大于第二鳍部凹槽206的尺寸。
去除所述第一凹槽203暴露出的第二鳍部层212内的离子掺杂区和第二 凹槽204暴露出的部分第二鳍部层212的工艺包括：各向同性的湿法刻蚀工 艺或各向同性的干法刻蚀工艺。
本实施例中，去除所述第一凹槽203暴露出的第二鳍部层212内的离子 掺杂区和第二凹槽204暴露出的部分第二鳍部层212的工艺为各向同性的湿 法刻蚀工艺。所述工艺参数包括：刻蚀液为HCl气体的溶液，温度为25摄氏 度～300摄氏度，所述HCl气体的溶液的体积百分比为30％～95％。
所述湿法刻蚀溶液对硅、硅锗和掺杂有硅的硅锗有很好的选择比，能够 保证在去除硅锗和掺杂有硅的硅锗的同时，硅的形貌不受影响，所述刻蚀液 对硅、硅锗和掺杂有硅的硅锗的刻蚀选择比为1：10～80：50～300；对硅的损 伤较小的情况小，对掺杂有硅的硅锗的刻蚀速率较快，对硅锗有一定的刻蚀 速率，从而使得所形成的第一鳍部凹槽沿鳍部延伸方向的尺寸大于第二鳍部 凹槽沿鳍部延伸方向的尺寸。
本实施例中，第一鳍部层的材料为硅，第二鳍部层的材料为硅锗，离子 掺杂区的材料为掺杂有硅的硅锗，所以HCl气体溶液有好的选择比。
第一鳍部凹槽205后续用于形成第一隔离层208。
第二鳍部凹槽206后续用于形成第二隔离层209。
所述第一鳍部凹槽205沿鳍部延伸方向的尺寸D1大于第二鳍部凹槽206 沿鳍部延伸方向的尺寸D2。
所述第二鳍部凹槽沿鳍部延伸方向的尺寸与第一鳍部凹槽沿鳍部延伸方 向的尺寸比为1:4～5:6。
所述第一鳍部凹槽205沿鳍部延伸方向的尺寸为D1，D1为2.5nm～5nm。
所述第二鳍部凹槽206沿鳍部延伸方向的尺寸为D2，D2为1.5nm～3nm。
形成第一鳍部凹槽205和第二鳍部凹槽206后，在第一鳍部凹槽205内 形成第一隔离层208，第一隔离层208侧壁与第一凹槽203暴露出的第一鳍部 层211侧壁齐平；在第二鳍部凹槽206内形成第二隔离层209，第一隔离层 209侧壁与第二凹槽204暴露出的第一鳍部层211侧壁齐平。
在一实施例中，形成所述第一隔离层208后，形成所述第二隔离层209。
在另一实施例中，形成所述第二隔离层209后，形成所述第一隔离层208。
本实施例中，所述第一隔离层208和第二隔离层209在同一步骤中形成。 所述第一隔离层208和第二隔离层209的形成方法具体请参考图10和图11。
请参考图10，形成第一鳍部凹槽205和第二鳍部凹槽206后，在所述伪 栅极结构上、鳍部210上、第一凹槽203内和第二凹槽204内形成初始隔离 层207。
所述初始隔离层207为后续形成第一隔离层208和第二隔离层209提供 材料层。
所述初始隔离层207覆盖第一凹槽203底部表面、第二凹槽204底部表 面、第一鳍部凹槽205、第二鳍部凹槽206、伪栅极结构顶部表面和第二侧墙 241侧壁和顶部表面。所述初始隔离层205还覆盖第一凹槽203侧壁和第二凹 槽204侧壁暴露出的鳍部210的第一鳍部层211和第二修正鳍部层213的侧 壁。
所述初始隔离层207的形成工艺为化学气相沉积工艺、物理气相沉积工 艺或原子层沉积工艺中的一种或多种组合。所述初始隔离层207的材料包括 氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
本实施例中，采用原子层沉积工艺形成所述初始隔离层207，所述初始隔 离层207的材料为氮化硅。所述原子层沉积工艺参数包括：采用的气体为 SiH2Cl2和NH3的混合气体，混合气体的流量为1500sccm～4000sccm，压强为 1mtorr～10mtorr，温度为200摄氏度～600摄氏度，沉积次数为30次～100次。
原子层沉积工艺具有良好的阶梯覆盖性，成膜均匀，形成的隔离层，在 鳍部凹槽内的填充效果好。
其他实施例中，所述初始隔离层207的形成工艺为化学气相沉积工艺， 所述初始隔离层207的材料为氧化硅。
请参考图11，形成初始隔离层207后，去除部分所述初始隔离层207， 在第一鳍部凹槽205内形成所述第一隔离层208，在第二鳍部凹槽206内形成 所述第二隔离层209。
所述第一隔离层208用于隔离漏端掺杂层和栅极结构。
所述第二隔离层209用于隔离源端掺杂层和栅极结构。
去除部分所述初始隔离层207的步骤包括：回刻蚀所述初始隔离层207， 直至暴露出以所述第一凹槽203底部表面和第二凹槽204底部表面；回刻蚀 所述初始隔离层207后，以所述伪栅极结构为掩膜刻蚀所述初始隔离层207 直至暴露出伪栅极结构侧壁表面，在第一鳍部凹槽205内形成所述第一隔离 层208，在第二鳍部凹槽206内形成所述第二隔离层209。
所述第一隔离层208暴露出第一凹槽203中暴露出的第一鳍部层211的 侧壁和第一凹槽203底部表面。第一隔离层208侧壁与第一凹槽203暴露出 的第一鳍部层211侧壁齐平。
所述第二隔离层209暴露出第二凹槽204中暴露出的第一鳍部层211的 侧壁和第二凹槽204底部表面，第二隔离层209侧壁与第二凹槽204暴露出 的第一鳍部层211侧壁齐平。
所述第一隔离层208沿鳍部延伸方向的尺寸D1大于第二隔离层209沿鳍 部延伸方向的尺寸D2。
第一隔离层208位于漏端掺杂层和栅极结构之间，第二隔离层209位于 源端掺杂层与栅极结构之间；源端掺杂层与后续形成的栅极结构距离较近， 源端掺杂层对沟道的控制能力较强，漏端掺杂层距离后续形成的栅极结构较 远，漏端掺杂层与栅极结构之间的寄生电容较小，同时当在漏端施加较高的 电压时，由于漏端掺杂层距离栅极结构较远，漏端加压所产生的寄生电容也 较小，即所形成的半导体器件的寄生电容较小，从而使得半导体器件的性能 得到提升。
沿鳍部延伸方向上，所述第二隔离层209的尺寸与所述第一隔离层208 的尺寸比为1:4～5:6。
所述第二隔离层209的尺寸与所述第一隔离层208的尺寸比过大时，在 第二隔离层209尺寸一定时，第一隔离层208尺寸过小，在漏端掺杂层施加 电压时，漏端掺杂层与后续形成的栅极结构之间寄生电容较大；所述第二隔 离层209的尺寸与所述第一隔离层208的尺寸比过小时，在第二隔离层209 尺寸一定时，第一隔离层208尺寸过大，而栅极结构位于第一隔离层208和 第二隔离层209之间，栅极结构、第一隔离层208、第二隔离层209的尺寸与 第一鳍部层尺寸相同，第一鳍部层尺寸固定，则栅极结构尺寸较小，不利于 半导体器件的性能。
所述第一隔离层208沿鳍部延伸方向的尺寸为D1，D1为2.5nm～5nm。
所述第一隔离层208沿鳍部延伸方向的尺寸过小，后续形成漏端掺杂层 与栅极结构之间距离较近，所述漏端掺杂层与栅极结构之间寄生电容较大； 所述第一隔离层208沿鳍部延伸方向的尺寸过大，漏端掺杂层与栅极结构之 间距离过远，沟道区变窄，短沟道效应明显，半导体器件性能不佳。
所述第二隔离层209沿鳍部延伸方向的尺寸为D2，D2为1.5nm～3nm。
所述第二隔离层209沿鳍部延伸方向的尺寸过小，后续形成源端掺杂层 与栅极结构之间距离较近，所述源端掺杂层与栅极结构之间寄生电容较大； 所述第二隔离层209沿鳍部延伸方向的尺寸过大，源端掺杂层与栅极结构之 间距离较远，源端掺杂层对沟道的应力减小，半导体器件性能有待提高。
回刻蚀所述初始隔离层207的工艺为各向异性的干法刻蚀，所述干法刻 蚀参数包括：采用的气体包括CF4气体和CHF3气体，CF4气体的流量为 8sccm～500sccm，CHF3气体的流量为30sccm～200sccm，腔室压强为 10mtorr～2000mtorr，射频功率为100W～1300W，偏置电压为80V～500V，时间 为4秒～500秒。
本实施例中，刻蚀去除第二侧墙241侧壁和鳍部210侧壁的初始隔离层 207的工艺为各向异性的干法刻蚀，所述干法刻蚀参数包括：采用的气体包括 CF4气体、CH2F2气体和O2，CF4气体的流量为30sccm～200sccm，CH2F2气体 的流量为8sccm～50sccm，O2的流量为2sccm～30sccm，腔室压强为 10mtorr～2000mtorr，射频功率为100W～1000W，偏置电压为30V～500V，时间 为4秒～500秒。
在一实施例中，采用各向同性的干法刻蚀去除第二侧墙241侧壁和鳍部 210侧壁的初始隔离层207。
其他实施例中，采用各向同性的干法刻蚀去除第一侧墙241侧壁和鳍部 210侧壁的初始隔离层207。
请参考图12，形成第一隔离层208和第二隔离层209后，在所述第一凹 槽203内形成漏端掺杂层251；在所述第二凹槽204内形成源端掺杂层252。
漏端掺杂层251和漏端掺杂层252分别位于伪栅极结构两侧。
第一隔离层208位于漏端掺杂层251与第二修正鳍部213之间，第二隔 离层209位于源端掺杂层252与第二修正鳍部214之间。
第一隔离层208位于漏端掺杂层251和后续形成的栅极结构之间，第二 隔离层209位于源端掺杂层252与后续形成的栅极结构之间；漏端掺杂层251 距离所述栅极结构较远，漏端掺杂层251与所述栅极结构之间的寄生电容较 小。当在漏端掺杂层251施加较高的电压时，由于漏端掺杂层251距离栅极 结构较远，漏端加压所产生的寄生电容也较小，从而使得半导体器件的性能 得到提升。
所述漏端掺杂层251和漏端掺杂层252具有源漏掺杂离子。
所述漏端掺杂层251和漏端掺杂层252的材料和掺杂离子均相同。
形成所述漏端掺杂层251和漏端掺杂层252的工艺包括外延生长工艺； 在漏端掺杂层251和漏端掺杂层252内掺杂源漏掺杂离子的工艺为原位掺杂 工艺。
当所述半导体器件为P型器件时，所述漏端掺杂层251和漏端掺杂层252 的材料包括：硅、锗或硅锗；所述源漏掺杂离子为P型离子，包括硼离子、 BF2-离子或铟离子；当所述半导体器件为N型器件时，所述漏端掺杂层251 和漏端掺杂层252的材料包括：硅、砷化镓或铟镓砷；所述源漏掺杂离子为N 型离子，包括磷离子或砷离子。
本实施例中，所述半导体器件为P型器件，所述漏端掺杂层251和漏端 掺杂层252的材料为硅，所述源漏掺杂离子为硼离子。其他实施例中，所述 半导体器件为N型器件，所述漏端掺杂层251和漏端掺杂层252的材料为硅， 所述源漏掺杂离子为磷离子。
继续参考图12，形成漏端掺杂层251和漏端掺杂层252后，在半导体衬 底200和鳍部210上形成介质层270，介质层270覆盖所述伪栅极结构侧壁；
具体的，形成漏端掺杂层251和漏端掺杂层252之后，在半导体衬底200、 隔离结构201以及鳍部210上形成介质层270，所述介质层270覆盖第二侧墙 241侧壁且暴露出伪栅极结构的顶部表面。
所述介质层270的材料包括氧化硅。
形成所述介质层270的步骤包括：在所述半导体衬底200、隔离结构201、 以及鳍部210上形成介质材料膜(未图示)，介质材料层覆盖伪栅极结构顶部 表面；平坦化所述介质材料膜直至暴露出伪栅极结构的顶部表面，形成所述 介质层270。
形成所述介质材料膜的工艺为沉积工艺，如等离子体化学气相沉积工艺 或流体化学气相沉积工艺。平坦化所述介质材料膜的工艺为化学机械研磨工 艺或回刻蚀工艺。
请参考图13，形成介质层270之后，去除伪栅极结构本体和伪栅极结构 本体覆盖的第二修正鳍部层213；在所述介质层270内形成栅开口260；所述 栅开口260还位于相邻第一鳍部层211之间。
去除伪栅极结构本体和伪栅极结构本体覆盖的第二修正鳍部层213的步 骤包括：去除伪栅极层222和去除伪栅极层后暴露出的伪栅介质层221，在介 质层中形成初始栅开口(未图示)；去除初始栅开口暴露出的第二修正鳍部层 213，使初始栅开口形成所述栅开口260。
去除初始栅开口暴露出的第二修正鳍部层213的工艺为干法刻蚀工艺。
本实施例中，所述第一鳍部层211的材料为单晶硅，所述第二修正鳍部 层213的材料为单晶锗硅，去除初始栅开口暴露出的第二修正鳍部层213采 用的干法刻蚀工艺的参数包括：采用的总气体包括刻蚀气体和稀释气体，刻 蚀气体包括HCl，稀释气体包括N2，刻蚀气体占据总气体的摩尔百分比为 20％～90％，温度为100摄氏度～200摄氏度，如150摄氏度。
在去除初始栅开口暴露出的第二修正鳍部层213采用的干法刻蚀工艺中， 刻蚀气体包括HCl，HCl气体的化学活性较好，和第二修正鳍部层213的反应 速率较快，使干法刻蚀工艺对第二修正鳍部层213相对于对第一鳍部层211 的刻蚀选择比较大。
本实施例中，去除初始栅开口暴露出的第二修正鳍部层213采用的干法 刻蚀工艺，对第二修正鳍部层213相对于对第一鳍部层211的刻蚀选择比值 为50～200。
在去除初始栅开口暴露出的第二修正鳍部层213采用的干法刻蚀工艺中， 若温度过高，刻蚀反应速率过快，刻蚀速率在各个区域的均匀性降低，导致 第一鳍部层211表面粗糙度较大，后续将增加修复第一鳍部层211表面的难 度。而干法刻蚀工艺采用温度为100摄氏度～200摄氏度，能够使反应速率较 快，同时降低后续修复第一鳍部层211表面的难度。
请参考图14，形成栅开口260后，在所述栅开口260内形成栅极结构261， 所述栅极结构261还位于相邻第一鳍部层211之间。
所述栅极结构261还位于相邻第一鳍部层211之间，具体的，栅极结构 261还位于相邻第一鳍部层211之间。这样使栅极结构261环绕第一鳍部层 211，增加了栅极结构261对沟道的控制能力。
所述栅极结构261包括包围所述第一鳍部层211的栅介质层(未图示) 和覆盖所述栅介质层的栅电极层(未图示)。具体的，栅介质层位于栅开口260 的侧壁和底部，栅介质层环绕第一鳍部层211，栅极层覆盖栅介质层。
本实施例中，所述栅介质层材料为高k介质材料(介电系数大于3.9)； 所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧 化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
所述栅极层的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽 和铝中的一种或多种组合。
所述栅极结构261还包括：包围栅开口底部暴露出的第一鳍部层211的 界面层(未图示)，所述栅介质层覆盖界面层。
所述界面层的材料包括氧化硅。形成所述界面层的工艺包括氧化工艺。 所述界面层的作用包括：修复栅开口260底部第一鳍部层211的表面。
相应的，本实施例还提供一种采用上述方法形成的半导体器件，请参考 图14，包括：半导体衬底200；位于半导体衬底200上的鳍部210，鳍部210 包括若干层沿半导体衬底200表面法线方向重叠的第一鳍部层211；位于所述 鳍部210上的栅极结构261，所述栅极结构261还位于相邻两层第一鳍部层 211之间；位于所述栅极结构261两侧的源端掺杂层251和漏端掺杂层252； 位于栅极结构261一侧的漏端掺杂层251和位于栅极结构261另一侧的源端 掺杂层252；位于相邻第一鳍部层211之间的第一隔离层208和第二鳍部层 209，所述第一鳍部层208位于漏端掺杂层251和栅极结构261之间，所述第 二隔离层209位于漏端掺杂层252和栅极结构261之间，所述第一隔离层208 沿鳍部延伸方向的尺寸大于第二隔离层209沿鳍部延伸方向的尺寸；位于半 导体衬底200以及鳍部210上的介质层270，介质层270覆盖栅极结构261侧 壁、源端掺杂层252侧壁和顶部表面以及漏端掺杂层251侧壁和顶部表面， 暴露出栅极结构261顶部表面。
所述半导体衬底200参照前述实施例的内容，不再详述。
所述栅极结构261的结构和位置参考前述实施例的内容，不再详述。
所述源端掺杂层251和漏端掺杂层252的材料和位置参考前述实施例的 内容，不再详述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员， 在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保 护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，基底上具有鳍部，鳍部包括若干层沿基底表面法线方向重叠的第一鳍部层、以及位于相邻两层第一鳍部层之间的第二鳍部层；
形成横跨鳍部的伪栅极结构，伪栅极结构覆盖鳍部的部分顶部表面和部分侧壁表面；
形成伪栅极结构后，在伪栅极结构两侧的鳍部内分别形成第一凹槽和第二凹槽；
去除所述第一凹槽侧壁的部分第二鳍部层，在相邻两层第一鳍部层之间形成第一鳍部凹槽；
去除所述第二凹槽侧壁的部分第二鳍部层，在相邻第一鳍部层之间形成第二鳍部凹槽，所述第一鳍部凹槽沿鳍部延伸方向的尺寸大于第二鳍部凹槽沿鳍部延伸方向的尺寸；
在第一鳍部凹槽内形成第一隔离层，第一隔离层侧壁与第一凹槽暴露出的第一鳍部层侧壁齐平；
在第二鳍部凹槽内形成第二隔离层，第一隔离层侧壁与第二凹槽暴露出的第一鳍部层侧壁齐平；
形成所述第一隔离层后，在所述第一凹槽内形成漏端掺杂层；
形成所述第二隔离层后，在所述第二凹槽内形成源端掺杂层。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二鳍部凹槽沿鳍部延伸方向的尺寸与第一鳍部凹槽沿鳍部延伸方向的尺寸比为1:4～5:6。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述在形成第一鳍部凹槽的过程中形成所述第二鳍部凹槽。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述第一鳍部凹槽和第二鳍部凹槽的形成方法包括：对所述第一凹槽暴露出的鳍部进行离子掺杂，在第一凹槽侧壁的鳍部内形成离子掺杂区；形成离子掺杂区后，去除所述第一凹槽暴露出的第二鳍部层内的离子掺杂区和第二凹槽暴露出的部分第二鳍部层，在第一凹槽侧壁形成第一鳍部凹槽，在第二凹槽侧壁形成第二鳍部凹槽。
5.根据权利要求4所述的半导体器件的形成方法，其特征在于，去除所述第一凹槽暴露出的第二鳍部层内的离子掺杂区和第二凹槽暴露出的部分第二鳍部层的工艺为刻蚀工艺，所述刻蚀工艺对离子掺杂区的刻蚀速率大于对第二鳍部层的刻蚀速率。
6.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述离子掺杂的工艺为离子注入工艺。
7.根据权利要求6所述的半导体器件的形成方法，其特征在于，所述离子注入的注入离子为硅离子或者碳离子。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第一鳍部凹槽后，形成所述第二鳍部凹槽。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第二鳍部凹槽后，形成所述第一鳍部凹槽。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一鳍部凹槽的形成方法包括：刻蚀去除第一凹槽暴露出的部分第二鳍部层，使得第一凹槽侧壁的第二鳍部层相对于第一鳍部层向内凹陷，在第一鳍部层之间形成第二鳍部凹槽。
11.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述第二鳍部凹槽的形成方法包括：刻蚀去除第二凹槽暴露出的部分第二鳍部层，使得第二凹槽侧壁的第二鳍部层相对于第一鳍部层向内凹陷，在第一鳍部层之间形成第二鳍部凹槽，刻蚀去除第二凹槽暴露出的部分第二鳍部层的时间小于刻蚀去除第一凹槽暴露出的部分第二鳍部层的时间。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述第一隔离层的过程中形成所述第二隔离层。
13.根据权利要求12所述的半导体器件的形成方法，其特征在于，第一隔离层和第二隔离层的形成方法包括：在所述第一凹槽、第二凹槽、第一鳍部凹槽和第二鳍部凹槽内形成初始隔离层；回刻蚀所述初始隔离层，直至暴露出以所述第一凹槽和第二凹槽底部表面；回刻蚀所述初始隔离层后，以所述伪栅极结构为掩膜刻蚀所述初始隔离层直至暴露出伪栅极结构侧壁表面，在第一鳍部凹槽内形成所述第一隔离层，在第二鳍部凹槽内形成所述第二隔离层。
14.根据权利要求13所述的半导体器件的形成方法，其特征在于，所述初始隔离层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
15.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第一隔离层后，形成所述第二隔离层；或者形成所述第二隔离层后，形成所述第一隔离层。
16.根据权利要求1所述的半导体器件的形成方法，其特征在于，鳍部的形成方法包括：在所述基底上形成鳍部材料膜，鳍部材料膜包括在基底表面法线方向上层叠的若干第一鳍部膜，相邻两层第一鳍部膜中还具有第二鳍部膜；在所述鳍部材料膜上形成图形化层；以所述图形化层为掩膜，刻蚀所述鳍部材料膜以形成鳍部，且使第一鳍部膜形成第一鳍部层，使第二鳍部膜形成第二鳍部层。
17.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一鳍部层的材料和第二鳍部层的材料不同；所述第一鳍部层的材料为单晶硅或单晶锗硅；所述第二鳍部层的材料为单晶锗硅或单晶硅。
18.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成第一鳍部凹槽和第二鳍部凹槽后，所述第二鳍部层形成为第二修正鳍部层，所述第二修正鳍部层侧壁相对于第一鳍部层侧壁凹陷；还包括：形成漏端掺杂层和漏端掺杂层后，在基底和鳍部上形成介质层，介质层覆盖所述伪栅极结构侧壁；形成介质层后，去除伪栅极结构和伪栅极结构覆盖的第二修正鳍部层，在所述介质层内及相邻的第一鳍部层之间形成栅开口；在所述栅开口内形成栅极结构，所述栅极结构包围第一鳍部层。
19.根据权利要求1所述的半导体器件的形成方法，其特征在于，去除伪栅极层和伪栅极结构覆盖的第二修正鳍部层的步骤包括：去除伪栅极结构，在介质层中形成初始栅开口；去除初始栅开口暴露出的第二鳍部层，使初始栅开口形成所述栅开口。
20.一种采用权利要求1至19任一项方法所形成的半导体器件，其特征在于，包括：
基底；
位于基底上的鳍部，鳍部包括若干层沿基底表面法线方向重叠的第一鳍部层；
位于所述鳍部上的栅极结构，所述栅极结构还位于相邻两层第一鳍部层之间；
位于所述栅极结构两侧的源端掺杂层和漏端掺杂层；
位于栅极结构一侧的漏端掺杂层和位于栅极结构另一侧的源端掺杂层；
位于相邻第一鳍部层之间的第一隔离层和第二鳍部层，所述第一鳍部层位于漏端掺杂层和栅极结构之间，所述第二隔离层位于漏端掺杂层和栅极结构之间，所述第一隔离层沿鳍部延伸方向的尺寸大于第二隔离层沿鳍部延伸方向的尺寸；
位于基底以及鳍部上的介质层，介质层覆盖栅极结构侧壁、源端掺杂层侧壁和顶部表面以及漏端掺杂层侧壁和顶部表面，暴露出栅极结构顶部表面。
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