CN109994547B - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，包括：提供半导体衬底，半导体衬底上具有鳍部，鳍部包括若干层沿半导体衬底表面法线方向重叠的第一鳍部层、以及位于相邻两层第一鳍部层中的第二鳍部层；形成横跨鳍部的伪栅极结构；之后在伪栅极结构侧壁形成侧墙；之后在伪栅极结构和侧墙两侧的鳍部内形成第一凹槽；刻蚀第一凹槽底部的鳍部，形成第二凹槽；对第二凹槽侧壁暴露出的鳍部掺杂第一离子；之后在第一凹槽和第二凹槽内形成源漏掺杂层；之后在鳍部和隔离结构上形成介质层；之后去除伪栅极结构和伪栅极结构覆盖的第二鳍部层，在所述介质层内及相邻的第一鳍部之间形成栅开口；在所述栅开口内形成栅极结构。所述方法提高了半导体器件的性能。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且隔离层表面低于鳍部顶部；位于隔离层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，现有技术形成的半导体器件的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，半导体衬底上具有鳍部，鳍部包括若干层沿半导体衬底表面法线方向重叠的第一鳍部层、以及位于相邻两层第一鳍部层中的第二鳍部层；形成横跨鳍部的伪栅极结构，伪栅极结构覆盖鳍部的部分顶部表面和部分侧壁表面；形成伪栅结构之后，在伪栅极结构侧壁形成侧墙；形成侧墙之后，在伪栅极结构和侧墙两侧的鳍部内形成第一凹槽；形成第一凹槽之后，刻蚀第一凹槽底部的鳍部，在第一凹槽底部的鳍部内形成第二凹槽；对第二凹槽侧壁暴露出的鳍部掺杂第一离子；对第二凹槽侧壁暴露出的鳍部掺杂第一离子后，在第一凹槽和第二凹槽内形成源漏掺杂层；形成源漏掺杂层之后，在鳍部和隔离结构上形成介质层，所述介质层覆盖所述侧墙侧壁；形成介质层后，去除伪栅极结构和伪栅极结构覆盖的第二鳍部层，在所述介质层内及相邻的第一鳍部之间形成栅开口；在所述栅开口内形成栅极结构，且所述栅极结构包围各层第一鳍部层。
可选的，对第二凹槽侧壁暴露出的鳍部掺杂第一离子的方法包括：在所述第二凹槽内形成第一掺杂层，所述第一掺杂层内具有第一离子；进行退火处理，使所述第一掺杂层中的第一离子扩散进入第二凹槽侧壁的鳍部；退火处理后，去除所述第一掺杂层。
可选的，形成所述第一掺杂层的工艺包括化学气相沉积工艺；在第一掺杂层内掺杂第一离子的工艺为原位掺杂工艺。
可选的，所述侧墙包括第一侧墙和第二侧墙，第一侧墙位于伪栅极结构侧壁，第二侧墙位于第一侧墙侧壁。
可选的，当所要形成的半导体为P型器件，所述第一掺杂层的材料包括氧化硅、氮化硅；所述第一离子包括P型离子，第一离子包括硼离子、BF2-离子或铟离子；当所要形成的半导体为N型器件时，所述第一掺杂层的材料包括氧化硅、氮化硅；所述第一离子包括N型离子，第一离子包括磷离子或砷离子。
可选的，去除所述第一掺杂层的方法包括：退火处理后，对所述第一掺杂层进行氧化处理以形成第一氧化层；去除所述第一氧化层。
可选的，形成所述鳍部的方法包括：在所述半导体衬底上形成鳍部材料膜，鳍部材料膜若干层沿半导体衬底表面法线方向重叠的第一鳍部膜、以及位于相邻两层第一鳍部层中的第二鳍部膜；在所述鳍部材料膜上形成图形化层；以所述图形化层为掩膜，刻蚀所述鳍部材料膜以形成鳍部，且使第一鳍部膜形成第一鳍部层，使第二鳍部膜形成第二鳍部层。
可选的，所述第一鳍部层的材料和第二鳍部层的材料不同；所述第一鳍部层的材料为单晶硅或单晶锗硅；所述第二鳍部层的材料为单晶硅或单晶锗硅。
可选的，形成所述伪栅极结构的方法包括：在半导体衬底上形成覆盖鳍部的伪栅极结构膜；刻蚀所述伪栅极结构膜暴露出鳍部上的伪栅介质层，形成所述伪栅极结构。
可选的，去除伪栅极结构和伪栅极结构覆盖的第二鳍部层的方法包括：去除伪栅极结构，在介质层中形成初始栅开口；去除初始栅开口暴露出的第二鳍部层，使初始栅开口形成所述栅开口。
可选的，去除初始栅开口暴露出的第二鳍部层的工艺为干法刻蚀工艺，参数包括：采用的总气体包括刻蚀气体和稀释气体，刻蚀气体包括HCl，稀释气体包括N2，刻蚀气体占据总气体的摩尔百分比为20％～90％，温度为100 摄氏度～200摄氏度。
可选的，在形成第二凹槽之前，形成第一凹槽之后，还包括在所述鳍部侧壁和顶部表面形成隔离膜；第一掺杂层位于隔离膜表面。
可选的，形成所述第一凹槽后，形成所述隔离膜之前，去除部分第二鳍部层，形成第二修正鳍部层，且所述第二修正鳍部层侧壁相对于第一鳍部层侧壁凹陷，在相邻两层第一鳍部层之间形成鳍部凹槽。
可选的，形成所述第二修正鳍部层后，形成所述第二凹槽之前，在所述伪栅极结构、鳍部和第一凹槽内形成初始隔离膜；回刻蚀所述初始隔离膜暴露出所述栅极结构顶部和所述第一凹槽底部，形成隔离膜，所述隔离膜覆盖侧墙和鳍部部分侧壁。
可选的，去除所述第一掺杂层后，形成源漏掺杂层前，还包括：以伪栅极结构和侧墙为掩膜，刻蚀所述隔离膜，在鳍部凹槽内形成隔离层，所述隔离层的侧壁与侧墙侧壁齐平。
可选的，所述源漏掺杂层具有第二离子
可选的，当所述半导体器件为P型器件时，所述源漏掺杂层的材料包括：硅、锗或硅锗；所述第二离子包括P型离子，第二离子包括硼离子、BF2-离子或铟离子；当所述半导体器件为N型器件时，所述源漏掺杂层的材料包括：硅、砷化镓或铟镓砷；所述第二离子包括N型离子，第二离子包括磷离子或砷离子。
可选的，所述栅极结构包括栅介质层和位于所述栅介质层上的栅极层。
本发明还提供一种半导体器件，包括：半导体衬底；位于半导体衬底上的鳍部，鳍部包括若干层沿半导体衬底表面法线方向重叠的第一鳍部层；位于所述鳍部上的栅极结构，所述栅极结构还位于相邻两层第一鳍部层之间；位于所述栅极结构侧壁的侧墙；位于栅极结构和侧墙两侧的鳍部内的第一凹槽；位于第一凹槽底部的鳍部内的第二凹槽；位于第二凹槽之间的鳍部掺杂有第一离子；位于第一凹槽和第二凹槽内的源漏掺杂层；位于半导体衬底以及鳍部上的介质层，介质层覆盖侧墙侧壁和源漏掺杂层侧壁和顶部表面，暴露出栅极结构顶部表面。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体器件的形成方法中，去除伪栅极结构和伪栅极结构覆盖的第二鳍部层，为后续栅极结构的形成提供空间，所述栅极结构还位于相邻第一鳍部层之间，对第一鳍部层形成全包围，替代第二鳍部层的部分结构的栅极结构与半导体衬底形成寄生器件。对第二凹槽侧壁暴露出的鳍部掺杂第一离子；由于所述第一离子用于增加器件的阈值电压，相应的所形成的寄生器件的阈值电压增加，寄生器件难以开启，所要形成的半导体器件的沟道的漏电减小，从而使得半导体器件的性能得到提升。
进一步，通过形成隔离层，增加了位于相邻两层第一鳍部层之间的栅电极层和源漏掺杂层之间的距离，减小了二者之间的寄生电容，从而优化了半导体器件的性能。
附图说明
图1至图3是一种全包围栅晶体管形成过程的结构示意图；
图4至图16是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术的半导体器件的性能较差。
图1至图3是一种全包围栅晶体管形成过程的结构示意图；
参考图1，提供半导体衬底100，半导体衬底100上具有鳍部110和隔离结构101，鳍部110包括若干层沿半导体衬底100表面法线方向重叠的第一鳍部层111、以及位于相邻两层第一鳍部层中的第二鳍部层112，鳍部110上具有保护层102，隔离结构101覆盖鳍部110部分侧壁。
参考图2，形成横跨鳍部110的伪栅极结构120；伪栅极结120顶部具有伪栅保护层103；在伪栅极结构120两侧依次形成第一侧墙131和第二侧墙 141，以所述第一侧墙131和第二侧墙141为掩膜，去除伪栅极结构120两侧的鳍部110，形成凹槽。
参考图3，在伪栅极结构120两侧的凹槽中外延形成源漏掺杂层150；形成源漏掺杂层150之后，去除伪栅结构120和第二鳍部层112，形成栅开口；在所述栅开口内形成栅极结构160，所述栅极结构还位于相邻第一鳍部层111 之间。
所述栅开口用于形成栅极结构。所述栅开口由去除伪栅极结构120和伪栅极结构120覆盖的第二鳍部层112而形成，因此栅极结构能够环绕第一鳍部层111，栅极结构对沟道的控制能力增强。同时，替代部分第二鳍部层的栅极结构160与半导体衬底形成寄生器件，由于位于最底部的第二鳍部层中的栅极结构160与半导体衬底连接，栅极层与半导体衬底之间通过栅介质层隔离，二者之间的栅介质层较薄，从而在半导体器件的沟道区容易形成寄生晶体管。由于栅介质层较薄，栅电极层与半导体衬底形成的寄生晶体管阈值电压较低，在栅极结构和鳍部上加电压时，寄生晶体管容易开启造成源区与漏区之间漏电，从而导致半导体器件形成较差。
本发明实施例，通过对替代第二鳍部层的栅极结构下方的鳍部掺杂第一离子，第一离子能够提高寄生器件的阈值电压，进而使得寄生器件难以开启，从而减少漏电，所述方法提高了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图16是本发明一实施例中半导体器件形成过程的结构示意图。
请参考图4和图5，图5为沿图4中切割线M1-M1的剖面图，提供半导体衬底200，半导体衬底200上具有鳍部210，鳍部210包括若干层沿半导体衬底表面法线方向重叠的第一鳍部层211、以及位于相邻两层第一鳍部层211 中的第二鳍部层212。
所述半导体衬底200可以是单晶硅，多晶硅或非晶硅；所述半导体衬底 200也可以是硅、锗、锗化硅、砷化镓等半导体材料；本实施例中，所述半导体衬底200的材料为单晶硅。
形成所述鳍部210的方法包括：在所述半导体衬底200上形成鳍部材料膜，鳍部材料膜包括若干层沿半导体衬底200表面法线方向重叠的第一鳍部膜、以及位于相邻两层第一鳍部膜中的第二鳍部膜；在所述鳍部材料膜上形成图形化层；以所述图形化层为掩膜，刻蚀所述鳍部材料膜以形成鳍部210，且使第一鳍部膜形成第一鳍部层211，使第二鳍部膜形成第二鳍部层212。
第一鳍部层211和第二鳍部层212的材料不同。具体的，所述第一鳍部层211的材料为单晶硅，所述第二鳍部层212的材料为单晶锗硅；或者所述第一鳍部层211的材料为单晶锗硅，所述第二鳍部层212的材料为单晶硅。
继续参考图4和图5，在所述半导体衬底200上形成隔离结构201，隔离结构201覆盖鳍部210的部分侧壁。
所述隔离结构201的顶部表面低于鳍部210的顶部表面。所述隔离结构 201的材料包括氧化硅。
形成所述隔离结构201的方法包括：在所述半导体衬底200上形成覆盖鳍部210的隔离结构膜(未图示)；回刻蚀隔离结构膜，形成所述隔离结构201。
形成所述隔离结构膜的工艺为沉积工艺，如流体化学气相沉积工艺。采用流体化学气相沉积工艺形成隔离结构膜，使隔离结构膜的填充性能较好。
形成隔离结构膜所采用的流体化学气相沉积工艺的方法包括：在半导体衬底200上形成隔离流体层；进行水汽退火，使所述隔离流体层形成隔离结构膜。
所述水汽退火的参数包括：采用的气体包括氧气、臭氧和气态水，退火温度为350摄氏度～750摄氏度。
本实施例中，还包括：在形成所述隔离流体层之前，在所述鳍部210表面和隔离结构201表面形成保护层(未图示)；在回刻蚀隔离结构膜的同时回刻蚀保护层。
所述保护层的材料包括氧化硅或氮化硅。所述保护层的作用包括：在进行所述水汽退火的过程中，隔离水汽退火中氧化鳍部210，避免消耗鳍部210。
请参考图6，形成横跨鳍部210的伪栅极结构，伪栅极结构覆盖鳍部210 的部分顶部表面和部分侧壁表面；形成伪栅极结构后，在伪栅极结构侧壁形成侧墙。
形成所述伪栅极结构的方法包括：在半导体衬底200上形成覆盖鳍部210 的伪栅介质膜(未图示)，在所述伪栅介质膜表面形成伪栅极膜(未图示)；刻蚀所述伪介质膜和伪栅极膜直至暴露出鳍部210顶部表面，在鳍部210上形成所述伪栅极结构。
所述伪栅极结构包括横跨鳍部210的伪栅介质层202和位于伪栅介质层 202上的伪栅极层220。
所述伪栅介质层202的材料为氧化硅。所述伪栅极层220的材料为多晶硅。
所述伪栅极结构还包括位于伪栅极层220顶部表面的伪栅保护层203，所述伪栅保护层203在后续形成源漏掺杂层时保护伪栅极层220，同时作为平坦化的停止层。
所述伪栅保护层203的材料包括氧化硅或氮化硅。
所述侧墙包括第一侧墙231和第二侧墙241，第一侧墙231覆盖伪栅极结构侧壁，第二侧墙241覆盖第一侧墙231侧壁。
继续参考图6，形成伪栅极结构之后，在伪栅极结构侧壁形成第一侧墙 231，所述第一侧墙231覆盖伪栅极结构侧壁。
所述第一侧墙231用作保护所述伪栅极层220侧壁，避免后续形成的栅极层出现形貌缺陷，影响半导体结构的电学性能。
本实施例中，所述第一侧墙231未覆盖所述伪栅极层220的顶部表面。
所述第一侧墙231的形成方法包括：在所述隔离结构201、鳍部210和伪栅极结构上形成第一侧墙材料层，所述第一侧墙材料层覆盖所述鳍部210的部分侧壁表面和部分顶部表面以及所述伪栅极结构的侧壁和顶部表面；回刻蚀所述第一侧墙材料层，直至暴露出鳍部210顶部表面和所述伪栅保护层203 的顶部表面，在鳍部210上形成覆盖伪栅极结构侧壁的第一侧墙231。
所述第一侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。所述第一侧墙231的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。所述第一侧墙231的厚度为25埃～100埃。
形成第一侧墙之后，在伪栅极结构和第一侧墙的侧壁形成第二侧墙241；所述第二侧墙241的形成方法包括：在所述隔离层201、鳍部210和伪栅极结构上形成第二侧墙材料层，所述第二侧墙材料层覆盖所述鳍部210的部分侧壁表面和部分顶部表面、第一侧墙231的侧壁以及所述伪栅极结构顶部表面；回刻蚀所述第二侧墙材料层，直至暴露出鳍部210顶部表面和所述伪栅保护层203的顶部表面，在鳍部210上形成覆盖所述第一侧墙231侧壁的第二侧墙241。
所述第二侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。所述第二侧墙241的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。所述第二侧墙241的厚度为20埃～60埃。
回刻蚀所述第二侧墙材料层的工艺为各向异性的干法刻蚀。
所述伪栅介质层202能够在回刻蚀所述第二侧墙材料层时保护第二侧墙两侧的鳍部。所述第一侧墙和第二侧墙定义了后续形成的栅极结构和源漏掺杂层之间的距离。
参考图7，形成第二侧墙241后，在伪栅极结构、第一侧墙231和第二侧墙241两侧的鳍部210内形成第一凹槽204。
形成第二侧墙241后，以所述伪栅极结构、第一侧墙231和第二侧墙241 为掩膜，刻蚀去除伪栅极结构两侧的鳍部210，在鳍部210内形成第一凹槽 204。
第一凹槽204为后续形成源漏掺杂层提供空间。
刻蚀去除伪栅极结构两侧的鳍部210的工艺为各向异性的干法刻蚀。所述干法刻蚀的参数包括：采用的刻蚀气体包括HBr和Ar，其中，HBr的流速为10sccm～1000sccm，Ar的流速为10sccm～1000sccm。
参考图8，形成所述第一凹槽204后，去除部分第二鳍部层212以形成第二修正鳍部层213，所述第二修正鳍部层213相对于第一鳍部层211向内凹陷，且在第一鳍部层211之间形成鳍部凹槽250。
所述鳍部凹槽250位于相邻两层第一鳍部层211之间。
所述第二修正鳍部213的侧壁相对于所述伪栅极结构的侧壁凸出或者齐平。所述第二修正鳍部213具有沿鳍部延伸方向的第一宽度D1，所述伪栅极层220具有沿鳍部延伸方向的第二宽度D2；所述第一宽度D1大于或者等于所述第二宽度D2，所述第一宽度D1小于所述第二宽度D2和第一侧墙厚度以及第二侧墙厚度的总和。所述第一宽度为20nm～70nm，第二宽度D2为 15nm～50nm。
当所述第一宽度D1小于所述第二宽度D2时，所述第二修正鳍部的宽度小于伪栅极层220的宽度，后续形成的半导体器件的沟道距离变短，载流子通道变小，器件性能变差；当所述第一宽度D1过大时，后续形成的内隔离层距离较短，后续形成的栅极层和源漏掺杂层之间距离较近，二者之间的寄生电容较大。
去除部分所述第二鳍部层212的工艺为湿法刻蚀工艺。所述湿法刻蚀溶液对硅和硅锗有很好的选择比，能够保证在去除硅锗的同时，硅的形貌不受影响。本实施例中采用的湿法刻蚀溶液为：温度为25摄氏度～300摄氏度的，体积百分比为20％～90％的HCl气体。
在其它实施例中，不去除部分第二鳍部层。
参考图9，形成所述第二修正鳍部层213后，在所述伪栅极结构上、鳍部 210上、鳍部凹槽250内和第一凹槽204内形成初始隔离膜205。
所述初始隔离膜为后续形成隔离层提供材料层。
所述初始隔离膜205覆盖第一凹槽204底部表面、伪栅极结构顶部表面和第二侧墙侧壁和顶部表面。所述初始隔离膜205还位于鳍部凹槽250内，覆盖第一凹槽侧壁暴露出的鳍部210的第一鳍部层211和第二修正鳍部层213 的侧壁。
所述初始隔离膜205的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。所述初始隔离膜205的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
本实施例中，所述初始隔离膜205的形成工艺为化学气相沉积工艺，所述初始隔离膜205的材料为氧化硅。
所述初始隔离膜205的材料为氧化硅，后续形成的第一氧化层的材料也为氧化硅，在去除第一氧化层和去除隔离膜形成隔离层过程中，由于第一氧化层和隔离膜材料相同，可以同时去除，节约了工艺。
其他实施例中，所述初始隔离膜205的形成工艺为原子层沉积工艺，所述初始隔离膜205的材料为氮化硅。
请参考图10，形成初始隔离膜205后，回刻蚀所述初始隔离膜205，形成隔离膜206，所述隔离膜206覆盖第二侧墙241侧壁和第一凹槽204暴露出的鳍部210侧壁，暴露出所述伪栅极结构顶部表面和所述第一凹槽204底部部分表面。
回刻蚀所述初始隔离膜205的工艺为各向异性的干法刻蚀，所述干法刻蚀参数包括：采用的气体包括CF4气体、CH3F气体和O2，CF4气体的流量为 5sccm～100sccm，CH3F气体的流量为8sccm～50sccm，O2的流量为 10sccm～100sccm，腔室压强为10mtorr～2000mtorr，射频功率为50W～300W，直流电流为30V～100V，时间为4秒～50秒。
所述隔离膜206在后续形成第一掺杂层对第二凹槽的底部进行掺杂时，保护第一凹槽中暴露的第一鳍部层211不被掺杂，从而影响器件性能。
请参考图11，形成所述隔离膜206后，刻蚀所述第一凹槽204底部的鳍部210，形成第二凹槽207。
所述第二凹槽位于第一凹槽底部的鳍部内，后续对第二凹槽之间的鳍部进行掺杂，所述掺杂离子为第一离子，所述第一离子能够提高器件的阈值电压，使得后续形成的寄生器件的阈值电压增高，难以开启，进而减小了后续形成的源区和漏区之间的漏电，从而提高器件的性能。
本实施例中，刻蚀所述第一凹槽204底部的鳍部210，形成第二凹槽207 的工艺为各向异性的干法刻蚀，所述干法刻蚀参数包括：第一阶段采用H2气体，H2流量为20sccm～500sccm，时间为5s～50s，温度为70摄氏度；第二阶段采用包括CH3F气体、O2和He的混合气体，CH3F流量为60sccm～800sccm， O2流量为5sccm～200sccm，He流量为60sccm～200sccm，时间为5秒～100s，温度为35摄氏度～75摄氏度。
其他实施例中，刻蚀所述第一凹槽204底部的鳍部210，形成第二凹槽 207的工艺为干法刻蚀工艺和湿法刻蚀工艺的组合，先进行各向异性的干法刻蚀纵向刻蚀，再利用各向同性的湿法刻蚀进行横向刻蚀。
形成所述第二凹槽207后，位于第二凹槽207之间及隔离膜206底部的鳍部210具有沿鳍部延伸方向的第三宽度D3，所述第二修正鳍部213具有沿鳍部延伸方向的第一宽度D1，所述伪栅极层220具有沿鳍部延伸方向的第二宽度D2；所述第三宽度D3大于或者等于所述第一宽度D1，所述第三宽度 D3小于所述第二宽度D2和第一侧墙厚度以及第二侧墙厚度的总和；所述第三宽度为30nm～100nm。
所述第三宽度D3小于第一宽度D1时，位于第二凹槽之间及隔离膜底部的鳍部的宽度小于位于其上方的第二修正鳍部的宽度，所述第二修正鳍部的位置后续会形成栅极结构，则后续形成的栅极结构和源漏掺杂层相连，后续形成的栅极层和源漏掺杂层之间通过较薄的栅介质层隔离，二者之间寄生电容较大，使得器件性能较差；所述第三宽度D3过大时，后续的扩散的第一离子的距离有限，无法覆盖整个沟道，寄生器件的阈值电压调节有限，器件形成较差。
请参考图12，形成第二凹槽207后，在第二凹槽207、鳍部210和伪栅极结构上形成第一掺杂层208，所述第一掺杂层208覆盖隔离膜206的侧壁和顶部以及第二凹槽207的底部表面及侧壁表面。
所述第一掺杂层具有第一离子。
形成所述第一掺杂层208的工艺包括化学气相沉积工艺；在第一掺杂层内掺杂第一离子的工艺为原位掺杂工艺。
当所述要形成的半导体为P型器件，所述第一掺杂层的材料包括氧化硅、氮化硅；所述第一离子包括为P型离子，包括硼离子、BF2-离子或铟离子；当所述要形成的半导体为N型器件时，所述第一掺杂层的材料包括氧化硅、氮化硅；所述第一离子N型离子，包括磷离子或砷离子。
本实施例中，所述半导体器件为N型器件，所述第一掺杂层的材料为氧化硅，所述第一离子为磷离子，所述第一离子的浓度为 5.0E19atm/cm3～9.0E20atm/cm3。
所述第一掺杂层的形成工艺为化学气相沉积工艺，所述化学气相沉积工艺的的参数包括：采用含Si和O的有机前驱体气体，在温度为200摄氏度～700 摄氏度，压强为5mtorr～50torr的条件下，通入PH3气体，PH3的流量为 50sccm～5000sccm，工艺次数为5次～100次。
其他实施例中，所述半导体器件为P型器件，所述第一掺杂层的材料为氧化硅，所述第一离子为硼离子，所述第一离子的浓度为 5.0E19atm/cm3～9.0E20atm/cm3。
所述第一掺杂层的形成工艺为化学气相沉积工艺，所述化学气相沉积工艺的参数包括：采用含Si和O的有机前驱体气体，在温度为200摄氏度～700 摄氏度，压强为5mtorr～50torr的条件下，通入BH3气体，BH3的流量为 20sccm～5000sccm，工艺次数为5次～100次。
本实施例中，形成第一掺杂层208后，还包括对第一掺杂层208进行退火处理。
退火处理使得所述第一掺杂层208中的第一离子扩散进入第二凹槽207 底部和侧壁的鳍部210，实现对第二凹槽207底部和侧壁的鳍部210的掺杂，通过控制第一掺杂层中第一离子的浓度，可以达到控制第二凹槽207底部和侧壁的鳍部210内掺杂的第一离子的浓度，进而调节阈值电压，通过对阈值电压的调节，能够减小器件的漏电。同时，由于第一掺杂层中的第一离子主要通过热驱动，扩散进入鳍部210中，对鳍部210的晶格损伤较小，从而提高器件的性能。
所述退火处理可以为快速热退火，激光退火、峰值退火或炉管退火。
本实施例中，所述退火处理为快速热退火。所述退火的温度范围为900 摄氏度～1100摄氏度，所述退火的时间为5秒～20秒，所述退火的利用的气体为氮气，所述氮气的流量范围为10sccm～1000sccm。
在一个实施例，采用激光退火，所述退火的温度范围在1000℃～1350℃之间，所述退火时间在5毫秒～100毫秒之间。
请参考图13，对所述第一掺杂层进行退火处理之后，去除第一掺杂层208；去除第一掺杂层208之后，以伪栅极结构、第一侧墙231和第二侧墙241为掩膜，刻蚀所述隔离膜206(如图10所示)，在鳍部凹槽内形成隔离层209，所述隔离层209的侧壁与第二侧墙241侧壁齐平。
去除所述第一掺杂层208的方法包括：退火处理后，对所述第一掺杂层 208进行氧化处理，形成第一氧化层(未图示)；去除所述第一氧化层(未图示)。
对所述第一掺杂层208进行氧化处理的工艺包括：等离子体氧化工艺。本实施例中，所述氧化处理的工艺包括等离子体氧化，所述等离子体氧化的工艺参数包括：功率为600瓦～1500瓦，工艺时间为10秒～30秒，工艺压强为10mtorr～30mtorr，工艺气体为O2和He的混合气体，O2的流量为 50sccm～120sccm，He的流量为80sccm～150sccm。
本实施例中，所述隔离膜206的材料为氧化硅，所述第一氧化层的材料为氧化硅，二者材料相同，去除第一氧化层和去除部分隔离膜206同时进行。去除第一氧化层和去除部分隔离膜的工艺为湿法刻蚀工艺，所述工艺参数包括：采用的气体包括NH3气体、NF3气体和He，NH3气体的流量为 200sccm～500sccm，NF3气体的流量为20sccm～200sccm，He的流量为600sccm～2000sccm，压强为2torr～10torr，时间为20秒～100秒。
在一实施例中，去除第一氧化层后，以伪栅极结构、第一侧墙231和第二侧墙241为掩膜，采用干法刻蚀去除部分所述隔离膜206，在鳍部凹槽内形成隔离层209，所述隔离层209的侧壁与第二侧墙241侧壁齐平。
在一实施例中，所述隔离膜的材料与第一氧化层材料不同，先去除第一氧化层再去除部分隔离膜。在另一实施例中，所述隔离膜的材料与第一氧化层材料不同，采用湿法刻蚀工艺同时去除第一氧化层和隔离膜。
在其它实施例中，不刻蚀所述隔离膜206，则第二修正鳍部层和源漏掺杂层间距离较远，后续形成的栅极结构和源漏掺杂层之间的寄生电容较小。
请参考图14，形成隔离层209后，在第一凹槽204和第二凹槽207内形成源漏掺杂层251。
所述源漏掺杂层251具有第二离子。
形成所述源漏掺杂层251的工艺包括外延生长工艺；在源漏掺杂层251 内掺杂第二离子的工艺为原位掺杂工艺。
当所述半导体器件为P型器件时，所述源漏掺杂层251的材料包括：硅、锗或硅锗；所述第二离子包括P型离子，包括硼离子、BF2-离子或铟离子；当所述半导体器件为N型器件时，所述源漏掺杂层251的材料包括：硅、砷化镓或铟镓砷；所述第二离子包括N型离子，第二离子包括磷离子或砷离子。
本实施例中，所述半导体器件为P型器件，所述源漏掺杂层251的材料为硅，所述第二离子为硼离子。其他实施例中，所述半导体器件为N型器件，所述源漏掺杂层251的材料为硅，所述第二离子为磷离子。
请参考图15，形成源漏掺杂层251之后，在半导体衬底200和鳍部210 上形成介质层270，所述介质层270覆盖伪栅极结构侧壁且暴露出伪栅极结构的顶部表面。
所述介质层270的材料包括氧化硅。
形成所述介质层270的方法包括：在所述半导体衬底200、隔离结构201、鳍部210和源漏掺杂层251上形成介质材料膜(未图示)，所述介质材料膜覆盖伪栅极结构顶部和侧壁表面；平坦化所述介质材料膜直至暴露出伪栅极结构的顶部表面，形成所述介质层270。
形成所述介质材料膜的工艺为沉积工艺，如等离子体化学气相沉积工艺或流体化学气相沉积工艺。平坦化所述介质材料膜的工艺为化学机械研磨工艺或回刻蚀工艺。
继续参考图15，形成介质层270之后，去除伪栅极结构和伪栅极结构覆盖的第二修正鳍部层213；在所述介质层270内形成栅开口260；所述栅开口 260还位于相邻两层第一鳍部层211之间。
去除伪栅极结构和伪栅极结构覆盖的第二修正鳍部层213的方法包括：去除伪栅极结构，在介质层中形成初始栅开口(未图示)；去除初始栅开口暴露出的第二修正鳍部层213，使初始栅开口形成所述栅开口260。
去除初始栅开口暴露出的第二修正鳍部层213的工艺为干法刻蚀工艺。
在一个实施例中，所述第一鳍部层211的材料为单晶硅，所述第二修正鳍部层213的材料为单晶锗硅，去除初始栅开口暴露出的第二修正鳍部层213 采用的干法刻蚀工艺的参数包括：采用的总气体包括刻蚀气体和稀释气体，刻蚀气体包括HCl，稀释气体包括N2，刻蚀气体占据总气体的摩尔百分比为 20％～90％，温度为100摄氏度～200摄氏度，如150摄氏度。
在去除初始栅开口暴露出的第二修正鳍部层213采用的干法刻蚀工艺中，刻蚀气体包括HCl，HCl气体的化学活性较好，和第二修正鳍部层213的反应速率较快，使干法刻蚀工艺对第二修正鳍部层213相对于对第一鳍部层211 的刻蚀选择比较大。
本实施例中，去除初始栅开口暴露出的第二修正鳍部层213采用的干法刻蚀工艺，对第二修正鳍部层213相对于对第一鳍部层211的刻蚀选择比值为50～200。
在去除初始栅开口暴露出的第二修正鳍部层213采用的干法刻蚀工艺中，若温度过高，刻蚀反应速率过快，刻蚀速率在各个区域的均匀性降低，导致第一鳍部层211表面粗糙度较大，后续将增加修复第一鳍部层211表面的难度。而干法刻蚀工艺采用温度为100摄氏度～200摄氏度，能够使反应速率较快，同时降低后续修复第一鳍部层211表面的难度。
请参考图16，形成栅开口260后，在所述栅开口260内形成栅极结构261，所述栅极结构261包围各层第一鳍部层211。
本实施例中，所述栅极结构261包括栅极结构本体(为图示)和位于栅极结构本体顶部表面的栅保护层(未图示)。在其它实施例中，所述栅极结构仅包括栅极结构本体。
所述栅极结构还位于相邻第一鳍部层211之间，具体的，栅极结构本体还位于相邻第一鳍部层211之间。这样使栅极结构本体环绕第一鳍部层211，增加了栅极结构对沟道的控制能力。
所述栅极结构本体包括横跨鳍部210的栅介质层(未图示)和位于栅介质层上的栅电极层(未图示)。所述栅介质层位于隔离结构201的部分表面、覆盖第一鳍部层211的部分顶部表面和部分侧壁表面。具体的，栅介质层位于栅开口260的侧壁和底部，栅介质层环绕第一鳍部层211；栅电极层位于所述栅开口260中，栅电极层还环绕第一鳍部层211。
本实施例中所述栅介质层材料为高k介质材料(介电系数大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
所述栅电极层的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
所述栅极结构本体还包括：位于所述栅开口底部的界面层(未图示)，所述栅介质层覆盖界面层。
所述界面层的材料包括氧化硅。形成所述界面层的工艺包括氧化工艺。所述界面层的作用包括：修复栅开口260底部第一鳍部层211的表面。
本实施例中，还包括：在进行形成界面层的工艺和形成栅介质层材料的工艺后，且在进行形成栅电极层的材料之前，进行退火处理，以使界面层致密化。所述退火处理的温度在1000摄氏度以上，如1200摄氏度。
所述栅保护层的材料包括氮化硅。
相应的，本实施例还提供一种采用上述方法形成的半导体器件，包括：半导体衬底200；位于半导体衬底200上的鳍部210，鳍部210具有在半导体衬底表面沿法线方向上层叠的若干层第一鳍部层211；位于所述鳍部上的栅极结构261，所述栅极结构261还位于相邻两层第一鳍部层211之间；位于所述栅极结构261侧壁的第一侧墙231和第二侧墙241；位于栅极结构261和第二侧墙241两侧的鳍部内的第一凹槽204；位于第一凹槽204底部的鳍部210内的第二凹槽207；位于第二凹槽207之间的鳍部210掺杂有第一离子；位于第一凹槽204和第二凹槽207内的源漏掺杂层251；位于半导体衬底200以及鳍部210上的介质层270，介质层270覆盖第二侧墙241侧壁和源漏掺杂层251 侧壁和顶部表面，暴露出栅极结构261顶部表面。所述半导体衬底200参照前述实施例的内容，不再详述。
所述栅极结构261的结构和位置参考前述实施例的内容，不再详述。
所述源漏掺杂层251的材料和位置参考前述实施例的内容，不再详述。虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，半导体衬底上具有鳍部，鳍部包括若干层沿半导体衬底表面法线方向重叠的第一鳍部层、以及位于相邻两层第一鳍部层中的第二鳍部层；
形成横跨鳍部的伪栅极结构，伪栅极结构覆盖鳍部的部分顶部表面和部分侧壁表面；
形成伪栅结构之后，在伪栅极结构侧壁形成侧墙；
形成侧墙之后，在伪栅极结构和侧墙两侧的鳍部内形成第一凹槽；
形成第一凹槽之后，刻蚀第一凹槽底部的鳍部，在第一凹槽底部的鳍部内形成第二凹槽；
对第二凹槽侧壁暴露出的鳍部掺杂第一离子；
对第二凹槽侧壁暴露出的鳍部掺杂第一离子后，在第一凹槽和第二凹槽内形成源漏掺杂层；
形成源漏掺杂层之后，在鳍部和隔离结构上形成介质层，所述介质层覆盖所述侧墙侧壁；
形成介质层后，去除伪栅极结构和伪栅极结构覆盖的第二鳍部层，在所述介质层内及相邻的第一鳍部之间形成栅开口；
在所述栅开口内形成栅极结构，且所述栅极结构包围各层第一鳍部层；
对第二凹槽侧壁暴露出的鳍部掺杂第一离子的方法包括：在所述第二凹槽内形成第一掺杂层，所述第一掺杂层内具有第一离子；进行退火处理，使所述第一掺杂层中的第一离子扩散进入第二凹槽侧壁的鳍部；退火处理后，去除所述第一掺杂层；
在形成第二凹槽之前，形成第一凹槽之后，还包括在所述鳍部侧壁和顶部表面形成隔离膜；第一掺杂层位于隔离膜表面；
形成所述第一凹槽后，形成所述隔离膜之前，去除部分第二鳍部层以形成第二修正鳍部层，所述第二修正鳍部层侧壁相对于第一鳍部层侧壁凹陷，且在相邻两层第一鳍部层之间形成鳍部凹槽；
形成所述第二修正鳍部层后，形成所述第二凹槽之前，在所述伪栅极结构上、鳍部上和第一凹槽内形成初始隔离膜；回刻蚀所述初始隔离膜暴露出所述栅极结构顶部和所述第一凹槽底部，形成隔离膜，所述隔离膜覆盖侧墙和鳍部的部分侧壁。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第一掺杂层的工艺包括化学气相沉积工艺；在第一掺杂层内掺杂第一离子的工艺为原位掺杂工艺。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述侧墙包括第一侧墙和第二侧墙，第一侧墙位于伪栅极结构侧壁表面，第二侧墙位于第一侧墙侧壁表面。
4.根据权利要求2所述的半导体器件的形成方法，其特征在于，当所要形成的半导体为P型器件，所述第一掺杂层的材料包括氧化硅、氮化硅；所述第一离子包括P型离子，第一离子包括硼离子、BF2-离子或铟离子；当所要形成的半导体为N型器件时，所述第一掺杂层的材料包括氧化硅、氮化硅；所述第一离子包括N型离子，第一离子包括磷离子或砷离子。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，去除所述第一掺杂层的方法包括：退火处理后，对所述第一掺杂层进行氧化处理以形成第一氧化层；去除所述第一氧化层。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述鳍部的方法包括：在所述半导体衬底上形成鳍部材料膜，若干层沿半导体衬底表面法线方向重叠的第一鳍部膜、以及位于相邻两层第一鳍部膜中的第二鳍部膜；在所述鳍部材料膜上形成图形化层；以所述图形化层为掩膜，刻蚀所述鳍部材料膜以形成鳍部，且使第一鳍部膜形成第一鳍部层，使第二鳍部膜形成第二鳍部层。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一鳍部层的材料和第二鳍部层的材料不同；所述第一鳍部层的材料为单晶硅或单晶锗硅；所述第二鳍部层的材料为单晶硅或单晶锗硅。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述伪栅极结构的方法包括：在半导体衬底上形成覆盖鳍部的伪栅介质膜；在伪栅介质膜上形成伪栅极膜；刻蚀所述伪栅介质膜和伪栅极膜直至暴露出鳍部上的顶部表面，形成所述伪栅极结构。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，去除伪栅极结构和伪栅极结构覆盖的第二鳍部层的方法包括：去除伪栅极结构，在介质层中形成初始栅开口；去除初始栅开口暴露出的第二鳍部层，使初始栅开口形成所述栅开口。
10.根据权利要求9所述的半导体器件的形成方法，其特征在于，去除初始栅开口暴露出的第二鳍部层的工艺为干法刻蚀工艺，参数包括：采用的总气体包括刻蚀气体和稀释气体，刻蚀气体包括HCl，稀释气体包括N2，刻蚀气体占据总气体的摩尔百分比为20％～90％，温度为100摄氏度～200摄氏度。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，去除所述第一掺杂层后，形成源漏掺杂层前，还包括：以伪栅极结构和侧墙为掩膜，刻蚀所述隔离膜，在鳍部凹槽内形成隔离层，所述隔离层的侧壁与侧墙侧壁齐平。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述源漏掺杂层具有第二离子。
13.根据权利要求12所述的半导体器件的形成方法，其特征在于，当所述半导体器件为P型器件时，所述源漏掺杂层的材料包括：硅、锗或硅锗；所述第二离子包括P型离子，第二离子包括硼离子、BF2-离子或铟离子；当所述半导体器件为N型器件时，所述源漏掺杂层的材料包括：硅、砷化镓或铟镓砷；所述第二离子包括N型离子，第二离子包括磷离子或砷离子。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述栅极结构包括栅介质层和位于所述栅介质层上的栅极层。
15.一种采用权利要求1至14任一项方法所形成的半导体器件，其特征在于，包括：
半导体衬底；
位于半导体衬底上的鳍部，鳍部包括若干层沿半导体衬底表面法线方向重叠的第一鳍部层；
位于所述鳍部上的栅极结构，所述栅极结构还位于相邻两层第一鳍部层之间；
位于所述栅极结构侧壁的侧墙；
位于栅极结构和侧墙两侧的鳍部内的第一凹槽；
位于第一凹槽底部的鳍部内的第二凹槽；
位于第二凹槽之间的鳍部掺杂有第一离子；
位于第一凹槽和第二凹槽内的源漏掺杂层；
位于半导体衬底以及鳍部上的介质层，介质层覆盖侧墙侧壁和源漏掺杂层侧壁和顶部表面，暴露出栅极结构顶部表面。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112951723B (zh) * 2019-12-10 2024-01-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113078065B (zh) * 2020-01-06 2023-11-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113113486B (zh) * 2020-01-13 2022-11-18 中芯国际集成电路制造（天津）有限公司 半导体器件及其形成方法
CN113363154B (zh) * 2020-03-05 2023-08-18 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN113745108A (zh) * 2020-05-27 2021-12-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN116635985A (zh) * 2020-12-21 2023-08-22 华为技术有限公司 场效应晶体管及其制造方法
CN117637479A (zh) * 2022-08-15 2024-03-01 长鑫存储技术有限公司 鳍式晶体管结构及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103258738A (zh) * 2012-02-20 2013-08-21 中芯国际集成电路制造(上海)有限公司 超晶格纳米线场效应晶体管及其形成方法
CN104347630A (zh) * 2013-08-01 2015-02-11 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN106531632A (zh) * 2015-09-10 2017-03-22 中国科学院微电子研究所 堆叠纳米线mos晶体管制作方法
CN107134454A (zh) * 2016-02-26 2017-09-05 三星电子株式会社 半导体器件
US9805988B1 (en) * 2016-12-01 2017-10-31 Globalfoundries Inc. Method of forming semiconductor structure including suspended semiconductor layer and resulting structure

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8084308B2 (en) * 2009-05-21 2011-12-27 International Business Machines Corporation Single gate inverter nanowire mesh
US9773886B1 (en) * 2016-03-15 2017-09-26 Samsung Electronics Co., Ltd. Nanosheet and nanowire devices having doped internal spacers and methods of manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103258738A (zh) * 2012-02-20 2013-08-21 中芯国际集成电路制造(上海)有限公司 超晶格纳米线场效应晶体管及其形成方法
CN104347630A (zh) * 2013-08-01 2015-02-11 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN106531632A (zh) * 2015-09-10 2017-03-22 中国科学院微电子研究所 堆叠纳米线mos晶体管制作方法
CN107134454A (zh) * 2016-02-26 2017-09-05 三星电子株式会社 半导体器件
US9805988B1 (en) * 2016-12-01 2017-10-31 Globalfoundries Inc. Method of forming semiconductor structure including suspended semiconductor layer and resulting structure

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