CN117637479A - 鳍式晶体管结构及其制作方法 - Google Patents

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Abstract

本申请提供一种鳍式晶体管结构及其制作方法，鳍式晶体管结构的制作方法包括：提供衬底，衬底的顶表面伸出有鳍状部；在衬底上形成隔离层，隔离层的顶表面低于鳍状部的顶部，以使鳍状部的上部暴露在隔离层上方；采用扩散工艺对鳍状部的上部进行掺杂处理，以在鳍状部的上部中形成源区及漏区中的至少一者。鳍式晶体管结构的制作方法能够降低甚至消除鳍式晶体管结构的晶格缺陷，且可提高轻掺杂源/漏区的表面结深的均匀性，提升鳍式晶体管的性能。

Description

鳍式晶体管结构及其制作方法
技术领域
本申请涉及半导体器件技术领域，尤其涉及一种鳍式晶体管结构及其制作方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件的集成度越来越高。晶体管作为最基本的半导体器件，随着半导体器件的元件密度和集成度的提高，晶体管也持续朝向小型化的趋势发展。
随着晶体管的尺寸越来越小，传统的平面晶体管的栅极的长度也越来越窄，栅极对沟道电流的控制能力变弱，随之产生短沟道效应，影响半导体器件的半导体性能。由此，现已开发出了鳍式场效应晶体管(Fin Field-Effect Transistor，简称FinFET)，FinFET在半导体衬底上形成了垂直的“鳍状”结构以提供沟道，栅极包围在“鳍状”结构的顶部及侧壁面，通过离子注入的方式，在栅极两侧的“鳍状”结构内形成源极和漏极。
然而，离子注入会造成晶格缺陷，影响晶体管的性能，且会影响“鳍状”结构内形成的浅掺杂的源极/漏极的表面结深的均匀性。
发明内容
为了解决背景技术中提到的至少一个问题，本申请提供一种鳍式晶体管结构及其制作方法，鳍式晶体管结构的制作方法能够降低甚至消除鳍式晶体管结构的晶格缺陷，且可提高轻掺杂源/漏区的表面结深的均匀性，提升鳍式晶体管的性能。
一方面，本申请提供一种鳍式晶体管结构的制作方法，包括：
提供衬底，衬底的顶表面伸出有鳍状部；
在衬底上形成隔离层，隔离层的顶表面低于鳍状部的顶部，以使鳍状部的上部暴露在隔离层上方；
采用扩散工艺对鳍状部的上部进行掺杂处理，以在鳍状部的上部中形成源区及漏区中的至少一者。
在一种可能的实施方式中，对鳍状部的上部进行掺杂处理，包括：
设置扩散区域，扩散区域包围在鳍状部的上部的外周；
对位于扩散区域内的鳍状部的上部进行扩散掺杂处理。
在一种可能的实施方式中，在扩散区域内对鳍状部的上部进行扩散掺杂处理，包括：
在扩散区域内旋涂掺杂凝胶，掺杂凝胶覆盖鳍状部的上部；
对掺杂凝胶进行退火处理。
在一种可能的实施方式中，在扩散区域内对鳍状部的上部进行扩散掺杂处理，包括：
在扩散区域内通入掺杂气体，并进行退火处理。
在一种可能的实施方式中，进行退火处理，包括：
将退火温度控制在700-1200℃范围内，将退火时间控制在0.5h-2h范围内。
在一种可能的实施方式中，对鳍状部的上部进行掺杂处理，包括：
掺杂处理的掺杂元素包括磷、硼、砷、铅、铝、铟中的一种或多种。
在一种可能的实施方式中，对鳍状部的上部进行掺杂处理，包括：
形成由鳍状部的上部的外壁面向内延伸预设厚度的LDD区，以形成源区和/或漏区。
在一种可能的实施方式中，采用快速退火工艺形成LDD区。
在一种可能的实施方式中，对鳍状部的上部进行掺杂处理，包括：
形成占据鳍状部的上部的整个厚度的掺杂区域，以形成源区和/或漏区。
在一种可能的实施方式中，设置扩散区域，包括：
在隔离层上形成掩膜层，掩膜层具有掩膜开口，掩膜开口暴露鳍状部的上部并形成扩散区域。
在一种可能的实施方式中，在衬底上形成掩膜层，包括：
在衬底上形成光阻层；
碳化光阻层，以形成掩膜层。
在一种可能的实施方式中，鳍状部的上部包括顶部区和底部区，底部区靠近衬底的顶表面，顶部区位于底部区上方，源区和/或漏区位于顶部区中。
在一种可能的实施方式中，底部区的宽度方向上的两侧外壁面设有隔离部。
在一种可能的实施方式中，对鳍状部的上部进行掺杂处理之前，还包括：
在鳍状部的上部上形成栅极结构；
对鳍状部的上部暴露在栅极结构之外的区域进行掺杂处理。
另一方面，本申请提供一种鳍式晶体管结构，鳍式晶体管结构通过如上所述的制作方法制作而成。
本申请提供的鳍式晶体管结构及其制作方法，鳍式晶体管的制作方法通过采用扩散工艺对鳍状部的上部进行掺杂处理，以在鳍状部的上部形成源区/漏区，可降低甚至消除源区/漏区中的晶格缺陷，并且，对于形成的轻掺杂的源区/漏区，可使得源区/漏区的表面结深更均匀，提升了鳍式晶体管结构的性能。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作以简单介绍，显而易见地，下面描述中的附图是本申请的一些实施例。对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中通过离子注入工艺制作LDD结构的示意图；
图2为本申请实施例提供的鳍式晶体管结构的制作方法的步骤流程图；
图3a为本申请实施例提供的一种在衬底上形成有鳍状部的结构图；
图3b为本申请实施例提供的另一种在衬底上形成有鳍状部的结构图；
图4为本申请实施例提供的在衬底上形成隔离层的结构图；
图5为本申请实施例提供的在隔离层上设置扩散区域的示意图；
图6a为本申请实施例提供的对鳍状部的上部进行掺杂处理的一种方式的示意图；
图6b为本申请实施例提供的对鳍状部的上部进行掺杂处理的另一种方式的示意图；
图7a为本申请实施例提供的形成的一种源区/漏区的结构示意图；
图7b为本申请实施例提供的形成的另一种源区/漏区的结构示意图；
图8为本申请实施例提供的一种鳍状部的截面示意图。
附图标记说明：
100-衬底；101-半导体衬底；102-绝缘层；
110-鳍状部；
111-上部；111a-源区；111b-漏区；111c-LDD区；
1111-顶部区；1112-底部区；
200-隔离层；300-扩散区域；400-掩膜层；500-掺杂凝胶；600-掺杂气体；700-隔离部；
401-光阻层；410-掩膜开口；
10-“鳍状”结构；11-LDD层；20-隔离层。
具体实施方式
晶体管作为集成电路(integrated circuit，IC)中的基本器件，随着集成电路朝着更高集成度的方向发展，集成电路的单位面积内集成的晶体管的数量更多，晶体管越来越小型化。
对于传统的平面晶体管，随着晶体管的体积减小，晶体管的栅极的尺寸(面积)也越来越小，晶体管的沟道长度也随之减小，晶体管的沟道长度减小，可以增大驱动强度(即增大漏极电流)和提供更小的寄生电容，由此而带来缩短电路延迟的益处。然而，随着晶体管的沟道长度减小，使得沟道长度接近与耗尽层宽度类似的幅度，栅极对沟道内的电流的控制能力变弱，容易产生短沟道效应，导致晶体管漏电流，影响晶体管的性能。
为了在保持晶体管小型化的同时，避免产生短沟道效应，现已提出了替代平面晶体管的晶体管设计，其中包括鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)，简称鳍式晶体管，其通过在衬底的表面上形成凸起的“鳍状”结构以提供沟道，栅极横跨“鳍状”结构而围设在沟道的顶部和两侧，“鳍状”结构的暴露在栅极两侧的区域形成源极区和漏极区，“鳍状”结构的被栅极覆盖的区域作为源极区和沟道区之间的沟道区，栅极通过控制沟道区而改变晶体管的开关状态。
相较于平面晶体管，鳍式晶体管由于栅极的包裹结构，而增强了栅极对沟道区内的电流的控制能力，从而，降低了漏电流，抑制了短沟道效应，提升了晶体管的性能。
其中，一般是在“鳍状”结构上形成栅极后，通过离子注入工艺，对“鳍状”结构内位于栅极两侧的区域进行掺杂，以形成源极区和漏极区，“鳍状”结构的位于源极区和漏极区之间的区域(栅极覆盖的区域)作为沟道区，从而，最终形成鳍式晶体管。
然而，相关技术中，对“鳍状”结构的暴露在栅极之外的两侧区域进行离子注入掺杂时，形成的源极区/漏极区通常存在较为严重的晶格缺陷，影响了晶体管的性能。即使在离子注入后采用激光退火或地位退火来消除这些缺陷，以衬底中的硅作为种晶固态外延，也无法完全消除源极区/漏极区的晶格缺陷。
并且，参照图1所示，图1示意出了通过离子注入工艺制作LDD结构(轻掺杂漏极结构)，图中箭头所示为离子注入时离子束的照射方向，需要在“鳍状”结构10内形成一薄层由其外表面向内延伸的LDD层11，其中，对应于“鳍状”结构10的相应侧，该LDD层11可以作为轻掺杂的源极区或轻掺杂的漏极区。由于是对垂直凸起在衬底表面上的“鳍状”结构10进行离子注入掺杂，离子束的照射方向通常是由“鳍状”结构10的两侧由上向下倾斜照射向“鳍状”结构10，以使得离子束的照射区域可以覆盖“鳍状”结构10的顶部和侧壁。
应说明，图1中未示出衬底的主体结构，仅示出了伸出在衬底的表面上的“鳍状”结构10，图中位于“鳍状”结构10两侧的结构层可以为隔离层20，以便于在隔离层20之上形成后续的栅极结构(图中未示出)。
然而，受离子束的由“鳍状”结构10的顶部向底部倾斜照射的方向的限制，离子注入形成的轻掺杂的LDD层11中，位于“鳍状”结构10的顶部区域的表面结深(LDD层的厚度)往往大于位于“鳍状”结构10的侧壁区域的表面结深。如此，造成LDD层11的表面结深不均匀，影响流过LDD层11的电流的均匀性，进而，影响鳍式晶体管的性能。
有鉴于此，本申请实施例提供一种鳍式晶体管结构及其制作方法，鳍式晶体管结构的制作方法通过采用扩散工艺对鳍状部的上部进行掺杂处理，以在鳍状部的上部形成源区/漏区，扩散工艺可降低甚至消除形成的源区/漏区的晶格缺陷，且可使得形成的轻掺杂的源区/漏区的表面结深更均匀，可以提升鳍式晶体管结构的性能。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。
图2为本申请实施例提供的鳍式晶体管结构的制作方法的步骤流程图。参照图2所示，本申请实施例提供一种鳍式晶体管的制作方法，该制作方法用于制作鳍式晶体管，鳍式晶体管应用在半导体器件中，以半导体存储器为例，半导体器件可以为随机存取存储器(random access memory，RAM)或只读存储器(Read-Only Memory，ROM)，RAM例如为静态随机存储器(Static RAM，SRAM)或动态随机存储器(Dynamic RAM，DRAM)，ROM例如为可编程只读存储器(PROM)、可擦可编程序只读存储器(EPROM)和带电可擦可编程只读存储器(EEPROM)等。
其中，鳍式晶体管可以为SOI FinFET或体FinFET，SOI FinFET形成在绝缘体上硅(SOI)衬底上，体FinFET形成在体硅衬底上。由于制作工艺的不同，相比于在SOI衬底上形成的FinFET，在体硅衬底上形成的FinFET具有诸多优点，例如，低成本、低缺陷密度、高热传导等。以下均以鳍式晶体管为体FinFET为例，进行说明。
参照图2所示，该制作方法包括如下步骤：
S100、提供衬底，衬底的顶表面伸出有鳍状部。
图3a为本申请实施例提供的一种在衬底上形成有鳍状部的结构图。参照图3a所示，首先，提供衬底100，衬底100可以为半导体衬底，例如，衬底100为单晶硅衬底、多晶硅衬底、非晶硅衬底、单晶锗衬底、硅锗衬底或碳化硅衬底等。其中，衬底100上形成有鳍状部110，鳍状部110伸出在衬底100的顶表面上，例如，鳍状部110的伸出方向可以和衬底100的平面方向垂直，即，鳍状部110垂直伸出在衬底100的顶表面上。
在一些实施方式中，鳍状部110可以一体成型在衬底100上，构成鳍状部110的材料和构成衬底100的材料相同。此时，可以先提供一平板状结构的衬底100，该衬底100例如由上述半导体材料沉积而成，然后，从衬底100的顶表面向下刻蚀，去除掉部分厚度对应鳍状部110以外的其他区域的材料，以形成垂直凸起在衬底100的顶表面上的鳍状部110。
在实际应用中，以具有鳍式晶体管结构的半导体器件为例，一个半导体器件上通常集成有多个鳍式晶体管结构，这些鳍式晶体管结构例如阵列排布，由此，各鳍式晶体管结构的鳍状部110也阵列排布在衬底100的表面上。为便于鳍状部110的形成，可以采用光刻工艺在平板状的衬底100上一次性形成各鳍状部110。
具体的，可以在衬底100上涂覆一层光刻胶层，通过在光刻胶层上设置掩膜版，掩膜版上设置有掩膜开口410，通过曝光显影技术溶解去除曝光区域的光刻胶(正性光刻胶)或未曝光区域的光刻胶(负性光刻胶)，再对暴露在光刻胶层之外的衬底100进行刻蚀，以形成鳍状部110。
以光刻胶层采用正性光刻胶为例，掩膜版上对应各鳍状部110的区域设置掩膜开口410，掩膜版上的其他区域不透光，紫外光穿过掩膜开口410照射至光刻胶层的曝光区域，光刻胶层的曝光区域对应各鳍状部110，通过显影技术去除曝光区域的光刻胶，暴露出衬底100的表面上对应各鳍状部110的区域。此时，对衬底100的暴露区域进行刻蚀，去除掉曝光区域内的部分厚度的衬底100，在衬底100的顶表面上形成各鳍状部110。
与正性光刻胶相反的，若光刻胶层采用负性光刻胶，则可以将掩膜版上对应各鳍状部110的区域设置为不透光区域，掩膜版上的其他区域透光，光刻胶层上的对应各鳍状部110之外的其他区域形成曝光区域，通过显影技术去除未曝光区域的光刻胶层，即去除对应各鳍状部110的光刻胶层，暴露出衬底100的表面上对应各鳍状部110的区域。之后，对衬底100的暴露区域进行刻蚀，去除掉曝光区域内的部分厚度的衬底100，在衬底100的顶表面上形成各鳍状部110。
可以理解的是，利用紫外光通过掩膜版照射向光刻胶层，以使掩膜版上的掩膜图形转移到光刻胶层形成光刻胶层图形的曝光和显影工艺，以及形成光刻胶层图形后对未被光刻胶层覆盖的区域进行刻蚀的工艺，与上述工艺流程相同或类似，对于本实施例之后出现的曝光显影及刻蚀过程，不再一一赘述。
图3b为本申请实施例提供的另一种在衬底上形成有鳍状部的结构图。参照图3b所示，在另一些实施方式中，出于其他目的的考虑，鳍状部110也可以形成在衬底100上的其他结构层之上，例如，本实施例定义的衬底100可以包括半导体衬底101及层叠在半导体衬底101上的绝缘层102，鳍状部110形成在绝缘层102上，鳍状部110可以由半导体材料形成，例如，构成鳍状部110的半导体材料可以为单晶硅、多晶硅或硅锗材料等。
与前述在衬底100上形成鳍状部110类似的，可以先在绝缘层102上形成整层半导体层，然后，利用光刻工艺刻蚀掉半导体层中对应鳍状部110之外的其他区域的材料，以在绝缘层102上形成各鳍状部110，此处不再赘述。
此时，由于鳍状部110形成在绝缘层102上，对于鳍状部110中的沟道区(后续对鳍状部110进行掺杂在鳍状部110的两侧区域分别形成源区和漏区，鳍状部110的位于源区和漏区之间的区域即为沟道区)而言，沟道区位于绝缘层102之上，类似于鳍状部110形成在SOI衬底上，因此，鳍式晶体管不仅具有体FinFET的优点，而且，鳍式晶体管还可以大大减小漏电流，提升了鳍式晶体管的性能。
以下均以鳍式晶体管形成在图3a示出的衬底100上为例，对鳍式晶体管的后续形成过程进行说明。
S200、在衬底上形成隔离层，隔离层的顶表面低于鳍状部的顶部，以使鳍状部的上方暴露在隔离层上方。
图4为本申请实施例提供的在衬底上形成隔离层的结构图。参照图4所示，在衬底100上形成鳍状部110之后，先在衬底100上形成隔离层200，隔离层200的厚度小于鳍状部110的伸出高度，即，隔离层200的顶表面低于鳍状部110的顶部，鳍状部110的上部111暴露在隔离层200上方。构成隔离层200的材料例如为氧化硅，可以通过沉积工艺沉积形成隔离层200，例如，通过化学气相沉积(Chemical Vapor Deposition，CVD)工艺或物理气相沉积(Physical Vapor Deposition，PVD)工艺沉积形成隔离层200。
对于由半导体材料制作形成的衬底100，层叠在衬底100上的隔离层200用于隔离相邻的鳍状部110，以使后续在鳍状部110中形成的源区和漏区均位于鳍状部110的上部111(鳍状部110的位于隔离层200上方的部分)，鳍状部110的底部(位于隔离层200的厚度范围内的区域)维持半导体特性，相当于鳍状部110的源区/漏区的底部与衬底100之间具有半导体层，这可显著降低相邻鳍状部110的源区/漏区之间漏电流的概率，提升鳍状部110的电隔离性能。
S300、采用扩散工艺对鳍状部的上部进行掺杂处理，以在鳍状部的上部中形成源区及漏区中的至少一者。
在衬底100上形成隔离层200之后，接下来对暴露在隔离层200之上的鳍状部110的上部111进行处理，以在鳍状部110的上部111的两侧区域掺杂形成源区和漏区，该两侧区域是指鳍状部110的延长方向上的两侧区域，源区和漏区之间未被掺杂的区域即为沟道区。
应说明，由于需要在鳍状部110的上部111的两侧区域进行掺杂，为了更准确的在鳍状部110的上部111形成源区/漏区，通常需要先在鳍状部110上形成栅极结构(图中为示出)，栅极结构覆盖在鳍状部110的上部111的对应沟道区的中间区域，以通过栅极结构定义出鳍状部110的上部111中需要掺杂的区域。其中，鳍状部110的上部111中，位于栅极结构两侧的区域即为需要掺杂的区域，两侧区域经掺杂分别形成源区和漏区。
其中，栅极结构可以包括栅极绝缘层(图中未示出)和栅电极层(图中未示出)，栅极绝缘层和栅电极层依次层叠在鳍状部110的上部111的外表面，且栅极绝缘层和栅电极层对应沟道区设置。其中，栅极绝缘层可以仅包裹相应鳍状部110的上部111的外壁面，栅电极层可以沿鳍状部110排列方向(沿鳍状部110的宽度方向的排列方向)横跨多个鳍状部110，即，多个鳍状部110共用一个栅电极层。
另外，根据鳍式晶体管的结构设计，栅极结构在鳍状部110上的排布方式可以不同。以单栅结构的鳍式晶体管结构为例，一个鳍状部110上可以设置一个栅极结构；以多栅结构的鳍式晶体管结构为例，沿鳍状部110的延长方向，鳍状部110内可以间隔设置有多个沟道区，相应的，一个鳍状部110上可以间隔设置多个栅极结构，栅极结构与沟道区一一对应。
示例性的，栅极绝缘层102可以由SiO2、SiN或SiON等材料制作形成，栅电极层可以由多晶硅制作形成，或者，栅电极层可以由TiN、TiAlN、TaN等金属材料制作形成。
为便于对鳍状部110的上部111后续的掺杂处理过程进行说明，图4及之后的附图中均未体现鳍状部110上覆盖的栅极结构，对此，可以认为图4及之后的附图中示出的鳍状部110的长度区域仅对应源区或漏区。
本实施例中，采用扩散工艺对鳍状部110的上部111中对应源区/漏区的区域进行掺杂处理，以在鳍状部110的上部111形成源区/漏区。通过采用扩散工艺形成源区/漏区，可降低甚至消除源区/漏区中的晶格缺陷，并且，对于形成的轻掺杂的源区/漏区，可使得源区/漏区的表面结深更均匀，以此提升鳍式晶体管结构的性能。
由于是对鳍状部110进行掺杂，而如前所述，一个半导体器件中，通常具有多个鳍式晶体管结构，也就是说，衬底100的顶表面上间隔设置(例如阵列排布)有多个鳍状部110。因而，在进行扩散掺杂之前，需要先限定出扩散区域300，使扩散区域300包围在鳍状部110的上部111的外周，掺杂时，对隔离层200上位于扩散区域300内的区域进行掺杂，以对位于扩散区域300内的鳍状部110的上部111进行扩散掺杂处理，而隔离层200上的其他区域则不受掺杂的影响。
图5为本申请实施例提供的在隔离层上设置扩散区域的示意图。参照图5所示，对于在隔离层200上限定出扩散区域300，在一些实施方式中，可以是在隔离层200上形成掩膜层400，掩膜层400例如为光阻层401，掩膜层400上具有掩膜开口410，掩膜开口410对应鳍状部110所在的部位，鳍状部110暴露在掩膜开口410内，掩膜开口410形成扩散区域300。
扩散掺杂时，可对暴露在掩膜层400的掩膜开口410内的鳍状部110进行掺杂，而隔离层200上的其他区域则被掩膜层400遮盖，扩散掺杂过程不会对隔离层200上的其他区域造成影响。
在实际应用中，同前述的光刻工艺类似的，可以先在隔离层200上设置整层的光阻层401，光阻层401不仅覆盖鳍状部110之外的其他区域，也覆盖鳍状部110所在的区域，之后，在光阻层401上覆盖掩膜版，掩膜版上具有开口(与鳍状部110所在的区域对应或与鳍状部110之外的其他区域对应)，通过曝光显影技术，去除对应鳍状部110所在区域的光阻层401，如此，光阻层401在对应鳍状部110的区域形成掩膜开口410，鳍状部110暴露在掩膜开口410内，而隔离层200上的其他区域仍然处于光阻层401的覆盖之下。
由于对鳍状部110进行扩散掺杂的过程为高温过程，而正常状态下的光阻层401稳定性较差，为了使光阻层401能够对其覆盖的区域起到稳定的保护作用，本实施例中，在隔离层200上形成光阻层401、且在光阻层401上加工出掩膜开口410后，可以对光阻层401进行碳化处理，以提高光阻层401的强度和硬度，保证光阻层401在鳍状部110进行扩散掺杂时的稳定性。
图6a为本申请实施例提供的对鳍状部的上部进行掺杂处理的一种方式的示意图。参照图6a所示，作为一种实施方式，可以在扩散区域300内旋涂掺杂凝胶500，使掺杂凝胶500覆盖鳍状部110的上部111，即，鳍状部110暴露在隔离层200之上的部位被掺杂凝胶500包裹。可以理解的是，掺杂凝胶500中含有可以使鳍状部110形成源区/漏区的掺杂元素，掺杂凝胶500涂布完成后，通过对掺杂凝胶500进行退火处理，使掺杂凝胶500中的掺杂元素渗入鳍状部110内，以在鳍状部110的被掺杂凝胶500覆盖的相应部位形成源区/漏区。
示例性的，掺杂凝胶500中的掺杂元素包括磷、硼、砷、铅、铟中的一种或多种。应理解，根据掺杂的元素的不同，形成的鳍式晶体管可以为PNP型晶体管或NPN型晶体管，例如，形成的鳍式晶体管为硅NPN型晶体管、硅PNP型晶体管、锗NPN型晶体管或锗PNP型晶体管。
其中，通常情况下，可以在鳍状部110的位于栅极结构两侧的扩散区域300同时旋涂掺杂凝胶500，对鳍状部110的位于栅极结构的两侧的掺杂凝胶500同时进行退火处理，以在鳍状部110的位于栅极结构的两侧分别形成源区和漏区。或者，在其他情况下，也可以单次对鳍状部110的位于栅极结构一侧的扩散区域300旋涂掺杂凝胶500，之后，对掺杂凝胶500进行退火处理，以在鳍状部110的该侧形成源区或漏区；之后，再在鳍状部110的位于栅极结构另一侧的扩散区域300旋涂掺杂凝胶500或采用别的掺杂方式，以在鳍状部110的另一侧形成漏区或源区。
将掺杂凝胶500旋涂在扩散区域300之后，对掺杂凝胶500进行退火处理，一方面，为鳍状部110的掺杂过程提供了能量，可以使掺杂凝胶500中的掺杂元素更快的进入鳍状部110内，提升鳍状部110的掺杂效率。另一方面，退火过程可以消除残余应力，稳定尺寸，减少鳍状部110变形与裂纹倾向；可以使得源区/漏区的掺杂更均匀，细化晶粒，调整晶格组织结构，降低甚至消除晶格缺陷，提升鳍式晶体管的性能。
具体的，退火过程的退火时间可以控制在0.5h-2h，例如，退火时间可以为5S、30S、45s、1min、5min、10min、15min、20min、30min、45min、1h、1.25h、1.5h、1.75h等，可以根据需要形成的源区/漏区的掺杂浓度进行确定。其间，可以将退火温度控制在700℃-1200℃之间，例如，退火温度可以为750℃、800℃、850℃、900℃、950℃、1000℃、1050℃、1100℃、1150℃，以期获得晶粒细密、组织均匀、晶格缺陷少的源区/漏区，使得鳍式晶体管具有较好的性能。
示例性的，根据实际需求，退火工艺可以采用激光退火(Laser anneal)、尖峰退火(spike anneal)、均温退火(soak anneal)等工艺。以激光退火为例，可以通过调整激光退火过程中，通入的CO2气体的浓度及激光能量等参数，来调整扩散过程的热预算(扩散深度)，从而，控制形成源区/漏区的掺杂浓度。
图6b为本申请实施例提供的对鳍状部的上部进行掺杂处理的另一种方式的示意图。参照图6b所示，作为另一种实施方式，可以通过在扩散区域300内通入含有掺杂元素的掺杂气体600，掺杂气体600笼罩在鳍状部110的上部111的周围，同时，对扩散区域300进行退火处理，使掺杂气体600中的掺杂元素渗入鳍状部110内，以在鳍状部110内对应扩散区域300的部位形成源区/漏区。
其中，与在扩散区域300内旋涂掺杂凝胶500类似的，可以在鳍状部110的位于栅极结构两侧的扩散区域300同时通入掺杂气体600，对鳍状部110的位于栅极结构两侧的扩散区域300同时进行退火处理，以在鳍状部110的位于栅极结构的两侧分别形成源区或漏区。或者，也可以对鳍状部110的位于栅极结构两侧的区域依次掺杂，此时，可以是鳍状部110的两侧均采用通入掺杂气体600的方式掺杂，或是鳍状部110的一侧采用通入掺杂气体600的方式掺杂，而另一侧则采用别的掺杂方式掺杂。
类似的，掺杂气体600中包含的掺杂元素可以为上述磷、硼、砷、铅、铟中的一种或多种；通入掺杂气体600的过程中，通过对扩散区域300进行退火处理，为掺杂过程提供能量，可以提升鳍状部110的掺杂效率，使源区/漏区的掺杂更均匀，消除形成的源区/漏区的晶格缺陷，提升鳍式晶体管的性能。
并且，退火工艺可以采用上述激光退火、尖峰退火、均温退火等工艺，退火过程的退火时间可以控制在0.5h-2h，其间的退火温度可以控制在700℃-1200℃之间，此处不再赘述。
图7a为本申请实施例提供的形成的一种源区/漏区的结构示意图；图7b为本申请实施例提供的形成的另一种源区/漏区的结构示意图。参照图7a和图7b所示，根据实际需求，可以对扩散掺杂过程中的参数进行控制，例如，控制掺杂凝胶500或掺杂气体600中掺杂元素的浓度，控制扩散掺杂的时间，控制退火过程的退火时间、退火温度等，可以控制掺杂元素在鳍状部110内的扩散深度。
参照图7a所示，作为一种实施方式，对位于扩散区域300内的鳍状部110，通过对扩散掺杂过程中的参数进行控制，可以使形成的源区111a/漏区111b占据鳍状部110的整个厚度，即，鳍状部110的位于扩散区域300内的整个厚度均为掺杂区域。如此，形成的源区111a/漏区111b的横截面积较大，当鳍式晶体管结构处于打开状态时，流过沟道区的电流较多，鳍式晶体管的载流能力高。
其中，由于形成的源区111a/漏区111b占据鳍状部110的整个厚度，即，掺杂区域占据鳍状部110的整个厚度，也就是说，掺杂元素在鳍状部110内全扩散而占据整个厚度区域。为了达到掺杂元素在鳍状部110内全扩散的目的，可以控制掺杂凝胶500或掺杂气体600具有较高浓度的掺杂元素，并且，可以适当延长退火过程的退火时间，或增大退火过程的退火温度，以使掺杂元素在鳍状部110内具有较大的扩散深度，达到全扩散效果。
参照图7b所示，作为另一种实施方式，对位于扩散区域300内的鳍状部110，通过对扩散掺杂过程中的参数进行控制，可以使形成的源区111a/漏区111b占据鳍状部110的部分厚度，使源区111a/漏区111b形成为由鳍状部110的上部111的外壁面向内延伸预设厚度的LDD区111C，即，鳍状部110的位于扩散区域300内的部分由外壁面向内的部分厚度为掺杂区域。
在实际应用中，可以在沟道区中靠近源区111a/漏区111b的端部部分引入LDD区111C，LDD区111C可以降低源区111a/漏区111b在沟道区的电场分布，承受部分源漏电压，使鳍式晶体管抗热载流子退化的能力得到提高。在有些情况下，例如，在鳍式晶体管的低载流需求下，也可以使鳍状部110中源区111a/漏区111b的整个延长区域均为LDD区111C，本实施例对此不作限制。
其中，由于形成的LDD区111C仅占据鳍状部110由外壁面向内的部分厚度，即，掺杂区域占据鳍状部110由外壁面向内的部分厚度，也就是说，掺杂元素在鳍状部110内的扩散深度较小。为了达到掺杂元素在鳍状部110内浅扩散的目的，可以控制掺杂凝胶500或掺杂气体600具有较低浓度的掺杂元素，并且，可以缩短退火过程的退火时间，例如，采用快速退火工艺，将扩散区域300内的掺杂凝胶500或掺杂气体600快速加热至1000-1500K，温升达到要求后，保持几秒钟，即结束退火，以在鳍状部110内形成LDD区111C。
继续参照图7b，在鳍状部110内形成LDD区111C时，通过采用本实施例的扩散工艺，可以降低甚至消除LDD区111C的晶格缺陷，并且，还可以使得LDD区111C的表面结深更均匀，鳍状部110的上部111的顶部区域及侧壁区域的表面结深几乎保持一致，保证了流过LDD区111C的电流的均匀性，从而，可以提升鳍式晶体管的性能。
为了对鳍式晶体管结构的电学特性进行调节，在一些实施方式中，可以通过调整栅极结构覆盖鳍状部110的面积，调整栅极结构的开启电压，例如，可以使栅极结构仅覆盖鳍状部110的上部111的部分区域，栅极结构覆盖鳍状部110的顶端向下的部分高度区域，并且，栅极结构与隔离层200之间具有间距。
图8为本申请实施例提供的一种鳍状部的截面示意图。参照图8所示，对于栅极结构仅覆盖鳍状部110的上部111的部分区域且与隔离层200之间具有间距的情况，与之对应的，对于暴露在隔离层200之上的鳍状部110的上部111，可以降低鳍状部110中源区111a/漏区111b的掺杂浓度，以使形成的源区111a/漏区111b仅覆盖鳍状部110的上部111的部分区域，鳍状部110中，源区111a/漏区111b所覆盖的高度区域与栅极结构所覆盖的高度区域对应。
其中，可以将鳍状部110的上部111沿鳍状部110的高度方向(鳍状部110的伸出方向)分为顶部区1111和底部区1112，底部区1112为鳍状部110的由隔离层200的表面向上延伸的一段高度区域，即，底部区1112靠近衬底100的顶表面，顶部区1111为底部区1112的上端至鳍状部110的顶端之间的一段高度区域。扩散掺杂形成的源区111a/漏区111b仅覆盖鳍状部110的上部111的顶部区1111，而鳍状部110的上部111的底部区1112未掺杂，如此，降低了源区111a/漏区111b的掺杂浓度，增大了源区111a/漏区111b与衬底100之间的间距。
具体的，参照图8所示，可以通过在鳍状部110的上部111的底部区1112的宽度方向的两侧外壁面设置隔离部700，即，隔离部700形成在隔离层200上，且两侧的隔离部700分别覆盖鳍状部110的相应侧的侧壁面，且隔离部700沿鳍状部110的延长方向延伸。隔离部700可以采用SiO2、SiN、SiCN等绝缘材料制作形成。
通过在鳍状部110的上部111的底部区1112两侧形成隔离部700，扩散掺杂形成源区111a/漏区111b时，受隔离部700的阻挡，扩散区域300内的掺杂元素向鳍状部110的上部111的顶部区1111内扩散，由于鳍状部110的宽度很小，使得掺杂元素在鳍状部110内基本呈横向扩散趋势，因而，掺杂形成源区111a/漏区111b通常仅覆盖鳍状部110的上部111的顶部区1111。
应理解，图8中虽以掺杂元素在鳍状部110的上部111的顶部区1111全扩散，形成覆盖鳍状部110的上部111的顶部区1111的全部厚度的源区111a/漏区111b为例，结合图7b所示，也可以通过控制扩散掺杂过程中的参数，使掺杂元素在鳍状部110的上部111的顶部区1111浅扩散，以在鳍状部110的上部111的顶部区1111形成LDD区111C。
另外，本申请还提供一种鳍式晶体管结构，该鳍式晶体管结构通过上述制作方法制作而成，通过上述制作方法形成的鳍式晶体管结构，晶格缺陷少，对于具有LDD区的情况，LDD区的表面结深的均匀性好，鳍式晶体管结构的性能较好。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请的描述中，需要理解的是，本文中使用的术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等应做广义理解，例如可以是固定连接，也可以是可拆卸连接，或成为一体；可以是直接相连，也可以通过中间媒介间接相连，可以使两个元件内部的相连或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (15)

1.一种鳍式晶体管结构的制作方法，其特征在于，包括：
提供衬底，所述衬底的顶表面伸出有鳍状部；
在所述衬底上形成隔离层，所述隔离层的顶表面低于所述鳍状部的顶部，以使所述鳍状部的上部暴露在所述隔离层上方；
采用扩散工艺对所述鳍状部的上部进行掺杂处理，以在所述鳍状部的上部中形成源区及漏区中的至少一者。
2.根据权利要求1所述的鳍式晶体管结构的制作方法，其特征在于，对所述鳍状部的上部进行掺杂处理，包括：
设置扩散区域，所述扩散区域包围在所述鳍状部的上部的外周；
对位于所述扩散区域内的所述鳍状部的上部进行扩散掺杂处理。
3.根据权利要求2所述的鳍式晶体管结构的制作方法，其特征在于，在所述扩散区域内对所述鳍状部的上部进行扩散掺杂处理，包括：
在所述扩散区域内旋涂掺杂凝胶，所述掺杂凝胶覆盖所述鳍状部的上部；
对所述掺杂凝胶进行退火处理。
4.根据权利要求2所述的鳍式晶体管结构的制作方法，其特征在于，在所述扩散区域内对所述鳍状部的上部进行扩散掺杂处理，包括：
在所述扩散区域内通入掺杂气体，并进行退火处理。
5.根据权利要求3或4所述的鳍式晶体管结构的制作方法，其特征在于，进行所述退火处理，包括：
将退火温度控制在700-1200℃范围内，将退火时间控制在0.5h-2h范围内。
6.根据权利要求1-4任一项所述的鳍式晶体管结构的制作方法，其特征在于，对所述鳍状部的上部进行掺杂处理，包括：
所述掺杂处理的掺杂元素包括磷、硼、砷、铅、铝、铟中的一种或多种。
7.根据权利要求1-4任一项所述的鳍式晶体管结构的制作方法，其特征在于，对所述鳍状部的上部进行掺杂处理，包括：
形成由所述鳍状部的上部的外壁面向内延伸预设厚度的LDD区，以形成所述源区和/或所述漏区。
8.根据权利要求7所述的鳍式晶体管结构的制作方法，其特征在于，采用快速退火工艺形成所述LDD区。
9.根据权利要求1-4任一项所述的鳍式晶体管结构的制作方法，其特征在于，对所述鳍状部的上部进行掺杂处理，包括：
形成占据所述鳍状部的上部的整个厚度的掺杂区域，以形成所述源区和/或所述漏区。
10.根据权利要求2-4任一项所述的鳍式晶体管结构的制作方法，其特征在于，所述设置扩散区域，包括：
在所述隔离层上形成掩膜层，所述掩膜层具有掩膜开口，所述掩膜开口暴露所述鳍状部的上部并形成所述扩散区域。
11.根据权利要求10所述的鳍式晶体管结构的制作方法，其特征在于，所述在所述衬底上形成掩膜层，包括：
在所述衬底上形成光阻层；
碳化所述光阻层，以形成所述掩膜层。
12.根据权利要求1-4任一项所述的鳍式晶体管结构的制作方法，其特征在于，所述鳍状部的上部包括顶部区和底部区，所述底部区靠近所述衬底的顶表面，所述顶部区位于所述底部区上方，所述源区和/或所述漏区位于所述顶部区中。
13.根据权利要求12所述的鳍式晶体管结构的制作方法，其特征在于，所述底部区的宽度方向上的两侧外壁面设有隔离部。
14.根据权利要求1-4任一项所述的鳍式晶体管结构的制作方法，其特征在于，对所述鳍状部的上部进行掺杂处理之前，还包括：
在所述鳍状部的上部上形成栅极结构；
对所述鳍状部的上部暴露在所述栅极结构之外的区域进行掺杂处理。
15.一种鳍式晶体管结构，其特征在于，所述鳍式晶体管结构通过权利要求1-14任一项所述的制作方法制作而成。
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