CN107039520A - 鳍式场效应晶体管及其形成方法 - Google Patents

鳍式场效应晶体管及其形成方法 Download PDF

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Abstract

一种鳍式场效应晶体管及其形成方法,其中方法包括:提供半导体衬底,半导体衬底上具有鳍部和横跨所述鳍部的栅极结构,栅极结构覆盖部分鳍部的顶部表面和侧壁;在栅极结构两侧侧壁形成牺牲侧墙;形成覆盖牺牲侧墙侧壁的第二侧墙,牺牲侧墙和第二侧墙覆盖的鳍部为负遮盖区;在栅极结构、牺牲侧墙和第二侧墙一侧的鳍部中形成源区,在栅极结构、牺牲侧墙和第二侧墙另一侧的鳍部中形成漏区;在半导体衬底和鳍部上形成覆盖第二侧墙侧壁的层间介质层后,去除栅极结构和源区之间的牺牲侧墙,形成开口;形成填充满所述开口的第一侧墙,第一侧墙的介电常数大于第二侧墙的介电常数且大于牺牲侧墙的介电常数。所述方法能减小寄生电容且提升具有驱动电流。

Description

鳍式场效应晶体管及其形成方法
技术领域
本发明涉及半导体制造领域,尤其涉及一种鳍式场效应晶体管及其形成方法。
背景技术
MOS晶体管是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括:半导体衬底;位于半导体衬底表面的栅极结构,位于栅极结构一侧半导体衬底内的源区和位于栅极结构另一侧半导体衬底内的漏区。MOS晶体管通过在栅极施加电压,调节通过栅极结构底部沟道的电流来产生开关信号。
随着半导体技术的发展,传统的平面式的MOS晶体管对沟道电流的控制能力变弱,造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件,它一般包括凸出于半导体衬底表面的鳍部,覆盖部分所述鳍部的顶部表面和侧壁的栅极结构,位于栅极结构一侧的鳍部内的源区和位于栅极结构另一侧的鳍部内的漏区。
形成鳍式场效应晶体管的方法包括:提供半导体衬底,所述半导体衬底表面具有凸起的鳍部和横跨所述鳍部的栅极结构,所述栅极结构覆盖部分所述鳍部的顶部表面和侧壁;在栅极结构两侧侧壁形成侧墙;以侧墙和栅极结构为掩膜对栅极结构两侧的鳍部进行离子注入形成重掺杂的源区和漏区。
随着特征尺寸进一步缩小,现有技术形成的鳍式场效应晶体管的性能较差。
发明内容
本发明解决的问题是提供一种鳍式场效应晶体管及其形成方法,以减小栅极结构和源区、漏区之间的寄生电容的同时提升具有负遮盖区的鳍式场效应晶体管的驱动电流。
为解决上述问题,本发明提供一种鳍式场效应晶体管的形成方法,包括:提供半导体衬底,所述半导体衬底上具有鳍部和横跨所述鳍部的栅极结构,所述栅极结构覆盖部分鳍部的顶部表面和侧壁;在所述栅极结构两侧侧壁形成牺牲侧墙;形成覆盖所述牺牲侧墙侧壁的第二侧墙,所述牺牲侧墙和第二侧墙覆盖的鳍部为负遮盖区;在所述栅极结构、牺牲侧墙和第二侧墙一侧的鳍部中形成源区,在所述栅极结构、牺牲侧墙和第二侧墙另一侧的鳍部中形成漏区;在所述半导体衬底和所述鳍部上形成覆盖所述第二侧墙侧壁的层间介质层后,去除所述栅极结构和源区之间的牺牲侧墙,形成开口;形成填充满所述开口的第一侧墙,所述第一侧墙的介电常数大于第二侧墙的介电常数且大于牺牲侧墙的介电常数。
可选的,所述第一侧墙的介电常数为10~50。
可选的,所述第一侧墙的材料为HfO2、HfSiON或HfAlO2
可选的,形成所述第一侧墙的工艺为旋转涂覆工艺。
可选的,所述牺牲侧墙的介电常数为1.5~5,所述第二侧墙的介电常数为1.5~5,且所述第二侧墙的材料不同于牺牲侧墙的材料。
可选的,所述牺牲侧墙的材料为不定型碳或氧化硅。
可选的,所述第二侧墙的材料为氮化硅或氮氧化硅。
可选的,去除所述栅极结构和源区之间的牺牲侧墙的工艺为干刻工艺。
本发明还提供一种鳍式场效应晶体管,包括:半导体衬底;鳍部,位于所述半导体衬底上;栅极结构,横跨所述鳍部,所述栅极结构覆盖部分鳍部的顶部表面和侧壁;源区,位于所述栅极结构一侧的鳍部中;漏区,位于所述栅极结构另一侧的鳍部中;负遮盖区,位于栅极结构和源区、及栅极结构和漏区之间鳍部中;第一侧墙,覆盖所述栅极结构一侧的侧壁且位于所述栅极结构和源区之间;牺牲侧墙,位于所述栅极结构另一侧侧壁且位于所述栅极结构和漏区之间;第二侧墙,位于栅极结构和源区、及栅极结构和漏区之间,且覆盖第一侧墙的侧壁和牺牲侧墙的侧壁,第一侧墙和第二侧墙覆盖所述负遮盖区;层间介质层,位于半导体衬底和所述鳍部上且覆盖所述第二侧墙的侧壁。
本发明还提供一种鳍式场效应晶体管的形成方法,包括:提供半导体衬底,所述半导体衬底上具有鳍部和横跨所述鳍部的栅极结构,所述栅极结构覆盖部分鳍部的顶部表面和侧壁;在所述栅极结构两侧侧壁形成牺牲侧墙;减薄所述栅极结构一侧的牺牲侧墙后,形成覆盖所述牺牲侧墙侧壁的第二侧墙,所述牺牲侧墙和第二侧墙覆盖的鳍部构成负遮盖区;在所述栅极结构、牺牲侧墙和第二侧墙一侧的鳍部中形成源区,在所述栅极结构、牺牲侧墙和第二侧墙另一侧的鳍部中形成漏区,且所述减薄的牺牲侧墙位于所述栅极结构和漏区之间;在所述半导体衬底和所述鳍部上形成覆盖所述第二侧墙侧壁的层间介质层后,去除所述栅极结构和源区之间的牺牲侧墙,形成开口;形成填充满所述开口的第一侧墙,所述第一侧墙的介电常数大于所述第二侧墙的介电常数;形成第一侧墙后,去除所述栅极结构和漏区之间的牺牲侧墙,形成空气隙。
可选的,所述第一侧墙的介电常数为10~50。
可选的,所述第一侧墙的材料为HfO2、HfSiON或HfAlO2
可选的,形成所述第一侧墙的工艺为旋转涂覆工艺。
可选的,所述牺牲侧墙的介电常数为1.5~5,所述第二侧墙的介电常数为1.5~5,且所述第二侧墙的材料不同于牺牲侧墙的材料。
可选的,所述牺牲侧墙的材料为不定型碳或氧化硅。
可选的,所述第二侧墙的材料为氮化硅或氮氧化硅。
可选的,所述空气隙的宽度为1nm~20nm。
可选的,去除所述栅极结构和漏区之间的牺牲侧墙以形成空气隙的工艺为干刻工艺。
可选的,减薄所述栅极结构一侧的牺牲侧墙的工艺为:将所述栅极结构一侧的牺牲侧墙的顶部表面、栅极结构以及栅极结构另一侧的牺牲侧墙用光刻胶层覆盖;以所述光刻胶层为掩膜,刻蚀栅极结构一侧的牺牲侧墙以减薄所述栅极结构一侧的牺牲侧墙。
本发明还提供一种鳍式场效应晶体管,包括:半导体衬底;鳍部,位于所述半导体衬底上;栅极结构,横跨所述鳍部,所述栅极结构覆盖部分鳍部的顶部表面和侧壁;源区,位于所述栅极结构一侧的鳍部中;漏区,位于所述栅极结构另一侧的鳍部中;负遮盖区,位于栅极结构和源区、及栅极结构和漏区之间鳍部中;第一侧墙,覆盖栅极结构一侧的侧壁且位于所述栅极结构和源区之间;第二侧墙,位于栅极结构和源区、及栅极结构和漏区之间,所述栅极结构和源区之间的第二侧墙覆盖第一侧墙的侧壁;空气隙,位于所述栅极结构和漏区之间,且位于所述栅极结构和第二侧墙之间;层间介质层,位于半导体衬底和所述鳍部上且覆盖所述第二侧墙的侧壁。
与现有技术相比,本发明的技术方案具有以下优点:
(1)由于在栅极结构和和源区之间的负遮盖区上形成双介电常数的侧墙,即具有栅极结构和源区之间的负遮盖区上具有较高介电常数材料的第一侧墙和覆盖第一侧墙的具有较低介电常数材料的第二侧墙,在栅极结构和漏区之间的负遮盖区上形成较低介电常数的侧墙(包括栅极结构和漏区之间的牺牲侧墙和第二侧墙)。栅极结构和源区之间具有较高介电常数材料的第一侧墙,降低了负遮盖区的势垒,使得具有负遮盖区的鳍式场效应晶体管的驱动电流增加;同时,在栅极结构和源区之间具有覆盖第一侧墙的具有较低介电常数材料的第二侧墙,在栅极结构和漏区之间具有较低介电常数的侧墙(包括栅极结构和漏区之间的牺牲侧墙和第二侧墙),有效的降低了栅极结构和源区、漏区之间的寄生电容。即本发明在减小栅极结构和源区、漏区之间的寄生电容的同时有效的提升具有负遮盖区的鳍式场效应晶体管的驱动电流。
(2)进一步,将栅极结构和漏区之间的牺牲侧墙用空气隙取代,使得栅极结构和漏区之间的侧墙的介电常数进一步的降低,进一步的使得栅极结构和漏区之间的寄生电容的降低。
附图说明
图1至图8是本发明第一实施例中鳍式场效应晶体管形成过程的结构示意图;
图9至图15是本发明第二实施例中鳍式场效应晶体管形成过程的结构示意图。
具体实施方式
正如背景技术所述,现有技术形成的鳍式场效应晶体管的性能有待提高。
随着特征尺寸的进一步降低,尤其是在20nm节点以下,鳍式场效应晶体管的短沟道效应明显,如:阈值电压对沟道长度变化敏感、载流子速度饱和效应、热载流子效应和亚阈值特性退化等。为了解决上述问题,现有技术提出了一种具有负遮盖区的鳍式场效应晶体管(FinFETs with underlaps),包括:半导体衬底;位于所述半导体衬底上的鳍部;横跨所述鳍部的栅极结构,所述栅极结构覆盖部分鳍部的顶部和侧壁;位于所述栅极结构两侧的侧墙;位于所述栅极结构两侧的鳍部内的源漏区;位于所述侧墙下方的鳍部内的负遮盖区,所述负遮盖区的掺杂浓度和所述鳍式场效应晶体管沟道区域的掺杂浓度相同。
在上述具有负遮盖区的鳍式场效应晶体管中,由于负遮盖区的掺杂浓度和所述鳍式场效应晶体管沟道区的掺杂浓度相同,增大了有效沟道区域的长度,改善了短沟道效应。但是由于负遮盖区的存在,沟道电阻增加,导致鳍式场效应晶体管的驱动电流下降。另外,现有技术中具有负遮盖区的鳍式场效应晶体管的侧墙采用较低介电常数材料形成,以使得栅极结构和后续在源漏区上形成的导电插塞之间的寄生电容降低。这与具有负遮盖区的鳍式场效应晶体管需要通过较高介电常数材料的侧墙来提升具有负遮盖区的鳍式场效应晶体管驱动电流的目的相冲突。
进一步的,研究发现,若仅在栅极结构和源区之间形成双介电常数的侧墙,即具有栅极结构和源区之间具有较高介电常数材料的第一侧墙和覆盖第一侧墙的具有较低介电常数材料的第二侧墙,在栅极结构和漏区之间形成较低介电常数的侧墙,会减小栅极结构和源区、漏区之间的寄生电容,同时有效的提升具有负遮盖区的鳍式场效应晶体管的驱动电流。而在栅极结构和漏区之间形成高介电常数材料的侧墙会使得鳍式场效应晶体管的驱动电流降低。
在此基础上,本发明提供一种鳍式场效应晶体管的形成方法,包括:提供半导体衬底,所述半导体衬底上具有鳍部和横跨所述鳍部的栅极结构,所述栅极结构覆盖部分鳍部的顶部表面和侧壁;在所述栅极结构两侧侧壁形成牺牲侧墙;形成覆盖所述牺牲侧墙侧壁的第二侧墙,所述牺牲侧墙和第二侧墙覆盖的鳍部为负遮盖区;在所述栅极结构、牺牲侧墙和第二侧墙一侧的鳍部中形成源区,在所述栅极结构、牺牲侧墙和第二侧墙另一侧的鳍部中形成漏区;在所述半导体衬底和所述鳍部上形成覆盖所述第二侧墙侧壁的层间介质层后,去除所述栅极结构和源区之间的牺牲侧墙,形成开口;形成填充满所述开口的第一侧墙,所述第一侧墙的介电常数大于第二侧墙的介电常数且大于牺牲侧墙的介电常数。使得减小栅极结构和源区、漏区之间的寄生电容的同时提升了具有负遮盖区的鳍式场效应晶体管的驱动电流。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
第一实施例
图1至图8是本发明第一实施例中鳍式场效应晶体管形成过程的结构示意图。
结合参考图1、图2,图2为沿着图1鳍部延伸方向(A-A1切割线)得到的剖面图,提供半导体衬底100,所述半导体衬底100上具有鳍部120和横跨所述鳍部120的栅极结构130,所述栅极结构130覆盖部分鳍部120的顶部表面和侧壁。
所述半导体衬底100为后续形成半导体器件提供工艺平台。
所述半导体衬底100可以是单晶硅,多晶硅或非晶硅;所述半导体衬底100也可以是硅、锗、锗化硅、砷化镓等半导体材料;本实施例中,所述半导体衬底100的材料为硅。
所述鳍部120通过对半导体衬底100进行刻蚀而形成。本实施例中,以三个鳍部120作为示例,在其它实施例中,可以根据实际需要选择鳍部120的数量。
所述半导体衬底100表面还具有隔离结构110,隔离结构110的表面低于鳍部120的顶部表面,隔离结构110用于电学隔离相邻的鳍部120。所述隔离结构110的材料包括氧化硅或氮氧化硅。
所述栅极结构130包括横跨鳍部120的栅介质层131和覆盖栅介质层131的栅电极132。其中,栅介质层131位于隔离结构110表面、覆盖部分鳍部120的顶部表面和侧壁。本实施例中,所述栅介质层131的材料为氧化硅,所述栅电极132的材料为多晶硅。
本实施例中,以一个栅极结构130作为示例,在其它实施例中,可以根据实际需要选择栅极结构130的数量。
参考图3,图3为在图2基础上形成示意图,在所述栅极结构130两侧侧壁形成牺牲侧墙140。
所述牺牲侧墙140的介电常数介于1.5~5。所述牺牲侧墙140的材料可以为不定型碳或氧化硅。本实施例中,牺牲侧墙140的材料为不定型碳。
形成所述牺牲侧墙140的步骤为:首先采用沉积工艺,如等离子体化学气相沉积工艺或亚大气压化学气相沉积工艺,形成覆盖所述栅极结构130、鳍部120和半导体衬底100的牺牲侧墙材料层(未图示),然后采用无掩膜的各向异性干刻工艺刻蚀所述牺牲侧墙材料层,在所述栅极结构130两侧侧壁形成牺牲侧墙140。
参考图4,形成覆盖所述牺牲侧墙140侧壁的第二侧墙150。
所述第二侧墙150的介电常数介于1.5~5。所述第二侧墙150的材料和牺牲侧墙140的材料不同,使得在后续去除栅极结构130和源区之间的牺牲侧墙140时,牺牲侧墙140和第二侧墙150具有高的刻蚀选择比。所述第二侧墙150的材料可以为氮化硅或氮氧化硅。本实施例中,所述第二侧墙150的材料为氮化硅。
形成所述第二侧墙150的步骤为:首先采用沉积工艺,如等离子体化学气相沉积工艺或亚大气压化学气相沉积工艺,形成覆盖所述栅极结构130、牺牲侧墙140、鳍部120和半导体衬底100的第二侧墙材料层(未图示),然后采用无掩膜的各向异性干刻工艺刻蚀所述第二侧墙材料层,在所述栅极结构130和牺牲侧墙140两侧侧壁形成第二侧墙150。
所述牺牲侧墙140和第二侧墙150定义出负遮盖区(I区域)的位置,具体的,牺牲侧墙140和第二侧墙150覆盖的鳍部120构成负遮盖区(I区域)。
参考图5,在所述栅极结构130、牺牲侧墙140和第二侧墙150一侧的鳍部120中形成源区160,在所述栅极结构130、牺牲侧墙140和第二侧墙150另一侧的鳍部120中形成漏区161。
形成源区160和漏区161的工艺可以为:采用离子注入工艺在栅极结构130、牺牲侧墙140和第二侧墙150两侧的鳍部120中注入离子,在鳍部120中形成源区160和漏区161。形成源区160和漏区161的工艺也可以为:采用外延生长工艺在栅极结构130、牺牲侧墙140和第二侧墙150两侧的鳍部120表面外延生长源漏区材料层,在生长源漏区材料层的同时对所述源漏区材料层进行原位掺杂离子,形成源区160和漏区161。
参考图6,形成源区160和漏区161后,在所述半导体衬底100和所述鳍部120上形成覆盖所述第二侧墙150侧壁的层间介质层170。
所述层间介质层170的材料为氧化硅。
形成所述层间介质层170的工艺为:形成覆盖鳍部120、栅极结构130、隔离结构110和半导体衬底100的层间介质材料层,所述层间介质材料层的整个表面高于栅极结构130的顶部表面;平坦化所述层间介质材料层直至暴露出栅极结构130的顶部表面,形成层间介质层170。
参考图7,形成层间介质层170后,去除所述栅极结构130和源区160之间的牺牲侧墙140,形成开口141。
去除所述栅极结构130和源区160之间的牺牲侧墙140的工艺为干刻工艺。本实施例中,采用灰化工艺去除栅极结构130和源区160之间的牺牲侧墙140,采用的气体为O2、CO2、H2和NH3中一种或多种。
参考图8,形成填充满所述开口141的第一侧墙180,所述第一侧墙180的介电常数大于第二侧墙150的介电常数且大于牺牲侧墙140的介电常数。
所述第一侧墙180的介电常数为10~50。具体的,所述第一侧墙180的材料为HfO2、HfSiON或HfAlO2。本实施例中,所述第一侧墙180的材料为HfO2。需要说明的是,第一侧墙180的材料还可以为其它材料,不限于本实施例中列举的范围。
形成所述第一侧墙180的方法可以为:采用沉积工艺形成在开口141中、及所述层间介质层170、第二侧墙150、牺牲侧墙140和栅极结构130的表面形成第一侧墙材料层(未图示),所述第一侧墙材料层的表面高于栅极结构130的顶部表面;采用平坦化工艺,如化学机械研磨,平坦化所述第一侧墙材料层直至露出所述栅极结构130的顶部表面,形成第一侧墙180,所述第一侧墙180的顶部表面与栅极结构130的顶部表面齐平。
形成第一侧墙180的工艺也可以为旋转涂覆工艺,具体的过程为:在所述开口141中、及所述层间介质层170、第二侧墙150、牺牲侧墙140和栅极结构130的表面旋涂第一侧墙材料层(未图示),所述第一侧墙材料层的表面高于栅极结构130的顶部表面;固化第一侧墙材料层;采用平坦化工艺,如化学机械研磨,平坦化所述第一侧墙材料层直至露出所述栅极结构130的顶部表面,形成第一侧墙180,所述第一侧墙180的顶部表面与栅极结构130的顶部表面齐平。
本实施例中,形成第一侧墙180的工艺为旋转涂覆工艺,使得在所述开口141中填充第一侧墙180的效果好。
形成第一侧墙180后,所述负遮盖区(I区域)的位置可由第一侧墙180、第二侧墙150和牺牲侧墙140定义,所述栅极结构130一侧的第一侧墙180和第二侧墙150覆盖的鳍部120及所述栅极结构130另一侧的牺牲侧墙140和第二侧墙150覆盖的鳍部120构成负遮盖区(I区域)。
本实施例中,还可以包括:去除所述栅极结构130,形成沟槽(未图示),然后在所述沟槽中形成金属栅极结构。
由于在栅极结构和和源区之间的负遮盖区上形成双介电常数的侧墙,即具有栅极结构和源区之间的负遮盖区上具有较高介电常数材料的第一侧墙和覆盖第一侧墙的具有较低介电常数材料的第二侧墙,在栅极结构和漏区之间的负遮盖区上形成较低介电常数的侧墙(包括栅极结构和漏区之间的牺牲侧墙和第二侧墙)。由于栅极结构和源区之间具有较高介电常数材料的第一侧墙,降低了负遮盖区的势垒,使得具有负遮盖区的鳍式场效应晶体管的驱动电流增加;同时,在栅极结构和源区之间具有覆盖第一侧墙且介电常数较低的第二侧墙,在栅极结构和漏区之间具有较低介电常数的侧墙(包括栅极结构和漏区之间的牺牲侧墙和第二侧墙),有效的降低了栅极结构和源区、漏区之间的寄生电容。
本实施例还提供一种鳍式场效应晶体管,参考图8,包括:半导体衬底100;鳍部120,位于所述半导体衬底100上;栅极结构130,横跨所述鳍部120,所述栅极结构130覆盖部分鳍部120的顶部表面和侧壁;源区160,位于所述栅极结构130一侧的鳍部120中;漏区161,位于所述栅极结构130另一侧的鳍部120中;负遮盖区(I区域),位于栅极结构130和源区160、及栅极结构130和漏区161之间鳍部120中;第一侧墙180,覆盖栅极结构130一侧的侧壁且位于所述栅极结构130和源区160之间;牺牲侧墙140,覆盖所述栅极结构130另一侧侧壁且位于所述栅极结构130和漏区161之间;第二侧墙150,位于栅极结构130和源区160、及栅极结构130和漏区161之间,且覆盖第一侧墙180的侧壁和牺牲侧墙140的侧壁,第一侧墙180和第二侧墙150覆盖所述负遮盖区(I区域);层间介质层170,位于半导体衬底100和所述鳍部120上且覆盖所述第二侧墙150的侧壁。
需要说明的是,负遮盖区(I区域)由所述栅极结构130一侧的第一侧墙180和第二侧墙150覆盖的鳍部120及所述栅极结构130另一侧的牺牲侧墙140和第二侧墙150覆盖的鳍部120构成。
第二实施例
图9至图15是本发明第二实施例中鳍式场效应晶体管形成过程的结构示意图。
第二实施例与第一实施例的主要区别在于:将栅极结构和漏区之间的牺牲侧墙用空气隙取代,使得栅极结构和漏区之间的侧墙(包括空气隙和第二侧墙)的介电常数进一步的降低,进一步的使得栅极结构和漏区之间的寄生电容的降低。关于第二实施例与第一实施例中相同的部分,不再详述。
参考图9,图9为在图3基础上形成的示意图,减薄所述栅极结构130一侧的牺牲侧墙140。
减薄所述栅极结构130一侧的牺牲侧墙140采用的工艺为:将所述栅极结构130一侧的牺牲侧墙140的顶部表面、栅极结构130以及栅极结构130另一侧的牺牲侧墙140用光刻胶层覆盖;以所述光刻胶层为掩膜,刻蚀栅极结构130一侧的牺牲侧墙140以减薄所述栅极结构130一侧的牺牲侧墙140,然后将所述光刻胶层去除。
本实施例中,牺牲侧墙140的材料为不定型碳,采用干刻工艺刻蚀减薄所述栅极结构130一侧的牺牲侧墙140,参数为:采用的气体为CF4、O2、CH2F2和CHF3,CF4的流量为0sccm~200sccm,O2的流量为10sccm~500sccm,CH2F2的流量为10sccm~100sccm,CHF3的流量为0sccm~100sccm,腔室压强为5mtorr~200mtorr,源射频功率为100瓦~1000瓦,偏置射频功率为0瓦~200瓦。
后续将栅极结构130一侧的减薄后的牺牲侧墙140去除,以形成空气隙。
参考图10,减薄所述栅极结构130一侧的牺牲侧墙140后,形成覆盖所述牺牲侧墙140侧壁的第二侧墙250。
所述第二侧墙250的介电常数介于1.5~5。所述第二侧墙250的材料和牺牲侧墙140的材料不同,使得在后续去除栅极结构130和源区之间的牺牲侧墙140时,牺牲侧墙140和第二侧墙250具有高的刻蚀选择比。所述第二侧墙250的材料可以为氮化硅或氮氧化硅。本实施例中,所述第二侧墙250的材料为氮化硅。
形成第二侧墙250的方法参照第一实施例中形成第二侧墙150的方法,不再详述。
减薄所述栅极结构130一侧的牺牲侧墙140后,所述牺牲侧墙140和第二侧墙250定义出负遮盖区(Ⅱ区域)的位置,具体的,牺牲侧墙140和第二侧墙250覆盖的鳍部120构成负遮盖区(Ⅱ区域)。
参考图11,在所述栅极结构130、牺牲侧墙140和第二侧墙250一侧的鳍部120中形成源区260,在所述栅极结构130、牺牲侧墙140和第二侧墙250另一侧的鳍部120中形成漏区261,且所述减薄的牺牲侧墙140位于所述栅极结构130和漏区261之间。
形成源区260和漏区261的方法参照第一实施例中形成源区160和漏区161的方法,不再详述。
参考图12,形成源区260和漏区261后,在所述半导体衬底100和所述鳍部120上形成覆盖所述第二侧墙250侧壁的层间介质层270。
所述层间介质层270的材料为氧化硅。
形成层间介质层270的方法参照第一实施例中形成层间介质层170的方法,不再详述。
参考图13,形成层间介质层270后,去除所述栅极结构130和源区260之间的牺牲侧墙140,形成开口241。
去除所述栅极结构130和源区260之间的牺牲侧墙140的方法参照第一实施例,不再详述。
参考图14,形成填充满所述开口241的第一侧墙280,所述第一侧墙280的介电常数大于所述第二侧墙250的介电常数。
所述第一侧墙280的介电常数为10~50。具体的,所述第一侧墙280的材料为HfO2、HfSiON或HfAlO2。本实施例中,所述第一侧墙280的材料为HfO2
形成所述第一侧墙280的方法参照第一实施例中形成第一侧墙180的方法,不再详述。
参考图15,形成第一侧墙280后,去除所述栅极结构130和漏区261之间的牺牲侧墙140(参考图14),形成空气隙290。
去除所述栅极结构130和漏区261之间的牺牲侧墙140的工艺为干刻工艺。本实施例中,牺牲侧墙140的材料为不定型碳,去除所述栅极结构130和漏区261之间的牺牲侧墙140采用的干刻工艺的参数为:采用的刻蚀气体为CF4、O2、N2、CO2和CO,CF4的流量为0sccm~50sccm,O2的流量为10sccm~500sccm,N2的流量为10sccm~500sccm,CO2的流量为0sccm~100sccm,CO的流量为0sccm~100sccm,腔室压强为5mtorr~200mtorr,源射频功率为100瓦~1000瓦,偏置射频功率为0瓦~200瓦。
所述空气隙290的宽度为1nm~20nm。
形成第一侧墙280后,所述负遮盖区(Ⅱ区域)的位置可由第一侧墙280、第二侧墙250和空气隙290定义,所述栅极结构130一侧的第一侧墙280和第二侧墙250覆盖的鳍部120及所述栅极结构130另一侧的空气隙290和第二侧墙250覆盖的鳍部120构成负遮盖区(Ⅱ区域)。
需要说明的是,为了形成金属栅极结构,可以为:形成第一侧墙280后,去除所述栅极结构130,形成沟槽(未图示);在所述沟槽内形成金属栅极结构,然后去除所述金属栅极结构和漏区261之间的牺牲侧墙140,形成空气隙。
本实施例还提供一种鳍式场效应晶体管,参考图15,半导体衬底100;鳍部120,位于所述半导体衬底100上;栅极结构130,横跨所述鳍部120,所述栅极结构130覆盖部分鳍部120的顶部表面和侧壁;源区260,位于所述栅极结构130一侧的鳍部120中;漏区261,位于所述栅极结构130另一侧的鳍部120中;负遮盖区(Ⅱ区域),位于栅极结构130和源区260、及栅极结构130和漏区261之间鳍部120中;第一侧墙280,覆盖栅极结构130一侧的侧壁且位于所述栅极结构130和源区260之间;第二侧墙250,位于栅极结构130和源区260、及栅极结构130和漏区261之间,所述栅极结构130和源区260之间的第二侧墙250覆盖第一侧墙280的侧壁;空气隙290,位于所述栅极结构130和漏区261之间,且位于所述栅极结构130和第二侧墙250之间;层间介质层270,位于半导体衬底100和所述鳍部120上且覆盖所述第二侧墙250的侧壁。
需要说明的是,负遮盖区(Ⅱ区域)由所述栅极结构130一侧的第一侧墙280和第二侧墙250覆盖的部分鳍部120及所述栅极结构130另一侧的空气隙290和第二侧墙250覆盖的部分鳍部120构成。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种鳍式场效应晶体管的形成方法,其特征在于,包括:
提供半导体衬底,所述半导体衬底上具有鳍部和横跨所述鳍部的栅极结构,所述栅极结构覆盖部分鳍部的顶部表面和侧壁;
在所述栅极结构两侧侧壁形成牺牲侧墙;
形成覆盖所述牺牲侧墙侧壁的第二侧墙,所述牺牲侧墙和第二侧墙覆盖的鳍部为负遮盖区;
在所述栅极结构、牺牲侧墙和第二侧墙一侧的鳍部中形成源区,在所述栅极结构、牺牲侧墙和第二侧墙另一侧的鳍部中形成漏区;
在所述半导体衬底和所述鳍部上形成覆盖所述第二侧墙侧壁的层间介质层后,去除所述栅极结构和源区之间的牺牲侧墙,形成开口;
形成填充满所述开口的第一侧墙,所述第一侧墙的介电常数大于第二侧墙的介电常数且大于牺牲侧墙的介电常数。
2.根据权利要求1所述的鳍式场效应晶体管的形成方法,其特征在于,所述第一侧墙的介电常数为10~50。
3.根据权利要求2所述的鳍式场效应晶体管的形成方法,其特征在于,所述第一侧墙的材料为HfO2、HfSiON或HfAlO2
4.根据权利要求1所述的鳍式场效应晶体管的形成方法,其特征在于,形成所述第一侧墙的工艺为旋转涂覆工艺。
5.根据权利要求1所述的鳍式场效应晶体管的形成方法,其特征在于,所述牺牲侧墙的介电常数为1.5~5,所述第二侧墙的介电常数为1.5~5,且所述第二侧墙的材料不同于牺牲侧墙的材料。
6.根据权利要求5所述的鳍式场效应晶体管的形成方法,其特征在于,所述牺牲侧墙的材料为不定型碳或氧化硅。
7.根据权利要求5所述的鳍式场效应晶体管的形成方法,其特征在于,所述第二侧墙的材料为氮化硅或氮氧化硅。
8.根据权利要求1所述的鳍式场效应晶体管的形成方法,其特征在于,去除所述栅极结构和源区之间的牺牲侧墙的工艺为干刻工艺。
9.根据权利要求1至8任意一项形成的鳍式场效应晶体管,其特征在于,包括:
半导体衬底;
鳍部,位于所述半导体衬底上;
栅极结构,横跨所述鳍部,所述栅极结构覆盖部分鳍部的顶部表面和侧壁;
源区,位于所述栅极结构一侧的鳍部中;
漏区,位于所述栅极结构另一侧的鳍部中;
负遮盖区,位于栅极结构和源区、及栅极结构和漏区之间鳍部中;
第一侧墙,覆盖所述栅极结构一侧的侧壁且位于所述栅极结构和源区之间;
牺牲侧墙,位于所述栅极结构另一侧侧壁且位于所述栅极结构和漏区之间;
第二侧墙,位于栅极结构和源区、及栅极结构和漏区之间,且覆盖第一侧墙的侧壁和牺牲侧墙的侧壁,第一侧墙和第二侧墙覆盖所述负遮盖区;
层间介质层,位于半导体衬底和所述鳍部上且覆盖所述第二侧墙的侧壁。
10.一种鳍式场效应晶体管的形成方法,其特征在于,包括:
提供半导体衬底,所述半导体衬底上具有鳍部和横跨所述鳍部的栅极结构,所述栅极结构覆盖部分鳍部的顶部表面和侧壁;
在所述栅极结构两侧侧壁形成牺牲侧墙;
减薄所述栅极结构一侧的牺牲侧墙后,形成覆盖所述牺牲侧墙侧壁的第二侧墙,所述牺牲侧墙和第二侧墙覆盖的鳍部构成负遮盖区;
在所述栅极结构、牺牲侧墙和第二侧墙一侧的鳍部中形成源区,在所述栅极结构、牺牲侧墙和第二侧墙另一侧的鳍部中形成漏区,且所述减薄的牺牲侧墙位于所述栅极结构和漏区之间;
在所述半导体衬底和所述鳍部上形成覆盖所述第二侧墙侧壁的层间介质层后,去除所述栅极结构和源区之间的牺牲侧墙,形成开口;
形成填充满所述开口的第一侧墙,所述第一侧墙的介电常数大于所述第二侧墙的介电常数;
形成第一侧墙后,去除所述栅极结构和漏区之间的牺牲侧墙,形成空气隙。
11.根据权利要求10所述的鳍式场效应晶体管的形成方法,其特征在于,所述第一侧墙的介电常数为10~50。
12.根据权利要求11所述的鳍式场效应晶体管的形成方法,其特征在于,所述第一侧墙的材料为HfO2、HfSiON或HfAlO2
13.根据权利要求10所述的鳍式场效应晶体管的形成方法,其特征在于,形成所述第一侧墙的工艺为旋转涂覆工艺。
14.根据权利要求10所述的鳍式场效应晶体管的形成方法,其特征在于,所述牺牲侧墙的介电常数为1.5~5,所述第二侧墙的介电常数为1.5~5,且所述第二侧墙的材料不同于牺牲侧墙的材料。
15.根据权利要求14所述的鳍式场效应晶体管的形成方法,其特征在于,所述牺牲侧墙的材料为不定型碳或氧化硅。
16.根据权利要求14所述的鳍式场效应晶体管的形成方法,其特征在于,所述第二侧墙的材料为氮化硅或氮氧化硅。
17.根据权利要求10所述的鳍式场效应晶体管的形成方法,其特征在于,所述空气隙的宽度为1nm~20nm。
18.根据权利要求10所述的鳍式场效应晶体管的形成方法,其特征在于,去除所述栅极结构和漏区之间的牺牲侧墙以形成空气隙的工艺为干刻工艺。
19.根据权利要求10所述的鳍式场效应晶体管的形成方法,其特征在于,减薄所述栅极结构一侧的牺牲侧墙的工艺为:
将所述栅极结构一侧的牺牲侧墙的顶部表面、栅极结构以及栅极结构另一侧的牺牲侧墙用光刻胶层覆盖;
以所述光刻胶层为掩膜,刻蚀栅极结构一侧的牺牲侧墙以减薄所述栅极结构一侧的牺牲侧墙。
20.根据权利要求10至19任意一项形成的鳍式场效应晶体管,其特征在于,包括:
半导体衬底;
鳍部,位于所述半导体衬底上;
栅极结构,横跨所述鳍部,所述栅极结构覆盖部分鳍部的顶部表面和侧壁;
源区,位于所述栅极结构一侧的鳍部中;
漏区,位于所述栅极结构另一侧的鳍部中;
负遮盖区,位于栅极结构和源区、及栅极结构和漏区之间鳍部中;
第一侧墙,覆盖栅极结构一侧的侧壁且位于所述栅极结构和源区之间;
第二侧墙,位于栅极结构和源区、及栅极结构和漏区之间,所述栅极结构和源区之间的第二侧墙覆盖第一侧墙的侧壁;
空气隙,位于所述栅极结构和漏区之间,且位于所述栅极结构和第二侧墙之间;
层间介质层,位于半导体衬底和所述鳍部上且覆盖所述第二侧墙的侧壁。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107978526A (zh) * 2016-10-25 2018-05-01 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
CN109698163A (zh) * 2017-10-20 2019-04-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN110797262A (zh) * 2018-08-01 2020-02-14 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030218214A1 (en) * 2002-05-22 2003-11-27 Ryuta Tsuchiya MIS semiconductor device and manufacturing method thereof
CN103928327A (zh) * 2013-01-10 2014-07-16 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN104425594A (zh) * 2013-08-20 2015-03-18 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030218214A1 (en) * 2002-05-22 2003-11-27 Ryuta Tsuchiya MIS semiconductor device and manufacturing method thereof
CN103928327A (zh) * 2013-01-10 2014-07-16 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN104425594A (zh) * 2013-08-20 2015-03-18 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107978526A (zh) * 2016-10-25 2018-05-01 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
CN107978526B (zh) * 2016-10-25 2020-12-15 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
CN109698163A (zh) * 2017-10-20 2019-04-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN110797262A (zh) * 2018-08-01 2020-02-14 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
CN110797262B (zh) * 2018-08-01 2023-06-13 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法

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