TW202316531A - 形成底部介電隔離層的方法 - Google Patents

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Abstract

本揭露案的實施例關於用於從超晶格結構下方移除假材料之方法。在某些實施例中，於移除假材料之後，在超晶格結構下方以底部介電隔離層取代。

Description

形成底部介電隔離層的方法
本申請案主張於2021年8月8日申請的美國臨時申請案第63/230,806號的優先權，該案的整體揭露在此處併入作為參考。
本揭露案的實施例大致關於形成底部介電隔離層之方法。特定而言，本揭露案的實施例屬於用於從超晶格結構下方移除假材料且在超晶格結構下方形成底部介電隔離層之方法。
電晶體為多數積體電路的關鍵部件。由於電晶體的驅動電流，且因此其速度，與電晶體的閘極寬度成正比，更快的電晶體大致需要更大的閘極寬度。因此，在電晶體尺寸及速度之間具有取捨，且「鰭片」場效電晶體（finFET）已發展以解決電晶體的衝突目標，而具有最大的驅動電流及最小的尺寸。FinFET之特徵在於鰭片形狀的通道區域，大幅增加電晶體的尺寸而不會顯著增加電晶體的足跡，且目前應用至許多積體電路中。然而，finFET具有其自身的缺點。
隨著電晶體元件的特徵尺寸持續縮小以達成更大的電路密度及更高的效能，需要改良電晶體元件結構以改良靜電耦合及減少負面效應，例如寄生電容及關閉狀態洩漏。電晶體元件結構的範例包括平面結構、鰭片場效電晶體（FinFET）結構及水平閘極環繞（hGAA）結構。hGAA元件結構包括以堆疊的配置懸掛的且藉由源極/汲極區域連接的數個晶格匹配的通道。hGAA結構提供良好的靜電控制，且在互補金屬氧化半導體（CMOS）晶圓製造中可得到廣泛採用。
底部介電隔離（BDI）層的存在變為用於奈米片元件的主要效能增強層。BDI層提供許多優點，包括：抑制次通道洩漏及避免處理變化（例如，穿隧停止PTS）。因此，需要一種用於閘極環繞元件形成底部介電隔離層的改良的方法。
本揭露案的一或更多實施例導向一種用於移除一假材料之處理方法。方法包含透過一超晶格結構形成一溝道，該超晶格結構包含在一假材料上以複數個堆疊的配對交替安排的複數個通道層及相對應複數個半導體材料層。該溝道暴露該複數個通道層、該複數個半導體材料層及該假材料的該等表面。在該等暴露的表面上形成一襯墊。從該假材料移除該襯墊。移除該假材料而不會實質上影響藉由該襯墊覆蓋的該等通道層及該等半導體材料層。
本揭露案的額外實施例導向一種處理方法，包含透過一超晶格結構形成一源極溝道及一汲極溝道，該超晶格結構包含在一假材料上以複數個堆疊的配對交替安排的複數個通道層及相對應複數個半導體材料層。該源極溝道及該汲極溝道暴露該複數個通道層、該複數個半導體材料層及該假材料的表面。凹陷該複數個通道層的該等暴露的表面，以移除通道材料的一深度且形成複數個凹陷的通道層。在該複數個凹陷的通道層、該複數個半導體材料層及該假材料的該等表面的該等暴露的表面上形成一襯墊。該襯墊為共形的且具有一厚度。修整該襯墊以暴露該假材料而不暴露該複數個通道層或該複數個半導體材料層。移除該假材料。修整該襯墊以暴露該複數個半導體材料層。在該超晶格結構下方沉積一底部介電隔離層。在該底部介電隔離層上沉積一矽材料以填充該超晶格結構。
在說明本揭露案的數個範例實施例之前，應理解本揭露案並非限於在以下說明書中提及的構造或處理步驟之細節。本揭露案能夠包括其他實施例，且能夠以各種方式實施或執行。
如此說明書及隨附請求項中所使用，「基板」一詞代表在其上作用處理的表面或表面之部分。本領域中技藝人士將理解參考基板亦可代表僅基板之部分，除非上下文另外清楚指示。此外，參考在基板上沉積可意味著裸基板及具有一或更多膜或特徵沉積或形成於其上的基板兩者。
此處所使用的「基板」代表任何基板或在基板上形成的材料表面，於製作處理期間在其上實行膜處理。舉例而言，在其上可實行處理的基板表面包括例如矽、氧化矽、應變矽、絕緣體上矽（SOI）、碳摻雜的氧化矽、氮化矽、摻雜的矽、鍺、砷化鎵、玻璃、藍寶石的材料，及任何其他材料，例如金屬、金屬氮化物、金屬合金及其他導電材料，取決於應用。基板包括但非限於半導體晶圓。基板可暴露至預處置處理，以拋光、蝕刻、還原、氧化、羥化（或者產生或接枝目標化學部分（target chemical moieties）以賦予化學功能）、退火及/或烘烤基板表面。除了直接在基板本身的表面上膜處理之外，在本揭露案中，所揭露的任何膜處理步驟亦可實行於基板上形成的下層上，以下更詳細揭露，且「基板表面」一詞意圖包括如上下文指示的此下層。因此，舉例而言，當膜/層或部分的膜/層已沉積至基板表面上時，新沉積的膜/層的暴露的表面變成基板表面。給定的基板表面所包含者將取決於待沉積的膜以及使用的特定化學物。
如本說明書及隨附請求項中所使用，「前驅物」、「反應物」、「反應氣體」及類似的詞彙可交替地使用代表可與基板表面反應的任何氣體物種。
電晶體為通常形成於半導體元件上的電路部件或元素。取決於電路設計，除了電容器、電感器、電阻、二極體、導電線或其他元素之外，電晶體形成於半導體元件上。一般而言，電晶體包括形成於源極及汲極區域之間的閘極。在一或更多實施例中，源極及汲極區域包括基板的摻雜的區域，且展現適合用於特定應用的摻雜輪廓。閘極定位於通道區域上，且包括在基板中插入閘極電極及通道區域之間的閘極介電。
如此處所使用，「場效電晶體」或「FET」一詞代表使用電場以控制元件的電氣行為的電晶體。增強模式場效電晶體在低溫下通常顯現非常高的輸入阻抗。汲極及源極端子之間的導電性藉由在元件中的電場控制，而藉由元件的主體及閘極之間的電壓差來產生。FET的三個端子為源極（S），載體藉由其進入通道；汲極（D），載體藉由其離開通道；及閘極（G），調變通道導電性的端子。傳統上，在源極（S）進入通道的電流標示為I S，且在汲極（D）處進入通道的電流標示為I D。汲極對源極電壓標示為V DS。藉由施加電壓至閘極（G），可控制在源極處進入通道的電流（即，I D）。
金屬氧化半導體場效電晶體（MOSFET）為場效電晶體（FET）的類型。其具有隔絕的閘極，而閘極的電壓決定元件的導電性。以施加的電壓的量改變導電性的此能力用於放大或切換電子訊號。MOSFET基於藉由在主體電極及位於主體上方且藉由閘極介電層與所有其他元件區域隔絕的閘極電極之間的金屬氧化半導體（MOS）電容而調變電荷濃度。與MOS電容器相比較，MOSFET包括兩個額外的端子（源極及汲極），各者連接至藉由主體區域分開的個別高度摻雜的區域。此等區域可為p型或n型任一者，但兩者為相同的類型，且對主體區域為相反的類型。源極及汲極（不像主體）為高度摻雜的，在摻雜類型之後藉由「+」符號表明。
若MOSFET為n型通道或nMOS FET，則源極及汲極為n+區域且主體為p區域。若MOSFET為p型通道或pMOS FET，則源極及汲極為p+區域且主體為n區域。源極如此命名因其為流動通過通道的電荷載體（對n型通道為電子，對p型通道為電洞）的來源；類似地，汲極為電荷載體離開通道之處。
如此處所使用，「鰭片場效電晶體（FinFET）」一詞代表建立於基板上的MOSFET電晶體，其中閘極放置於通道的二或三側上，形成雙或三閘極結構。FinFET已給予FinFET的通用名稱，因為通道區域在基板上形成「鰭片」。FinFET元件具有快速的切換時間及高的電流密度。
如此處所使用，「閘極環繞（GAA）」一詞用以代表電子元件，例如電晶體，其中閘極材料在所有側上環繞通道區域。GAA電晶體的通道區域可包括奈米線或奈米板或奈米片、條狀通道，或對本領域中技藝人士已知的其他適合的通道配置。在一或更多實施例中，GAA元件的通道區域具有垂直間隔的多重水平奈米線或水平柱，使得GAA電晶體為堆疊的水平閘極環繞（hGAA）電晶體。
如此處所使用，「奈米線」一詞代表奈米結構，具有在奈米（10 −9公尺）的等級上的直徑。奈米線亦可界定為具有長度對寬度的比例大於1000。或者，奈米線可界定為具有受限至數十奈米或更小的厚度或直徑及未受限的長度。奈米線在電晶體及某些雷射應用中使用，且在一或更多實施例中，以半導體材料、金屬材料、絕緣材料、超導材料或分子材料製成。在一或更多實施例中，奈米線在電晶體中用於邏輯CPU、GPU、MPU及揮發性（例如，DRAM）及非揮發性（例如，NAND）元件。如此處所使用，「奈米片」一詞代表二維奈米結構，具有在從約0.1 nm至約1000 nm的範圍中的規模的厚度。
本揭露案的一或更多實施例導向形成底部介電隔離層的方法。某些實施例藉由從hGAA電晶體移除假材料而形成底部介電隔離層。在某些實施例中，hGAA電晶體「建立」在假材料上，且移除假材料且以底部介電隔離層取代。
儘管所揭露的假材料並非限於任何具體材料成分，發明人有利地發現所揭露的實施例能夠使用矽及矽鍺兩者作為假材料。因此，所揭露的實施例的整合至現有處理方案中為有利地單純。
本揭露案的某些實施例藉由圖式的方式說明，其中根據本揭露案的一或更多實施例圖示元件（例如，電晶體）及用於形成電晶體的處理。所顯示的處理僅為圖示可能的使用以揭露處理，且技藝人士將認知所揭露的處理並非限於圖示應用。
第1-10圖根據本揭露案的某些實施例，描繪底部介電隔離層的製作的階段。第11圖根據本揭露案的某些實施例，圖示用於處理基板之方法1100的流程圖。以下關於第1-10圖說明方法1100。
第1-10圖根據一或更多實施例，為電子元件（例如，GAA）的剖面視圖。方法1100可為半導體元件的多重製作處理的部分。因此，方法1100可在耦合至叢集工具的任何適合的處理腔室中實行。叢集工具可包括用於製作半導體元件的處理腔室，例如配置用於蝕刻、沉積、物理氣相沉積（PVD）、化學氣相沉積（CVD）、氧化的腔室，或用於製作半導體元件的任何其他適合的腔室。
第2-10圖顯示在第11圖中操作1110至操作1190獲得的改變。參照第11圖，方法1100在操作1105處藉由提供基板102而開始。在某些實施例中，基板102可為塊體半導體基板。如此處所使用，「塊體半導體基板」代表其中基板的整體以半導體材料組成的基板。塊體半導體基板可包含任何適合的半導體材料及/或半導體材料的結合，用於形成半導體結構。舉例而言，半導體層可包含一或更多材料，例如矽結晶（例如，Si＜100＞或Si＜111＞）、氧化矽、應變矽、矽鍺、摻雜的或未摻雜的多晶矽、摻雜的或未摻雜的矽晶圓、圖案化或非圖案化晶圓、摻雜的矽、鍺、砷化鎵或其他適合的半導體材料。在某些實施例中，半導體材料為矽（Si）。在一或更多實施例中，半導體基板102包含半導體材料，例如矽（Si）、碳（C）、鍺（Ge）、矽鍺（SiGe）、鍺錫（GeSn）、其他半導體材料或其任意結合。在一或更多實施例中，基板102包含矽（Si）、鍺（Ge）、鎵（Ga）、砷（As）或磷（P）之一或更多者。儘管此處說明基板可形成的材料的幾個範例，可供以作為在其上可建立被動及主動電子元件（例如，電晶體、記憶體、電容器、電感器、電阻、切換器、積體電路、放大器、光電元件或任何其他電子元件）的基礎的任何材料落入揭露案的精神及範疇之中。
在某些實施例中，半導體材料可為摻雜的材料，例如n摻雜的矽（n-Si）或p摻雜的矽（p-Si）。在某些實施例中，基板可使用任何適合的處理摻雜，例如離子佈植處理。如此處所使用，「n型」一詞代表在製造期間以電子供體摻雜固有半導體而建立的半導體。n型一詞來自電子的負電荷。在n型半導體中，電子為多數載體且電洞為少數載體。如此處所使用，「p型」一詞代表井（或電洞）的正電荷。相對於n型半導體，p型半導體具有比電子濃度更大的電洞濃度。在p型半導體中，電洞為多數載體且電子為少數載體。在一或更多實施例中，摻雜物選自硼（B）、鎵（Ga）、磷（P）、砷（As）、其他半導體摻雜物或其結合之一或更多者。
假材料103形成於基板102的表面上。在某些實施例中，假材料103包含或本質上以矽（Si）組成。在某些實施例中，假材料103包含或本質上以矽鍺（SiGe）組成。在某些實施例中，假材料103為以下所述的超晶格結構106的半導體材料層110或通道層108。
在某些實施例中，假材料103以硼、磷、砷或鍺之一或更多者摻雜。在假材料103經摻雜的此等實施例中，假材料103包含在約2原子百分比至約10原子百分比的範圍中的摻雜濃度。在某些實施例中，假材料使用任何適合的傳統沉積及本領域中已知的圖案化處理形成，例如原子層沉積、電漿增強的原子層沉積、電漿增強的化學氣相沉積或低壓化學氣相沉積。
在某些實施例中，超晶格結構106形成於假材料103的頂部表面上。在某些實施例中，超晶格結構106直接形成於基板102的表面上，具有超晶格結構106的底部層充當作為假材料103。在某些實施例中，超晶格結構106直接形成於基板102的表面上，具有超晶格結構106的第二層充當作為假材料103。為了避免疑慮，「第二層」為垂直鄰接「底部層」定位的層；「底部層」為與基板102接觸的層。
超晶格結構106包含以複數個堆疊的配對交替安排的複數個半導體材料層110及相對應複數個通道層108。在某些實施例中，複數個堆疊的層的群組包含矽（Si）及矽鍺（SiGe）群組。在某些實施例中，複數個半導體材料層110包含矽鍺（SiGe），且複數個通道層108包含矽（Si）。在其他實施例中，複數個通道層108包含矽鍺（SiGe），且複數個半導體材料層包含矽（Si）。
在某些實施例中，複數個半導體材料層110及相對應的複數個通道層108可包含適合用於形成超晶格結構106的任何數量的晶格匹配的材料配對。在某些實施例中，複數個半導體材料層110及相對應的複數個通道層108包含從約2對至約50對或從約3對至約5對的晶格匹配的材料。在某些實施例中，超晶格結構包含3對或4對的晶格匹配的材料。
在一或更多實施例中，複數個半導體材料層110及複數個通道層108之各者的厚度t 1為相同的，且在從約2 nm至約50 nm的範圍中，從約3 nm至約20 nm的範圍中，或從約4 nm至約10 nm的範圍中。在某些實施例中，複數個半導體材料層110之各者在約6 nm至約10 nm的範圍中。在某些實施例中，複數個通道層108之各者在約4 nm至約10 nm的範圍中。因此，在某些實施例中，通道層及半導體材料層的單一配對具有在約10 nm至約20 nm的範圍中的厚度。進一步，在超晶格結構包含3或4個配對的晶格匹配的材料的此等實施例中，超晶格結構的總厚度為在約30 nm至約80 nm的範圍中。
在某些實施例中，取代閘極結構（例如，假閘極結構105）形成於超晶格結構106的頂部。假閘極結構105界定電晶體元件的通道區域。假閘極結構105可使用任何適合的傳統沉積及本領域中已知的圖案化處理形成。在一或更多實施例中，假閘極結構105包含氮化鈦（TiN）、氮化鉭（TaN）、鎢（W）及鈦鋁（TiAl）之一或更多者。
在某些實施例中，側壁間隔件沿著假閘極結構105的外部側壁形成。側壁間隔件可包含本領域中已知的適合的絕緣材料，例如氮化矽、氧化矽、氮氧化矽、碳化矽或類似者。在某些實施例中，側壁間隔件使用任何適合的傳統沉積及本領域中已知的圖案化處理形成，例如原子層沉積、電漿增強的原子層沉積、電漿增強的化學氣相沉積或低壓化學氣相沉積。
在操作1110處，形成通道區域或溝道以將超晶格結構106與鄰接超晶格結構106分開。在一或更多實施例中，源極溝道113及汲極溝道114鄰接（即，在任一側上）超晶格結構106而形成。在某些實施例中，源極溝道113及汲極溝道間隔開約20 nm至約60 nm。溝道暴露複數個通道層108、複數個半導體材料層110及假材料103的表面。
源極溝道113及汲極溝道114可藉由任何適合的處理形成。在某些實施例中，溝道藉由源極/汲極垂直蝕刻而形成。在某些實施例中，蝕刻處理具有高方向性，而能夠垂直蝕刻窄（高深寬比）的溝道。
在操作1110處形成溝道之後，在某些實施例中，方法1100藉由操作1120繼續。在操作1120處，凹陷複數個通道層108以移除複數個通道層108的材料的深度D，且形成複數個凹陷的通道層109。在某些實施例中，從超晶格結構106的各側凹陷的深度D在約5 nm至約10 nm的範圍中。
凹陷通道層108可藉由任何適合的處理實行。在某些實施例中，操作1120藉由選擇性蝕刻處理實行，而選擇性移除複數個通道層108的材料更勝於複數個半導體材料層110的材料。在某些實施例中，凹陷複數個通道層108藉由選擇性蝕刻處理實行，而優先移除矽更勝於矽鍺。
在可選地凹陷複數個通道層108之後，方法1100在操作1130處藉由於操作1120處的複數個（凹陷的）通道層108、複數個半導體材料層110及假材料103的暴露的表面上形成襯墊120而繼續。襯墊120包含氮化矽（SiN）、氧化矽（SiO）、碳化矽（SiC）、碳氮化矽（SiCN）、碳氧氮化矽（SiCON）或其結合。襯墊120具有足夠厚度L以填充複數個凹陷的通道層108的任何凹陷的部分。在某些實施例中，襯墊的厚度在約3 nm至約5 nm的範圍中。在某些實施例中，襯墊120為共形的，在溝道的表面上具有不超過+/- 10%的變化的厚度。在某些實施例中，襯墊120藉由原子層沉積而沉積。
方法1100在操作1140處藉由修整襯墊120而繼續。在操作1140處修整襯墊120從假材料103的表面移除襯墊120。從假材料103的表面移除襯墊120不會暴露複數個通道層108或複數個半導體材料層110。在某些實施例中，襯墊在複數個通道層108及複數個半導體材料層110的表面上保持連續。在某些實施例中，至少1 nm或至少2 nm的厚度保持在複數個通道層108及複數個半導體材料層110上。
在某些實施例中，襯墊120的移除藉由方向性蝕刻處理而實行。在某些實施例中，在複數個通道層108及複數個半導體材料層110的表面上的襯墊120不會藉由操作1140影響。在某些實施例中，在複數個通道層108及複數個半導體材料層110的表面上的襯墊薄化而不會暴露複數個通道層108或複數個半導體材料層110的表面。
方法1100在操作1150處藉由移除假材料103而繼續。操作1150可藉由選擇性蝕刻處理實行，而選擇假材料103更勝於襯墊120。在某些實施例中，選擇性蝕刻處理亦選擇假材料103更勝於超晶格結構106的底部材料。
在某些實施例中，選擇性蝕刻處理包含以三甲基氫氧化銨（TMAH）或氫氧化銨之一或更多者的濕式蝕刻處理。在某些實施例中，濕式蝕刻處理包含分別包含臭氧及水的氧化及移除循環。
在某些實施例中，方法1100以可選操作1160繼續。在操作1160處，從複數個半導體材料層110的表面移除襯墊120。如第7圖中所顯示，在複數個通道層108為凹陷的此等實施例中，襯墊120的離散部分可保持在凹陷的空間中。操作1160可包含具有磷酸或乙酸之一或更多者的濕式蝕刻處理。
接著，在操作1170處，於超晶格結構106下方透過溝道沉積底部介電隔離層104。在某些實施例中，操作1170可藉由可流動沉積處理而實行，允許底部介電隔離層104填充藉由假材料103空出的空間。
底部介電隔離（BDI）層104可包含技藝人士已知的任何適合的材料。在一或更多實施例中，底部介電隔離（BDI）層104包含氧化矽（SiO x）、氮化矽（SiN）、碳化矽（SiC）、其結合、或高k材料之一或更多者。在某些實施例中，高k材料選自氧化鋁（Al 2O 3）、氧化鉿（HfO 2）之一或更多者及類似者。在一或更多具體實施例中，底部介電隔離（BDI）層104包含氧化矽。
如第8圖中所顯示，在某些實施例中，底部介電隔離層104在先前藉由假材料103佔據的空間外側延伸。如所顯示，在某些實施例中，底部介電隔離層104的材料亦沉積在溝道的側壁上。
對於此等實施例，方法1100在操作1180處提供移除任何多餘的底部介電隔離層材料。多餘的材料可藉由任何適合的處理移除。
最終，方法1100以可選操作1190終結。在操作1190處，於底部介電隔離層104中沉積矽材料130，以填充超晶格結構106。在某些實施例中，矽材料130磊晶地沉積。在某些實施例中，矽材料130可以磷或硼摻雜。
此說明書全篇參照「一個實施例」、「某些實施例」、「一或更多實施例」或「一實施例」代表與實施例連接的特定特徵、結構、材料或特性包括在本揭露案的至少一個實施例中。因此，在本說明書全篇各處例如「在一或更多實施例中」、「在某些實施例中」、「在一個實施例中」或「在一實施例中」的詞彙的存在並非被需代表本揭露案的相同實施例。再者，特定特徵、結構、材料或特性可以任何適合的方式結合於一或更多實施例中。
儘管此處已參考特定實施例說明實施例，本領域中技藝人士將理解所述實施例僅為本揭露案的原理及應用之圖示。對本領域中技藝人士而言可對本揭露案的方法及裝置作成各種修改及變化而不會悖離本揭露案的精神及範疇為顯而易見的。因此，本揭露案可包括在隨附請求項的範疇及其均等之中的修改及變化。
102:基板 103:假材料 104:底部介電隔離層 105:假閘極結構 106:超晶格結構 108:通道層 109:凹陷的通道層 110:半導體材料層 113:源極溝道 114:汲極溝道 120:襯墊 130:矽材料 1100:方法 1105~1190:操作
以此方式可詳細理解本揭露案以上所載的特徵，以上簡要概述的本揭露案的更特定說明可藉由參考實施例而獲得，某些實施例圖示於隨附圖式中。然而，應理解隨附圖式僅圖示本揭露案的通常實施例，且因此不應考量為其範疇之限制，因為本揭露案可認可其他均等效果的實施例。
第1圖根據本揭露案的一或更多實施例，圖示在處理之前的範例基板；
第2-10圖根據本揭露案的一或更多實施例，圖示在處理期間第1圖中圖示的範例基板的溝道區域的底部的放大視圖；
第11圖根據本揭露案的一或更多實施例，圖示用於形成底部介電隔離層之範例方法的流程圖。
為了促進理解，已儘可能地使用相同的元件符號代表共通圖式中相同的元件。圖式並非按照比例繪製，且為了清楚可簡化。一個實施例的元件及特徵可有益地併入其他實施例中而無須進一步說明。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
1100:方法
1105~1190:操作

Claims (20)

  1. 一種用於移除一假材料之處理方法，包含以下步驟： 透過一超晶格結構形成一溝道，該超晶格結構包含在一假材料上的複數個交替的通道層及半導體材料層，該溝道暴露該複數個通道層、該複數個半導體材料層及該假材料； 在該複數個通道層、該複數個半導體材料層及該假材料上形成一襯墊； 從該假材料移除該襯墊；及 移除該假材料而不會實質上影響藉由該襯墊覆蓋的該等通道層及該等半導體材料層。
  2. 如請求項1所述之方法，其中該假材料本質上以矽（Si）組成。
  3. 如請求項1所述之方法，其中該假材料本質上以矽-鍺（SiGe）組成。
  4. 如請求項1所述之方法，其中該等半導體材料層及該等通道層為不同材料，且本質上分別以矽（Si）及矽鍺（SiGe）組成。
  5. 如請求項1所述之方法，其中該襯墊包含氮化矽（SiN）、氧化矽（SiO）、碳化矽（SiC）或其結合。
  6. 如請求項1所述之方法，其中移除該襯墊之步驟包含一方向性蝕刻處理。
  7. 如請求項1所述之方法，其中移除該假材料之步驟包含一選擇性蝕刻處理，而對該假材料的選擇性更勝於該襯墊。
  8. 如請求項1所述之方法，其中移除該假材料之步驟包含一選擇性蝕刻處理，而對該假材料的選擇性更勝於鄰接於該假材料的該通道層或該半導體材料層。
  9. 如請求項1所述之方法，進一步包含以下步驟：在移除該假材料之後，於該超晶格結構下方沉積一底部介電隔離層。
  10. 如請求項9所述之方法，其中該底部介電隔離層藉由一可流動沉積處理而沉積。
  11. 如請求項9所述之方法，其中該底部介電隔離層包含氧化矽。
  12. 一種處理方法，包含以下步驟： 透過一超晶格結構形成一源極溝道及一汲極溝道，該超晶格結構包含在一假材料上的複數個交替的通道層及半導體材料層，該源極溝道及該汲極溝道暴露該複數個通道層、該複數個半導體材料層及該假材料； 凹陷該複數個通道層，以移除通道材料的一深度且形成複數個凹陷的通道層； 在該複數個凹陷的通道層、該複數個半導體材料層及該假材料上形成一襯墊，該襯墊為共形的且具有一厚度； 從該假材料移除該襯墊而不暴露該複數個凹陷的通道層或該複數個半導體材料層； 移除該假材料； 蝕刻該襯墊以暴露該複數個半導體材料層； 在該超晶格結構下方沉積一底部介電隔離層；及 在該底部介電隔離層上沉積一矽材料以填充該超晶格結構。
  13. 如請求項12所述之方法，其中該超晶格結構的一總厚度在約30 nm至約80 nm的一範圍中。
  14. 如請求項12所述之方法，其中該超晶格結構包含3對至5對的通道層及半導體材料層。
  15. 如請求項12所述之方法，其中該等通道層及該等半導體材料層之各者具有在約4 nm至約10 nm的一範圍中的一範圍中的一厚度。
  16. 如請求項12所述之方法，其中在該源極溝道及該汲極溝道之間的一橫向距離在約20 nm至約60 nm的一範圍中。
  17. 如請求項12所述之方法，其中從該複數個通道層移除的通道材料的該深度在約5 nm至約10 nm的一範圍中。
  18. 如請求項12所述之方法，其中該襯墊的該厚度在約3 nm至約5 nm的一範圍中。
  19. 如請求項12所述之方法，其中該假材料本質上以矽（Si）組成。
  20. 如請求項12所述之方法，其中該假材料本質上以矽-鍺（SiGe）組成。
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