TW202339105A - 具有填充介電材料之環繞式閘極電晶體架構 - Google Patents

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艾爾梅蒂 巴吉吉
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Abstract

茲描述半導體元件及製造其之方法。所述方法包括正面處理以形成源極腔體/汲極腔體並以犧牲層填充所述腔體。接著在背側的處理期間去除犧牲層，以形成填充有金屬填充物之背側電力軌通孔。

Description

具有填充介電材料之環繞式閘極電晶體架構
一般而言，本揭示內容之實施例與半導體元件有關。更具體而言，本揭示內容之實施例涉及了包括填充介電材料(fill-in dielectric material)之環繞式閘極(GAA)元件及製造方法。
電晶體是大多數積體電路之關鍵組件。由於電晶體的驅動電流及其所致之速度與電晶體的閘極寬度成正比，因此較快的電晶體通常需要更大的閘極寬度。因此，需要在電晶體尺寸與速度之間權衡，且已開發「鰭式」場效應電晶體(finFET)以解決具有最大驅動電流和最小尺寸之電晶體的矛盾目標。FinFET的特徵在於鰭狀通道區域，鰭狀通道區域可在不顯著增加電晶體的佔位面積(footprint)之情況下大幅增加電晶體的尺寸，且現在已被應用於許多積體電路中。然而，FinFET有其自身的缺點。
隨著電晶體元件的特徵尺寸持續縮減以實現更大的電路密度和更高的效能，需要改良的電晶體元件結構以改善靜電耦合並降低諸如寄生電容和離態漏電(off-state leakage)等負面影響。電晶體元件結構的實例包括平面結構、鰭式場效應電晶體(FinFET)結構及環繞式閘極(GAA)結構。GAA元件結構包括數個晶格匹配通道，所述晶格匹配通道以層疊配置方式懸置，並藉由源極區域/汲極區域連接。GAA結構提供了良好的靜電控制，且可廣泛適用於互補式金屬氧化物半導體(CMOS)晶圓製造。
將半導體連接至電力軌通常在電池的正面完成，這需要相當大的電池面積。就背側電力軌形成而言，在使用沒有蝕刻停止層之化學機械平坦化(CMP)製程進行正面側處理後，晶圓厚度會減小。這會導致在CMP期間出現過度拋光和數個晶圓厚度特徵等問題。就形成背側電力軌而言，執行通孔蝕刻從晶圓的背側穿過矽以接取源極-磊晶(source-epi)。此製程不具有蝕刻停止層，這導致過度蝕刻造成短路，或導致蝕刻不足造成開路。因此，需要改進的半導體元件及製造方法。
本揭示內容之一或多個實施例涉及了形成半導體元件之方法。在一或多個實施例中，形成半導體元件之方法包含以下步驟：於基板上之淺溝槽隔離結構(shallow trench isolation)的頂表面上形成超晶格結構(superlattice structure)，超晶格結構包含交替地排列成複數個堆疊對(stacked pair)之複數個水平通道層及相應的複數個半導體材料層；於基板上，形成與超晶格結構相鄰之複數個源極溝槽及複數個汲極溝槽；擴展複數個源極溝槽中之至少一者及複數個汲極溝槽中之至少一者，以形成源極腔體(source cavity)和汲極腔體(drain cavity)；於源極腔體中和汲極腔體中沉積犧牲層；於犧牲層上形成源極區域和汲極區域；於超晶格結構的頂表面上形成閘極結構；蝕刻以形成複數個通孔開口對齊犧牲層；去除犧牲層，以形成至少一個開口，該至少一個開口從複數個通孔延伸至源極區域和汲極區域；以及在複數個通孔開口中且在開口中沉積金屬，以形成複數個通孔。
本揭示內容之額外實施例涉及了形成半導體元件之方法。在一或多個實施例中，形成半導體元件之方法包含以下步驟：於基板上之淺溝槽隔離結構(shallow trench isolation)的頂表面上形成超晶格結構(superlattice structure)，該超晶格結構包含交替地排列成複數個堆疊對(stacked pair)之複數個水平通道層及相應的複數個半導體材料層；於該超晶格結構的頂表面上形成閘極結構；於該基板上，形成與該超晶格結構相鄰之複數個源極溝槽及複數個汲極溝槽；擴展該複數個源極溝槽中之至少一者及該複數個汲極溝槽中之至少一者，以形成源極腔體(source cavity)及汲極腔體(drain cavity)；於該源極腔體中及該汲極腔體中沉積犧牲層；於該複數個水平通道層中之各者上形成內間隔層；於該犧牲層上形成源極區域和汲極區域；形成與該超晶格結構相鄰之替代金屬閘極；在CT和CG處形成與該源極區域及該汲極區域之電接觸；形成第一金屬線；將該半導體元件旋轉180度；平坦化該基板；於該基板上沉積層間介電材料；於該基板形成背側電力軌通孔至該犧牲層；去除該犧牲層，以形成至少一個開口，該至少一個開口從該背側電力軌通孔延伸至該源極區域及該汲極區域；以及在該背側電力軌通孔中且於該開口中沉積金屬。
進一步的實施例涉及非暫態(non-transitory)電腦可讀取媒體，包括指令，當該等指令被製程腔室的控制器執行時，導致該製程腔室執行以下操作：於基板上之淺溝槽隔離結構(shallow trench isolation)的頂表面上形成超晶格結構(superlattice structure)，該超晶格結構包含交替地排列成複數個堆疊對(stacked pair)之複數個水平通道層及相應的複數個半導體材料層；於該基板上，形成與該超晶格結構相鄰之複數個源極溝槽及複數個汲極溝槽；擴展該複數個源極溝槽中之至少一者及該複數個汲極溝槽中之至少一者，以形成源極腔體(source cavity)和汲極腔體(drain cavity)；於該源極腔體中及該汲極腔體中沉積犧牲層；於該犧牲層上形成源極區域和汲極區域；於該超晶格結構的頂表面上形成閘極結構；蝕刻以形成複數個通孔開口對齊該犧牲層；去除該犧牲層，以形成至少一個開口，該至少一個開口從該複數個通孔延伸至該源極區域及該汲極區域；以及在該複數個通孔開口中且在該開口中沉積金屬，以形成複數個通孔。
在描述本揭示內容的數個示例性實施例之前，應瞭解到本揭示內容不受限於下面說明書中所闡述的建置或處理程序的細節。本揭示內容能夠具有其他實施例，並能夠被由各種方式實作或執行。
如在此說明書及隨附申請專利範圍中所使用，術語「基板(substrate)」指的是表面，或表面的部分，其中製程在所述表面或表面的部分上進行。本案所屬技術領域中具通常知識者亦將理解的是，除非上下文另有明確指示，否則參照基板可僅指基板的一部分。另外，提及在基板上沉積，可以指裸基板，以及在其上沉積或形成有一或多個膜或特徵的基板之二者。
如本文所用，「基板」指的是任何基板或形成於基板上之材料表面，在製造製程期間，在所述基板或形成於基板上之材料表面上進行膜處理。舉例而言，取決於應用，於上面可進行處理之基板表面可包括：諸如矽、氧化矽、應變矽、絕緣體上矽(SOI)、經碳摻雜的氧化矽、氮化矽、經摻雜的矽、鍺、砷化鎵、玻璃、藍寶石等材料，及任何其他材料(如金屬、金屬氮化物、金屬合金及其它導電材料)。基板可包括，但不限於，半導體晶圓。可將基板暴露於預處理製程，以研磨、蝕刻、還原、氧化、羥基化（或者產生或嫁接目標化學部分，以賦予化學官能性）、退火及/或烘烤基板表面。除了在基板本身的表面上直接進行膜處理之外，在本揭示內容中，也可在形成於基板上的下方層(underlayer)上進行本文所揭示的任何膜處理程序（如下文更詳細地揭示），且術語「基板表面」欲包括前後文所指的此類下方層。因此，舉例而言，當膜/層或部分膜/層已被沉積至基板表面上，新沉積之膜/層的暴露表面便成為基板表面。給定的基板表面包含什麼將取決於待沉積的膜還有所使用的特定化學物質。
如本說明書及隨附申請專利範圍所用，術語「前驅物」、「反應物」、「反應性氣體」等可互換使用，以指稱可與基板表面反應之任何氣態物種。
電晶體是通常形成於半導體元件上之電路組件或單元。取決於電路設計，除了電容器、電感器、電阻器、二極體、導線或其他單元以外，還有電晶體形成於半導體元件上。通常，電晶體包括形成於源極區域與汲極區域之間的閘極。在一或多個實施例中，源極區域和汲極區域包括基板的經摻雜區域，並表現出適合於特定應用之摻雜輪廓。閘極位於通道區域上方，且包括閘極介電質，而閘極介電質插設於閘極電極與基板中之通道區域之間。
如本文所用，術語「場效應電晶體」或「FET」指的是使用電場來控制元件的電氣行為之電晶體。增強模式場效應電晶體通常在低溫下顯現非常高的輸入阻抗。汲極終端與源極終端之間的導電率受元件中之電場的控制，所述電場是由元件的主體與閘極之間的電壓差所產生。FET的三個端部為：源極(S)，載體通過源極進入通道；汲極(D)，載體通過汲極離開通道；和閘極(G)，閘極端用於調節通道導電率。通常，在源極(S)處進入通道的電流被標記為I S，且在汲極(D)處進入通道的電流被標記為I D。汲極-至-源極電壓被標記為V DS。藉由對閘極(G)施加電壓，可控制在汲極處進入通道之電流(即，I D)。
金屬氧化物半導體場效應電晶體(MOSFET)是場效應電晶體(FET)的一個類型。它具有絕緣的閘極，其電壓決定了元件的導電率。這種以施加電壓量來改變導電率的能力被用來放大或切換電子訊號。MOSFET是基於主體電極與閘極電極之間的金屬氧化物半導體(MOS)電容對電荷濃度之調節，所述閘極電極位於主體上方並藉由閘極介電層與所有其他元件區域絕緣。相較於MOS電容器，MOSFET包括兩個額外端部（源極和汲極），各所述額外端部連接至由主體區域分隔之高度摻雜區域。這些區域可為p型也可為n型，但它們都是相同型，且與主體區域的型相反。在摻雜的型後方以「+」符號表示源極和汲極(不同於主體)被高度摻雜。
若MOSFET為n-通道或nMOS FET，則源極和汲極為n+區域且主體為p區域。若MOSFET為p-通道或pMOS FET，則源極和汲極為p+區域且主體為n區域。之所以這樣稱呼源極是因為它是流過通道之電荷載體（對n-通道而言是電子，對p-通道而言是電洞）的源頭；類似地，汲極是電荷載體離開通道處。
如本文所用，術語「鰭式場效應電晶體(FinFET)」指的是建構在基板上的MOSFET電晶體，其中閘極位於通道的兩側或三側，形成雙重閘極結構或三重閘極結構。因為通道區域在基板上形成「鰭」，因此FinFET元件的通用名稱為FinFET。FinFET元件具有快速切換時間及高電流密度。
如本文所用，術語「環繞式閘極(gate all-around；GAA)」用於指稱電子元件（如，電晶體），其中閘極材料繞通道區域的所有側面。GAA電晶體的通道區域可包括奈米導線或奈米板塊(nano-slab)或奈米片、桿狀通道或本案所屬技術領域中具有通常知識者所知之其他合適通道配置。在一或多個實施例中，GAA元件的通道區域具有垂直間隔的多重水平奈米導線或水平桿，從而使GAA電晶體成為堆疊的水平環繞式閘極(hGAA)電晶體。
如本文所用，術語「奈米導線(nanowire)」指的是具有奈米級（10 −9公尺）的直徑之奈米結構。奈米導線也可定義為長度對寬度的比例大於1000。或者，奈米導線可定義為厚度或直徑限定在數十奈米或更小且長度不受限之結構。奈米導線用於電晶體和一些雷射應用中，且在一或多個實施例中，由半導體材料、金屬材料、絕緣材料、超導材料或分子材料製成奈米導線。在一或多個實施例中，奈米導線用於邏輯CPU、GPU、MPU及揮發性（如，DRAM）和非揮發性（如，NAND）元件之電晶體中。如本文所用，術語「奈米片(nanosheet)」指的是二維奈米結構，其厚度量級在從約0.1 nm至約1000 nm的範圍。
藉由圖式的方式來描述本揭示內容之實施例，圖式描繪根據本揭示內容之一或多個實施例之元件（如，電晶體）及用於形成電晶體之製程。所示的製程僅是所揭示之製程的圖解性可能用途，且本案所屬技術領域中具通常知識者將理解到，所揭示之製程不限於圖解的應用。
參照圖式描述本揭示內容之一或多個實施例。在一或多個實施例之方法中，使用標準製程流製造電晶體，如，環繞式閘極電晶體。在一些實施例中，一種先進化學機械平坦化(CMP)製程以淺溝槽隔離(STI)作為背側晶圓拋光之蝕刻停止層，以實現背側電力軌。填充介電材料(fill-in dielectric material)和背側電力軌共同集成用於GAA電晶體應用。在一或多個實施例中，填充介電材料用作背側電力軌-通孔蝕刻製程之有效蝕刻停止層，連接NMOS的底部和PMOS源極-磊晶(source-epi)。
在一或多個實施例之方法中，使用標準製程流製造電晶體，如，環繞式閘極電晶體。在源極/汲極腔體凹陷後，擴展源極/汲極腔體的維度，並沉積犧牲填充材料。製造過程包括內部間隔物形成、源極/汲極磊晶、層間介電質形成、替代閘極形成、CT及CG形成及正面金屬線形成。接著將基板翻轉並平坦化。將層間介電質沉積在背側上，將背側電力軌通孔圖案化並蝕刻層間介電質。形成鑲嵌溝槽，並去除犧牲填充物以形成開口。在開口中沉積金屬，然後形成背側金屬線。在一或多個實施例中，犧牲填充材料有利地為選擇性的，使得在蝕刻時形成自對準溝槽及/或通孔，從而避免未對準。
第1圖繪製根據本揭示內容的一些實施例之用於形成半導體元件之方法6的製程流程圖。第2A至2W圖描繪根據本揭示內容的一些實施例之半導體結構的製造階段。參照第2A至2W圖於下文描述方法6。第2A至2W圖為根據一或多個實施例之電子元件（如，GAA）的剖面視圖。方法6可為半導體元件之多步驟製造製程的一部分。因此，可在耦接至群集工具之任何合適的製程腔室中進行方法6。群集工具可包括用於製造半導體元件之製程腔室，如經配置來蝕刻、沉積、物理氣相沉積(PVD)、化學氣相沉積(CVD)、氧化之腔室，或用於製造半導體元件之任何其他合適腔室。
第2A至2W圖是第1圖中之操作8至44的製造步驟。請參見第1圖，形成元件100之方法6藉由提供基板102而始於操作8。在一些實施例中，基板102可為整塊半導體基板(bulk semiconductor substrate)。如本文所用，術語「整塊半導體基板(bulk semiconductor substrate)」指的是其中基板的整體由半導體材料構成之基板。整塊半導體基板可包含用於形成半導體結構之任何合適的半導體材料及/或半導體材料的組合。舉例而言，半導體層可包含一或多種材料，如晶態矽(如，Si＜100＞或Si＜111＞)、氧化矽、應變矽、矽鍺、經摻雜的或未經摻雜的多晶矽、經摻雜的或未經摻雜的矽晶圓、經圖案化或不經圖案化的晶圓、摻雜的矽、鍺、砷化鎵或其他合適的半導體材料。在一些實施例中，半導體材料為矽(Si)。在一或多個實施例中，半導體基板102包含半導體材料，如，矽(Si)、碳(C)、鍺(Ge)、矽鍺(SiGe)、鍺錫(GeSn)、其他半導體材料或前述者之任何組合。在一或多個實施例中，基板102包含以下一或多者：矽(Si)、鍺(Ge)、鎵(Ga)、砷(As)或磷(P)。儘管本文描述了可形成基板之材料的一些實例，但可作為被動式和主動式電子元件（如，電晶體、記憶體、電容器、電感器、電阻器、開關、積體電路、放大器、光電元件或任何其他電子元件）之基礎的任何材料可落在本揭示內容之精神與範疇內。
在一些實施例中，半導體材料可為經摻雜的材料，如經n型摻雜的矽(n-Si)或經p型摻雜的矽(p-Si)。在一些實施例中，可使用諸如離子佈植製程等任何合適的製程來摻雜基板。如本文所用，術語「n型」指的是在製造期間藉由以電子供體元素摻雜本徵半導體(intrinsic semiconductor)而生成之半導體。術語n型來自電子的負電荷。在n型半導體中，電子為多數載體而電洞為少數載體。如本文所用，術語「p型」指的是井（或電洞）的正電荷。與n型半導體相反，p型半導體的電洞濃度大於電子濃度。在p型半導體中，電洞為多數載體而電子為少數載體。在一或多個實施例中，摻質選自以下一或多者：硼(B)、鎵(Ga)、磷(P)、砷(As)、其他半導體摻質或前述者之組合。
請參見第1及2A圖，在一些實施例中，於操作10，可於基板的頂表面上形成蝕刻停止層103。蝕刻停止層103可包含本案所屬技術領域中具通常知識者所知的任何合適材料。在一或多個實施例中，蝕刻停止層103包含矽鍺(SiGe)。在一或多個實施例中，蝕刻停止層103具有高的鍺(Ge)含量。在一或多個實施例中，鍺的量在30%至50%的範圍中，包括35%至45%的範圍。不欲受限於理論，咸認為在30%至50%的範圍中之鍺含量會導致蝕刻停止層的選擇性增加並使應力缺陷(stress defect)最小化。在一或多個實施例中，蝕刻停止層具有在5 nm至30 nm的範圍中之厚度。蝕刻停止層103可作為背側處理期間之平坦化（如，CMP）、乾式或濕式蝕刻之蝕刻停止部。
在一或多個未圖解的實施例中，於操作12，可在蝕刻停止層103上沉積磊晶層，如，磊晶矽。磊晶層可具有在20 nm至100 nm的範圍中之厚度。
請參見第1圖及第2A圖，在一或多個實施例中，於操作14，在基板102的頂表面頂部或在蝕刻停止層103及磊晶層的頂表面上，形成至少一個超晶格結構101。超晶格結構101包含交替排列成複數個堆疊對(stacked pair)之複數個半導體材料層104及相應的複數個水平通道層106。在一些實施例中，複數個堆疊的層之群組包含矽(Si)群組和矽鍺(SiGe)群組。在一些實施例中，複數個半導體材料層104包含矽鍺(SiGe)，且複數個水平通道層106包含矽(Si)。在其他實施例中，複數個水平通道層106包含矽鍺(SiGe)，且複數個半導體材料層106包含矽(Si)。
在一些實施例中，複數個半導體材料層104及相應的複數個水平通道層106可包含適於形成超晶格結構204之任何數目的晶格匹配材料對。在一些實施例中，複數個半導體材料層104及相應的複數個水平通道層106包含從約2至約50對的晶格匹配材料。
在一或多個實施例中，複數個半導體材料層104及複數個水平通道層106的厚度在約2 nm至約50 nm的範圍中，在約3 nm至約20 nm的範圍中或在約2 nm至約15 nm的範圍中。
請參見第1圖及第2B圖，在一或多個實施例中，於操作16，將超晶格結構101圖案化，以在相鄰的堆疊105間形成開口108。可藉由本案所屬技術領域中具有通常知識者所知的任何合適的方式進行圖案化。就此所用，術語「開口(opening)」意指任何故意的表面不規則性。開口的合適實例包括，但不限於：溝槽，其具有頂部、兩個側壁及底部。開口可具有任何合適的深寬比（特徵的深度對特徵的寬度之比值）。在一些實施例中，深寬比為大於或等於約5:1、約10:1、約15:1、約20:1、約25:1、約30:1、約35:1或約40:1。
請參見第1圖及第2C圖，於操作18，形成淺溝槽隔離結構(STI) 110。如本文所用，術語「淺溝槽隔離結構(shallow trench isolation；STI)」指的是防止電流洩漏之積體電路特徵結構。在一或多個實施例中，藉由沉積一或多種介電材料（如二氧化矽）以填充溝槽或開口108並使用諸如化學機械平坦化等技術去除多餘的介電質，來創建STI。
請參見第1圖及第2D圖，在一些實施例中，替代閘極結構113（如，虛設閘極結構）形成在超晶格結構101上方並與超晶格結構101相鄰。虛設閘極結構113界定電晶體元件的通道區域。可使用本案所屬技術領域中已知的任何合適常規沉積和圖案化製程來形成虛設閘極結構113。
在一或多個實施例中，虛設閘極結構113包含閘極114和多晶矽層112中之一或多者。在一或多個實施例中，虛設閘極結構113包含鎢(W)、鈷(Co)、鉬(Mo)、釕(Ru)、氮化鈦(TiN)、氮化鉭(TaN)、鈦鋁(TiAl)及N摻雜的多晶矽中之一或多者。
請參見第1圖及第2E圖，在一些實施例中，於操作22，側壁間隔物116沿著虛設閘極結構113的外側壁形成且位在超晶格101上。側壁間隔物116可包含本案所屬技術領域中已知之任何合適的絕緣材料，例如，氮化矽、氧化矽、氧氮化矽、碳化矽等等。在一些實施例中，使用諸如原子層沉積、電漿增進原子層沉積、電漿增進化學氣相沉積、低壓化學氣相沉積或等向性沉積等本案所屬技術領域中已知之任何合適的常規沉積和圖案化製程，來形成側壁間隔物。
請參見第1圖及第2F圖，於操作24，在一或多個實施例中，在超晶格結構101鄰近處（即，在任一側上）形成源極/汲極溝槽118。
請參見第1圖及第2G圖，於操作26，在一或多個實施例中，藉由側向蝕刻加深並擴展源極/汲極溝槽118，以在超晶格結構101下方形成腔體119。腔體119可具有任何合適的深度及寬度。在一或多個實施例中，腔體119延伸穿過淺溝槽隔離結構110進入基板102。在一或多個實施例中，在腔體119蝕刻的形成期間，去除蝕刻停止層103，使得腔體119延伸至基板102。
可藉由本案所屬技術領域中具有通常知識者所知之任何合適的手段來形成腔體119。操作26的蝕刻製程可包括對源極汲極溝槽118有選擇性之任何合適的蝕刻製程。在一些實施例中，操作26的蝕刻製程包含濕式蝕刻製程或乾式蝕刻製程中之一或多者。蝕刻製程可為定向性蝕刻。
在一些實施例中，乾式蝕刻製程可包括習用電漿蝕刻或遠端電漿輔助乾式蝕刻製程，如可由位於加州聖大克勞拉市的應用材料公司獲得之SiCoNi TM蝕刻製程。在SiCoNi TM蝕刻製程中，元件暴露於H 2、NF 3及/或NH 3電漿物種，如，經電漿激發的氫及氟物種。舉例而言，在一些實施例中，元件可能同時暴露於H 2、NF 3及NH 3電漿。可在SiCoNi TM預清潔腔室中進行SiCoNi TM蝕刻製程，SiCoNi TM預清潔腔室可整合至各種多重處理平台中之一種，所述多重處理平台包括來自Applied Materials ®的Centura ®、Dual ACP、Producer ®GT和Endura ®平台。濕式蝕刻製程可包括氫氟(HF)酸延續製程，即，在所謂「HF延續(HF last)」製程中進行表面的HF蝕刻而留下以氫為終端之表面。或者，可採用任何其他基於液體的預磊晶預清潔製程。在一些實施例中，製程包括昇華蝕刻以去除原生氧化物。蝕刻製程可基於電漿或基於熱。電漿製程可為任何合適的電漿（如，導電耦合式電漿、感應耦合式電漿、微波電漿）。
請參見第1圖及第2H圖，於操作28，在腔體119中沉積犧牲層120。犧牲層120可包含本案所屬技術領域中具有通常知識者所知之任何合適的材料。在一或多個實施例中，犧牲層120可包含與淺溝槽隔離結構110具有不同蝕刻速率之任何合適的材料，及晶態矽和晶態矽鍺(SiGe)。在一或多個實施例中，犧牲層120包含介電材料。如本文所用，術語「介電材料」指的是可以在電場中極化之電絕緣體。在一些實施例中，介電材料包含以下一或多者：氧化物、摻碳的氧化物、二氧化矽(SiO)、多孔二氧化矽(SiO 2)、氮化矽(SiN)、二氧化矽/氮化矽、碳化物、氧碳化物、氮化物、氧氮化物、氧碳氮化物、聚合物、磷矽酸鹽玻璃、氟矽酸鹽(SiOF)玻璃或有機矽酸鹽玻璃(SiOCH)。在一或多個實施例中，犧牲層120包括氧化矽(SiO x)、氮化矽(SiN)、碳化矽(SiC)、經硼摻雜之矽、經矽摻雜之硼、金屬、金屬氧化物、金屬矽化物、金屬碳化物及高ĸ材料中之一或多者。在一些實施例中，高ĸ材料選自以下一或多者：氧化鋁(Al 2O 3)、氧化鉿(HfO 2)等等。在一或多個具體實施例中，犧牲層120包含氧化矽(SiO x)。
在一些實施例中，利用習用的化學氣相沉積方法將犧牲層120沉積於基板102上。在一些實施例中，使犧牲層120凹陷至基板102的頂表面下方，使得超晶格結構101的底部部分由基板102形成。
請參見第1圖及第2I圖，於操作30，在各水平通道層106上形成內間隔層121。內間隔層121可包含本案所屬技術領域中具有通常知識者所知之任何合適的材料。在一或多個實施例中，內間隔層121包含氮化物材料。在具體實施例中，內間隔層121包含氮化矽。
請參見第2J圖並參見第1圖，於操作32，在一些實施例中，在源極/汲極溝槽118中形成埋入式PMOS源極122和NMOS源極123區域。在一些實施例中，在超晶格結構101的第一端之鄰近處形成埋入式PMOS源極122，並在超晶格結構101的相對的第二端之鄰近處形成NMOS源極123。在一些實施例中，埋入式PMOS源極122和NMOS源極123區域由任何合適的半導體材料形成，例如但不限於：矽(Si)、鍺(Ge)、矽鍺(SiGe)、矽磷(SiP)、矽砷(SiAs)等等。在一些實施例中，使用諸如磊晶沉積製程等任何合適的沉積製程來形成埋入式PMOS源極122和NMOS源極123區域。在一些實施例中，以磷(P)、砷(As)、硼(B)及鎵(Ga)中之一或多者獨立地摻雜埋入式PMOS源極122和NMOS源極123區域。
在一些實施例中，請參見第1圖及第2K圖，於操作34，將層間介電質(ILD)層124覆蓋沉積於基板102（包括PMOS源極122和NMOS源極123區域、虛設閘極結構113及側壁間隔物116）上方。可使用常規化學氣相沉積方法(如，電漿增進化學氣相沉積及低壓化學氣相沉積)來沉積ILD層124。在一或多個實施例中，由任何合適的介電材料來形成ILD層124，所述介電材料例如但不限於：未經摻雜的氧化矽、經摻雜的氧化矽（如，BPSG、PSG）、氮化矽及氧氮化矽。在一或多個實施例中，接著使用常規化學機械平坦化方法將ILD層124拋光回去，以暴露虛設閘極結構113的頂部。在一些實施例中，拋光ILD層124以暴露虛設閘極結構113的頂部和側壁間隔物116的頂部。
可去除虛設閘極結構101，以暴露超晶格結構101的通道區域108。在去除虛設閘極結構113期間，ILD層124保護PMOS源極122和NMOS源極123區域。可使用諸如電漿乾式蝕刻或濕式蝕刻等任何常規蝕刻方法去除虛設閘極結構113。在一些實施例中，虛設閘極結構113包含多晶矽，並藉由選擇性蝕刻製程去除虛設閘極結構113。在一些實施例中，虛設閘極結構113包含多晶矽，且超晶格結構101包含矽(Si)和矽鍺(SiGe)的交替層。
請參見第1圖及第2L圖，於操作38，根據傳統程序，以奈米片釋放(nanosheet release)及替代金屬閘極126形成來繼續形成半導體元件（如，GAA）。具體而言，在一或多個未圖解的實施例中，在超晶格結構101中之複數個水平通道層106間選擇性地蝕刻複數個半導體材料層104。舉例而言，當超晶格結構101由矽(Si)層和矽鍺(SiGe)層構成時，則選擇性地蝕刻矽鍺(SiGe)以形成通道奈米導線。可使用對複數個水平通道層106具有選擇性之任何已知的蝕刻劑來去除複數個半導體材料層104，例如矽鍺(SiGe)，其中蝕刻劑以比複數個水平通道層106顯著更高的速率蝕刻複數個半導體材料層104。在一些實施例中，可使用選擇性乾式蝕刻或濕式蝕刻製程。在一些實施例中，當複數個水平通道層106為矽(Si)且複數個半導體材料層104為矽鍺(SiGe)，可使用濕式蝕刻劑來選擇性地去除矽鍺的層，濕式蝕刻劑可例如但不限於，水性羧酸/硝酸/HF溶液和水性檸檬酸/硝酸/HF溶液。去除複數個半導體材料層104在複數個水平通道層106間留下空隙。複數個水平通道層106間之空隙具有約3 nm至約20 nm的厚度。保留的水平通道層106形成與PMOS源極122和NMOS源極123區域耦接之通道奈米導線的垂直陣列。通道奈米導線平行於基板102的頂表面行進並彼此對準，以形成單列的通道奈米導線。
在一或多個實施例中，形成高k介電質。高k介電質可為藉由本案所屬技術領域中具通常知識者已知之任何合適的沉積技術所沉積之任何合適的高k介電材料。一些實施例的高k介電質包含氧化鉿。在一些實施例中，將諸如氮化鈦(TiN)、鎢(W)、鈷(Co)、鋁(Al)等導電材料沉積於高k介電質上，以形成替代金屬閘極128。可使用任何合適的沉積製程，例如但不限於，原子層沉積(ALD)，來形成導電材料，以確保在各該複數個通道層周圍形成具有均勻厚度之層。
請參見第1圖及第2M和2N圖，於操作38，形成至電晶體之源極觸點(drain contact to transistor) (CT) 132及至閘極之觸點(contact to gate) (CG) 134。
請參見第1圖及第2O和2P圖，於操作40，形成金屬(M0)線142和金屬(M1)線146，並電連接至通孔(V1) 144。
請參見第2Q圖，於操作42，將元件100旋轉或翻轉180度，使得基板102現在位於圖示的頂部。請參見第2R圖，在一或多個實施例中，將基板102平坦化，在STI氧化物110處停止。平坦化可為本案所屬技術領域中具通常知識者所知之任何合適的平坦化製程，包括但不限於：化學機械平坦化(CMP)。在一些實施例中，先進化學機械平坦化(CMP)製程以淺溝槽隔離結構 (STI) 110作為背側晶圓拋光之蝕刻停止層，以實現背側電力軌。先進CMP使用端點偵測(end-point detection；EDP)。需要精確的製程控制和EPD來最小化結構中之盤凹(dishing)和腐蝕。傳統CMP不使用端點偵測(EDP)。在一或多個實施例中，在旋轉前，正面側藉由混合鍵結（氧化物對氧化物及Cu對Cu）或靜電虛設晶圓鍵結(electrostatic dummy wafer bonding)，而在最後一層處鍵結至銅(Cu)金屬化。
請參見第1圖及第2S圖，於操作44，將層間介電材料148沉積於背側上。可藉由本案所屬技術領域中具通常知識者所知之任何合適的手段來沉積層間介電材料148。層間介電材料148可包含本案所屬技術領域中具有通常知識者所知之任何合適的材料。在一或多個實施例中，層間介電材料148包含氮化矽(SiN)、碳化物或碳化硼中之一或多者，以允許高深寬比蝕刻和金屬化。
如第2S圖所圖解，於操作46，在一或多個實施例中，圖案化背側通孔152。可藉由本案所屬技術領域中具通常知識者所知之任何合適的手段來形成通孔152。在一或多個實施例中，可藉由以下方式形成通孔152：圖案化並蝕刻層間介電材料148並去除基板102以形成通孔152。當通孔152被圖案化，其從層間介電材料148的頂表面延伸至犧牲層120。因此，在一或多個實施例中，犧牲層120作為蝕刻停止層。在一些實施例中，通孔152的深寬比為大於或等於約5:1、約10:1、約15:1、約20:1、約25:1、約30:1、約35:1或約40:1。
於操作48，如第2T圖所圖解，選擇性地去除犧牲層120以在源極/汲極（PMOS源極122和NMOS源極123區域）上方形成開口156。
於操作50，如第2U圖所圖解，將元件100矽化，並將阻障層158沉積在通孔152中。阻障層158可包含本案所屬技術領域中具有通常知識者所知之任何合適的材料。在一些實施例中，阻障層158包含氮化鈦(TiN)或氮化鉭(TaN)。
請參見第2V圖，於操作52，將金屬160沉積在阻障層158上之通孔152中。金屬160可包含本案所屬技術領域中具有通常知識者所知之任何合適的金屬。在一或多個實施例中，金屬160選自以下一或多者：鎢(W)、鉬(Mo)、鈷(Co)、銅(Cu)、釕(Ru)等等。
請參見第1圖及第2W圖，於操作54，形成背側金屬線(M0) 162。不欲受限於理論，咸認為將電力軌定位在背側上允許單元的面積增加20%至30%。
本揭示內容之額外實施例涉及如第3圖所示之處理工具300，用於形成GAA元件並用於本文所述之方法。可利用各種多重處理平台，包括可購自Applied Materials ®之Reflexion® CMP、Selectra® Etch、Centura ®、Dual ACP、Producer ®GT及Endura ®平台，還有其他處理系統。群集工具300包括具有複數個側邊之至少一個中央移送站314。機器人316安置在中央移送站314內並經配置以移動機器人葉片和晶圓至所述複數個側邊中之各側邊。
群集工具300包含連接至中央移送站之複數個製程腔室308、310及312，亦稱作處理站。各種製程腔室提供與相鄰處理站隔離之獨立處理區域。製程腔室可為任何合適的腔室，包括但不限於：預清潔腔室、沉積腔室、退火腔室、蝕刻腔室等等。可取決於群集工具而改變製程腔室和部件之具體佈置，且不應被視為限制本揭示內容之範疇。
在第3圖所示之實施例中，工廠介面318連接至群集工具300的前側。工廠介面318包括用於在工廠介面318的前側319上裝載和卸載之腔室302。
可根據，例如，在群集工具300中待處理之基板而改變裝載腔室及卸載腔室302的尺寸和形狀。在所示之實施例中，裝載腔室及卸載腔室302的尺寸被設置以固持晶圓匣，其中複數個晶圓安置於所述匣內。
機器人304位於工廠介面318內且可在裝載與卸載腔室302之間移動。機器人304能夠通過工廠介面318將晶圓從裝載腔室302中之匣傳送至裝載閘腔室320。機器人304也能夠通過工廠介面318將晶圓從裝載閘腔室320傳送至卸載腔室302中之匣。
一些實施例的機器人316為能夠一次獨自移動超過一個晶圓之多臂機器人。機器人316經配置以在環繞移送腔室314之腔室之間移動晶圓。各晶圓被乘載於晶圓輸送葉片上，所述晶圓輸送葉片位於第一機器人式機構的遠端。
系統控制器357與機器人316和複數個製程腔室308、310及312通訊。系統控制器357可為任何合適的部件，其可控制製程腔室和機器人。舉例而言，系統控制器357可為包括中央處理單元(CPU) 392、記憶體394、輸入/輸出396、合適的電路398及儲存器之電腦。
通常可將製程儲存在系統控制器357的記憶體中做為軟體常式，當被處理器執行時，軟體常式致使製程腔室進行本揭示內容的製程。亦可由位在受處理器控制之硬體的遠端之第二處理器(未示出)儲存及/或執行所述軟體常式。也可在硬體中執行本揭示內容的一些或全部方法。由此，可將製程實現為軟體並使用電腦系統來執行、被實現為硬體（如，專用積體電路或其他類型的硬體實作），或被實現為軟體和硬體的組合。當由處理器執行時，軟體常式將通用電腦轉換為控制腔室操作以執行處理的專用電腦（控制器）。
在一些實施例中，系統控制器357具有控制快速熱製程腔室以使模板材料結晶之配置。
在一或多個實施例中，一種處理工具包含：中央移送站，包含機器人，所述機器人經配置以移動晶圓；複數個處理站，各處理站連接至中央移送站，並提供處理區域，所述處理區域與相鄰處理站的處理區域分隔，複數個處理站包含模板沉積腔室及模板結晶腔室；以及控制器，連接至中央移送站及複數個處理站，控制器經配置以啟動機器人在處理站之間移動晶圓，並控制在各處理站中發生之製程。
除非本文另有說明或與上下文明顯矛盾，否則在描述本文討論之材料及方法之上下文中（尤其是在以下申請專利範圍的上下文中），術語「一」和「一個」及「該」及類似指稱之使用將被解釋為涵蓋單數和複數。除非本文另外指出，否則本文中數值範圍的敘述僅欲用作分別指代落入該範圍內的每個單獨數值之簡寫方法，並且將每個單獨數值併入說明書中，如同其在本文中被單獨敘述一樣。除非本文另外指出或與前後文明顯矛盾，否則本文描述的所有方法可以任何合適的順序執行。除非另有主張，否則本文提供的任何和所有實例或範例性語言（如，「諸如」）的使用僅欲更好地闡明某些材料和方法，而並不構成對範圍的限制。說明書中的任何語言都不應解釋為指示任何未要求保護的要素對於實施所公開的材料和方法必不可少。
在整個說明書中對「一個實施例」、「某些實施例」、「多種實施例」、「一或多個實施例」或「一實施例」之參照意味著結合該實施例描述之具體特徵、結構、材料或特性包括在本揭示內容之至少一個實施例中。因此，在整個說明書多處出現之片語，如「在一或多個實施例中」、「在某些實施例中」、「在一個實施例中」或「在實施例中」不必然指稱本揭示內容之相同實施例。此外，在一或多個實施例中，具體特徵、結構、材料或特性可以任何方式組合。
儘管已參照特定實施例描述本文之揭示內容，但本案所屬技術領域中具通常知識者將可瞭解這些實施例僅是對本揭示內容之原理和應用的解說。對本案所屬技術領域中具通常知識者而言顯然可對本揭示內容之方法及設備進行各種修飾和變化，而不悖離本揭示內容之精神及範疇。因此，本揭示內容欲包括隨附申請專利範圍及其均等者之範疇內的修飾和變化。
6:方法 8~54:操作 100:元件 101:超晶格結構 102:基板 103:蝕刻停止層 104:半導體材料層 105:堆疊 106:水平通道層 108:開口 110:淺溝槽隔離結構(STI) 112:多晶矽層 113:虛設閘極結構 114:閘極 116:側壁間隔物 118:源極/汲極溝槽 119:腔體 120:犧牲層 121:內間隔層 122:PMOS源極 123:NMOS源極 124:層間介電質(ILD)層 126:替代金屬閘極 132:至電晶體之源極觸點 134:至閘極之觸點 142:金屬(M0)線 144:通孔(V1) 146:金屬(M1)線 148:層間介電材料 152:通孔 156:開口 158:阻障層 160:金屬 162:背側金屬線(M0)
因此，可詳細理解本揭示內容之上述特徵之方式，即可參照實施例更具體描述上文簡要概述之本揭示內容，其中一些實施例圖示於隨附圖式中。然而，應注意的是，附圖僅顯示出此揭示內容的典型實施例，並且因此不應被認為是對其範圍的限制，因為本案可允許其他等效實施例。
第1圖為根據一或多個實施例之方法的製程流作圖；
第2A圖圖解根據一或多個實施例之元件的剖面視圖；
第2B圖圖解根據一或多個實施例之元件的剖面視圖；
第2C圖圖解根據一或多個實施例之元件的剖面視圖；
第2D圖圖解根據一或多個實施例之元件的剖面視圖；
第2E圖圖解根據一或多個實施例之元件的剖面視圖；
第2F圖圖解根據一或多個實施例之元件的剖面視圖；
第2G圖圖解根據一或多個實施例之元件的剖面視圖；
第2H圖圖解根據一或多個實施例之元件的剖面視圖；
第2I圖圖解根據一或多個實施例之元件的剖面視圖；
第2J圖圖解根據一或多個實施例之元件的剖面視圖；
第2K圖圖解根據一或多個實施例之元件的剖面視圖；
第2L圖圖解根據一或多個實施例之元件的剖面視圖；
第2M圖圖解根據一或多個實施例之元件的剖面視圖；
第2N圖圖解根據一或多個實施例之元件的剖面視圖；
第2O圖圖解根據一或多個實施例之元件的剖面視圖；
第2P圖圖解根據一或多個實施例之元件的剖面視圖；
第2Q圖圖解根據一或多個實施例之元件的剖面視圖；
第2R圖圖解根據一或多個實施例之元件的剖面視圖；
第2S圖圖解根據一或多個實施例之元件的剖面視圖；
第2T圖圖解根據一或多個實施例之元件的剖面視圖；
第2U圖圖解根據一或多個實施例之元件的剖面視圖；
第2V圖圖解根據一或多個實施例之元件的剖面視圖；
第2W圖圖解根據一或多個實施例之元件的剖面視圖；以及
第3圖圖解根據一或多個實施例之群集工具。
為了便於理解，儘可能使用相同的元件符號來表示圖中共有的相同元件。附圖未按比例繪製，並且為清楚起見可以簡化。一個實施例的元件和特徵可以有益地併入其他實施例中，而無需進一步敘述。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:元件
110:淺溝槽隔離結構(STI)
120:犧牲層
122:PMOS源極
123:NMOS源極
124:層間介電質(ILD)層
126:替代金屬閘極
148:層間介電材料
152:通孔

Claims (20)

  1. 一種形成一半導體元件之方法，該方法包含以下步驟： 於一基板上之一淺溝槽隔離結構(shallow trench isolation)的一頂表面上形成一超晶格結構(superlattice structure)，該超晶格結構包含交替地排列成複數個堆疊對(stacked pair)之複數個水平通道層及相應的複數個半導體材料層； 於該基板上，形成與該超晶格結構相鄰之複數個源極溝槽及複數個汲極溝槽； 擴展該複數個源極溝槽中之至少一者及該複數個汲極溝槽中之至少一者，以形成一源極腔體(source cavity)及一汲極腔體(drain cavity)； 於該源極腔體中及該汲極腔體中沉積一犧牲層； 於該犧牲層上形成一源極區域及一汲極區域； 於該超晶格結構的一頂表面上形成一閘極結構； 蝕刻以形成複數個通孔開口對齊該犧牲層； 去除該犧牲層，以形成至少一個開口，該至少一個開口從該複數個通孔延伸至該源極區域及該汲極區域；以及 在該複數個通孔開口中且在該開口中沉積一金屬，以形成複數個通孔。
  2. 如請求項1所述之方法，其中該犧牲層具有與該淺溝槽隔離結構及該基板不同之蝕刻選擇性。
  3. 如請求項1所述之方法，其中該犧牲層包含以下一或多者：氧化矽(SiO x)、氮化矽(SiN)、碳化矽(SiC)、經硼摻雜之矽、經矽摻雜之硼、金屬、金屬氧化物、金屬矽化物、金屬碳化物及高ĸ材料。
  4. 如請求項1所述之方法，其中該犧牲層具有在以下範圍中之厚度：從2 nm至50 nm。
  5. 如請求項1所述之方法，其中擴展該複數個源極溝槽中之至少一者及該複數個汲極溝槽中之至少一者之步驟包含以下步驟：蝕刻以形成一源極腔體及一汲極腔體。
  6. 如請求項5所述之方法，其中蝕刻包含側向蝕刻。
  7. 如請求項1所述之方法，其中該複數個半導體材料層包含矽鍺(SiGe)，且該複數個水平通道層包含矽(Si)。
  8. 如請求項1所述之方法，其中該複數個半導體材料層包含矽(Si)，且該複數個水平通道層包含矽鍺(SiGe)。
  9. 如請求項1所述之方法，其中形成該源極區域及該汲極區域之步驟包含以下步驟：在其上生長一磊晶層。
  10. 如請求項1所述之方法，其中該源極區域及該汲極區域獨立地摻雜有以下一或多者：磷(P)、砷(As)、硼(B)及鎵(Ga)。
  11. 如請求項1所述之方法，其中該閘極結構包含以下一或多者：鎢(W)、鈷(Co)、鉬(Mo)、釕(Ru)、氮化鈦(TiN)、氮化鉭(TaN)、鈦鋁(TiAl)及經N摻雜之多晶矽。
  12. 如請求項1所述之方法，其中該方法是在一製程腔室中進行而不破壞真空。
  13. 一種形成一半導體元件之方法，該方法包含以下步驟： 於一基板上之一淺溝槽隔離結構(shallow trench isolation)的一頂表面上形成一超晶格結構(superlattice structure)，該超晶格結構包含交替地排列成複數個堆疊對(stacked pair)之複數個水平通道層及相應的複數個半導體材料層； 於該超晶格結構的一頂表面上形成一閘極結構； 於該基板上，形成與該超晶格結構相鄰之複數個源極溝槽及複數個汲極溝槽； 擴展該複數個源極溝槽中之至少一者及該複數個汲極溝槽中之至少一者，以形成一源極腔體(source cavity)及一汲極腔體(drain cavity)； 於該源極腔體中及該汲極腔體中沉積一犧牲層； 於該複數個水平通道層中之各者上形成一內間隔層； 於該犧牲層上形成一源極區域及一汲極區域； 形成與該超晶格結構相鄰之一替代金屬閘極； 在CT和CG處形成與該源極區域及該汲極區域之電接觸； 形成一第一金屬線； 將該半導體元件旋轉180度； 平坦化該基板； 於該基板上沉積一層間介電材料； 於該基板形成一背側電力軌通孔至該犧牲層； 去除該犧牲層，以形成至少一個開口，該至少一個開口從該背側電力軌通孔延伸至該源極區域及該汲極區域；以及 在該背側電力軌通孔中且於該開口中沉積一金屬。
  14. 如請求項13所述之方法，其中該犧牲層具有與該淺溝槽隔離結構及該基板不同之蝕刻選擇性。
  15. 如請求項13所述之方法，其中該犧牲層包含以下一或多者：氧化矽(SiO x)、氮化矽(SiN)、碳化矽(SiC)、經硼摻雜之矽、經矽摻雜之硼、金屬、金屬氧化物、金屬矽化物、金屬碳化物及高ĸ材料。
  16. 如請求項13所述之方法，其中該犧牲層具有在以下範圍中之厚度：從2 nm至50 nm。
  17. 如請求項13所述之方法，其中擴展該複數個源極溝槽中之至少一者及該複數個汲極溝槽中之至少一者之步驟包含以下步驟：蝕刻以形成一源極腔體及一汲極腔體。
  18. 一種非暫態(non-transitory)電腦可讀取媒體，包括指令，當該等指令被一製程腔室的一控制器執行時，導致該製程腔室執行以下操作： 於一基板上之一淺溝槽隔離結構(shallow trench isolation)的一頂表面上形成一超晶格結構(superlattice structure)，該超晶格結構包含交替地排列成複數個堆疊對(stacked pair)之複數個水平通道層及相應的複數個半導體材料層； 於該基板上，形成與該超晶格結構相鄰之複數個源極溝槽及複數個汲極溝槽； 擴展該複數個源極溝槽中之至少一者及該複數個汲極溝槽中之至少一者，以形成一源極腔體(source cavity)及一汲極腔體(drain cavity)； 於該源極腔體中及該汲極腔體中沉積一犧牲層； 於該犧牲層上形成一源極區域及一汲極區域； 於該超晶格結構的一頂表面上形成一閘極結構； 蝕刻以形成複數個通孔開口對齊該犧牲層； 去除該犧牲層，以形成至少一個開口，該至少一個開口從該複數個通孔延伸至該源極區域及該汲極區域；以及 在該複數個通孔開口中且在該開口中沉積一金屬，以形成複數個通孔。
  19. 如請求項18所述之非暫態電腦可讀取媒體，其中該犧牲層具有與該超晶格結構及該基板不同之蝕刻選擇性。
  20. 如請求項18所述之非暫態電腦可讀取媒體，其中該犧牲層包含以下一或多者：氧化矽(SiO x)、氮化矽(SiN)、碳化矽(SiC)、經硼摻雜之矽、經矽摻雜之硼、金屬、金屬氧化物、金屬矽化物、金屬碳化物及高ĸ材料。
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