KR20230020364A - 최하부 유전체를 이용한 나노시트 소스 드레인 형성을 위한 템플레이트 - Google Patents

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KR20230020364A
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drain
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벤자민 콜롬보
사우라브 쵸프라
명선 김
발라수브라마니안 프라나타르티하란
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

반도체 디바이스들 및 반도체 디바이스들을 제조하는 방법들이 설명된다. 방법은, 기판 상에 BDI(bottom dielectric isolation) 층을 형성하는 단계 및 소스/드레인 트렌치에 템플레이트 재료를 증착하는 단계를 포함한다. 템플레이트 재료는 결정화된다. 이어서, 소스 및 드레인 구역들의 에피택셜 성장이 진행되며, 이러한 성장은 유리하게는 소스 및 드레인 구역들의 최하부 및 측벽들 상에서 발생한다.

Description

최하부 유전체를 이용한 나노시트 소스 드레인 형성을 위한 템플레이트{TEMPLATE FOR NANOSHEET SOURCE DRAIN FORMATION WITH BOTTOM DIELECTRIC}
[0001] 본 개시내용의 실시예들은 일반적으로, 반도체 디바이스들에 관한 것이다. 더 구체적으로, 본 개시내용의 실시예들은 템플레이트를 갖는 소스 드레인 구역을 갖는 게이트-올-어라운드(GAA; gate all around) 디바이스들에 관한 것이다.
[0002] 트랜지스터는 대부분의 집적 회로들의 핵심 컴포넌트이다. 트랜지스터의 구동 전류 및 이에 따른 속도가 트랜지스터의 게이트 폭에 비례하기 때문에, 더 빠른 트랜지스터들은 일반적으로, 더 큰 게이트 폭을 필요로 한다. 따라서, 트랜지스터 사이즈와 속도 사이에 트레이드-오프(trade-off)가 있으며, 최대 구동 전류 및 최소 사이즈를 갖는 트랜지스터의 상충되는 목표들을 해결하기 위해 "핀(fin)" 전계-효과 트랜지스터(finFET; fin field-effect transistor)들이 개발되었다. FinFET들은, 트랜지스터의 풋프린트를 상당히 증가시키지 않으면서 트랜지스터의 사이즈를 크게 증가시키는 핀-형상의 채널 구역을 특징으로 하며, 많은 집적 회로들에서 현재 적용되고 있다. 그러나, finFET들은 그들만의 단점들을 갖는다.
[0003] 더 큰 회로 밀도 및 더 높은 성능을 달성하기 위해 트랜지스터 디바이스들의 피처(feature) 사이즈들이 계속 축소됨에 따라, 정전 커플링을 개선하고 기생 커패시턴스 및 오프-상태 누설(off-state leakage)과 같은 부정적인 영향들을 감소시키기 위해 트랜지스터 디바이스 구조를 개선할 필요가 있다. 트랜지스터 디바이스 구조들의 예들은 평면 구조, FinFET(fin field effect transistor) 구조 및 hGAA(horizontal gate all around) 구조를 포함한다. hGAA 디바이스 구조는, 적층된 구성으로 서스펜딩(suspend)되고 소스/드레인 구역들에 의해 연결된 여러 격자 정합 채널들을 포함한다. hGAA 구조는 우수한 정전기 제어를 제공하며, CMOS(complementary metal oxide semiconductor) 웨이퍼 제조에서 광범위한 채택에 이를 수 있다.
[0004] 최하부 유전체 격리 층의 존재는 나노시트 디바이스들에 대한 주요 성능 향상 층이 되고 있다. 그러나, 소스/드레인 아래의 최하부 유전체 격리(BDI; bottom dielectric isolation) 층의 경우, 에피택셜 소스/드레인은 최하부로부터 성장되는 것이 아닌 측벽으로부터만 성장될 수 있으며, 이는 소스 및 드레인 구역들의 성장/형성 동안 많은 결함들을 초래한다. 이에 따라서, 게이트-올-어라운드 디바이스들을 형성하기 위한 개선된 방법들이 필요하다.
[0005] 본 개시내용의 하나 이상의 실시예들은 반도체 디바이스를 형성하는 방법들에 관한 것이다. 하나 이상의 실시예들에서, 반도체 디바이스를 형성하는 방법은, 기판 상의 최하부 유전체 격리 층의 최상부 표면 상에 초격자(superlattice) 구조를 형성하는 단계 ―초격자 구조는 복수의 적층되는 쌍들로 교번적으로 배열된, 복수의 수평 채널 층들 및 대응하는 복수의 반도체 재료 층들을 포함함―; 기판 상의 최하부 유전체 격리 층 상에 초격자 구조에 인접하게 소스 트렌치 및 드레인 트렌치를 형성하는 단계; 소스 트렌치에 그리고 드레인 트렌치에 템플레이트(template) 재료를 증착하는 단계; 템플레이트 재료를 결정화(crystallizing)하는 단계; 및 소스 구역 및 드레인 구역을 형성하는 단계를 포함한다.
[0006] 본 개시내용의 부가적인 실시예들은 반도체 디바이스를 형성하는 방법들에 관한 것이다. 하나 이상의 실시예들에서, 반도체 디바이스를 형성하는 방법은, 기판 상의 최하부 유전체 격리 층의 최상부 표면 상에 초격자 구조를 형성하는 단계 ―초격자 구조는 복수의 적층되는 쌍들로 교번적으로 배열된, 복수의 수평 채널 층들 및 대응하는 복수의 반도체 재료 층들을 포함함―; 초격자 구조의 최상부 표면 상에 게이트 구조를 형성하는 단계; 게이트 구조 상에 그리고 초격자 구조 상에 유전체 층을 형성하는 단계; 기판 상의 최하부 유전체 격리 층 상에 초격자 구조에 인접하게 소스 트렌치 및 드레인 트렌치를 형성하는 단계; 소스 트렌치에 그리고 드레인 트렌치에 템플레이트 재료를 증착하는 단계; 템플레이트 재료를 결정화하기 위해 기판을 어닐링하는 단계; 및 소스 구역 및 드레인 구역을 형성하는 단계를 포함한다.
[0007] 본 개시내용의 위에서 언급된 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간략히 요약된 본 개시내용의 더욱 상세한 설명이 실시예들을 참조함으로써 이루어질 수 있으며, 이러한 실시예들 중 일부는 첨부된 도면들에 예시된다. 그러나, 첨부된 도면들이 본 개시내용의 통상적인 실시예들만을 예시하므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 동일하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0008] 도 1은 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0009] 도 2a는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0010] 도 2b는 하나 이상의 실시예들에 따른, 도 2a의 디바이스의 일부분의 확대 단면도를 예시하고;
[0011] 도 2c는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0012] 도 2d는 하나 이상의 실시예들에 따른, 도 2c의 디바이스의 일부분의 확대 단면도를 예시하고;
[0013] 도 3a는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0014] 도 3b는 하나 이상의 대안적인 실시예들에 따른 디바이스의 단면도를 예시하고;
[0015] 도 4a는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시하고;
[0016] 도 4b는 하나 이상의 대안적인 실시예들에 따른 디바이스의 단면도를 예시하고;
[0017] 도 5는 본 개시내용의 일부 실시예들에 따른, 반도체 디바이스를 형성하기 위한 방법의 프로세스 흐름도를 예시하고; 그리고
[0018] 도 6은 하나 이상의 실시예들에 따른 클러스터 툴을 예시한다.
[0019] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 도면들은 실척대로 그려지지 않으며, 명확성을 위해 단순화될 수 있다. 일 실시예의 엘리먼트들 및 특징들은 추가적인 언급 없이 다른 실시예들에 유익하게 통합될 수 있다.
[0020] 본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용이 다음의 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않는다는 것이 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하며, 다양한 방식들로 수행되거나 또는 실시될 수 있다.
[0021] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "기판"이란 용어는 프로세스가 작용하는 표면 또는 표면의 부분을 지칭한다. 또한, 문맥이 명확하게 달리 표시하지 않는 한, 기판에 대한 언급은 기판의 일부분만을 또한 지칭할 수 있다는 것이 당업자들에 의해 이해될 것이다. 부가적으로, 기판 상에 증착하는 것에 대한 언급은 베어(bare) 기판, 그리고 하나 이상의 막들 또는 피처들이 상부에 증착되어 있거나 또는 형성되어 있는 기판 둘 모두를 의미할 수 있다.
[0022] 본원에서 사용되는 바와 같은 "기판"은, 제작 프로세스 동안 막 프로세싱이 수행되는, 임의의 기판 또는 기판 상에 형성된 재료 표면을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은 애플리케이션에 따라 실리콘, 실리콘 옥사이드, 스트레인드(strained) 실리콘, 실리콘 온 인슐레이터(SOI; silicon on insulator), 탄소 도핑된 실리콘 옥사이드들, 실리콘 나이트라이드, 도핑된 실리콘, 게르마늄, 갈륨 아세나이드, 유리, 사파이어와 같은 재료들, 그리고 금속들, 금속 나이트라이드들, 금속 합금들 및 다른 전도성 재료들과 같은 임의의 다른 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함한다(이에 제한되지는 않음). 기판들은 기판 표면을 폴리싱, 에칭, 환원, 산화, 수산화(또는 화학 기능성(chemical functionality)을 부여하기 위해 타겟 화학 부분(moiety)들을 다른 방식으로 생성 또는 이식(graft)), 어닐링 및/또는 베이킹하기 위한 전처리 프로세스에 노출될 수 있다. 기판 표면 자체에 대해 직접 막 프로세싱하는 것에 부가하여, 본 개시내용에서, 개시되는 막 프로세싱 단계들 중 임의의 막 프로세싱 단계는 또한, 아래에서 더 상세히 개시되는 바와 같이 기판 상에 형성된 하부층(underlayer)에 대해 수행될 수 있으며, "기판 표면"이라는 용어는 문맥이 표시하는 바와 같이 그러한 하부층을 포함하는 것으로 의도된다. 따라서, 예컨대, 막/층 또는 부분 막/층이 기판 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출된 표면이 기판 표면이 된다. 주어진 기판 표면이 포함하는 것은 사용되는 특정 화학물질 뿐만 아니라, 어떤 막들이 증착되어야 하는지에 따라 좌우될 것이다.
[0023] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "전구체", "반응물", "반응성 가스" 등의 용어들은 기판 표면과 반응할 수 있는 임의의 가스성 종(species)을 지칭하기 위해 상호교환가능하게 사용된다.
[0024] 트랜지스터들은 반도체 디바이스들 상에 흔히 형성되는 회로 컴포넌트들 또는 엘리먼트들이다. 회로 설계에 따라, 커패시터들, 인덕터들, 저항기들, 다이오드들, 전도성 라인들 또는 다른 엘리먼트들에 부가하여, 트랜지스터들이 반도체 디바이스 상에 형성된다. 일반적으로, 트랜지스터는 소스 구역과 드레인 구역 사이에 형성된 게이트를 포함한다. 하나 이상의 실시예들에서, 소스 및 드레인 구역들은 기판의 도핑된 구역을 포함하고, 특정 애플리케이션에 적절한 도핑 프로파일을 나타낸다. 게이트는 채널 구역 위에 포지셔닝되고, 기판에서 게이트 전극과 채널 구역 사이에 개재된 게이트 유전체를 포함한다.
[0025] 본원에서 사용되는 바와 같이, "전계 효과 트랜지스터" 또는 "FET"라는 용어는 디바이스의 전기적 거동을 제어하기 위해 전기장을 사용하는 트랜지스터를 지칭한다. 향상 모드 전계 효과 트랜지스터들은 일반적으로, 낮은 온도들에서 매우 높은 입력 임피던스를 디스플레이한다. 드레인 단자와 소스 단자 사이의 전도도는 디바이스에서의 전기장에 의해 제어되며, 이러한 전기장은 디바이스의 게이트와 바디 사이의 전압 차이에 의해 생성된다. FET의 3 개의 단자들은 소스(S) ―소스(S)를 통해, 캐리어들이 채널에 진입함―; 드레인(D) ―드레인(D)을 통해, 캐리어들이 채널을 떠남―; 및 채널 전도도를 조절하는 단자인 게이트(G)이다. 전통적으로, 소스(S)에서 채널에 진입하는 전류는 IS로 지정되고, 드레인(D)에서 채널에 진입하는 전류는 ID로 지정된다. 드레인-소스 전압은 VDS로 지정된다. 게이트(G)에 전압을 인가함으로써, 드레인에서 채널에 진입하는 전류(즉, ID)가 제어될 수 있다.
[0026] MOSFET(metal-oxide-semiconductor field-effect transistor)는 일종의 FET(field-effect transistor)이다. 이는 절연 게이트를 가지며, 이 절연 게이트의 전압은 디바이스의 전도도를 결정한다. 인가되는 전압의 양(amount)에 따라 전도도를 변화시키는 이러한 능력은 전자 신호들을 증폭 또는 스위칭하기 위해 사용된다. MOSFET은, 게이트 유전체 층에 의해 모든 다른 디바이스 구역들로부터 절연되고 바디 위에 위치된 게이트 전극과 바디 전극 사이의 MOS(metal-oxide-semiconductor) 커패시턴스에 의한 전하 농도의 조절에 기반한다. MOS 커패시터와 비교하여, MOSFET은 2 개의 부가적인 단자들(소스 및 드레인)을 포함하며, 이들 각각은 바디 구역에 의해 분리된 개별적인 고농도로 도핑된 구역들에 연결된다. 이들 구역들은 p 또는 n 타입일 수 있지만, 이들은 모두 동일한 타입이고 바디 구역과 반대 타입이다. (바디와는 달리) 소스 및 드레인은 일 타입의 도핑 후에 "+" 부호로 표시되는 바와 같이 고농도로 도핑된다.
[0027] MOSFET이 n-채널 또는 nMOS FET인 경우, 소스 및 드레인은 n+ 구역들이고 바디는 p 구역이다. MOSFET이 p-채널 또는 pMOS FET인 경우, 소스 및 드레인은 p+ 구역들이고 바디는 n 구역이다. 소스는 이러한 소스가 채널을 통해 유동하는 전하 캐리어들(n-채널의 경우 전자들, p-채널의 경우 홀들)의 소스이기 때문에 그렇게 명명되며; 유사하게, 드레인은 전하 캐리어들이 채널을 떠나는 곳이다.
[0028] 본원에서 사용되는 바와 같이, "FinFET(fin field-effect transistor)"라는 용어는, 게이트가 채널의 2 개의 또는 3 개의 측들 상에 배치되어서 이중-게이트 또는 삼중-게이트 구조를 형성하는, 기판 상에 구축된 MOSFET 트랜지스터를 지칭한다. 채널 구역이 기판 상에 "핀(fin)"을 형성하기 때문에, FinFET 디바이스들에는 일반명 FinFET들이 주어졌다. FinFET 디바이스들은 빠른 스위칭 시간들 및 높은 전류 밀도를 갖는다.
[0029] 본원에서 사용되는 바와 같이, "GAA(gate all-around)"라는 용어는, 게이트 재료가 모든 측들에서 채널 구역을 둘러싸는 전자 디바이스, 예컨대, 트랜지스터를 지칭하기 위해 사용된다. GAA 트랜지스터의 채널 구역은 나노와이어들 또는 나노-슬래브들 또는 나노-시트들, 바-형상의 채널들, 또는 당업자에게 알려진 다른 적절한 채널 구성들을 포함할 수 있다. 하나 이상의 실시예들에서, GAA 디바이스의 채널 구역은 수직으로 이격된 다수의 수평 나노와이어들 또는 수평 바들을 가지며, 이는 GAA 트랜지스터를 적층된 hGAA(horizontal gate-all-around) 트랜지스터가 되게 한다.
[0030] 본원에서 사용되는 바와 같이, "나노와이어"라는 용어는 대략 1 나노미터(10-9 미터)의 직경을 갖는 나노구조를 지칭한다. 나노와이어들은 또한, 폭에 대한 길이의 비(ratio)가 1000보다 큰 것으로서 정의될 수 있다. 대안적으로, 나노와이어들은 수십 나노미터 이하로 제약된 두께 또는 직경 및 제약되지 않은 길이를 갖는 구조들로서 정의될 수 있다. 나노와이어들은 트랜지스터들 및 일부 레이저 애플리케이션들에서 사용되며, 하나 이상의 실시예들에서, 반도체 재료들, 금속성 재료들, 절연 재료들, 초전도 재료들 또는 분자 재료들로 제조된다. 하나 이상의 실시예들에서, 나노와이어들은 로직 CPU, GPU, MPU, 및 휘발성(예컨대, DRAM) 및 비-휘발성(예컨대, NAND) 디바이스들을 위한 트랜지스터들에서 사용된다. 본원에서 사용되는 바와 같이, "나노시트"라는 용어는 약 0.1 nm 내지 약 1000 nm 범위의 스케일의 두께를 갖는 2-차원 나노구조를 지칭한다.
[0031] 본 개시내용의 실시예들은, 본 개시내용의 하나 이상의 실시예들에 따른, 트랜지스터들을 형성하기 위한 프로세스들 및 디바이스들(예컨대, 트랜지스터들)을 예시하는 도면들을 통해 설명된다. 도시된 프로세스들은 개시되는 프로세스들에 대한 단지 예시적인 가능한 사용들이며, 당업자는 개시되는 프로세스들이 예시되는 애플리케이션들로 제한되지 않는다는 것을 인식할 것이다.
[0032] 본 개시내용의 하나 이상의 실시예들은 도면들을 참조하여 설명된다. 하나 이상의 실시예들의 방법에서, BDI(bottom dielectric isolation) 층을 갖는 게이트 올-어라운드 트랜지스터들은 표준 프로세스 흐름을 사용하여 제작된다. 소스/드레인 구역이 형성된 후에, 소스/드레인 구역에 템플레이트 재료가 증착되고, 템플레이트 재료가 결정화되어 소스/드레인이 형성된다. 결정화된 템플레이트 재료는 유리하게, 소스/드레인 트렌치의 최하부 상에서의 에피택셜 성장뿐만 아니라 측벽 상에서의 에피택셜 성장을 가능하게 한다.
[0033] 일부 실시예들에서, 템플레이트 재료는 소스/드레인 트렌치의 최하부 표면 및 소스/드레인 트렌치의 측벽 중 하나 이상 상에 증착된다. 일부 실시예들에서, 템플레이트 재료는 등각적으로 증착된다. 본원에서 사용되는 바와 같이, "등각적"이라는 용어는, 층이 피처 또는 층의 윤곽들에 적응(adapt)되는 것을 의미한다. 층의 등각성은 통상적으로, 피처의 측벽들 상에 증착된 층의 평균 두께 대 기판의 필드 또는 상부 표면 상의 동일한 증착된 층의 평균 두께의 비에 의해 정량화된다. 하나 이상의 실시예들에서, 템플레이트 재료는 급속 열 프로세싱(RTP; rapid thermal processing) 또는 레이저 어닐링에 의해 결정화된다. 소스 구역 및 드레인 구역을 형성하는 것은 에피택셜 층을 성장시키는 것을 포함한다.
[0034] 도 1 내지 도 4b는 본 개시내용의 일부 실시예들에 따른, 반도체 구조들의 제작 스테이지들을 묘사한다. 도 5는 본 개시내용의 일부 실시예들에 따른, 반도체 디바이스를 형성하기 위한 방법(200)의 프로세스 흐름도를 예시한다. 방법(200)은 도 1 내지 도 4b와 관련하여 아래에서 설명된다. 도 1 내지 도 4b는 하나 이상의 실시예들에 따른 전자 디바이스(예컨대, GAA)의 단면도들이다. 방법(200)은 반도체 디바이스의 다단계 제작 프로세스의 일부일 수 있다. 이에 따라서, 방법(200)은 클러스터 툴에 커플링된 임의의 적절한 프로세스 챔버에서 수행될 수 있다. 클러스터 툴은, 반도체 디바이스를 제작하기 위한 프로세스 챔버들, 이를테면, 에칭, 증착, PVD(physical vapor deposition), CVD(chemical vapor deposition), 산화를 위해 구성된 챔버들, 또는 반도체 디바이스의 제작에 사용되는 임의의 다른 적절한 챔버를 포함할 수 있다.
[0035] 도 1 내지 도 4b는 도 5의 동작들(210 내지 216)의 제작 단계들이다. 도 5를 참조하면, 디바이스(100)를 형성하는 방법(200)은, 동작(202)에서, 기판(102)을 제공함으로써 시작된다. 일부 실시예들에서, 기판(102)은 벌크 반도체 기판일 수 있다. 본원에서 사용되는 바와 같이, "벌크 반도체 기판"이라는 용어는 기판 전체가 반도체 재료로 구성된 기판을 지칭한다. 벌크 반도체 기판은 반도체 구조를 형성하기 위한 임의의 적절한 반도체 재료 및/또는 반도체 재료들의 조합들을 포함할 수 있다. 예컨대, 반도체 층은 하나 이상의 재료들, 이를테면, 결정질 실리콘(예컨대, Si<100> 또는 Si<111>), 실리콘 옥사이드, 스트레인드 실리콘, 실리콘 게르마늄, 도핑된 또는 도핑되지 않은 폴리실리콘, 도핑된 또는 도핑되지 않은 실리콘 웨이퍼들, 패터닝된 또는 패터닝되지 않은 웨이퍼들, 도핑된 실리콘, 게르마늄, 갈륨 아세나이드, 또는 다른 적절한 반도체 재료들을 포함할 수 있다. 일부 실시예들에서, 반도체 재료는 실리콘(Si)이다. 하나 이상의 실시예들에서, 반도체 기판(102)은 반도체 재료, 예컨대, 실리콘(Si), 탄소(C), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 게르마늄 주석(GeSn), 다른 반도체 재료들, 또는 이들의 임의의 조합을 포함한다. 하나 이상의 실시예들에서, 기판(102)은 실리콘(Si), 게르마늄(Ge), 갈륨(Ga), 비소(As) 또는 인(P) 중 하나 이상을 포함한다. 기판이 형성될 수 있게 하는 재료들의 몇몇 예들이 본원에서 설명되지만, 수동 및 능동 전자 디바이스들(예컨대, 트랜지스터들, 메모리들, 커패시터들, 인덕터들, 저항기들, 스위치들, 집적 회로들, 증폭기들, 광전자 디바이스들 또는 임의의 다른 전자 디바이스들)이 구축될 수 있는 기초(foundation)로서의 역할을 할 수 있는 임의의 재료가 본 개시내용의 사상 및 범위 내에 속한다.
[0036] 일부 실시예들에서, 반도체 재료는 도핑된 재료, 이를테면, n-도핑된 실리콘(n-Si) 또는 p-도핑된 실리콘(p-Si)일 수 있다. 일부 실시예들에서, 기판은 이온 주입 프로세스와 같은 임의의 적절한 프로세스를 사용하여 도핑될 수 있다. 본원에서 사용되는 바와 같이, "n-타입"이라는 용어는 제조 동안 전자 도너 원소로 진성 반도체를 도핑함으로써 생성되는 반도체들을 지칭한다. n-타입이라는 용어는 전자의 음전하로부터 비롯된다. n-타입 반도체들에서, 전자들은 다수(majority) 캐리어들이고 홀들은 소수(minority) 캐리어들이다. 본원에서 사용되는 바와 같이, "p-타입"이라는 용어는 웰(well)(또는 홀)의 양전하를 지칭한다. n-타입 반도체들과 대조적으로, p-타입 반도체들은 전자 농도보다 더 큰 홀 농도를 갖는다. p-타입 반도체들에서, 홀들은 다수 캐리어들이고 전자들은 소수 캐리어들이다. 하나 이상의 실시예들에서, 도펀트는 붕소(B), 갈륨(Ga), 인(P), 비소(As), 다른 반도체 도펀트들, 또는 이들의 조합들 중 하나 이상으로부터 선택된다.
[0037] 일부 실시예들에서, 동작(204)에서, 대체 게이트 구조(예컨대, 더미 게이트 구조(105))가 초격자 구조(106)의 정상에 형성된다. 더미 게이트 구조(105)는 트랜지스터 디바이스의 채널 구역을 정의한다. 더미 게이트 구조(105)는 기술분야에서 알려진 임의의 적절한 통상적인 증착 및 패터닝 프로세스를 사용하여 형성될 수 있다. 하나 이상의 실시예들에서, 더미 게이트 구조(105)는 티타늄 나이트라이드(TiN), 탄탈럼 나이트라이드(TaN), 텅스텐(W) 및 티타늄 알루미늄(TiAl) 중 하나 이상을 포함한다.
[0038] 일부 실시예들에서, 더미 게이트 구조(105)의 외부 측벽들을 따라 측벽 스페이서들이 형성된다. 측벽 스페이서들은 기술분야에서 알려진 적절한 절연 재료들, 예컨대, 실리콘 나이트라이드, 실리콘 옥사이드, 실리콘 옥시나이트라이드, 실리콘 카바이드 등을 포함할 수 있다. 일부 실시예들에서, 측벽 스페이서들은, 기술분야에서 알려진 임의의 적절한 통상적인 증착 및 패터닝 프로세스, 이를테면, 원자 층 증착, 플라즈마 강화 원자 층 증착, 플라즈마 강화 화학 기상 증착, 또는 저압 화학 기상 증착을 사용하여 형성된다.
[0039] 채널 구역(117)이 초격자 구조(106)를 인접 초격자 구조(106)와 분리한다. 하나 이상의 실시예들에서, 소스 트렌치(113) 및 드레인 트렌치(114)는 초격자 구조(106)에 인접하게(즉, 양측에) 형성된다.
[0040] 도 5를 참조하면, 동작(206)에서, 하나 이상의 실시예들에서, BDI(bottom dielectric isolation) 층(104)이 기판(102) 상에 형성될 수 있다. BDI(bottom dielectric isolation) 층(104)은 당업자에게 알려진 임의의 적절한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, BDI(bottom dielectric isolation) 층(104)은, 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiN), 실리콘 카바이드(SiC) 또는 하이-k 재료 중 하나 이상을 포함한다. 일부 실시예들에서, 하이-k 재료는 알루미늄 옥사이드(Al2O3), 하프늄 옥사이드(HfO2) 등 중 하나 이상으로부터 선택된다. 하나 이상의 특정 실시예들에서, BDI(bottom dielectric isolation) 층(104)은 실리콘 옥사이드를 포함한다.
[0041] 일부 실시예들에서, BDI(bottom dielectric isolation) 층(104)은 통상적인 화학 기상 증착 방법들을 사용하여 기판(102) 상에 증착된다. 일부 실시예들에서, BDI(bottom dielectric isolation) 층(104)은, 초격자 구조(106)의 최하부 부분이 기판(102)으로부터 형성되도록, 기판(102)의 최상부 표면 아래로 리세스된다.
[0042] 적어도 하나의 초격자 구조(106)가 BDI(bottom dielectric isolation) 층(104)의 최상부 표면의 정상에 형성된다. 초격자 구조(106)는 복수의 적층되는 쌍들로 교번적으로 배열된, 복수의 반도체 재료 층들(110) 및 대응하는 복수의 나노시트 채널 층들(108)을 포함한다. 일부 실시예들에서, 복수의 적층되는 층들의 그룹들은 실리콘(Si) 및 실리콘 게르마늄(SiGe) 그룹을 포함한다. 일부 실시예들에서, 복수의 반도체 재료 층들(110)은 실리콘 게르마늄(SiGe)을 포함하고, 복수의 나노시트 채널 층들(108)은 실리콘(Si)을 포함한다. 다른 실시예들에서, 실리콘 게르마늄(SiGe)을 포함하는 복수의 나노시트 채널 층들(108), 및 복수의 반도체 재료 층들은 실리콘(Si)을 포함한다.
[0043] 일부 실시예들에서, 복수의 반도체 재료 층들(110) 및 대응하는 복수의 나노시트 채널 층들(108)은 초격자 구조(106)를 형성하기에 적절한 임의의 수의 격자 매칭된 재료 쌍들을 포함할 수 있다. 일부 실시예들에서, 복수의 반도체 재료 층들(110) 및 대응하는 복수의 나노시트 채널 층들(108)은 약 2 개 내지 약 50 개의 쌍들의 격자 매칭된 재료들을 포함한다.
[0044] 하나 이상의 실시예들에서, 복수의 반도체 재료 층들(110) 및 복수의 나노시트 채널 층들(108)의 두께(t1)는 약 2 nm 내지 약 50 nm 범위, 약 3 nm 내지 약 20 nm 범위, 또는 약 2 nm 내지 약 15 nm 범위이다.
[0045] 도 2b는 도 2a 상의 구역(115)의 확대된 단면도이다. 도 2a 및 도 2b 그리고 도 5를 참조하면, 동작(212)에서, 템플레이트 재료(116)가 소스/드레인 트렌치들(113, 114)의 최하부 표면 상에 그리고 채널 구역(117)에 증착된다. 템플레이트 재료(116)는 당업자에게 알려진 임의의 적절한 재료를 포함할 수 있다. 일부 실시예들에서, 템플레이트 재료(116)는 비정질이다. 하나 이상의 실시예들에서, 템플레이트 재료(116)는 실리콘(Si), 실리콘 게르마늄(SiGe), 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf) 중 하나 이상을 포함한다. 일부 실시예들에서, 템플레이트 재료(116)는 실리콘(Si) 및 실리콘 게르마늄(SiGe) 중 하나 이상을 포함한다.
[0046] 템플레이트 재료(116)는, 기술분야에서 알려진 임의의 적절한 통상적인 증착 프로세스, 이를테면, 원자 층 증착, 플라즈마 강화 원자 층 증착, 플라즈마 강화 화학 기상 증착, 또는 저압 화학 기상 증착을 사용하여 증착될 수 있다.
[0047] 하나 이상의 실시예들에서, 템플레이트 재료(116)의 두께는 약 2 nm 내지 약 50 nm 범위, 약 3 nm 내지 약 20 nm 범위, 또는 약 2 nm 내지 약 15 nm 범위이다.
[0048] 도 2d는 도 2c 상의 구역(115)의 확대된 단면도이다. 도 2c 및 도 2d를 참조하면, 일부 실시예들에서, 템플레이트 재료(116)는 초격자 구조(106)의 측벽들 상에 그리고 소스/드레인 트렌치들(113, 114)의 최하부 표면 상에 그리고 채널 구역(117)에 증착될 수 있다.
[0049] 도 3a 및 도 3b 그리고 도 5를 참조하면, 동작(214)에서, 템플레이트 재료(116)는 결정화되어 결정질 템플레이트 재료(118)를 형성한다.
[0050] 템플레이트 재료(116)는 당업자에게 알려진 임의의 적절한 수단에 의해 결정화될 수 있다. 하나 이상의 실시예들에서, 템플레이트 재료(116)는 RTP(rapid thermal processing) 또는 레이저 어닐링에 의해 결정화된다.
[0051] 일부 실시예들에서, RTP(rapid thermal processing) 또는 레이저 어닐링은 500 ℃ 내지 900 ℃ 범위, 또는 600 ℃ 내지 900 ℃ 범위, 또는 600 ℃ 내지 800 ℃ 범위의 온도에서 수행된다. 일부 실시예들에서, RTP(rapid thermal processing) 또는 레이저 어닐링은 5 Torr 내지 20 Torr 범위의 압력에서 수행된다. 하나 이상의 실시예들에서, 급속 열 프로세싱 또는 레이저 어닐링은 주변 압력에서의 수소(H2) 가스 및 산소(O2) 가스의 분위기(atmosphere)에서 수행된다.
[0052] 도 4a 및 도 4b 그리고 도 5를 참조하면, 동작(216)에서, 일부 실시예들에서, 내장된 소스 구역(220) 및 드레인 구역(222)이 각각 소스 트렌치(113) 및 드레인 트렌치(114)에 형성된다. 일부 실시예들에서, 소스 구역(220)은 초격자 구조(106)의 제1 단부에 인접하게 형성되고, 드레인 구역(222)은 초격자 구조의 대향하는 제2 단부에 인접하게 형성된다. 일부 실시예들에서, 소스 구역 및/또는 드레인 구역은 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 인, 실리콘 비소 등과 같은(그러나, 이에 제한되지는 않음) 임의의 적절한 반도체 재료로 형성된다. 일부 실시예들에서, 소스 구역(220) 및 드레인 구역(222)은 임의의 적절한 증착 프로세스, 이를테면, 에피택셜 증착 프로세스를 사용하여 형성될 수 있다. 일부 실시예들에서, 소스 구역(220) 및 드레인 구역(222)은 독립적으로, 인(P), 비소(As), 붕소(B) 및 갈륨(Ga) 중 하나 이상으로 도핑된다.
[0053] 일부 실시예들에서, 소스/드레인 구역들(220, 222), 더미 게이트 구조(105) 및 측벽 스페이서들을 포함하는 ILD(inter-layer dielectric) 층(예시되지 않음)이 기판(102) 위에 블랭킷 증착(blanket deposit)된다. ILD 층은 통상적인 화학 기상 증착 방법(예컨대, 플라즈마 강화 화학 기상 증착 및 저압 화학 기상 증착)을 사용하여 증착될 수 있다. 하나 이상의 실시예들에서, ILD 층은, 도핑되지 않은 실리콘 옥사이드, 도핑된 실리콘 옥사이드(예컨대, BPSG, PSG), 실리콘 나이트라이드 및 실리콘 옥시나이트라이드와 같은(그러나, 이에 제한되지는 않음) 임의의 적절한 유전체 재료로 형성된다. 이어서, 하나 이상의 실시예들에서, 더미 게이트 구조(105)의 최상부를 노출시키기 위해, 통상적인 화학적 기계적 평탄화 방법을 사용하여 ILD 층이 다시 폴리싱된다. 일부 실시예들에서, 더미 게이트 구조(105)의 최상부 및 측벽 스페이서들(112)의 최상부를 노출시키기 위해 ILD 층은 폴리싱된다.
[0054] 초격자 구조(106)의 채널 구역(117)을 노출시키기 위해 더미 게이트 구조(105)는 제거될 수 있다. ILD 층은 더미 게이트 구조(105)의 제거 동안 소스/드레인 구역들(220, 222)을 보호한다. 더미 게이트 구조(105)는 임의의 통상적인 에칭 방법, 이를테면, 플라즈마 건식 에칭 또는 습식 에칭을 사용하여 제거될 수 있다. 일부 실시예들에서, 더미 게이트 구조(105)는 폴리실리콘을 포함하고, 더미 게이트 구조(105)는 선택적 에칭 프로세스에 의해 제거된다. 일부 실시예들에서, 더미 게이트 구조(105)는 폴리실리콘을 포함하고, 초격자 구조(106)는 실리콘(Si) 및 실리콘 게르마늄(SiGe)의 교번적인 층들을 포함한다.
[0055] 도 5를 참조하면, 동작(218)에서, 복수의 반도체 재료 층들(110)은 초격자 구조(106)의 복수의 나노시트 채널 층들(108) 사이에서 선택적으로 에칭된다. 예컨대, 초격자 구조(106)가 실리콘(Si) 층들 및 실리콘 게르마늄(SiGe) 층들로 구성되는 경우, 실리콘 게르마늄(SiGe)은 채널 나노와이어들을 형성하기 위해 선택적으로 에칭된다. 복수의 반도체 재료 층들(110), 예컨대, 실리콘 게르마늄(SiGe)은 복수의 나노시트 채널 층들(108)에 대해 선택적인 임의의 잘 알려진 에천트를 사용하여 제거될 수 있으며, 여기서, 에천트는 복수의 나노시트 채널 층들(108)보다 상당히 더 높은 레이트로 복수의 반도체 재료 층들(110)을 에칭한다. 일부 실시예들에서, 선택적 건식 에칭 또는 습식 에칭 프로세스가 사용될 수 있다. 일부 실시예들에서, 복수의 나노시트 채널 층들(108)이 실리콘(Si)이고 복수의 반도체 재료 층들(110)이 실리콘 게르마늄(SiGe)인 경우, 실리콘 게르마늄 층들은 수성 카복실산/질산/HF 용액 및 수성 시트르산/질산/HF 용액(그러나, 이에 제한되지는 않음)과 같은 습식 에천트를 사용하여 선택적으로 제거될 수 있다. 복수의 반도체 재료 층들(110)의 제거는 복수의 나노시트 채널 층들(108) 사이에 공극들을 남긴다. 복수의 나노시트 채널 층들(108) 사이의 공극들은 약 3 nm 내지 약 20 nm의 두께를 갖는다. 남아 있는 나노시트 채널 층들(108)은 소스/드레인 구역들(220, 222)에 커플링된 채널 나노와이어들의 수직 어레이를 형성한다. 채널 나노와이어들은 기판(102)의 최상부 표면과 평행하게 이어지고, 채널 나노와이어들의 단일 열(column)을 형성하도록 서로 정렬된다.
[0056] 동작(218)의 등방성 에칭 프로세스는 복수의 나노시트 채널 층들(108)의 반도체 재료에 대해 선택적인 임의의 적절한 에칭 프로세스를 포함할 수 있다. 일부 실시예들에서, 동작(106)의 등방성 에칭 프로세스는 습식 에칭 프로세스 또는 건식 에칭 프로세스 중 하나 이상을 포함한다. 일부 실시예들에서, 동작(106)의 등방성 에칭 프로세스는 건식 에칭 프로세스를 포함한다.
[0057] 그러한 실시예들에서, 건식 에칭 프로세스는 통상적인 플라즈마 에칭, 또는 원격 플라즈마-보조 건식 에칭 프로세스, 이를테면, 캘리포니아주 산타 클라라에 위치된 Applied Materials, Inc.로부터 입수가능한 SiCoNiTM 에칭 프로세스를 포함할 수 있다. SiCoNiTM 에칭 프로세스에서, 디바이스는 H2, NF3 및/또는 NH3 플라즈마 종(species), 예컨대, 플라즈마-여기된 수소 및 플루오린 종에 노출된다. 예컨대, 일부 실시예들에서, 디바이스는 H2, NF3 및 NH3 플라즈마에 대한 동시 노출을 경험할 수 있다. SiCoNiTM 에칭 프로세스는 SiCoNiTM Preclean 챔버에서 수행될 수 있으며, 이러한 SiCoNiTM Preclean 챔버는, Applied Materials®로부터 입수가능한 Centura®, Dual ACP, Producer® GT 및 Endura® 플랫폼을 포함하는 다양한 멀티-프로세싱 플랫폼들 중 하나에 통합될 수 있다. 습식 에칭 프로세스는 HF(hydrofluoric) 산 최종 프로세스(acid last process), 즉, 소위 "HF 최종" 프로세스를 포함할 수 있으며, 여기서, 표면이 수소-말단화(hydrogen-terminate)되게 하는, 표면의 HF 에칭이 수행된다. 대안적으로, 임의의 다른 액체-기반 사전-에피택셜 사전-세정 프로세스가 사용될 수 있다. 일부 실시예들에서, 프로세스는 자연 옥사이드 제거를 위한 승화 에칭을 포함한다. 에칭 프로세스는 플라즈마 또는 열 기반일 수 있다. 플라즈마 프로세스들은 임의의 적절한 플라즈마(예컨대, 전도성 결합 플라즈마, 유도 결합 플라즈마, 마이크로파 플라즈마)일 수 있다.
[0058] 하나 이상의 실시예들에서, 방법(200)의 동작(220)은 하나 이상의 포스트-프로세싱 동작들을 표현한다. 하나 이상의 포스트-프로세스들은, 디바이스의 완성, 예컨대, 대체 금속 게이트 형성을 위해 당업자에게 알려진 프로세스들 중 임의의 프로세스일 수 있다. 예컨대, 하나 이상의 예시되지 않은 실시예들에서, 하이-k 유전체가 형성된다. 하이-k 유전체는 당업자에게 알려진 임의의 적절한 증착 기법에 의해 증착되는 임의의 적절한 하이-k 유전체 재료일 수 있다. 일부 실시예들의 하이-k 유전체는 하프늄 옥사이드를 포함한다. 일부 실시예들에서, 전도성 재료, 이를테면, 티타늄 나이트라이드(TiN), 텅스텐(W), 코발트(Co), 알루미늄(Al) 등이 하이-k 유전체 상에 증착된다. 전도성 재료는, 복수의 채널 층들 각각 주위에 균일한 두께를 갖는 층의 형성을 보장하기 위해서, ALD(atomic layer deposition)(그러나, 이에 제한되지는 않음)와 같은 임의의 적절한 증착 프로세스를 사용하여 형성될 수 있다.
[0059] 일부 실시예들에서, 방법(200)은 진공 파괴가 없도록 통합된다. 하나 이상의 실시예들에서, 템플레이트 재료의 증착(동작(212)), 템플레이트 재료의 결정화(동작(214)) 및 소스/드레인 에피택셜 성장(동작(216))은 동작들 사이에 진공 파괴가 없도록 통합될 수 있다.
[0060] 일부 실시예들에서, 장치 또는 프로세스 툴은, 템플레이트 재료(116)의 증착 후에 옥사이드 층의 형성을 방지하기 위해 진공 상태(condition)들 하에서 기판을 유지하도록 구성된다. 이러한 종류의 실시예들에서, 프로세스 툴은, 기판을 대기 상태들에 노출시키지 않으면서 동작(214)(즉, 결정화)을 위해 표면 처리 챔버(예컨대, 어닐링 챔버)로부터 RTP(rapid thermal processing) 챔버로 기판을 이동시키도록 구성된다.
[0061] 본 개시내용의 하나 이상의 실시예들은 반도체 디바이스를 형성하는 방법들에 관한 것이다. 하나 이상의 실시예들에서, 반도체 디바이스를 형성하는 방법은, 기판 상의 최하부 유전체 격리 층의 최상부 표면 상에 초격자 구조를 형성하는 단계 ―초격자 구조는 복수의 적층되는 쌍들로 교번적으로 배열된, 복수의 수평 채널 층들 및 대응하는 복수의 반도체 재료 층들을 포함함―; 기판 상의 최하부 유전체 격리 층 상에 초격자 구조에 인접하게 소스 트렌치 및 드레인 트렌치를 형성하는 단계; 소스 트렌치에 그리고 드레인 트렌치에 템플레이트 재료를 증착하는 단계; 템플레이트 재료를 결정화하는 단계; 및 소스 구역 및 드레인 구역을 형성하는 단계를 포함한다.
[0062] 본 개시내용의 부가적인 실시예들은, 도 6에 도시된 바와 같은, 설명된 GAA 디바이스들의 형성 및 방법들을 위한 프로세싱 툴들(300)에 관한 것이다. Applied Materials®로부터 입수가능한 Centura®, Dual ACP, Producer® GT 및 Endura® 플랫폼을 포함하는 다양한 멀티-프로세싱 플랫폼들뿐만 아니라 다른 프로세싱 시스템들이 활용될 수 있다. 클러스터 툴(300)은 복수의 측면(side)들을 갖는 적어도 하나의 중앙 이송 스테이션(314)을 포함한다. 로봇(316)이 중앙 이송 스테이션(314) 내에 포지셔닝되며, 로봇 블레이드 및 웨이퍼를 복수의 측면들 각각으로 이동시키도록 구성된다.
[0063] 클러스터 툴(300)은 중앙 이송 스테이션에 연결된 복수의 프로세싱 챔버들(308, 310 및 312) ―이들은 프로세스 스테이션들로 또한 지칭됨― 을 포함한다. 다양한 프로세싱 챔버들은 인접 프로세스 스테이션들로부터 격리된 별개의 프로세싱 구역들을 제공한다. 프로세싱 챔버는 사전-세정 챔버, 증착 챔버, 어닐링 챔버(즉, 템플레이트 결정화 챔버), 에칭 챔버 등을 포함(그러나, 이에 제한되지는 않음)하는 임의의 적절한 챔버일 수 있다. 프로세스 챔버들 및 컴포넌트들의 특정 어레인지먼트(arrangement)는 클러스터 툴에 따라 변화될 수 있으며, 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다.
[0064] 도 6에 도시된 실시예에서, 공장 인터페이스(318)가 클러스터 툴(300)의 전면(front)에 연결된다. 공장 인터페이스(318)는 공장 인터페이스(318)의 전면(319) 상에 로딩 및 언로딩을 위한 챔버들(302)을 포함한다.
[0065] 로딩 챔버 및 언로딩 챔버(302)의 사이즈 및 형상은 예컨대 클러스터 툴(300)에서 프로세싱되고 있는 기판들에 따라 변할 수 있다. 도시된 실시예에서, 로딩 챔버 및 언로딩 챔버(302)는 웨이퍼 카세트 ―복수의 웨이퍼들이 카세트 내에 포지셔닝되어 있음― 를 홀딩하도록 사이즈가 정해진다.
[0066] 로봇들(304)이 공장 인터페이스(318) 내에 있으며, 로딩 및 언로딩 챔버들(302) 사이에서 이동할 수 있다. 로봇들(304)은 로딩 챔버(302) 내의 카세트로부터 공장 인터페이스(318)를 통해 로드 록(load lock) 챔버(320)로 웨이퍼를 이송할 수 있다. 로봇들(304)은 또한, 로드 록 챔버(320)로부터 공장 인터페이스(318)를 통해 언로딩 챔버(302) 내의 카세트로 웨이퍼를 이송할 수 있다.
[0067] 일부 실시예들의 로봇(316)은 한 번에 하나보다 더 많은 웨이퍼를 독립적으로 이동시킬 수 있는 멀티-암(multi-arm) 로봇이다. 로봇(316)은 이송 챔버(314) 주위의 챔버들 사이에서 웨이퍼들을 이동시키도록 구성된다. 개별적인 웨이퍼들은 제1 로봇 메커니즘의 원위 단부에 위치된 웨이퍼 수송 블레이드 상에서 운반된다.
[0068] 시스템 제어기(357)는 로봇(316), 및 복수의 프로세싱 챔버들(308, 310 및 312)과 통신한다. 시스템 제어기(357)는 프로세싱 챔버들 및 로봇들을 제어할 수 있는 임의의 적절한 컴포넌트일 수 있다. 예컨대, 시스템 제어기(357)는 CPU(central processing unit)(392), 메모리(394), 입력들/출력들(396), 적절한 회로들(398) 및 저장부를 포함하는 컴퓨터일 수 있다.
[0069] 프로세스들은 일반적으로, 프로세서에 의해 실행될 때 프로세스 챔버로 하여금 본 개시내용의 프로세스들을 수행하게 하는 소프트웨어 루틴으로서 시스템 제어기(357)의 메모리에 저장될 수 있다. 소프트웨어 루틴은 또한, 프로세서에 의해 제어되는 하드웨어로부터 원격으로 위치되는 제2 프로세서(도시되지 않음)에 의해 실행 및/또는 저장될 수 있다. 본 개시내용의 방법의 일부 또는 전부는 또한, 하드웨어로 수행될 수 있다. 이에 따라, 프로세스는 소프트웨어로 구현되어 컴퓨터 시스템을 사용하여 실행될 수 있거나, 또는 예컨대 주문형 집적 회로로서 또는 다른 타입의 하드웨어 구현으로서 하드웨어로 구현될 수 있거나, 또는 소프트웨어와 하드웨어의 조합으로서 구현될 수 있다. 소프트웨어 루틴은, 프로세서에 의해 실행될 때, 범용 컴퓨터를, 프로세스들이 수행되도록 챔버 동작을 제어하는 특수 목적 컴퓨터(제어기)로 변환한다.
[0070] 일부 실시예들에서, 시스템 제어기(357)는 템플레이트 재료를 결정화하도록 급속 열 프로세싱 챔버를 제어하기 위한 구성을 갖는다.
[0071] 하나 이상의 실시예들에서, 프로세싱 툴은, 웨이퍼를 이동시키도록 구성된 로봇을 포함하는 중앙 이송 스테이션; 복수의 프로세스 스테이션들 ―각각의 프로세스 스테이션은 중앙 이송 스테이션에 연결되며, 인접 프로세스 스테이션들의 프로세싱 구역들과 분리된 프로세싱 구역을 제공하며, 복수의 프로세스 스테이션들은 템플레이트 증착 챔버 및 템플레이트 결정화 챔버를 포함함―; 및 중앙 이송 스테이션 및 복수의 프로세스 스테이션들에 연결된 제어기를 포함하며, 제어기는, 로봇을 활성화하여 프로세스 스테이션들 사이에서 웨이퍼를 이동시키고 프로세스 스테이션들 각각에서 발생하는 프로세스를 제어하도록 구성된다.
[0072] 본원에서 논의된 재료들 및 방법들을 설명하는 문맥에서(특히, 다음의 청구항들의 문맥에서) 단수형들 그리고 유사한 지시대상들의 사용은, 본원에서 달리 표시되지 않는 한 또는 문맥과 명확하게 상충되지 않는 한, 단수와 복수 둘 모두를 커버하는 것으로 해석되어야 한다. 본원의 값들의 범위들의 언급은 단지, 본원에서 달리 표시되지 않는 한, 범위 내에 속하는 각각의 별개의 값을 개별적으로 지칭하는 약식 방법 역할을 하는 것으로 의도되며, 각각의 별개의 값은 마치 이러한 각각의 별개의 값이 본원에서 개별적으로 언급된 것처럼 본 명세서에 포함된다. 본원에서 설명된 모든 방법들은, 본원에서 달리 표시되지 않는 한 또는 문맥과 명확하게 달리 상충되지 않는 한, 임의의 적절한 순서로 수행될 수 있다. 본원에서 제공된 임의의 그리고 모든 예들 또는 예시적인 언어(예컨대, "이를테면")의 사용은 단지 재료들 및 방법들을 더욱 분명히 하는 것으로 의도되며, 달리 청구되지 않는 한, 범위에 제한을 두지 않는다. 본 명세서의 어떤 문언도, 주장되지 않은 임의의 엘리먼트를, 개시된 재료들 및 방법들의 실시에 필수적인 것으로서 표시하는 것으로 해석되지 않아야 한다.
[0073] 본 명세서 전체에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 설명된 특정 특징, 구조, 재료 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함됨을 의미한다. 따라서, 본 명세서 전체에 걸쳐 다양한 곳들에서 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들이 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 더욱이, 특정 특징들, 구조들, 재료들 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
[0074] 본원의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 당업자들은, 설명된 실시예들이 단지 본 개시내용의 원리들 및 애플리케이션들을 예시한다는 것을 이해할 것이다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서, 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변화들이 행해질 수 있다는 것이 당업자들에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 그들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함할 수 있다.

Claims (20)

  1. 반도체 디바이스를 형성하는 방법으로서,
    기판 상의 최하부 유전체 격리 층의 최상부 표면 상에 초격자(superlattice) 구조를 형성하는 단계 ―상기 초격자 구조는 복수의 적층되는 쌍들로 교번적으로 배열된, 복수의 수평 채널 층들 및 대응하는 복수의 반도체 재료 층들을 포함함―;
    상기 기판 상의 상기 최하부 유전체 격리 층 상에 상기 초격자 구조에 인접하게 소스 트렌치 및 드레인 트렌치를 형성하는 단계;
    상기 소스 트렌치에 그리고 상기 드레인 트렌치에 템플레이트(template) 재료를 증착하는 단계;
    상기 템플레이트 재료를 결정화(crystallizing)하는 단계; 및
    소스 구역 및 드레인 구역을 형성하는 단계
    를 포함하는,
    반도체 디바이스를 형성하는 방법.
  2. 제1 항에 있어서,
    상기 템플레이트 재료는 비정질인,
    반도체 디바이스를 형성하는 방법.
  3. 제2 항에 있어서,
    상기 템플레이트 재료는 실리콘(Si), 실리콘 게르마늄(SiGe), 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf)을 포함하는,
    반도체 디바이스를 형성하는 방법.
  4. 제2 항에 있어서,
    상기 템플레이트 재료는 2 nm 내지 50 nm 범위의 두께를 갖는,
    반도체 디바이스를 형성하는 방법.
  5. 제1 항에 있어서,
    상기 복수의 반도체 재료 층들 및 상기 복수의 수평 채널 층들은 독립적으로, 실리콘 게르마늄(SiGe) 및 실리콘(Si) 중 하나 이상을 포함하는,
    반도체 디바이스를 형성하는 방법.
  6. 제1 항에 있어서,
    상기 템플레이트 재료를 결정화하는 단계는 RTP(rapid thermal processing) 어닐링 또는 레이저 어닐링 중 하나 이상을 포함하는,
    반도체 디바이스를 형성하는 방법.
  7. 제1 항에 있어서,
    상기 소스 구역 및 상기 드레인 구역을 형성하는 단계는 상기 소스 구역 및 상기 드레인 구역 상에 에피택셜 층을 성장시키는 단계를 포함하는,
    반도체 디바이스를 형성하는 방법.
  8. 제1 항에 있어서,
    상기 소스 구역 및 상기 드레인 구역은 독립적으로, 인(P), 비소(As), 붕소(B) 및 갈륨(Ga) 중 하나 이상으로 도핑되는,
    반도체 디바이스를 형성하는 방법.
  9. 제1 항에 있어서,
    상기 최하부 유전체 격리 층은, 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiN), 실리콘 카바이드(SiC) 및 하이(high)-ĸ 재료 중 하나 이상을 포함하는,
    반도체 디바이스를 형성하는 방법.
  10. 제1 항에 있어서,
    상기 초격자 구조의 최상부 표면 상에 게이트 구조를 형성하는 단계를 더 포함하는,
    반도체 디바이스를 형성하는 방법.
  11. 제10 항에 있어서,
    상기 게이트 구조 상에 그리고 상기 초격자 구조 상에 유전체 층을 형성하는 단계를 더 포함하는,
    반도체 디바이스를 형성하는 방법.
  12. 제11 항에 있어서,
    상기 게이트 구조는, 티타늄 나이트라이드(TiN), 탄탈럼 나이트라이드(TaN), 텅스텐(W) 및 티타늄 알루미늄(TiAl) 중 하나 이상을 포함하는,
    반도체 디바이스를 형성하는 방법.
  13. 반도체 디바이스를 형성하는 방법으로서,
    기판 상의 최하부 유전체 격리 층의 최상부 표면 상에 초격자 구조를 형성하는 단계 ―상기 초격자 구조는 복수의 적층되는 쌍들로 교번적으로 배열된, 복수의 수평 채널 층들 및 대응하는 복수의 반도체 재료 층들을 포함함―;
    상기 초격자 구조의 최상부 표면 상에 게이트 구조를 형성하는 단계;
    상기 게이트 구조 상에 그리고 상기 초격자 구조 상에 유전체 층을 형성하는 단계;
    상기 기판 상의 상기 최하부 유전체 격리 층 상에 상기 초격자 구조에 인접하게 소스 트렌치 및 드레인 트렌치를 형성하는 단계;
    상기 소스 트렌치에 그리고 상기 드레인 트렌치에 템플레이트 재료를 증착하는 단계;
    상기 템플레이트 재료를 결정화하기 위해 상기 기판을 어닐링하는 단계; 및
    소스 구역 및 드레인 구역을 형성하는 단계
    를 포함하는,
    반도체 디바이스를 형성하는 방법.
  14. 제13 항에 있어서,
    상기 템플레이트 재료는 비정질이고, 2 nm 내지 50 nm 범위의 두께를 갖는,
    반도체 디바이스를 형성하는 방법.
  15. 제14 항에 있어서,
    상기 템플레이트 재료는 실리콘(Si), 실리콘 게르마늄(SiGe), 티타늄(Ti), 지르코늄(Zr) 및 하프늄(Hf)을 포함하는,
    반도체 디바이스를 형성하는 방법.
  16. 제13 항에 있어서,
    상기 복수의 반도체 재료 층들 및 상기 복수의 수평 채널 층들은 독립적으로, 실리콘 게르마늄(SiGe) 및 실리콘(Si) 중 하나 이상을 포함하는,
    반도체 디바이스를 형성하는 방법.
  17. 제13 항에 있어서,
    상기 어닐링하는 단계는 RTP(rapid thermal processing) 어닐링 또는 레이저 어닐링 중 하나 이상을 포함하는,
    반도체 디바이스를 형성하는 방법.
  18. 제13 항에 있어서,
    상기 소스 구역 및 상기 드레인 구역을 형성하는 단계는 상기 소스 구역 및 상기 드레인 구역 상에 에피택셜 층을 성장시키는 단계를 포함하는,
    반도체 디바이스를 형성하는 방법.
  19. 제13 항에 있어서,
    상기 소스 구역 및 상기 드레인 구역은 독립적으로, 인(P), 비소(As), 붕소(B) 및 갈륨(Ga) 중 하나 이상으로 도핑되는,
    반도체 디바이스를 형성하는 방법.
  20. 제13 항에 있어서,
    상기 최하부 유전체 격리 층은, 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiN), 실리콘 카바이드(SiC) 및 하이-ĸ 재료 중 하나 이상을 포함하는,
    반도체 디바이스를 형성하는 방법.
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