CN107591436A - 鳍式场效应管及其形成方法 - Google Patents

Abstract

一种鳍式场效应管及其形成方法，形成方法包括：提供包括NMOS区域的衬底，所述衬底上具有凸出的鳍部，所述衬底上具有覆盖鳍部侧壁的隔离结构，且所述隔离结构顶部低于鳍部顶部：在隔离结构上形成栅极结构，所述栅极结构横跨鳍部；在所述NMOS区域的鳍部侧壁上形成N区掩膜侧墙；刻蚀去除所述NMOS区域栅极结构两侧的部分厚度鳍部，且刻蚀后的NMOS区域鳍部与所述N区掩膜侧墙构成N区凹槽；在所述N区凹槽侧壁暴露出的鳍部上形成本征阻挡层；在所述本征阻挡层上形成填充满所述N区凹槽的N型掺杂外延层。本发明防止N型掺杂外延层中的掺杂离子向栅极结构下方的沟道区内扩散，提高形成的鳍式场效应管的电学性能。

Description

鳍式场效应管及其形成方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种鳍式场效应管及其形成方法。

背景技术

随着半导体工艺技术的不断发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET场效应管的开关速度等好处。

然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。

然而，现有技术形成的鳍式场效应管的性能有待进一步提高。

发明内容

本发明解决的问题是提供一种鳍式场效应管及其形成方法，改善形成的鳍式场效应管的性能。

为解决上述问题，本发明提供一种鳍式场效应管的形成方法，包括：提供包括NMOS区域的衬底，所述衬底上具有凸出的鳍部，所述衬底上具有覆盖鳍部侧壁的隔离结构，且所述隔离结构顶部低于鳍部顶部；在所述隔离结构上形成栅极结构，所述栅极结构横跨所述鳍部，且覆盖鳍部的部分顶部和侧壁；在所述NMOS区域的鳍部侧壁上形成N区掩膜侧墙；刻蚀去除所述NMOS区域栅极结构两侧的部分厚度鳍部，且刻蚀后的NMOS区域鳍部与所述N区掩膜侧墙构成N区凹槽；在所述N区凹槽侧壁暴露出的鳍部上形成本征阻挡层；在所述本征阻挡层上形成填充满所述N区凹槽的N型掺杂外延层。

可选的，所述本征阻挡层的材料包括Si、SiGe、SiC或SiGeC；所述N型掺杂外延层的材料为掺杂有N型离子的Si或SiC。可选的，所述本征阻挡层的厚度为10埃～100埃。可选的，采用选择性外延工艺，形成所述本征阻挡层；所述本征层还位于所述N区凹槽底部暴露出的鳍部上。

可选的，在形成所述N区凹槽之前，所述N区掩膜侧墙还位于所述隔离结构上以及NMOS区域鳍部顶部上；在刻蚀去除所述NMOS区域栅极结构两侧的部分厚度的鳍部之前，刻蚀去除位于所述NMOS区域栅极结构两侧鳍部顶部上的N区掩膜侧墙。

可选的，形成所述N区掩膜侧墙的工艺步骤包括：在所述NMOS区域鳍部顶部和侧壁上、以及隔离结构上形成N区掩膜侧墙；采用无掩膜刻蚀工艺，刻蚀去除位于所述NMOS区域鳍部顶部以及隔离结构上的N区掩膜侧墙。

可选的，形成所述N区凹槽的工艺步骤包括：在所述NMOS区域的隔离结构上以及鳍部部分顶部上形成图形层；以所述图形层为掩膜，刻蚀去除所述NMOS区域栅极结构两侧的部分厚度鳍部，形成所述N区凹槽；去除所述图形层。

可选的，所述N区掩膜侧墙为单层结构或叠层结构；所述N区域掩膜侧墙的材料为氧化硅或氮化硅。

可选的，采用原位掺杂的选择性外延工艺，形成所述N型掺杂外延层。

可选的，所述衬底还包括PMOS区域，且所述PMOS区域衬底上具有鳍部；所述PMOS区域隔离结构上形成有栅极结构，所述栅极结构横跨PMOS区域鳍部，且覆盖鳍部的部分顶部和侧壁；所述形成方法还包括：在所述PMOS区域的鳍部侧壁上形成P区掩膜侧墙；刻蚀去除所述PMOS区域栅极结构两侧第一厚度的鳍部，且还刻蚀去除第一厚度的P区掩膜侧墙，刻蚀后的PMOS区域鳍部内形成P区凹槽；形成填充满所述P区凹槽的P型掺杂外延层。

可选的，所述P区掩膜侧墙还位于隔离结构上以及PMOS区域鳍部顶部上；且在刻蚀去除位于所述PMOS区域栅极结构两侧第一厚度的鳍部之前，刻蚀去除位于所述PMOS区域栅极结构两侧鳍部顶部的P区掩膜侧墙。

可选的，在形成所述P区凹槽之前，还包括，在所述NMOS区域鳍部以及P区掩膜侧墙上形成第一图形层；当所述P区掩膜侧墙还位于所述NMOS区域鳍部顶部上时，在形成所述P型掺杂外延层之前或之后，去除所述第一图形层；当所述P区掩膜侧墙暴露出所述NMOS区域鳍部顶部时，在形成所述P型掺杂外延层之后，去除所述第一图形层。

本发明还提供一种鳍式场效应管，包括：包括NMOS区域的衬底，所述衬底上具有凸出的鳍部，所述衬底上还具有覆盖鳍部侧壁的隔离结构，且所述隔离结构顶部低于鳍部顶部；位于所述隔离结构上的栅极结构，所述栅极结构横跨所述鳍部，且覆盖鳍部的部分顶部和侧壁；位于所述NMOS区域栅极结构两侧鳍部内的N区凹槽；位于所述N区凹槽侧壁暴露出的鳍部上的本征阻挡层；位于所述本征阻挡层上且填充满所述N区凹槽的N型掺杂外延层。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的鳍式场效应管的形成方法的技术方案中，在NMOS区域的鳍部侧壁上形成N区掩膜侧墙，所述N区掩膜侧墙为后续形成N区凹槽提供工艺基础；刻蚀去除NMOS区域栅极结构两侧的部分厚度鳍部，且刻蚀后的NMOS区域鳍部与所述N区掩膜侧墙构成N区凹槽；在所述N区凹槽侧壁暴露出的鳍部上形成本征阻挡层；在所述本征阻挡层上形成填充满所述N区凹槽的N型掺杂外延层，其中，所述本征阻挡层可以阻挡N型掺杂外延层中的N型离子扩散至栅极结构下方的鳍部内，避免所述N型离子向沟道区内扩散，使得沟道区内的载流子具有较高的迁移率，从而提高形成的鳍式场效应管的电学性能。

可选方案中，所述本征阻挡层的厚度为10埃～100埃，使得本征阻挡层具有较强的阻挡N型离子扩散的能力，并且所述本征阻挡层占据N区凹槽的体积适中，保证N型掺杂外延层具有足够的体积。

可选方案中，还对N区掩膜侧墙进行减薄处理，以增加N区凹槽的宽度尺寸，使得N区凹槽的容量体积变大，相应在所述N区凹槽内形成的N型掺杂外延层的体积也变大，且在N型掺杂外延层顶部表面面积增加，因此形成的N型掺杂外延层表面与金属硅化物之间的接触电阻变小，从而改善了形成的鳍式场效应管的性能。

附图说明

图1至图17为本发明实施例提供的鳍式场效应管形成过程的结构示意图。

具体实施方式

由背景技术可知，现有技术形成的鳍式场效应管的电学性能有待提高，特别是NMOS鳍式场效应管的电学性能较差。

经分析，NMOS鳍式场效应管的形成工艺包括步骤：在NMOS区域鳍部侧壁上形成掩膜侧墙；且刻蚀去除NMOS区域栅极结构两侧部分厚度的鳍部，在NMOS区域鳍部内形成N区凹槽；形成填充满N区凹槽的N型掺杂外延层。为了限制形成的N区掺杂外延层的形貌以及体积大小，在刻蚀去除NMOS区域栅极结构两侧部分厚度的鳍部时，保留位于鳍部侧壁上的掩膜侧墙，使得形成的N区凹槽的相对两个侧壁为掩膜侧墙；在形成N型掺杂外延层的工艺过程中，所述掩膜侧墙起到限制N型掺杂外延层生长的作用。所述N型掺杂外延层中包括N型离子，所述N型离子包括磷离子、砷离子或锑离子，所述N型离子会向栅极结构下方的沟道区内扩散，对沟道区的载流子迁移率造成影响，导致NMOS鳍式场效应管的电学性能差。

为解决上述问题，本发明提供一种鳍式场效应管的形成方法，包括：提供包括NMOS区域的衬底，所述衬底上具有凸出的鳍部，所述衬底上具有覆盖鳍部侧壁的隔离结构，且所述隔离结构顶部低于鳍部顶部；在所述隔离结构上形成栅极结构，所述栅极结构横跨所述鳍部，且覆盖鳍部的部分顶部和侧壁；在所述NMOS区域的鳍部侧壁上形成N区掩膜侧墙；刻蚀去除所述NMOS区域栅极结构两侧的部分厚度鳍部，且刻蚀后的NMOS区域鳍部与所述N区掩膜侧墙构成N区凹槽；在所述N区凹槽侧壁暴露出的鳍部上形成本征阻挡层；在所述本征阻挡层上形成填充满所述N区凹槽的N型掺杂外延层。

本发明在形成N型掺杂外延层之前，在N区凹槽侧壁暴露出的鳍部上形成本征阻挡层；在所述本征阻挡层上形成填充满N区凹槽的N型掺杂外延层，所述本征阻挡层可以阻挡N型掺杂外延层中的N型离子扩散至栅极结构下方的鳍部内，避免所述N型离子对栅极结构下方的沟道区造成不良影响，从而提高形成的鳍式场效应管的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图17为本发明实施例提供的鳍式场效应管形成过程的结构示意图。

参考图1及图2，图1为立体结构示意图，图2为图1中沿切割线AA1的剖面结构示意图，提供包括NMOS区域II的衬底101，所述衬底101上具有凸出的鳍部102，且所述衬底101上具有覆盖鳍部102侧壁的隔离结构103，所述隔离结构103顶部低于所述鳍部102顶部。

本实施例中，以形成的鳍式场效应管为CMOS器件为例，所述衬底101还包括PMOS区域I，所述PMOS区域I和NMOS区域II的衬底101上均形成有分立的鳍部102。在其他实施例中，形成的鳍式场效应管仅包括NMOS器件时，所述衬底仅包括NMOS区域。

所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底101还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部102的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底101为硅衬底，所述鳍部102的材料为硅。

本实施例中，形成所述衬底101、鳍部102的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层；以所述硬掩膜层为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底101，位于衬底101表面的凸起作为鳍部102。

所述隔离结构103覆盖鳍部102部分侧壁表面，且所述隔离结构103顶部低于鳍部102顶部。所述隔离结构103起到电隔离相邻鳍部102的作用，所述隔离结构103的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，所述隔离结构103的材料为氧化硅。

参考图3，在所述NMOS区域II隔离结构103上形成栅极结构110，所述栅极结构110横跨所述鳍部102，且覆盖鳍部102的部分顶部和侧壁。

本实施例中，所述NMOS区域II和PMOS区域I的隔离结构103上均形成有栅极结构110。具体的，所述PMOS区域I的栅极结构110位于PMOS区域I部分隔离结构103表面，且横跨PMOS区域I鳍部102，还覆盖PMOS区域I鳍部102部分顶部表面和侧壁表面；所述NMOS区域II的栅极结构110位于NMOS区域II部分隔离结构103表面，且横跨NMOS区域II鳍部102，还覆盖NMOS区域II鳍部102部分顶部表面和侧壁表面。

本实施例中，所述栅极结构110为伪栅结构(dummy gate)，后续会去除所述伪栅结构110，然后在所述栅极结构110所在的位置重新形成半导体器件的金属栅极结构。所述栅极结构110为单层结构或叠层结构，所述栅极结构110包括伪栅层，或者所述栅极结构110包括伪氧化层以及位于伪氧化层表面的伪栅层，其中，伪栅层的材料为多晶硅或无定形碳，所述伪氧化层的材料为氧化硅或氮氧化硅。

在其他实施例中，所述栅极结构还能够为半导体器件的金属栅极结构，所述栅极结构包括栅介质层以及位于栅介质层表面的栅电极层，其中，栅介质层的材料为氧化硅或高k栅介质材料，所述栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。

本实施例中，形成所述栅极结构110的工艺步骤包括：在所述隔离结构103上形成伪栅膜，所述伪栅膜横跨鳍部102，且覆盖鳍部102顶部表面和侧壁表面；在所述伪栅膜表面形成硬掩膜层104，所述硬掩膜层104定义出待形成的栅极结构110的图形；以所述硬掩膜层104为掩膜，图形化所述伪栅膜，在所述PMOS区域I隔离结构103表面形成栅极结构110，且还在NMOS区域II隔离结构103表面形成栅极结构110。

本实施例中，保留位于栅极结构110顶部表面的硬掩膜层104，使得所述硬掩膜层104在后续工艺过程中相应对栅极结构110顶部起到保护作用。所述硬掩膜层104的材料为氮化硅、氮氧化硅、碳化硅或氮化硼。

在形成所述栅极结构110之后，还包括步骤，在所述栅极结构110侧壁表面形成偏移侧墙(offset spacer)；以所述PMOS区域I的偏移侧墙为掩膜，对所述PMOS区域I栅极结构110两侧的鳍部102内形成P型源漏轻掺杂区；以所述NMOS区域II的偏移侧墙为掩膜，对所述NMOS区域II栅极结构110两侧的鳍部102内形成N型源漏轻掺杂区。

后续的工艺步骤还包括：在所述PMOS区域的鳍部侧壁上形成P区掩膜侧墙；刻蚀去除位于所述PMOS区域栅极结构两侧第一厚度的鳍部，且还刻蚀去除第一厚度的P区掩膜侧墙，刻蚀后的PMOS区域鳍部内形成P区凹槽；形成填充满所述P区凹槽的P型掺杂外延层；在所述NMOS区域的鳍部侧壁上形成N区掩膜侧墙；刻蚀去除位于所述NMOS区域栅极结构两侧部分厚度的鳍部，刻蚀后的NMOS区域鳍部与所述N区掩膜侧墙围成N区凹槽；在所述N区凹槽侧壁上形成本征阻挡层，且所述N区凹槽侧壁包括紧挨栅极结构的侧壁；在所述本征阻挡层上形成填充满N区凹槽的N型掺杂外延层。

本实施例中，以下将以先形成P区凹槽以及P型掺杂外延层、后形成N区凹槽以及N型掺杂外延层作为示例进行详细说明。

参考图4及图5，图4为在图3基础上的结构示意图，图5为图1中沿切割线BB1的剖面结构示意图基础上的结构示意图，且AA1与BB1相互平行，在所述PMOS区域I的鳍部102侧壁上形成P区掩膜侧墙106，所述P区掩膜侧墙106还位于所述NMOS区域II的鳍部102侧壁上。

本实施例中，采用沉积工艺形成所述P区掩膜侧墙106，从而减少刻蚀工艺步骤。所述P区掩膜侧墙106还位于PMOS区域I鳍部102顶部上以及NMOS区域II鳍部102顶部上；且所述P区掩膜侧墙106还位于PMOS区域I的栅极结构110顶部和侧壁、NMOS区域II的栅极结构110顶部和侧壁，所述P区掩膜侧墙106还位于隔离结构103上。采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述P区掩膜侧墙106。本实施例中，采用原子层沉积工艺形成所述P区掩膜侧墙106。

所述P区掩膜侧墙106的作用包括：后续在刻蚀PMOS区域I第一厚度的鳍部102时，位于PMOS区域I鳍部102侧壁上的P区掩膜侧墙106作为掩膜，使得后续形成的第二凹槽与前述形成的P型源漏轻掺杂区之间具有一定距离，避免P型源漏轻掺杂区被完全刻蚀去除；并且，位于PMOS区域I鳍部102侧壁上的P区掩膜侧墙106能够起到保护鳍部102侧壁的作用，同时还能够避免后续在PMOS区域I鳍部102侧壁上进行外延生长工艺；此外，位于NMOS区域II的P区掩膜侧墙106后续还将作为N区掩膜侧墙的一部分。

所述P区掩膜侧墙106的材料为氮化硅、氧化硅、氮化硼或氮氧化硅。所述P区掩膜侧墙106的材料与鳍部102的材料不同，所述P区掩膜侧墙106的材料与所述隔离结构103的材料也不相同。本实施例中，所述P区掩膜侧墙106的材料为氮化硅，所述P区掩膜侧墙106的厚度为3nm～6nm。

还需要说明的是，在其他实施例中，所述P区掩膜侧墙还可以仅位于PMOS区域鳍部侧壁、NMOS区域鳍部侧壁以及栅极结构侧壁；相应的，形成所述P区掩膜侧墙的工艺步骤包括：在所述PMOS区域鳍部顶部和侧壁、NMOS区域鳍部顶部和侧壁、隔离结构上、栅极结构顶部和侧壁上形成P区掩膜侧墙；且采用无掩膜刻蚀工艺，刻蚀去除位于所述PMOS区域鳍部顶部、NMOS区域鳍部顶部、栅极结构顶部以及部分隔离结构上的P区掩膜侧墙。

结合参考图6及图7，图6为在图5基础上的示意图，图7为在图1中沿切割线CC1的剖面结构示意图基础上的结构示意图，刻蚀去除所述PMOS区域I第一厚度的鳍部102以及鳍部102侧壁上第一厚度的P区掩膜侧墙106，刻蚀后的PMOS区域I鳍部102内形成P区凹槽202。

本实施例中，所述P区掩膜侧墙106还位于隔离结构103上以及PMOS区域I鳍部102顶部上；且在刻蚀去除位于所述PMOS区域I栅极结构110两侧第一厚度的鳍部102之前，刻蚀去除位于所述PMOS区域I栅极结构110两侧鳍部102顶部的P区掩膜侧墙106。

在刻蚀位于PMOS区域I栅极结构110两侧的鳍部102顶部上的P区掩膜侧墙106之前，在所述NMOS区域II上形成第一图形层107，所述第一图形层107覆盖所述NMOS区域II的P区掩膜侧墙106。所述第一图形层107起到保护NMOS区域II的P区掩膜侧墙106的作用，所述第一图形层107还可以覆盖PMOS区域I中不期望被刻蚀的区域。

本实施例中，所述第一图形层107的材料为光刻胶材料。在形成所述P区凹槽202之后，去除所述第一图形层107，采用湿法去胶或灰化工艺去除所述第一图形层107。

还需要说明的是，在其他实施例中，当所述P区掩膜侧墙暴露出NMOS区域鳍部顶部时，在后续形成P型掺杂外延层之后，去除所述第一图形层，避免后续形成P型掺杂外延层的工艺过程中在NMOS区域鳍部顶部外延生长薄膜。当所述P区掩膜侧墙位于NMOS区域鳍部顶部时，还可以在后续形成P型掺杂外延层之后，去除所述第一图形层。

采用干法刻蚀工艺，刻蚀去除位于所述PMOS区域I栅极结构110两侧的鳍部102顶部上的P区掩膜侧墙106，且在刻蚀去除位于所述PMOS区域I栅极结构110两侧的鳍部120顶部上的P区掩膜侧墙106的工艺过程中，还刻蚀去除位于PMOS区域I栅极结构110顶部上以及部分隔离结构103上的P区掩膜侧墙106。此外，本实施例中，在刻蚀去除PMOS区域I第一厚度的鳍部102的工艺过程中，还刻蚀去除位于PMOS区域I鳍部102侧壁上的P区掩膜侧墙106，使得PMOS区域I鳍部102侧壁上剩余P区掩膜侧墙106与刻蚀后的鳍部102顶部齐平。

本实施例中，在刻蚀去除第一厚度的PMOS区域I鳍部102同时，还刻蚀去除所述第一厚度鳍部102侧壁上的P区掩膜侧墙106，其好处包括：由于所述P区凹槽202侧壁上的P区掩膜侧墙106被去除，使得后续在P区凹槽106内形成P型掺杂外延层时，所述P型掺杂外延层的生长受到的限制少，从而使得形成的P型掺杂外延层的体积较大。

本实施例中，采用各向异性刻蚀工艺刻蚀去除PMOS区域I第一厚度的鳍部102，所述各向异性刻蚀工艺为反应离子刻蚀，所述反应离子刻蚀工艺的工艺参数为：反应气体包括CF₄、SF₆和Ar，CF₄流量为50sccm至100sccm，SF₆流量为10sccm至100sccm，Ar流量为100sccm至300sccm，源功率为50瓦至1000瓦，偏置功率为50瓦至250瓦，腔室压强为50毫托至200毫托，腔室温度为20度至90度。

此外，还需要说明的是，在其他实施例中，还可以保留刻蚀去除的第一厚度的鳍部侧壁上的P区掩膜侧墙。

如图特别说明，后续提供的示意图均为在图6基础上的结构示意图。

参考图8，形成填充满所述P区凹槽202(参考图7)的P型掺杂外延层212。

采用选择性外延工艺形成所述P型掺杂外延层212；所述P型掺杂外延层212的材料为P型掺杂的Si或SiGe。本实施例中，所述P型掺杂外延层212内形成有应力层，所述应力层为PMOS区域I的沟道区提供压应力作用，从而提高PMOS区域I载流子迁移率。所述P型掺杂外延层212顶部高于P区凹槽202顶部。

本实施例中，采用选择性外延工艺形成所述应力层，在形成所述应力层的过程中，原位自掺杂P型离子形成所述P型掺杂外延层212。在其他实施例中，还可以在形成应力层之后，对所述应力层进行P型离子掺杂形成P型掺杂外延层212。

本实施例中，所述P型掺杂外延层212顶部高于P区凹槽202顶部，且由于选择性外延工艺的特性，所述高于P区凹槽202的P型掺杂外延层212侧壁表面具有向远离鳍部102方向突出的顶角。在其他实施例中，所述P型源漏掺杂区顶部还可以与P区凹槽顶部齐平。

为了避免后续工艺对所述P型掺杂外延层212表面造成工艺损伤，在形成所述P型掺杂外延层212之后、形成后续的N区掩膜侧墙之前，还可以对所述P型掺杂外延层212表面进行氧化处理，在所述P型掺杂外延层212表面形成氧化保护层(未图示)，所述氧化处理为干氧氧化、湿氧氧化或水汽氧化。

本实施例中，在形成所述P型掺杂外延层212之后，保留位于所述NMOS区域II的P区掩膜侧墙106作为N区掩膜侧墙。其中，位于所述NMOS区域II的P区掩膜侧墙106可以单独作为N区掩膜侧墙；或者，还可以在NMOS区域II的P区掩膜侧墙106上形成第一掩膜侧墙，使得NMOS区域II的P区掩膜侧墙106与第一掩膜侧墙共同作为N区掩膜侧墙，使得形成的N区掩膜侧墙的厚度较厚，因此后续对N区掩膜侧墙进行减薄处理时，减小或避免所述N区掩膜侧墙坍塌的风险。以下将结合附图进行详细说明。

参考图9，在所述NMOS区域II的鳍部102侧壁上形成N区掩膜侧墙。

所述N区掩膜侧墙的材料包括氧化硅或氮化硅；所述N区掩膜侧墙为单层结构或叠层结构。具体的，本实施例中，在所述NMOS区域II的P区掩膜侧墙106上形成第一掩膜侧墙108，位于所述NMOS区域II的P区掩膜侧墙106和第一掩膜侧墙108作为所述N区掩膜侧墙。

本实施例中，所述第一掩膜侧墙108还位于P型掺杂外延层212上以及PMOS区域I的隔离结构103上，且还位于PMOS区域I的栅极结构110顶部上。

有关第一掩膜侧墙108的材料和形成工艺可参考前述P区掩膜侧墙106的材料和形成工艺。本实施例中，所述第一掩膜侧墙108的材料为氮化硅，采用原子层沉积工艺形成所述第一掩膜侧墙108。

若所述N区掩膜侧墙的厚度过薄，位于NMOS区域II鳍部102侧壁上的N区掩膜侧墙的机械强度弱，则后续对所述N区掩膜侧墙进行减薄处理过程中所述N区掩膜侧墙容易倒塌；若所述N区掩膜侧墙的厚度过厚，则隔离结构103与鳍部102交界的拐角处的N区掩膜侧墙填充效果变差，且后续去除N区掩膜侧墙所需的刻蚀时间较长。

为此，本实施例中，在进行后续减薄处理之前，所述N区掩膜侧墙的厚度为60埃～120埃。

依据位于NMOS区域II鳍部102上的P区掩膜侧墙106的厚度，以及对N区掩膜侧墙厚度的要求，确定所述第一掩膜侧墙108的厚度。本实施例中，所述第一掩膜侧墙108的厚度为30埃～60埃。

本实施例中，形成的所述N区掩膜侧墙还位于隔离结构103上以及NMOS区域II鳍部102顶部上，因此采用沉积工艺即可形成所述N区掩膜侧墙，减小了刻蚀工艺步骤，从而节约了工艺成本，并且避免了刻蚀工艺引入的不良影响。

还需要说明的是，在其他实施例中，所述N区掩膜侧墙还可以暴露出NMOS区域鳍部顶部；相应的，形成所述N区掩膜侧墙的工艺步骤包括：在所述NMOS区域鳍部顶部和侧壁上、以及隔离结构上形成N区掩膜侧墙；并且，采用无掩膜刻蚀工艺，刻蚀去除位于所述NMOS区域鳍部顶部和部分隔离结构上的N区掩膜侧墙。

参考图10，刻蚀去除位于所述NMOS区域II栅极结构110两侧部分厚度的鳍部102，刻蚀后的NMOS区域II鳍部102与所述N区掩膜侧墙围成N区凹槽201。

在形成所述N区凹槽201之前，在所述PMOS区域I上形成第二图形层109，所述第二图形层109覆盖所述P型掺杂外延层212，且还覆盖PMOS区域I的栅极结构110，所述第二图形层109还位于PMOS区域I的第一掩膜层108表面。所述第二图形层109起到保护PMOS区域I的作用，且还可以覆盖NMOS区域II中不期望被刻蚀的区域。

本实施例中，所述第二图形层109的材料为光刻胶层。

本实施例中，采用干法刻蚀工艺，刻蚀去除所述NMOS区域II部分厚度的鳍部102。在刻蚀去除NMOS区域II栅极结构110两侧部分厚度的鳍部102之前，还刻蚀去除NMOS区域II栅极结构110两侧鳍部102顶部上的N区掩膜侧墙，且还去除位于所述NMOS区域II栅极结构110顶部上以及部分隔离结构103上的N区掩膜侧墙。

刻蚀形成所述N区凹槽201的刻蚀工艺对N区掩膜侧墙的刻蚀速率小于对鳍部102的刻蚀速率，使得在形成所述N区凹槽201之后，位于所述N区凹槽201侧壁上的N区掩膜侧墙顶部高于N区凹槽201底部，因此所述N区凹槽201相对的两个侧壁为N区掩膜侧墙，且所述N区凹槽201另两个相对的侧壁为N区凹槽201暴露出的鳍部102。

在形成所述N区凹槽201之后，采用湿法去胶或灰化工艺，去除所述第二图形层109。

参考图11，在形成所述N区凹槽201之后，对所述NMOS区域II鳍部102上的N区掩膜侧墙进行减薄处理，所述减薄处理适于增加所述N区凹槽201的宽度尺寸。

在对所述NMOS区域II鳍部102上的N区掩膜侧墙进行减薄处理的过程中，暴露在所述减薄处理工艺环境中的PMOS区域I的第一掩膜侧墙108的厚度也会变薄；且位于NMOS区域II鳍部102上的N区掩膜侧墙高度也会相应减小。

本实施例中，为了避免所述减薄处理对N区凹槽201底部的鳍部102造成损伤，在进行所述减薄处理之前，对所述N区凹槽201暴露出的鳍部102表面进氧化处理，在所述N区凹槽201暴露出的鳍部102上形成氧化层(未图示)。所述氧化处理为干氧氧化、湿氧氧化或水汽氧化。

所述减薄处理适于增加N区凹槽201的宽度尺寸，因此在进行减薄处理后，N区凹槽201的体积容量增加了，后续在所述N区凹槽201内形成的N型掺杂外延层的体积增加，所述N型掺杂外延层用于形成N型源漏掺杂区；因此，相应的，N型源漏掺杂区的电阻减小，且所述N型源漏掺杂区的表面面积增加，继而使得N型源漏掺杂区的表面与金属硅化物之间的接触电阻减小，从而改善NMOS区域II器件的性能。

所述减薄处理采用的工艺为湿法刻蚀。本实施例中，所述减薄处理的刻蚀速率为0.5埃/秒至2埃/秒。本实施例中，所N区掩膜侧墙的材料为氮化硅，所述减薄处理采用的刻蚀液体为磷酸溶液，所述磷酸溶液中的磷酸浓度为75％～85％，溶液温度为80摄氏度至200摄氏度。为了使得所述减薄处理的刻蚀速率较小，还可以向磷酸溶液中添加悬浮颗粒物，例如添加纳米氧化硅颗粒。

后续会在N型凹槽201内形成N型掺杂外延层，为了避免在形成N型掺杂外延层的过程中，所述NMOS区域II鳍部102上的N区掩膜侧墙不会发生脱落问题，所述减薄处理后的N区掩膜侧墙的厚度尺寸不宜过小；并且，考虑到若减薄处理后的N区掩膜侧墙的厚度尺寸仍较大，对减小N型掺杂外延层表面接触电阻起到的效果不显著。为此，本实施例中，在进行减薄处理后，所述N区掩膜侧墙的厚度为20埃～60埃。

参考图12及13，图12为在图11基础上的结构示意图，图13为图1中沿切割线DD1的剖面结构示意图基础上的结构示意图，在所述N区凹槽201侧壁暴露出的鳍部102上形成本征阻挡层301。

后续会在所述N区凹槽201内形成N型掺杂外延层，所述N型掺杂外延层内含有N型离子；为了阻挡所述N型离子向NMOS区域II栅极结构110下方的鳍部102内扩散，本实施例中，在形成所述N型掺杂外延层之前，在所述N区凹槽201侧壁上形成本征阻挡层301，所述本征阻挡层301适于阻挡N型离子向栅极结构110下方的鳍部102内扩散，防止所述N型离子对栅极结构110下方的沟道区造成不良影响。

本实施例中，形成所述本征阻挡层301的方法包括：在所述N区凹槽201侧壁暴露出的鳍部102上形成所述本征阻挡层301，且所述本征阻挡层301还位于N区凹槽201底部暴露出的鳍部102上。

本实施例中，采用选择性外延工艺形成所述本征阻挡层301，从而避免在不期望区域形成所述本征阻挡层301，简化工艺步骤。

被所述N区凹槽201侧壁暴露出的N区掩膜侧墙的材料晶格常数与本征阻挡层301的材料晶格常数相差较大，因此在采用选择性外延工艺形成所述本征阻挡层301的工艺过程中，不会在所述N区凹槽201暴露出的N区掩膜侧墙上外延生长薄膜。

所述本征外延层301既具有阻挡后续形成的N型掺杂外延层中N型离子扩散至栅极结构110下方的鳍部102内的作用；并且，所述本征外延层301不会对NMOS器件的电学性能造成不良影响；此外，所述本征阻挡层301的材料晶格常数与鳍部102的材料晶格常数接近，使得选择性外延生长工艺形成的本征阻挡层301的材料性能高，保证本征阻挡层301对N型离子具有较强的阻挡能力。

为此，本实施例中，所述本征阻挡层301的材料为Si、SiGe、SiC或SiGeC。

所述本征阻挡层301的厚度不宜过厚，也不宜过薄。如果所述本征阻挡层301的厚度过薄，则所述本征阻挡层301阻挡N型离子的能力较弱，后续形成的N型掺杂外延层中的N型离子易经由本征阻挡层301扩散至栅极结构110下方的鳍部102内；如果所述本征阻挡层301的厚度过厚，则所述本征阻挡层301占据N区凹槽201的体积较大，相应使得后续形成的N型掺杂外延层的体积过小，影响NMOS器件的电学性能。

为此，本实施例中，所述本征阻挡层301的厚度为10埃～100埃。

参考图14及图15，图14为在图12基础上的结构示意图，图15为在图13基础上的结构示意图，在所述本征阻挡层301上形成填充满所述N区凹槽201(参考图12及图13)的N型掺杂外延层211。

本实施例中，所述N型掺杂外延层211顶部高于所述N区凹槽201顶部。采用原位掺杂的选择性外延工艺形成所述N型掺杂外延层211。

所述N型掺杂外延层211中掺杂有N型离子，所述N型离子包括P离子、As离子或Sb离子。所述N型掺杂外延层211的材料为掺杂有N型离子的Si或SiC。本实施例中，所述N型掺杂外延层211的材料为SiP或SiCP。

由于所述N型掺杂外延层211中掺杂有N型离子，所述N型离子有利于增加选择性外延工艺的生长速率，因此在采用选择性外延工艺形成所述N型掺杂外延层过程中，选择性外延工艺的薄膜生长速率较快。本实施例中，由于N区凹槽201中相对的两个侧壁为N区掩膜侧墙，所述N区掩膜侧墙起到限制N型掺杂外延层211过度生长的作用，将所述N型掺杂外延层211限制在所述N区掩膜侧墙和NMOS区域II鳍部102包围的区域内，避免NMOS区域II鳍部102上的N型掺杂外延层211宽度尺寸过大。

并且，由于位于N区凹槽201内N型掺杂外延层211的生长受到限制，相应的高于N区凹槽201的N型掺杂外延层211的顶部表面面积也将较小。为此，本实施例中，对N区掩膜侧墙进行减薄处理，以增加N区凹槽201的宽度尺寸，使得在N区凹槽201内生长的N型掺杂外延层211的宽度尺寸也将增加，进而使得高于N区凹槽201的N型掺杂外延层211的顶部表面面积相对较大，同时仍能够满足N区掩膜侧墙起到限制N型掺杂外延层211过度生长的作用。

此外，本实施例中，由于N区凹槽201侧壁上形成有本征阻挡层301，且所述N区凹槽201侧壁包括紧挨栅极结构110的侧壁，所述本征阻挡层301起到阻挡N型掺杂外延层211中N型离子向栅极结构110下方的鳍部102内扩散的作用，防止所述N型离子扩散进入栅极结构110下方的沟道区内，从而使得栅极结构110下方的沟道区内载流子具有较高的迁移率，使得形成的鳍式场效应管具有良好的电学性能。

在采用原位掺杂的选择性外延工艺形成所述N型掺杂外延层211时，所述N型掺杂外延层211顶部表面面积与所述N区凹槽201的宽度尺寸有关；所述N区凹槽201的宽度尺寸越大所述N型掺杂外延层211顶部表面面积越大。

本实施例中，所述N型掺杂外延层211顶部高于所述N区凹槽201顶部，受到选择性外延工艺特性的影响，所述N型掺杂外延层211顶部表面为平滑过渡的伞状表面。还需要说明的是，在其他实施例中，所述N型掺杂外延层顶部与N区凹槽顶部之间距离较大时，所述高于N区凹槽顶部的N型掺杂外延层侧壁具有向远离鳍部方向突出的顶角。

为了避免后续的工艺对所述N型掺杂外延层211表面造成工艺损伤，还可以包括步骤，对所述N型掺杂外延层211表面进行氧化处理，在所述N型掺杂外延层211表面形成氧化保护层。

需要说明的是，本实施例中以先形成P区凹槽后形成N区凹槽为例，在其他实施例中，还可以先形成N区凹槽后形成P区凹槽。

参考图16及图17，去除所述N区掩膜侧墙；形成覆盖所述栅极结构110、隔离结构103以及N型掺杂外延层211的层间介质层302。

本实施例中，刻蚀去除所述第一掩膜侧墙108(参考图14)以及P区掩膜侧墙106(参考图14)。采用湿法刻蚀工艺刻蚀去除所述N区掩膜侧墙，所述湿法刻蚀工艺采用的刻蚀液体为磷酸溶液。

刻蚀去除所述N区掩膜侧墙，为后续形成层间介质层302提供工艺基础，使得形成的层间介质层302的工艺窗口较大。

本实施例中，所述层间介质层302还位于P型掺杂外延层212上。在形成所述层间介质层302之前，还可以在所述栅极结构110、隔离结构103、N型掺杂外延层211以及P型掺杂外延层212上形成刻蚀停止层，所述刻蚀停止层的材料与层间介质层302的材料不同。

本实施例中，所述栅极结构110为伪栅结构，在形成所述层间介质层302之后，还包括步骤：刻蚀去除所述硬掩膜层104以及栅极结构110，在所述PMOS区域I的层间介质层302内形成第一开口，在所述NMOS区域II的层间介质层302内形成第二开口；形成填充满所述第一开口的第一金属栅极结构；形成填充满所述第二开口的第二金属栅极结构。

本实施例形成的鳍式场效应管中，在N区凹槽201内形成N型掺杂外延211层之前，在N区凹槽201侧壁暴露出的鳍部102上形成本征阻挡层301；接着，在本征阻挡层301上形成填充满所述N区凹槽201的N型掺杂外延层211，所述本征阻挡层301可以阻挡N型掺杂外延层211中的N型离子扩散至栅极结构110下方的鳍部102内，避免N型离子对栅极结构110下方的沟道区造成不良影响，从而使得形成的鳍式场效应管具有良好的电学性能。

并且，本实施例中，还对N区凹槽侧壁上的N区掩膜侧墙进行减薄处理，所述减薄处理可以增加N区凹槽201的宽度尺寸，从而使得N区凹槽201的容积增加；因此，在所述N区凹槽201内形成的N型掺杂外延层211体积较大，使得N型掺杂外延层211的电阻较小；且相应的形成的N型掺杂外延层211表面面积较大，使得N型掺杂外延层211与后续形成的金属硅化物之间的接触面积较小，从而进一步改善形成的鳍式场效应管的电学性能。

相应的，本发明还提供一种鳍式场效应管，结合参考图16和图17，所述鳍式场效应管包括：包括NMOS区域II的衬底101，所述衬底101上具有凸出的鳍部102，所述衬底101上还具有覆盖鳍部102侧壁的隔离结构103，且所述隔离结构103顶部低于所述鳍部102顶部；位于所述隔离结构103上的栅极结构110，所述栅极结构110横跨所述鳍部102，且覆盖鳍部102的部分顶部和侧壁；位于所述NMOS区域II栅极结构110两侧鳍部102内的N区凹槽；位于所述N区凹槽侧壁上的本征阻挡层301，且所述N区凹槽侧壁包括紧挨所述栅极结构110的侧壁；位于所述本征阻挡层301上且填充满所述N区凹槽的N型掺杂外延层211。

以下将结合附图对本实施例提供的鳍式场效应管进行详细说明。

本实施例中，提供的鳍式场效应管为CMOS器件，所述衬底101还包括PMOS区域I；且所述PMOS区域I栅极结构110两侧的鳍部102内形成P区凹槽；所述P区凹槽内具有填充满所述P区凹槽的P型掺杂外延层212。

本实施例中，所述本征阻挡层301位于所述N区凹槽侧壁暴露出的鳍部102上，且还位于所述N区凹槽底部暴露出的鳍部102上。

所述本征阻挡层301的材料为Si、SiC、SiGe或SiGeC；所述本征阻挡层301的厚度为10埃～100埃。

所述N型掺杂外延层211内具有N型离子，所述N型掺杂外延层211的材料为掺杂有N型离子的Si或SiC。本实施例中，所述N型掺杂外延层211的材料为SiP或SiCP。

所述本征阻挡层301可以阻挡所述N型离子扩散进入栅极结构110下方的鳍部102内，防止N形离子对栅极结构110下方的沟道区造成不良影响，使得栅极结构110下方的沟道区内载流子迁移率较高，因此本实施例提供的鳍式场效应管的电学性能优良。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种鳍式场效应管的形成方法，其特征在于，包括：

提供包括NMOS区域的衬底，所述衬底上具有凸出的鳍部，所述衬底上具有覆盖鳍部侧壁的隔离结构，且所述隔离结构顶部低于鳍部顶部；

在所述隔离结构上形成栅极结构，所述栅极结构横跨所述鳍部，且覆盖鳍部的部分顶部和侧壁；

在所述NMOS区域的鳍部侧壁上形成N区掩膜侧墙；

刻蚀去除所述NMOS区域栅极结构两侧的部分厚度鳍部，且刻蚀后的NMOS区域鳍部与所述N区掩膜侧墙构成N区凹槽；

在所述N区凹槽侧壁暴露出的鳍部上形成本征阻挡层；

在所述本征阻挡层上形成填充满所述N区凹槽的N型掺杂外延层。

2.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述本征阻挡层的材料包括Si、SiGe、SiC或SiGeC；所述N型掺杂外延层的材料为掺杂有N型离子的Si或SiC。

3.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述本征阻挡层的厚度为10埃～100埃。

4.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，采用选择性外延工艺，形成所述本征阻挡层；所述本征层还位于所述N区凹槽底部暴露出的鳍部上。

5.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，在形成所述N区凹槽之前，所述N区掩膜侧墙还位于所述隔离结构上以及NMOS区域鳍部顶部上；在刻蚀去除所述NMOS区域栅极结构两侧的部分厚度的鳍部之前，刻蚀去除位于所述NMOS区域栅极结构两侧鳍部顶部上的N区掩膜侧墙。

6.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，形成所述N区掩膜侧墙的工艺步骤包括：在所述NMOS区域鳍部顶部和侧壁上、以及隔离结构上形成N区掩膜侧墙；采用无掩膜刻蚀工艺，刻蚀去除位于所述NMOS区域鳍部顶部以及隔离结构上的N区掩膜侧墙。

7.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，形成所述N区凹槽的工艺步骤包括：在所述NMOS区域的隔离结构上以及鳍部部分顶部上形成图形层；以所述图形层为掩膜，刻蚀去除所述NMOS区域栅极结构两侧的部分厚度鳍部，形成所述N区凹槽；去除所述图形层。

8.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述N区掩膜侧墙为单层结构或叠层结构；所述N区掩膜侧墙的材料为氧化硅或氮化硅。

9.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，在形成所述本征阻挡层之前，还包括，对所述N区掩膜侧墙进行减薄处理，所述减薄处理适于增加所述N区凹槽的宽度尺寸。

10.如权利要求9所述的鳍式场效应管的形成方法，其特征在于，所述N区掩膜侧墙的材料为氮化硅；采用湿法刻蚀工艺进行所述减薄处理，所述减薄处理采用的刻蚀液体为磷酸溶液。

11.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，采用原位掺杂的选择性外延工艺，形成所述N型掺杂外延层。

12.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述衬底还包括PMOS区域，且所述PMOS区域衬底上具有鳍部；所述PMOS区域隔离结构上形成有栅极结构，所述栅极结构横跨PMOS区域鳍部，且覆盖鳍部的部分顶部和侧壁；所述形成方法还包括：在所述PMOS区域的鳍部侧壁上形成P区掩膜侧墙；刻蚀去除所述PMOS区域栅极结构两侧第一厚度的鳍部，且还刻蚀去除第一厚度的P区掩膜侧墙，刻蚀后的PMOS区域鳍部内形成P区凹槽；形成填充满所述P区凹槽的P型掺杂外延层。

13.如权利要求12所述的鳍式场效应管的形成方法，其特征在于，所述P区掩膜侧墙还位于隔离结构上以及PMOS区域鳍部顶部上；且在刻蚀去除位于所述PMOS区域栅极结构两侧第一厚度的鳍部之前，刻蚀去除位于所述PMOS区域栅极结构两侧鳍部顶部的P区掩膜侧墙。

14.如权利要求12所述的鳍式场效应管的形成方法，其特征在于，先形成所述P区凹槽、后形成所述N区凹槽；形成所述P区掩膜侧墙、P区凹槽、N区凹槽、N区掩膜侧墙的工艺步骤包括：

在所述PMOS区域的鳍部侧壁上形成P区掩膜侧墙，所述P区掩膜侧墙还位于所述NMOS区域的鳍部侧壁上；

刻蚀去除所述PMOS区域第一厚度鳍部以及鳍部侧壁上第一厚度的P区掩膜侧墙，形成所述P区凹槽；

形成填充满所述P区凹槽的P型掺杂外延层；

在形成所述P型掺杂外延层之后，保留位于NMOS区域的P区掩膜侧墙作为所述N区掩膜侧墙；

形成所述N区凹槽以及N型掺杂外延层。

15.如权利要求14所述的鳍式场效应管的形成方法，其特征在于，在形成所述P区凹槽之前，还包括，在所述NMOS区域鳍部以及P区掩膜侧墙上形成第一图形层；当所述P区掩膜侧墙还位于所述NMOS区域鳍部顶部上时，在形成所述P型掺杂外延层之前或之后，去除所述第一图形层；当所述P区掩膜侧墙暴露出所述NMOS区域鳍部顶部时，在形成所述P型掺杂外延层之后，去除所述第一图形层。

16.如权利要求14所述的鳍式场效应管的形成方法，其特征在于，在形成所述P型掺杂外延层之后，还包括，在所述NMOS区域的P区掩膜侧墙上形成第一掩膜侧墙，位于所述NMOS区域的P区掩膜侧墙和第一掩膜侧墙作为所述N区掩膜侧墙。

17.一种鳍式场效应管，其特征在于，包括：

包括NMOS区域的衬底，所述衬底上具有凸出的鳍部，所述衬底上还具有覆盖鳍部侧壁的隔离结构，且所述隔离结构顶部低于鳍部顶部；

位于所述隔离结构上的栅极结构，所述栅极结构横跨所述鳍部，且覆盖鳍部的部分顶部和侧壁；

位于所述NMOS区域栅极结构两侧鳍部内的N区凹槽；

位于所述N区凹槽侧壁暴露出的鳍部上的本征阻挡层；

位于所述本征阻挡层上且填充满所述N区凹槽的N型掺杂外延层。

18.如权利要求17所述的鳍式场效应管，其特征在于，所述本征阻挡层还位于所述N区凹槽底部暴露出的鳍部上。

19.如权利要求17所述的鳍式场效应管，其特征在于，所述本征阻挡层的材料为Si、SiC、SiGe或SiGeC；所述本征阻挡层的厚度为10埃～100埃。

20.如权利要求17所述的鳍式场效应管，其特征在于，所述N型掺杂外延层的材料为掺杂有N型离子的Si或SiC。