CN117673145A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，所述半导体结构包括：基底，所述基底包括衬底；沟道结构层，位于所述衬底上，且所述沟道结构层包括悬空且间隔设置的一个或多个沟道层，所述沟道层为对初始沟道层进行减薄处理得到；扩散阻挡层，位于所述悬空的沟道层的两端，所述扩散阻挡层的厚度大于所述沟道层的厚度；内侧墙，位于所述沟道结构层之间且分布在两侧，且所述内侧墙厚度小于所述扩散阻挡层厚度；栅极结构，横跨所述悬空的沟道层且包围所述悬空的沟道层；源漏掺杂层，位于沟道结构层两端，且所述源漏掺杂层侧面与所述扩散阻挡层和所述内侧墙的侧面共面。本发明技术方案能够提高所形成的半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体晶体管朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体晶体管目前正被广泛应用，因此随着半导体晶体管的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
为了更好的适应晶体管尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)、全包围栅极(Gate-all-around，GAA)晶体管等。其中，全包围栅极晶体管包括垂直全包围栅极晶体管和水平全包围栅极晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
随着器件尺寸的进一步缩小，为了提高所形成的半导体结构的性能，如何实现全包围栅极结构与双鳍结构之间的有机结合，已成为亟待解决的问题。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，以实现全包围栅极结构与双鳍结构之间的有机结合，提升所形成的半导体结构的性能。
为解决上述问题，本发明提供了一种半导体结构的形成方法，包括：
衬底；
沟道结构层，位于所述衬底上，且所述沟道结构层包括悬空且间隔设置的一个或多个沟道层，所述沟道层为对初始沟道层进行减薄处理得到；
扩散阻挡层，位于所述悬空的沟道层的两端，且所述扩散阻挡层的厚度大于所述沟道层的厚度；
内侧墙，位于所述沟道结构层之间且分布在两侧，且所述内侧墙厚度小于所述扩散阻挡层厚度；
栅极结构，横跨所述悬空的沟道层，且包围所述悬空的沟道层；
源漏掺杂层，位于沟道结构层两端，且所述源漏掺杂层侧面与所述扩散阻挡层和所述内侧墙的侧面共面。
可选地，沿垂直于所述衬底的方向，所述沟道层的厚度为0.5纳米至4纳米。
可选地，沿垂直于所述衬底的方向，所述扩散阻挡层的厚度为5纳米至30纳米。
可选地，所述扩散阻挡层的材料包括掺砷硅。
可选地，所述半导体结构还包括：保护层，位于所述沟道结构层上。
相应地，本发明实施例还提供了一种半导体结构的形成方法，包括：
提供基底，所述基底包括衬底；
在所述衬底上形成至少一个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的初始沟道层；
形成横跨所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶部和部分侧壁；
刻蚀所述伪栅结构两侧的沟道叠层，在伪栅结构两侧的沟道叠层内形成露出所述衬底的凹槽；在所述凹槽内形成源漏掺杂层；
沿预设方向去除部分厚度的所述初始沟道层，形成第一沟槽，所述第一沟槽由剩余的初始沟道层与相邻的牺牲层围成，所述预设方向平行于所述衬底；
在所述第一沟槽内形成扩散阻挡层；
形成扩散阻挡层后，沿预设方向去除所述凹槽侧壁露出的部分厚度的牺牲层，形成第二沟槽；
在所述第二沟槽内形成内侧墙；
在伪栅结构侧部的衬底上形成覆盖所述源漏掺杂层的介电层，介电层的顶部表面与伪栅结构的顶部表面相齐平；
去除所述伪栅结构，在所述介电层中形成栅极开口；
形成栅极开口之后，去除所述栅极开口露出的牺牲层，形成位于所述衬底上悬空的初始沟道层和通槽；
对所述栅极开口和所述通槽进行填充，形成栅极结构。
可选地，在沿预设方向去除部分厚度的所述初始沟道层的过程中，所述初始沟道层与所述牺牲层的刻蚀选择比大于20：1。
可选地，沿预设方向去除部分厚度的所述初始沟道层的工艺包括湿法刻蚀工艺和气相刻蚀工艺中至少一种。
可选地，形成扩散阻挡层的工艺包括原位外延生长工艺。
可选地，所述原位外延生长工艺的工艺所采用的反应气体为氯化氢或氯气。
可选地，形成所述伪栅结构之前，所述方法还包括：
形成覆盖所述沟道叠层的保护层。
可选地，形成所述凹槽的步骤包括：
在所述伪栅结构两侧的沟道叠层上形成侧墙层；
以所述伪栅结构和所述侧墙层为掩膜刻蚀所述沟道叠层，形成所述凹槽。
可选地，在伪栅结构侧部的衬底上形成覆盖所述源漏掺杂层的介电层之前，所述方法还包括：
形成覆盖所述源漏掺杂层的接触刻蚀停止层。
可选地，形成所述凹槽的工艺包括各向异性的干法刻蚀工艺。
可选地，对所述初始沟道层执行减薄处理的工艺为原子层刻蚀工艺。。
与现有技术相比，本发明的技术方案具有以下优点：
本发明实施例提供的一种半导体结构，包括：衬底；沟道结构层，位于所述衬底上，且所述沟道结构层包括悬空且间隔设置的一个或多个沟道层，所述沟道层为对初始沟道层进行减薄处理得到；扩散阻挡层，位于所述悬空的沟道层的两端，且所述扩散阻挡层的厚度大于所述沟道层的厚度；内侧墙，位于所述沟道结构层之间且分布在两侧，且所述内侧墙厚度小于所述扩散阻挡层厚度；栅极结构，横跨所述悬空的沟道层，且包围所述悬空的沟道层；源漏掺杂层，位于沟道结构层两端，且所述源漏掺杂层侧面与所述扩散阻挡层和所述内侧墙的侧面共面。
可以看出，所述沟道结构层中的所述沟道层为对初始沟道层进行减薄处理得到，使得形成的沟道层的电阻较小，且位于所述沟道层侧壁上的扩散阻挡层能够阻挡源漏掺杂区层内的P粒子向沟道层内扩散，故能够提高所形成的半导体结构的性能。
附图说明
图1至图11是本发明实施例中的一种半导体结构的形成方法各步骤所形成的中间结构示意图。
具体实施方式
由背景技术可知，现有的半导体结构的性能有待提高。
为解决上述问题，本发明实施例提供的一种半导体结构，包括：衬底；沟道结构层，位于所述衬底上，且所述沟道结构层包括悬空且间隔设置的一个或多个沟道层，所述沟道层为对初始沟道层进行减薄处理得到；扩散阻挡层，位于所述悬空的沟道层的两端，且所述扩散阻挡层的厚度大于所述沟道层的厚度；内侧墙，位于所述沟道结构层之间且分布在两侧，且所述内侧墙厚度小于所述扩散阻挡层厚度；栅极结构，横跨所述悬空的沟道层，且包围所述悬空的沟道层；源漏掺杂层，位于沟道结构层两端，且所述源漏掺杂层侧面与所述扩散阻挡层和所述内侧墙的侧面共面。
可以看出，所述沟道结构层中的所述沟道层为对初始沟道层进行减薄处理得到，使得形成的沟道层的电阻较小，且位于所述沟道层侧壁上的扩散阻挡层能够阻挡源漏掺杂区层内的磷(P)离子向沟道层内扩散，故能够提高所形成的半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图11示出了本发明实施例中的一种半导体结构。参见图11，一种半导体结构包括：基底(未标示)，所述基底包括衬底10；沟道结构层(未标示)，位于所述衬底10上，且所述沟道结构层包括悬空且间隔设置的一个或多个沟道层22’，所述沟道层22’为对初始沟道层进行减薄处理得到；扩散阻挡层222，位于所述沟道层22’的两端，所述扩散阻挡层222的厚度大于所述沟道层22’的厚度；内侧墙60，位于所述沟道结构层之间且分布在两侧，且所述内侧墙厚度小于所述扩散阻挡层厚度；栅极结构90，横跨所述沟道层22’且包围所述沟道层22’；源漏掺杂层70，位于沟道结构层两端，且所述源漏掺杂层侧面与所述扩散阻挡层和所述内侧墙的侧面共面。
所述基底为形成具有全包围栅极(Gate-all-around，GAA)结构的晶体管提供工艺平台。
本实施例中，所述基底为平面型结构。具体地，所述基底包括衬底10。
本实施例中，所述衬底10为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。此外，所述衬底的材料还可以是适宜于工艺需要或易于集成的材料。
在其他实施例中，所述基底还能够为立体结构。具体地，所述基底包括衬底和凸出于所述衬底的凸起部。
在该实施例中，所述凸起部与衬底的材料相同。具体地，所述凸起部的材料为硅(Si)。
在该实施例中，所述凸起部与所述衬底为一体型结构，所述凸起部与所述衬底的材料相同，均为硅。在其他实施例中，所述凸起部的材料可以与所述衬底的材料不同，所述凸起部的材料可以是其他适宜的材料，如锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
本实施例中，所述器件区I用于形成NMOS器件。
本实施例中，所述器件区I相邻，且所述器件区I均用于形成NMOS器件。在其他实施例中，所述基底还能够包括用于形成NMOS器件的器件区，且形成NMOS器件的器件区与用于形成PMOS晶体管的器件区还能够相邻。
沟道结构层用于提供NMOS器件的导电沟道。具体地，沟道层22’用于提供NMOS器件的导电沟道。
本实施例中，所述沟道层22’的堆叠方向垂直于衬底10表面。
本实施例中，所述沟道层22’为对初始沟道层执行减薄处理工艺得到。对初始沟道层执行减薄处理，形成所述沟道层22’，可以降低所述沟道层22’的自身电阻，相应能够提高半导体结构的性能。
本实施例中，所述沟道结构层中的沟道层22’的数量为三个。其他实施例中，所述沟道结构层中的沟道层22’还可以为其他数量，如两个、四个、五个等。
所述扩散阻挡层222位于所述沟道层22’侧壁上，用于防止NMOS器件的源漏掺杂层中的磷(P)离子扩散至NMOS器件的沟道层内，从而能够提高所形成的半导体结构的性能。
相应地，所述扩散阻挡层222选用能够防止NMOS器件的源漏掺杂层中的磷(P)离子向NMOS器件的沟道层中扩散的材料。
本实施例中，所述扩散阻挡层222的材料为掺砷硅。在其他实施例中，所述扩散阻挡层还能够是其他能够防止NMOS器件的源漏掺杂层中的磷离子向NMOS器件的沟道层中扩散的材料，在此不做限制。
本实施例中，源漏掺杂层70，位于栅极结构90的两侧且与所述扩散阻挡层222相接触。
所述源漏掺杂层70用于分别在NMOS器件工作时提供载流子源。
本实施例中，所述源漏掺杂层70包括应力层，从而在器件工作时为沟道提供压缩应力，有利于提高NMOS器件的载流子的迁移率。
本实施例中，所述应力层的材料为硅或碳化硅，所述应力层内的掺杂离子为P型离子。
本实施例中，所述源漏掺杂层70的顶部表面与所述沟道结构层的顶部表面相齐平。其他实施例中，所述源漏掺杂层的顶部表面还能够高于所述沟道叠层的顶部表面，相应地，所述源漏掺杂层还覆盖所述侧墙层的部分侧壁。
本实施例中，所述内侧墙60，位于所述栅极结构90的侧壁上。
内侧墙60作为内侧墙(inner spacer)，用于覆盖栅极结构的部分侧壁，能够对源漏掺杂层与栅极结构之间起到隔离的作用，且可以增大后续栅极结构90与源漏掺杂层70之间的距离，进而减小栅极结构与源漏掺杂层之间的寄生电容，提升了所形成的半导体结构的性能。
内侧墙60的材料为介质材料。具体地，内侧墙60的材料包括氮化硅、氧化硅、氮氧化硅、低k介质材料或超低k介质材料。本实施例中，内侧墙60的材料为氧化硅。氧化硅为半导体工艺中常用的介电材料，有利于提高工艺兼容性、以及降低工艺成本。
栅极结构90用于在NMOS器件工作时控制NMOS器件的导电沟道的开启或关断。
本实施例中，栅极结构90包括高k栅介质层(未示出)、以及位于高k栅介质层上的金属栅电极层(未示出)。具体地，高k栅介质层位于所述沟道层22’的上表面、下表面和侧面上。
本实施例中，高k栅介质层的材料为二氧化铪(HfO2)，金属栅电极层的材料为钨(W)。
图1至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参见图1，提供基底(未标示)，且所述基底包括衬底10。
所述基底为形成具有全包围栅极(Gate-all-around，GAA)结构的晶体管提供工艺平台。
本实施例中，所述基底为平面型结构。具体地，所述基底包括衬底10。
本实施例中，所述衬底10为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。此外，所述衬底的材料还可以是适宜于工艺需要或易于集成的材料。
在其他实施例中，所述基底为平面型结构。具体地，所述基底包括衬底和位于衬底上凸出的凸起部。
在该实施例中，凸起部与衬底的材料相同。具体地，凸起部的材料为硅(Si)。
在该实施例中，凸起部与衬底为一体型结构，凸起部与衬底的材料相同，均为硅。在其他实施例中，凸起部的材料可以与衬底的材料不同，凸起部的材料可以是其他适宜的材料，如锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
本实施例中，所述基底包括器件区I，且器件区I用于形成NMOS器件。
本实施例中，所述器件区I相邻，且所述器件区I均用于形成NMOS器件。在其他实施例中，所述基底还能够包括用于形成NMOS器件的器件区，且形成NMOS器件的器件区与用于形成PMOS晶体管的器件区还能够相邻。
参见图2，在所述衬底10上形成至少一个沟道叠层20，所述沟道叠层20包括牺牲层21和位于所述牺牲层21上的初始沟道层22。
沟道叠层20为后续形成位于器件区I上悬空的初始沟道层提供基础。
具体地，所述牺牲层21用于支撑所述初始沟道层22，从而为后续实现器件区I上悬空且间隔设置的初始沟道层提供工艺基础。
为了在后续去除所述牺牲层21的过程中，能够有效降低所述牺牲层21的去除工艺对所述初始沟道层22的影响，牺牲层21应选取相对于所述初始沟道层22具有较高刻蚀选择速率的材料。为此，本实施例中，所述牺牲层21的材料为硅锗，所述初始沟道层22的材料为硅。
需要指出的是，所述牺牲层21中锗的摩尔百分比越大，则所述牺牲层21与所述初始沟道层22的刻蚀选择比越大，因此，通过增加所述牺牲层21中锗的摩尔百分比，能够最大限度地降低所述牺牲层21的去除工艺对初始沟道层22的影响，进而提高NMOS器件的沟道层质量，相应提高NMOS器件的性能。
本实施例中，所述牺牲层21的厚度小于所述初始沟道层22的厚度。具体地，所述牺牲层21的厚度为5-20nm，所述初始沟道层22的厚度为5-30nm。
所述牺牲层21的厚度小于所述初始沟道层22的厚度，在后续形成悬空的初始沟道层22的过程中，能够降低所述牺牲层21的去除工艺对初始沟道层22的影响，进而提高NMOS器件的沟道层质量，相应提高NMOS器件的性能。
与此同时，厚度较小的牺牲层21有利于在后续形成内侧墙的过程中，降低牺牲层21的刻蚀难度，从而有利与增大形成内侧墙的工艺窗口，降低形成内侧墙的工艺难度，提高所形成的内侧墙的形貌质量。
本实施例中，所述沟道叠层20形成于所述衬底10上，以为后续形成位于衬底10上悬空的初始沟道层提供基础。
形成所述沟道叠层20的步骤包括：提供衬底10；在所述衬底10上形成一个或多个堆叠的沟道材料叠层(图未示)，所述初始沟道材料层叠层包括牺牲材料层(图未示)和位于所述牺牲材料层上的初始沟道材料层(图未示)；图形化所述沟道材料叠层，形成位于所述衬底10上的至少一个堆叠的沟道叠层20。
本实施例中，沟道叠层20的数量为多个，多个沟道叠层20的堆叠方向垂直于衬底10表面。作为一种示例，沟道叠层20的数量为三个。在其他实施例中，沟道叠层20还能够更多或更少，如两个、四个、五个等。
本实施例中，所述沟道材料叠层通过外延生长工艺形成于所述衬底10上。外延生长工艺可以形成质量较好的牺牲材料层和初始沟道材料层，使得所述牺牲层21和初始沟道层22的形成质量相应也较好，所形成全包围栅极结构晶体管的沟道位于高质量的材料中，从而有利于改善器件性能。
参见图3，本实施例中，形成所述沟道叠层20之后，所述半导体结构的形成方法还包括：在所述衬底10上形成横跨所述沟道叠层20的伪栅结构30。
所述伪栅结构30为后续形成栅极结构占据空间位置。
本实施例中，所述伪栅结构30覆盖器件区I的所述沟道叠层20的部分顶部和部分侧壁。
本实施例中，所述伪栅结构30为单层结构。具体地，所述伪栅结构30包括伪栅层，所述伪栅层覆盖器件区I的所述沟道叠层20的部分顶部和部分侧壁。
具体地，形成所述伪栅结构30的步骤包括：形成横跨所述沟道叠层20的伪栅材料层(图未示)；在所述伪栅材料层表面上形成栅极掩膜层35；以所述栅极掩膜层35为掩膜刻蚀所述伪栅材料层，直至暴露出所述沟道叠层20，形成所述伪栅结构30。
本实施例中，伪栅层的材料为多晶硅。其他实施例中，伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
本实施例中，形成所述伪栅材料层的工艺为化学气相沉积工艺。在其他实施例中，形成所述伪栅材料层的工艺还能够为物理气相沉积工艺、原子层沉积工艺或炉管工艺等。
所述栅极掩膜层35用于作为后续刻蚀形成所述伪栅结构30的刻蚀掩膜，且还用于在后续工艺中对所述伪栅结构30的顶部起到保护作用。
本实施例中，所述栅极掩膜层35的材料为氮化硅。
本实施例中，形成所述栅极掩膜层35的工艺为化学气相沉积工艺。在其他实施例中，形成所述栅极掩膜层的工艺还能够为物理气相沉积工艺和原子层沉积工艺中至少一种。
在其他实施例中，所述伪栅结构还可以为叠层结构。具体地，所述栅极结构相应包括伪栅氧化层以及位于伪栅氧化层上的伪栅层。在该实施例中，伪栅氧化层还保形覆盖所述伪栅层露出的沟道叠层表面。伪栅氧化层的材料为氧化硅或氮氧化硅。
参见图4，本实施例中，形成所述伪栅结构30之后，还包括：在所述器件区I的所述伪栅结构30两侧的沟道叠层20上形成侧墙层40；以所述伪栅结构30和所述侧墙层40为掩膜，刻蚀所述伪栅结构30两侧的沟道层，形成位于所述器件区I的所述伪栅结构30两侧的沟道叠层20内的所述凹槽50。
所述侧墙层40用于作为形成栅极结构的刻蚀掩膜，并用于定义后续源漏掺杂层的形成区域，且所述侧墙层40还用于在后续工艺中对所述伪栅结构30的侧壁起到保护作用。
本实施例中，侧墙层40的材料为氮化硅。在其他实施例中，侧墙层40的材料可以还能够为氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
本实施例中，所述侧墙层40还覆盖所述伪栅结构30顶部的栅极掩膜层35的侧壁，以在后续工艺中与栅极掩膜层35一起对伪栅结构30的顶部和侧壁起到保护作用。
在其他实施例中，所述侧墙层40还能够为叠层结构。
所述凹槽50用于为后续形成源漏掺杂层提供空间位置。
本实施例中，采用干法刻蚀工艺刻蚀所述伪栅结构30两侧的沟道叠层20，形成的所述凹槽50。干法刻蚀工艺易于实现各向异性的刻蚀，且干法刻蚀工艺具有较好的剖面控制性，从而有利于提高所形成的所述凹槽50的形貌质量，且还有利于提高刻蚀效率。
形成所述凹槽50之后，沿垂直于所述伪栅结构30侧壁的方向，所述初始沟道层22的侧壁和所述侧墙50的侧壁相齐平。
本实施例中，形成所述沟道叠层20之前，所述半导体结构的形成方法还包括：形成覆盖所述沟道叠层20的保护材料层25；形成所述凹槽50的过程中，以所述伪栅结构30和所述侧墙层40为掩膜，刻蚀所述伪栅结构30两侧的沟道层之前，还刻蚀了所述保护材料层25，形成位于所述沟道叠层20上的保护层25’。
所述保护层25’用于在后续工艺中对所述沟道叠层20的顶部起到保护作用。
本实施例中，所述保护层25’的材料为氮化钛。在其他实施例中，所述保护层25’的材料还能够为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧硅等。
所述保护层25’的厚度不宜过大也不宜过小。若所述保护层25’的厚度过小，则无法在后续工艺中对所述沟道叠层20的顶部起到良好的保护作用；若所述保护层25’的厚度过大，则不利于沿垂直于衬底的表面的方向提高所形成的全包围栅极结构的集成度。为此，本实施例中，所述保护层25’的厚度为0.5nm-6nm。
参见图5，本实施例中，在形成所述凹槽50之后，沿预设方向去除部分厚度的所述初始沟道层22，形成第一沟槽221；所述预设方向平行于所述衬底10的表面。
形成第一沟槽221，为后续在第一沟槽221内形成扩散阻挡层提供工艺基础。
第一沟槽221由剩余的初始沟道层22与相邻的牺牲层21围成，或者第一沟槽221由剩余的初始沟道层22与相邻的牺牲层21和侧墙层40围成。
本实施例中，在所述沟道叠层20上形成有保护层25’的情况下，第一沟槽221由剩余的初始沟道层22与相邻的牺牲层21围成，或者第一沟槽221由剩余的初始沟道层22与相邻的牺牲层21和保护层25’围成。
需要说明的是，沿预设方向，去除部分厚度的初始沟道层22之后，沿所述预设方向剩余的初始沟道层22的厚度不宜过小，也不宜过大。如果沿所述预设方向剩余的初始沟道层22的厚度过小，容易导致剩余初始沟道层22的机械强度过低，进而容易增加剩余初始沟道层22发生倒塌的几率，且还容易增加后续对初始沟道层22执行减薄处理工艺难度，并且，后续对初始沟道层22执行减薄处理所形成的沟道层22的厚度过小；若沿所述预设方向剩余的初始沟道层22的厚度过大，则第一沟槽221沿预设方向的尺寸过小，后续在第一沟槽221内形成的扩散阻挡层的相应厚度也过小，无法起到良好的阻挡作用，且还容易在后续在对初始沟道层22执行减薄处理的过程中，增加所述扩散阻挡层被消耗的几率。为此，本实施例中，沿预设方向剩余的初始沟道层22的厚度为3nm-20nm。
本实施例中，采用各向同性的刻蚀工艺，沿预设方向去除部分厚度的初始沟道层22。各向同性的刻蚀工艺具有各向同性刻蚀的特性，从而能够沿平行于衬底10的方向，对初始沟道层22进行刻蚀。具体地，各向同性的刻蚀工艺为湿法刻蚀工艺或气相刻蚀工艺。
沿预设方向去除部分厚度的初始沟道层22的过程中，初始沟道层22与牺牲层21之间的刻蚀选择比不宜过小。本实施例中，沿预设方向，去除部分厚度的初始沟道层22的过程中，所述初始沟道层22与所述牺牲层21之间的刻蚀选择比大于20:1，如50:1、100:1或120:1等。
参见图6，在第一沟槽221内形成扩散阻挡层222。
所述扩散阻挡层222位于后续形成的NMOS器件的沟道层与源漏掺杂层之间，用于防止NMOS器件的源漏掺杂层中的磷(P)离子扩散至NMOS器件的沟道层内，从而能够提高所形成的半导体结构的性能。
相应地，所述扩散阻挡层222选用能够防止NMOS器件的源漏掺杂层中的磷(P)离子向NMOS器件的沟道层中扩散的材料。
本实施例中，所述扩散阻挡层222的材料为掺砷硅。在其他实施例中，所述扩散阻挡层还能够是其他能够防止NMOS器件的源漏掺杂层中的磷离子向NMOS器件的沟道层中扩散的材料，在此不做限制。
本实施例中，形成扩散阻挡层222的工艺包括外延工艺。具体地，采用原位外延生长(in-situ EPI growth)工艺在第一沟槽221内形成扩散阻挡层222。
本实施例中，形成所述扩散阻挡层222的步骤包括：采用原位外延工艺在第一沟槽221内生长初始扩散阻挡层(图未示)，所述初始扩散阻挡层还形成在所述凹槽50的底部和侧壁上；去除位于所述凹槽50的底部和侧壁上的初始扩散阻挡层，剩余位于第一沟槽221内的扩散阻挡层222。
本实施例中，采用定向刻蚀工艺去除位于所述凹槽50的底部和侧壁的初始扩散阻挡层。其中，去除位于所述凹槽50的侧壁的初始扩散阻挡层，用于使剩余的初始扩散阻挡层的侧壁与牺牲层21的侧壁相齐平，形成所述扩散阻挡层222。
本实施例中，定向刻蚀工艺的工艺参数包括：偏置电压为300V至600V。
需要指出的是，去除位于所述凹槽50的底部和侧壁的初始扩散阻挡层所采用的定向刻蚀工艺具有较高的偏置电压，导致一部分结构产生结晶损坏。为此，定向刻蚀工艺之后，采用原子层刻蚀(ALE)工艺去除结晶损坏部分的结构。
本实施例中，所述原子层刻蚀工艺的工艺参数包括：刻蚀气氛包括碳氟化合物气体、氧气和惰性气体。其中，碳氟化合物气体包括CF4等，惰性气体包括Ar、He等气体。
参见图7，本实施例中，在形成所述凹槽50之后，还包括：沿预设方向刻蚀所述凹槽50侧壁露出的部分厚度的牺牲层21，形成第二沟槽(未标示)，所述第二沟槽由相邻的扩散阻挡层222与剩余的牺牲层21围成，或者，所述第二沟槽由剩余的牺牲层21和扩散阻挡层222围成；在所述第二沟槽内形成内侧墙60。
本实施例中，采用湿法刻蚀工艺沿预设方向刻蚀所述凹槽50侧壁露出的部分厚度的牺牲层21。湿法刻蚀工艺为各向同性的刻蚀工艺，从而能够沿垂直于所述伪栅结构30侧壁的方向，刻蚀牺牲层21，且湿法刻蚀工艺易于实现较大的刻蚀选择比，有利于降低刻蚀所述牺牲层21的难度，以及减小对其他膜层结构的损耗。
本实施例中，所述牺牲层21的材料为硅锗，所述初始沟道层22的材料为硅，相应地，通过氯化氢(HCl)蒸汽对露出的牺牲层21进行湿法刻蚀。氯化氢蒸汽对硅锗材料的刻蚀速率远大于对硅材料的刻蚀速率，因而采用氯化氢蒸汽刻蚀所述凹槽50露出的牺牲层21，能有效降低所述初始沟道层22受到损耗的几率。
本实施例中，所述牺牲层21的厚度较小，相应能够降低沿预设方向刻蚀所述牺牲层21的难度，增加形成第二沟槽的工艺窗口，提高所形成的第二沟槽的形貌质量。
内侧墙60作为内侧墙(inner spacer)，用于覆盖后续形成于器件区I的剩余牺牲层21位置处栅极结构的侧壁，能够对源漏掺杂层与栅极结构之间起到隔离的作用，且可以增大后续形成的栅极结构与源漏掺杂层之间的距离，进而减小栅极结构与源漏掺杂层之间的寄生电容，提升了所形成的半导体结构的性能。
本实施例中，内侧墙60的材料为氧化硅。氧化硅为半导体工艺中常用的介电材料，有利于提高工艺兼容性、以及降低工艺成本。
在其他实施例中，内侧墙60还能够采用其他的介质材料制成。具体地，内侧墙的材料还能够为氮化硅、氧化硅、氮氧化硅、低k介质材料和超低k介质材料中至少一种。
形成内侧墙60的步骤包括：形成保形覆盖所述伪栅结构30顶部和侧壁、所述凹槽50的底部和侧壁的内壁膜(图未示)；去除所述伪栅结构30顶部和侧壁、所述凹槽50的底部和侧壁露出的初始沟道层22上的内壁膜，保留位于所述凹槽50侧壁露出的牺牲层21上的内壁膜为所述内侧墙60。
本实施例中，采用原子层沉积(Atomic Layer Deposition，ALD)工艺形成内壁膜。原子层沉积工艺具有良好的阶梯覆盖能力，有利于提高内壁膜在所述伪栅结构30顶部和侧壁、所述凹槽50的底部和侧壁的保形覆盖能力，而且，采用原子层沉积工艺还有利于精确控制内壁膜的厚度。
其他实施例中，还可以采用其他填充性能较好的沉积工艺形成内壁膜，如低压化学气相沉积工艺(Low Pressure Chemical Vapor Deposition，LPCVD)等。
本实施例中，依次采用各向异性刻蚀工艺和各向同性刻蚀工艺刻蚀所述内壁膜，从而能够将位于所述伪栅结构30顶部和侧壁、所述凹槽50的底部和侧壁露出的初始沟道层22上的内壁膜去除。其中，位于所述第二沟槽内的内壁膜在所述衬底10与相邻的阻挡扩散层222遮挡下而难以被去除，从而位于所述凹槽50的侧壁的内壁膜能够被保留，形成所述内侧墙60。
参见图8，本实施例中，形成内侧墙60之后，所述半导体结构的形成方法还包括：在所述凹槽50内形成源漏掺杂层70。
本实施例中，所述源漏掺杂层70用于分别在NMOS器件工作时提供载流子源。
本实施例中，形成所述源漏掺杂层70的步骤包括：采用外延工艺分别在所述凹槽50内形成应力层，且在形成所述应力层的过程中进行原位自掺杂，形成所述源漏掺杂层70。
所述源漏掺杂层70包括应力层，从而在器件工作时为沟道提供压缩应力，有利于提高NMOS器件的载流子的迁移率。
本实施例中，所述应力层的材料为硅或碳化硅，所述应力层内的掺杂离子为N型离子。
本实施例中，所述源漏掺杂层70的顶部表面与所述沟道叠层20顶部表面相齐平。其他实施例中，所述源漏掺杂层的顶部表面还能够高于所述沟道叠层的顶部表面，相应地，所述源漏掺杂层还覆盖所述侧墙层的部分侧壁。
参见图9，去除所述器件区I的牺牲层21，形成位于所述衬底10上悬空的初始沟道层22。
去除器件区I的牺牲层21之后，器件区I剩余的初始沟道层22为后续形成位于所述衬底10上悬空且间隔设置的一个或多个沟道层提供基础，所述沟道层用于提供NMOS器件工作时的导电沟道。
本实施例中，采用湿法刻蚀工艺去除所述器件区I的牺牲层21。
本实施例中，去除所述器件区I的牺牲层21之前，还包括：去除所述伪栅结构30，形成栅极开口31。
所述栅极开口31用于为后续形成栅极结构提供空间位置，并为去除所述器件区I的牺牲层21提供基础。
本实施例中，形成栅极开口31的步骤包括：在所述伪栅结构30侧部的衬底10上形成覆盖所述源漏掺杂层70的介电层80，所述介电层80的顶部表面与所述伪栅结构30的顶部表面相齐平；去除所述伪栅结构30，在介电层80中形成露出沟道叠层20的栅极开口31。
介电层80用于实现相邻半导体结构之间的电隔离。本实施例中，介电层80的材料为氧化硅。在其他实施例中，介电层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
具体地，形成介电层80的步骤包括：在所述衬底10上形成覆盖沟道叠层20、所述伪栅结构30、所述源漏掺杂层70的介质材料层(图未示)；平坦化所述介质材料层，直至暴露出所述伪栅结构30的顶部表面，形成所述介电层80。
本实施例中，所述伪栅结构30的顶部还形成有栅极掩膜层35和位于栅极掩膜层35上的侧墙层40，所述介质材料层还覆盖所述侧墙层40。在平坦化所述介质材料层的过程中，还平坦了所栅极掩膜层35和高于伪栅结构30的侧墙层40。
本实施例中，形成所述介电层80之前，所述半导体结构的形成方法还包括：在所述源漏掺杂层70上形成接触刻蚀停止层(Contact Etch Stop Layer，CESL)75；形成所述介电层80之后，所述介电层80位于所述接触刻蚀停止层75。
所述接触刻蚀停止层75用于在介电层80中形成源漏接触孔的停止层，可以定义源漏接触孔的刻蚀停止位置。
本实施例中，所述接触刻蚀停止层75的材料为氮化钛。在其他实施例中，所述接触刻蚀停止层的材料还能够为氮化铊、氮化硅等。
本实施例中，采用干法刻蚀工艺去除所述伪栅结构30。
本实施例中，形成所述栅极开口31之后，通过所述栅极开口31去除所述器件区I的牺牲层21，也即去除所述栅极开口31露出的牺牲层21，使所述器件区I的初始沟道层22形成位于所述衬底10上悬空的初始沟道层22。
具体地，所述牺牲层21的材料为硅锗，所述初始沟道层22的材料为硅，故而通过HCl蒸汽去除栅极开口31露出的牺牲层21。
所述源漏掺杂层70形成于器件区I的牺牲层21去除之前，故而去除栅极开口31露出的牺牲层21之后，沿初始沟道层22的延伸方向，器件区I的初始沟道层22两端通过扩散阻挡层222与所述源漏掺杂层70相连，使得器件区I的初始沟道层22在所述栅极开口31内处于悬空状态，从而为后续形成全包围结构的栅极结构提供基础。
相应地，去除所述栅极开口31露出的牺牲层21之后，形成位于所述器件区I的通槽32。
具体地，所述通槽32由衬底10、相邻的初始沟道层22以及所述源漏掺杂层70，或者，通槽32由相邻初始沟道层22与所述源漏掺杂层70围成，且通槽32与栅极开口31相连通。
参见图10，对所述器件区I上悬空的初始沟道层22执行减薄处理，形成沟道层22’。
沟道层22’用于作为NMOS器件的沟道层。
本实施例中，采用各向同性的刻蚀工艺对所述衬底10上悬空的初始沟道层22执行减薄处理。具体地，所述各向同性的刻蚀工艺包括湿法刻蚀工艺或气相刻蚀工艺中至少一种。
在其他实施例中，还能够采用原子层刻蚀(ALE)工艺减薄所述衬底10上悬空的初始沟道层，以提高刻蚀的均匀性。具体地，分别从上表面和下表面两个方向对所述衬底10上悬空的初始沟道层进行刻蚀，实现所述衬底10上悬空的初始沟道层22的减薄处理。
在该实施例中，对所述衬底10上悬空的初始沟道层22执行减薄处理的步骤包括：采用第一工艺对所述衬底10上悬空的初始沟道层22的上表面和下表面进行改性处理；采用第二工艺对改性后的所述初始沟道层22的上表面和下表面进行刻蚀处理。其中，通过所述第一工艺对所述衬底10上悬空的初始沟道层22的上表面和下表面进行改性，配合所述第二工艺对改性后的初始沟道层22的上表面和下表面进行刻蚀，从而实现对所述衬底10上悬空的初始沟道层22的上表面和下表面的有效减薄。
所述第一工艺和所述第二工艺循环进行，从而重复执行该减薄流程，直至在减薄处理后的初始沟道层22达到预设厚度。其中，所述预设厚度可以根据实际工艺需要进行选择，在此不做限制。
因此，所述减薄流程的次数可以根据所述预设厚度的需求进行设置。例如，所述减薄流程可以循环执行10次～30次，以使得所述减薄处理后的沟道层的厚度达到所述预设厚度。
在该实施例中，所述第一工艺和所述第二工艺可以为等离子工艺，通过在等离子腔体内循环进行改性和刻蚀过程，实现对所述衬底10上悬空的初始沟道层的减薄。可以理解的是，所述第一工艺和所述第二工艺同为等离子工艺，可以简化工艺流程，避免不同的工艺环境变换造成器件的污染。
本实施例中，所述沟道层22’的厚度不宜过大也不宜过小。若沟道层22’的厚度过大，则对于降低沟道层22’的自身电阻的帮助较小；若沟道层22’的厚度过小，则沟道层22’的应力较小，具有发生断裂的风险。为此，本实施例中，沟道层22’的厚度为0.5纳米至4纳米。
参见图11，在所述器件区I上形成横跨述沟道层22’且包围所述沟道层22’的栅极结构90。
栅极结构90用于在NMOS器件工作时控制NMOS器件的导电沟道的开启或关断。
本实施例中，栅极结构90包括高k栅介质层(未示出)、以及位于高k栅介质层上的金属栅电极层(未示出)。
本实施例中，高k栅介质层的材料为二氧化铪(HfO2)，金属栅电极层的材料为钨(W)。
相应地，形成所述栅极结构90的步骤包括：在栅极开口31的底部和侧壁形成包围所述沟道层22’的初始高k栅介质层，所述初始高k栅介质层还形成于介电层80上；形成填充栅极开口31和通槽32的初始栅电极层，初始栅电极层还覆盖于所述介电层80的顶面；平坦化所述初始栅电极层和所述初始高k栅介质层，形成所述栅极结构90。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体结构，其特征在于，包括：
衬底；
沟道结构层，位于所述衬底上，且所述沟道结构层包括悬空且间隔设置的一个或多个沟道层，所述沟道层为对初始沟道层进行减薄处理得到；
扩散阻挡层，位于所述悬空的沟道层的两端，且所述扩散阻挡层的厚度大于所述沟道层的厚度；
内侧墙，位于所述沟道结构层之间且分布在两侧，且所述内侧墙厚度小于所述扩散阻挡层厚度；
栅极结构，横跨所述悬空的沟道层，且包围所述悬空的沟道层；
源漏掺杂层，位于沟道结构层两端，且所述源漏掺杂层侧面与所述扩散阻挡层和所述内侧墙的侧面共面。
2.根据权利要求1所述的半导体结构，其特征在于，沿垂直于所述衬底的方向，所述沟道层的厚度为0.5纳米至4纳米。
3.根据权利要求1所述的半导体结构，其特征在于，沿垂直于所述衬底的方向，所述扩散阻挡层的厚度为5纳米至30纳米。
4.根据权利要求1所述的半导体结构，其特征在于，所述扩散阻挡层的材料包括掺砷硅。
5.根据权利要求1所述的半导体结构，其特征在于，还包括：保护层，位于所述沟道结构层上。
6.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底；
在所述衬底上形成至少一个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的初始沟道层；
形成横跨所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶部和部分侧壁；
刻蚀所述伪栅结构两侧的沟道叠层，在伪栅结构两侧的沟道叠层内形成露出所述衬底的凹槽；在所述凹槽内形成源漏掺杂层；
沿预设方向去除部分厚度的所述初始沟道层，形成第一沟槽，所述第一沟槽由剩余的初始沟道层与相邻的牺牲层围成，所述预设方向平行于所述衬底；
在所述第一沟槽内形成扩散阻挡层；
形成扩散阻挡层后，沿预设方向去除所述凹槽侧壁露出的部分厚度的牺牲层，形成第二沟槽；
在所述第二沟槽内形成内侧墙；
在伪栅结构侧部的衬底上形成覆盖所述源漏掺杂层的介电层，介电层的顶部表面与伪栅结构的顶部表面相齐平；
去除所述伪栅结构，在所述介电层中形成栅极开口；
形成栅极开口之后，去除所述栅极开口露出的牺牲层，形成位于所述衬底上悬空的初始沟道层和通槽；
对所述栅极开口和所述通槽进行填充，形成栅极结构。
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，在沿预设方向去除部分厚度的所述初始沟道层的过程中，所述初始沟道层与所述牺牲层的刻蚀选择比大于20：1。
8.根据权利要求6所述的半导体结构的形成方法，其特征在于，沿预设方向去除部分厚度的所述初始沟道层的工艺包括湿法刻蚀工艺和气相刻蚀工艺中至少一种。
9.根据权利要求6所述的半导体结构的形成方法，其特征在于，形成扩散阻挡层的工艺包括原位外延生长工艺。
10.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述原位外延生长工艺的工艺所采用的反应气体为氯化氢或氯气。
11.根据权利要求6所述的半导体结构的形成方法，其特征在于，形成所述伪栅结构之前，还包括：
形成覆盖所述沟道叠层的保护层。
12.根据权利要求6所述的半导体结构的形成方法，其特征在于，形成所述凹槽的步骤包括：
在所述伪栅结构两侧的沟道叠层上形成侧墙层；
以所述伪栅结构和所述侧墙层为掩膜刻蚀所述沟道叠层，形成所述凹槽。
13.根据权利要求6所述的半导体结构的形成方法，其特征在于，在伪栅结构侧部的衬底上形成覆盖所述源漏掺杂层的介电层之前，还包括：
形成覆盖所述源漏掺杂层的接触刻蚀停止层。
14.根据权利要求6所述的半导体结构的形成方法，其特征在于，形成所述凹槽的工艺包括各向异性的干法刻蚀工艺。
15.根据权利要求6所述的半导体结构的形成方法，其特征在于，对所述初始沟道层执行减薄处理的工艺为原子层刻蚀工艺。
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