CN105280639B - 鳍式场效应晶体管的结构和形成方法 - Google Patents

鳍式场效应晶体管的结构和形成方法 Download PDF

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Abstract

提供了半导体器件的结构和形成方法。半导体器件包括半导体衬底和位于半导体衬底上方的鳍结构。半导体器件还包括覆盖鳍结构的一部分的栅极堆叠件和位于鳍结构的上方并且与栅极堆叠件相邻的外延生长的源极/漏极结构。半导体器件还包括位于外延生长的源极/漏极结构的上方的半导体保护层。半导体保护层具有比外延生长的源极/漏极结构的碳原子浓度更大的碳原子浓度。本发明还涉及鳍式场效应晶体管的结构和形成方法。

Description

鳍式场效应晶体管的结构和形成方法
相关申请的交叉引用
本申请要求于2014年6月12日提交的第62/011,386号美国临时申请的优先权，其全部内容通过引用结合于此。
技术领域
本发明涉及鳍式场效应晶体管的结构和形成方法。
背景技术
半导体集成电路(IC)产业经历了快速发展。半导体制造工艺中的持续进步已经导致半导体器件具有更精细的部件和/或更高的集成度。功能密度(即每芯片面积上互连器件的数量)大幅增加了而部件尺寸(即，使用制造工艺可以创建的最小的部件)降低了。通常这种按比例缩小工艺通过提高生产效率和降低相关成本而带来益处。
尽管材料和制造中的突破性进展，已经证明缩放诸如金属氧化物半导体场效应晶体管(MOSFET)器件的平面器件具有挑战性。为了克服这些挑战，电路设计者寻求新颖的结构以产生改进的性能，其已经导致三维设计的发展，诸如鳍式场效应晶体管(FinFET)。利用从衬底向上延伸的薄垂直“鳍”(或鳍结构)制造FinFET。在该垂直的鳍中形成FinFET的沟道。在鳍的上方提供栅极以允许栅极从多侧控制沟道。FinFET的优势可以包括短沟道效应的降低、减少的泄露和更高的电流。
然而，由于部件尺寸继续降低，制造工艺继续变得更难实施。因此，形成包括FinFET的可靠半导体器件具有挑战性。
发明内容
为了解决现有技术中的问题，本发明提供了一种半导体器件结构，包括：半导体衬底；鳍结构，位于所述半导体衬底上方；栅极堆叠件，覆盖所述鳍结构的一部分；外延生长的源极/漏极结构，位于所述鳍结构的上方并且与所述栅极堆叠件相邻；以及半导体保护层，位于所述外延生长的源极/漏极结构的上方，其中，所述半导体保护层的碳原子浓度比所述外延生长的源极/漏极结构的碳原子浓度更大。
在上述半导体器件中，其中，所述半导体保护层与所述外延生长的源极/漏极结构直接接触。
在上述半导体器件中，其中，所述半导体保护层包括硅和碳。
在上述半导体器件中，其中，所述半导体保护层包括硅、碳和锗。
在上述半导体器件中，其中，所述半导体保护层中的碳原子浓度在约1％至约10％的范围内。
在上述半导体器件中，其中，所述半导体保护层中的碳原子浓度沿着从所述半导体保护层的表面朝着所述外延生长的源极/漏极结构的方向逐渐地降低。
在上述半导体器件中，其中，所述外延生长的源极/漏极结构是n型半导体材料。
在上述半导体器件中，其中，所述外延生长的源极/漏极结构是p型半导体材料。
在上述半导体器件中，还包括覆盖所述外延生长的源极/漏极结构的下部的支撑元件，其中，所述支撑元件与所述外延生长的源极/漏极结构直接接触，并且所述支撑元件位于所述半导体保护层和所述半导体衬底之间。
在上述半导体器件中，其中，所述半导体保护层具有第一部分和第二部分，并且所述第一部分比所述第二部分更薄。
根据本发明的另一个方面，提供了一种半导体器件，包括：半导体衬底；第一鳍结构，位于所述半导体衬底上方；第一外延生长的源极/漏极结构，位于所述第一鳍结构上方；第二鳍结构，位于所述半导体衬底的上方；第二外延生长的源极/漏极结构，位于所述第二鳍结构的上方；第一半导体保护层，位于所述第一外延生长的源极/漏极结构的上方，其中，所述第一半导体保护层的碳原子浓度比所述第一外延生长的源极/漏极结构的碳原子浓度大；以及第二半导体保护层，位于所述第二外延生长的源极/漏极结构的上方，其中，所述第二半导体保护层的碳原子浓度比所述第二外延生长的源极/漏极结构的碳原子浓度更大。
在上述半导体器件中，其中，所述第一半导体保护层和所述第二半导体保护层由不同的材料制成。
在上述半导体器件中，其中，所述第一半导体保护层或所述第二半导体保护层中的碳原子浓度在从约1％至约10％的范围内。
在上述半导体器件中，其中，所述第一半导体保护层中的碳原子浓度沿着从所述第一半导体保护层的表面朝着所述第一外延生长的源极/漏极结构的方向逐渐地降低。
在上述半导体器件中，其中，所述第一外延生长的源极/漏极结构是n型半导体材料，并且所述第二外延生长的源极/漏极结构是p型半导体材料。
根据本发明的又一个方面，提供了一种用于形成半导体器件的方法，包括：在半导体衬底上方形成鳍结构；在所述半导体衬底上方形成覆盖所述鳍结构的一部分的栅极堆叠件；在鳍结构上方并且邻近所述栅极堆叠件处外延地生长源极/漏极结构；以及在所述源极/漏极结构上方形成半导体保护层，其中，所述半导体保护层包括碳。
在上述用于形成半导体器件的方法中，其中，在所述源极/漏极结构上外延生长所述半导体保护层。
在上述用于形成半导体器件的方法中，其中，在同一工艺室中原位形成所述源极/漏极结构和所述半导体保护层。
在上述用于形成半导体器件的方法中，还包括：在所述半导体衬底的上方形成第二鳍结构；在所述半导体衬底的上方形成覆盖所述第二鳍结构的一部分的第二栅极堆叠件；在形成外延生长的所述源极/漏极结构和所述半导体保护层之前阻挡所述第二鳍结构；在所述第二鳍结构上方并且邻近所述第二栅极堆叠件处外延生长第二源极/漏极结构；以及在形成所述第二源极/漏极结构之前阻挡所述半导体保护层。
在上述用于形成半导体器件的方法中，还包括：在所述半导体衬底的上方形成第二鳍结构；在所述半导体衬底的上方形成覆盖所述第二鳍结构的一部分的第二栅极堆叠件；在形成外延生长的所述源极/漏极结构和所述半导体保护层之前阻挡所述第二鳍结构；在所述第二鳍结构上方并且邻近所述第二栅极堆叠件处外延生长第二源极/漏极结构；以及在形成所述第二源极/漏极结构之前阻挡所述半导体保护层；还包括：在阻挡所述半导体保护层之后在所述第二源极/漏极结构上方形成第二半导体保护层。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该注意的是，根据工业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚讨论起见，各种部件的尺寸可以被任意增大或缩小。
图1A至图1F是根据一些实施例的用于形成半导体器件的工艺的各个阶段的透视图。
图2A至图9A是根据一些实施例的用于形成半导体器件的工艺的各个阶段的截面图。
图2B至图9B是根据一些实施例的用于形成半导体器件的工艺的各个阶段的截面图。
图10是根据一些实施例的工艺室的截面图。
图11是根据一些实施例的用于形成半导体器件的工艺的阶段的截面图。
具体实施方式
为了实施所提供的主题的不同特征，本发明提供了许多不同的实施例或实例。以下描述部件和布置的特定实例以简化本发明。当然这些仅仅是实例并不打算限定。例如，以下描述中第一部件形成在第二部件上方或上可包括其中第一和第二部件以直接接触形成的实施例，并且也可包括其中在第一和第二部件之间形成额外的部件的实施例，使得第一和第二部件不直接接触。再者，本发明可在各个实例中重复参照标号和/或字母。该重复是为了简明和清楚，而且其本身没有规定所述各种实施例和/或结构之间的关系。
另外，可以在本文中使用诸如“下面”、“在…之下”、“下方”、“在…之上”等的空间相对位置术语以便于说明书描述附图中示出的一个元件或部件与另一个(些)元件或部件的关系。空间相对术语意图涵盖使用或操作中的器件的除了附图中示出的方位之外的不同方位。装置可以以其他方位定向(旋转90度或处于其他方位)并且本文使用的空间相对描述符可以相应地以类似的方式解释。
描述了本发明的一些实施例。图1A至图1F是根据一些实施例的用于形成半导体器件的工艺的各个阶段的透视图。在图1A至图1F描述的阶段之前、期间、和/或之后可以提供另外的操作。图2A至图9A是根据一些实施例的用于形成半导体器件的工艺的各个阶段的截面图。例如，图2A至图9A是沿着图1A至图1F中的线A-A截取的截面图。图2B至图9B是根据一些实施例的用于形成半导体器件的工艺的各个阶段的截面图。例如，图2B至图9B是沿着图1A至图1F中的线B-B截取的截面图。可以替换或消除描述的一些阶段以用于不同的实施例。可以在半导体器件中加入额外的部件。可以替换或消除以下描述的一些部件以用于不同的实施例。
如图1A、2A和2B所示，提供了半导体衬底100。在一些实施例中，半导体衬底100是块状半导体衬底。块状半导体衬底可以是诸如硅晶圆的半导体晶圆。在一些实施例中，半导体衬底100包括诸如硅或其他元素半导体材料(诸如锗)的元素半导体材料。在一些其他实施例中，半导体衬底100包括化合物半导体。化合物半导体可以包括碳化硅、砷化镓、砷化铟、磷化铟、其他合适的化合物半导体或它们的组合。
在一些实施例中，半导体衬底100是绝缘体上半导体(SOI)衬底。可以通过注氧隔离(SIMOX)工艺、晶圆接合工艺、其他可应用的方法、或它们的组合制造SOI衬底。
在一些实施例中，取决于半导体器件的设计需求，半导体衬底100包括各种掺杂区(未示出)。例如，掺杂区包括p型阱和/或n型阱。在一些实施例中，掺杂区掺杂有p型掺杂剂。例如，掺杂区掺杂有硼或BF2。在一些实施例中，掺杂区掺杂有n型掺杂剂。例如，掺杂区掺杂有磷或砷。在一些实施例中，一些掺杂区是p型掺杂的，而其他掺杂区是n型掺杂的。
之后，在半导体衬底100的上方形成一个或多个鳍结构。如图1A、2A和2B所示，根据一些实施例形成鳍结构102N1、102N2、102P1和102P2。在一些实施例中，通过蚀刻至半导体衬底100内形成鳍结构102N1、102N2、102P1和102P2。部分地去除半导体衬底100以形成凹槽(或沟槽)。使用光刻工艺和蚀刻工艺以形成凹槽。因此，在凹槽之间形成鳍结构102N1、102N2、102P1和102P2。
如图1A、2A和2B所示，根据一些实施例在半导体衬底100上方形成一个或多个隔离部件103。使用隔离部件103限定和电隔离在半导体衬底100中和/或上方形成的各种器件元件。在一些实施例中，隔离部件103围绕鳍结构102N1、102N2、102P1和102P2的下部。鳍结构102N1、102N2、102P1和102P2的上部从隔离部件103的顶面突出。
在一些实施例中，隔离部件103包括浅沟槽隔离(STI)部件、硅的局部氧化(LOCOS)部件、其他合适的隔离部件或它们的组合。在一些实施例中，每个隔离部件103具有多层结构。在一些实施例中，隔离部件103由介电材料制成。介电材料可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低-k介电材料、其他合适的材料、或它们的组合。在一些实施例中，形成STI衬垫(未示出)以降低半导体衬底100和隔离部件103之间的界面处的晶体缺陷。
在一些实施例中，在半导体衬底100的上方沉积介电材料层。介电材料层覆盖鳍结构102N1、102N2、102P1和102P2。在一些实施例中，利用化学汽相沉积(CVD)工艺、旋涂工艺、其他可应用的工艺或它们的组合沉积介电材料层。在一些实施例中，实施诸如化学机械抛光(CMP)工艺的平坦化工艺以向下减薄介电材料层直到暴露鳍结构102N1、102N2、102P1和102P2。之后，实施蚀刻工艺以去除介电材料层的上部从而使得鳍结构102N1、102N2、102P1和102P2从剩余的介电材料层突出。结果，形成隔离部件103。这也允许在后续的操作中选择性地处理鳍结构102N1、102N2、102P1和102P2。
如图1A、2A和2B所示，根据一些实施例，在半导体衬底100和鳍结构的上方形成一个或多个栅极堆叠件。例如，形成栅极堆叠件104N和104P。根据一些实施例，栅极堆叠件104N和104P中的每一个均包括栅极介电层106和栅电极108。在一些实施例中，栅极堆叠件104N和104P中的每一个均包括硬掩模110。硬掩模110用于帮助栅极堆叠件104N和104P的形成。在一些实施例中，硬掩模110由氧化硅、氮化硅、氮氧化硅、碳化硅、其他合适的材料或它们的组合制成。在一些实施例中，硬掩模110具有多层结构。
在一些实施例中，栅极介电层106由氧化硅、氮化硅、氮氧化硅、具有高介电常数(高K)的介电材料、其他合适的介电材料或它们的组合制成。高K介电材料的实例包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化硅铪、氮氧化硅铪、氧化钽铪、氧化钛铪、氧化锆铪、其他合适的高K材料、或它们的组合。在一些实施例中，栅极介电层106是在随后的工艺中将要去除的伪栅极介电层。例如，伪栅极介电层是氧化硅层。
在一些实施例中，栅电极108包括多晶硅、金属材料、其他合适的导电材料或它们的组合。在一些实施例中，栅电极108是伪栅电极层并且将被诸如金属材料的其他导电材料替代。例如，伪栅电极层由多晶硅制成。
在一些实施例中，栅极介电材料和栅电极层在半导体衬底100和鳍结构102N1、102N2、102P1和102P2上方沉积。在一些实施例中，通过利用合适的沉积方法依次沉积栅极介电材料和栅电极层。合适的沉积方法可以包括化学汽相沉积(CVD)工艺、原子层沉积(ALD)工艺、热氧化工艺、物理汽相沉积(PVD)工艺、其他可应用的工艺或它们的组合。之后，在硬掩模110的帮助下，图案化栅极介电材料和栅电极层以形成包括栅极介电层106和栅电极108的栅极堆叠件。
如图1B、3A和3B中所示，根据一些实施例在栅极堆叠件104P和鳍结构102P1和102P2上方形成掩模层113。因此，在对鳍结构102N1和102N2实施的随后的工艺期间，栅极堆叠件104P和鳍结构102P1和102P2受到阻挡和保护而免于不利地影响。在一些实施例中，掩模层113由介电材料制成。介电材料可以包括氮化硅、氮氧化硅、碳化硅、其他合适的介电材料或它们的组合。
在一些实施例中，在半导体衬底100、鳍结构102N1、102N2、102P1和102P2以及栅极堆叠件104N和104P的上方沉积掩模材料层。可以通过利用化学汽相沉积(CVD)工艺、物理汽相沉积(PVD)工艺、旋涂工艺、其他可应用的工艺或它们的组合沉积掩模材料层。之后，通过利用光刻工艺和蚀刻工艺部分地去除掩模材料层。例如，在掩模材料层上形成图案化的光刻胶层(未示出)。蚀刻未被光刻胶层覆盖的掩模材料层的部分。因此，形成掩模层113。
如图1B和3A所示，根据一些实施例，在栅极堆叠件104N的侧壁上方形成间隔元件112A。间隔元件112A可以用于在随后的工艺中帮助源极和漏极结构(或区域)的形成。在一些实施例中，间隔元件112A由氮化硅、氮氧化硅、碳化硅、其他合适的材料或它们的组合制成。
在一些实施例中，在半导体衬底100、鳍结构102N1、102N2、102P1和102P2以及栅极堆叠件104N和104P的上方沉积间隔件层。通过利用CVD工艺、PVD工艺、旋涂工艺、其他可应用的工艺或它们的组合沉积间隔件层。之后，实施诸如各向异性蚀刻工艺的蚀刻工艺以部分地去除间隔件层。结果，位于栅极堆叠件104N的侧壁上方的间隔件层的剩余部分形成间隔元件112A。
如图3A和3B所示，根据一些实施例，在鳍结构102N1和102N2的侧壁上方形成支撑元件112B。支撑元件112B可以用于在随后的工艺中帮助源极和漏极结构(或区域)的生长。在一些实施例中，支撑元件112B由氮化硅、氮氧化硅、碳化硅、其他合适的材料或它们的组合制成。
在一些实施例中，在半导体衬底100、鳍结构102N1、102N2、102P1和102P2、以及栅极堆叠件104N和104P的上方沉积材料层。可以通过利用CVD工艺、PVD工艺、旋涂工艺、其他可应用的工艺或它们的组合沉积材料层。之后，实施诸如各向异性蚀刻工艺的蚀刻工艺以部分地去除材料层。结果，位于鳍结构102N1和102N2的侧壁上方的材料层的剩余部分形成支撑元件112B。
在一些实施例中，掩模层113、间隔元件112A、以及支撑元件112B是同一介电层的部分。在一些实施例中，在半导体衬底100、鳍结构102N1、102N2、102P1和102P2、以及栅极堆叠件104N和104P的上方沉积介电层。在一些实施例中，通过利用CVD工艺、PVD工艺、旋涂工艺、其他可应用的工艺或它们的组合沉积介电层。在一些实施例中，介电层包括多个子层。
之后，在栅极堆叠件104P和鳍结构102P1和102P2上的介电层的部分上方形成图案化的光刻胶层(未示出)。然后实施各向异性蚀刻工艺以回蚀刻未被光刻胶层覆盖的介电层的部分。结果，位于栅极堆叠件104N的侧壁上方的介电层的剩余部分形成间隔元件112A。位于鳍结构102N1和102N2的侧壁上方的介电层的剩余部分形成支撑元件112B。位于光刻胶层下方的介电层的剩余部分形成掩模层113。在这些情况中，间隔元件112A、支撑元件112B以及掩模层113由相同的材料制成。在一些实施例中，在形成间隔元件112A和支撑元件112B之后去除光刻胶层。
本发明的实施例具有多种变化例并且不限于上述实施例。在一些实施例中，不形成间隔元件112A。在一些其他实施例中，不形成支撑元件112B。在一些其他实施例中，既不形成间隔元件112A也不形成支撑元件112B。
如图1B、4A和4B所示，根据一些实施例，去除鳍结构102N1和102N2的一部分以降低鳍结构102N1和102N2并且形成凹槽114。在鳍结构102N1和102N2的凹进期间，掩模层113阻挡或保护鳍结构102P1和102P2。因此，避免受到鳍结构102P1和102P2损害。
在一些实施例中，凹进鳍结构102N1和102N2至低于支撑元件112B的顶部的水平面。在一些实施例中，凹进鳍结构102N1和102N2至低于隔离部件103的顶面的水平面。在一些实施例中，利用蚀刻工艺形成凹槽114。然而，应该理解本发明的实施例具有许多变化例。在一些其他实施例中，部分地去除鳍结构102N1和102N2以形成凹槽114。
如图1C、5A和5B所示，根据一些实施例，分别在鳍结构102N1和102N2上方形成源极/漏极结构116N1和116N2。在一些实施例中，半导体材料在凹槽114中外延生长并且持续生长至凹槽114之上以形成源极/漏极结构116N1和116N2。支撑元件112B可以作为模板以控制源极/漏极结构116N1和116N2的生长。如图1C、5A和5B中所示，支撑元件112B覆盖源极/漏极结构116N1和116N2的下部。在一些实施例中，支撑元件112B与源极/漏极结构116N1和116N2直接接触。
在源极/漏极结构116N1和116N2的生长期间，在一些实施例中掩模层113阻挡或保护鳍结构102P1和102P2。因此，防止半导体材料在鳍结构102P1和102P2上生长。
在一些实施例中，源极/漏极结构116N1和116N2在支撑元件112B之上突出。源极/漏极结构116N1和116N2可以可选地被称为凸起的源极和漏极部件。在一些实施例中，源极/漏极结构116N1和116N2是应变结构，源极/漏极结构116N1和116N2对栅极堆叠件104N下方的沟道区施加压力或应变以提高器件的载流子迁移率以及改进器件性能。
在一些实施例中，源极/漏极结构116N1和116N2是n型半导体材料。源极/漏极结构116N1和116N2可以包括外延生长的硅、外延生长的磷化硅(SiP)、或其他合适的外延生长的半导体材料。源极/漏极结构116N1和116N2不限于是n型半导体材料。在一些其他实施例中，源极/漏极结构116N1和116N2是p型半导体材料。例如，结构116N1和116N2可以包括外延生长的硅锗。
在一些实施例中，通过利用选择外延生长(SEG)工艺、CVD工艺(例如，汽相外延(VPE)工艺、低压化学汽相沉积(LPCVD)工艺、和/或超高真空CVD(UHV-CVD)工艺)、分子束外延工艺、其他可应用的工艺或它们的组合形成源极/漏极结构116N1和116N2。源极/漏极结构116N1和116N2的形成工艺可以利用气态和/或液体前体，其可以与下面的鳍结构102N1和102N2的组分相互作用。
在一些实施例中，源极/漏极结构116N1和116N2掺杂有一种或多种合适的掺杂剂。例如，源极/漏极结构116N1和116N2是掺杂有磷(P)、锑(Sb)或其他合适的掺杂剂的Si源极/漏极部件。可选地，源极/漏极结构116N1和116N2是掺杂有硼(B)或其他合适的掺杂剂的SiGe源极/漏极部件。
在一些实施例中，源极/漏极结构116N1和116N2在源极/漏极结构116N1和116N2的生长期间原位掺杂。在一些其他实施例中，源极/漏极结构116N1和116N2在源极/漏极结构116N1和116N2的生长期间不掺杂。在源极/漏极结构116N1和116N2形成之后，源极/漏极结构116N1和116N2在随后的工艺中掺杂。在一些实施例中，通过使用离子注入工艺、等离子体浸没离子注入工艺、气体和/或固体源扩散工艺、其他可应用的工艺或它们的组合实现掺杂。在一些实施例中，源极/漏极结构116N1和116N2进一步暴露至退火工艺以活化掺杂剂。例如，实施快速热退火工艺。
如图1C、6A和6B所示，根据一些实施例，在源极/漏极结构116N1和116N2上方形成半导体保护层118。半导体保护层118用于在诸如清洁工艺和/或蚀刻工艺的后续工艺期间保护源极/漏极结构116N1和116N2免受损害。因此，在后续的清洁工艺和/或蚀刻工艺之后可以保持源极/漏极结构116N1和116N2的大小或形态。改进了半导体器件的性能和可靠性。
在一些实施例中，半导体保护层118包括碳。在一些实施例中，半导体保护层118具有比源极/漏极结构116N1和116N2的碳原子浓度大的碳原子浓度。在一些其他实施例中，碳原子浓度在约1％至约10％的范围内。在一些其他实施例中，碳原子浓度在约1.5％至约4％的范围内。在一些情况中，如果碳原子浓度小于约1％，则半导体保护层118可能不能够承受后续的清洁工艺和/或蚀刻工艺。结果，可能损害其下方的源极/漏极结构116N1和116N2。
在一些实施例中，半导体保护层118具有变化的浓度分布或梯度浓度分布。在一些实施例中，半导体保护层118中的碳原子浓度沿着从半导体保护层118的表面119朝向源极/漏极结构116N1或116N2的方向逐渐地降低。
在一些实施例中，源极/漏极结构116N1或116N2是n型半导体材料。在这些情况下，半导体保护层118可以包括掺杂有碳的硅层或者掺杂有碳的锗层。在一些实施例中，源极/漏极结构116N1或116N2是p型半导体材料。在这些情况下，半导体保护层118可以包括掺杂有碳的硅锗层。
应该精细地控制半导体保护层118的厚度。在一些实施例中，半导体保护层118具有在约2nm至约10nm范围内的厚度。在一些情况下，如果半导体保护层118的厚度小于约2nm，则半导体保护层118可能不能够防止源极/漏极结构116N1和116N2受到后续清洁工艺和/或蚀刻工艺的损害。在一些其他情况下，如果半导体保护层118的厚度大于约10nm，则半导体器件的电子质量可能受到不利影响。
然而，应该理解，本发明的实施例不限于上述实施例。在一些其他实施例中，半导体保护层118具有在约0.5nm至约15nm范围内的厚度。
在一些实施例中，半导体保护层118在源极/漏极结构116N1和116N2上外延生长。因此，半导体保护层118与源极/漏极结构116N1和116N2直接接触。在一些实施例中，半导体保护层118覆盖源极/漏极结构116N1和116N2的暴露表面。在一些实施例中，半导体保护层118不覆盖源极/漏极结构116N1和116N2的下部，源极/漏极结构116N1和116N2的下部由支撑元件112B覆盖。
在一些实施例中，通过利用选择外延生长(SEG)工艺、CVD工艺(例如，汽相外延(VPE)工艺、低压化学汽相沉积(LPCVD)工艺、和/或超高真空CVD(UHV-CVD)工艺)、分子束外延工艺、其他可应用的工艺或它们的组合形成半导体保护层118。半导体保护层118的形成工艺可以利用气态和/或液体前体，其可以与下面的源极/漏极结构116N1和116N2的组分相互作用。用于形成半导体保护层118的前体可以包括SiH2Cl2、SiH4、Si2H6、Si3H8、GeH4、SiH3CH3、其他合适的前体、或它们的组合。通过微调工艺参数，可以改变半导体保护层118的组分以满足需求。
在一些实施例中，源极/漏极结构116N1和116N2和半导体保护层118在相同的工艺室中原位形成。图10是根据一些实施例的工艺室302的截面图。在一些实施例中，源极/漏极结构116N1和116N2和半导体保护层118在工艺室302中形成。在一些实施例中，将图1B中示出的结构转入工艺室302内用于形成源极/漏极结构116N1和116N2。在源极/漏极结构116N1和116N2形成之后，不从工艺室302取出半导体衬底100。然后改变工艺的一个或多个参数(诸如前体气体)以在源极/漏极结构116N1和116N2的暴露表面上直接生长半导体保护层118。
如图1D、7A和7B所示，根据一些实施例，在栅极堆叠件104N、半导体保护层118、以及支撑元件112B上方形成掩模层120。掩模层120具有暴露栅极堆叠件104P上方的掩模层113和鳍结构102P1和102P2的开口。因此，在对鳍结构102P1和102P2实施的后续工艺期间阻挡和保护栅极堆叠件104N和半导体保护层120免于受到不利地影响。在一些实施例中，掩模层120由介电材料制成。介电材料可以包括氮化硅、氮氧化硅、碳化硅、其他合适的介电材料或它们的组合。可以利用与用于形成掩模层113类似的方法形成掩模层120。
之后，如图1D和7A所示，根据一些实施例，在栅极堆叠件104P的侧壁上方形成间隔元件122。间隔元件122的材料和形成方法可以与间隔元件112A的那些类似。例如，使用光刻胶层(未示出)图案化掩模层120。图案化的掩模层120具有暴露掩模层113的开口(参见图1C或6A)。在一些实施例中，实施各向异性蚀刻工艺以部分地去除暴露的掩模层113。结果，形成间隔元件122。如图7B所示，在一些实施例中，由于光刻胶层，掩模层120在间隔元件122的形成期间不被蚀刻。之后，在一些实施例中去除光刻胶层。
在一些实施例中，在形成间隔元件122之后去除起初设置在鳍结构102P1和102P2的侧壁上方的掩模层113的部分。在鳍结构102P1和102P2的侧壁上方不形成支撑元件。然而，应该理解本发明的实施例不限于此。在一些其他实施例中，类似于支撑元件112B的支撑元件在鳍结构102P1和102P2的侧壁上方形成。
如图1D和7A所示，根据一些实施例，去除鳍结构102P1和102P2的部分以降低鳍结构102P1和102P2并且形成凹槽124。如图1D、7A和7B所示，在鳍结构102P1和102P2的凹进期间，掩模层120阻挡或保护源极/漏极结构116N1和116N2上方的半导体保护层118。因此，防止半导体保护层118受到损害。
在一些实施例中，凹进鳍结构102P1和102P2至低于隔离部件103的顶部的水平面。在一些实施例中，使用蚀刻工艺形成凹槽124。本发明的实施例具有许多变化例。在一些其他实施例中，不部分地去除鳍结构102P1和102P2以形成凹槽124。
如图1E和8A所示，根据一些实施例，分别在鳍结构102P1和102P2上方形成源极/漏极结构126P1和126P2。在一些实施例中，半导体材料在凹槽124中和上方外延生长以形成源极/漏极结构126P1和126P2。在一些实施例中，不使用支撑元件帮助源极/漏极结构126P1和126P2的生长。在一些其他实施例中，使用支撑元件。
在一些实施例中，在源极/漏极结构126P1和126P2的生长期间，掩模层120阻挡或保护半导体保护层118。因此，防止半导体材料在半导体材料层118上生长。
在一些实施例中，源极/漏极结构126P1和126P2在隔离部件103之上突出。源极/漏极结构126P1和126P2可以可选地称为凸起的源极和漏极部件。在一些实施例中，源极/漏极结构126P1和126P2是应变结构。源极/漏极结构126P1和126P2对栅极堆叠件104P下方的沟道区施加压力或应变以提高器件的载流子迁移率和改进器件性能。
在一些实施例中，源极/漏极结构126P1和126P2是p型半导体材料。源极/漏极结构126P1和126P2可以包括外延生长的硅锗。源极/漏极结构126P1和126P2不限于是p型半导体材料。在一些其他实施例中，源极/漏极结构126P1和126P2是n型半导体材料。例如，结构126P1和126P2可以包括外延生长的硅、外延生长的磷化硅(SiP)、或其他合适的外延生长的半导体材料。
在一些实施例中，通过利用选择外延生长(SEG)工艺、CVD工艺(例如，汽相外延(VPE)工艺、低压化学汽相沉积(LPCVD)工艺、和/或超高真空CVD(UHV-CVD)工艺)、分子束外延工艺、其他可应用的工艺或它们的组合形成源极/漏极结构126P1和126P2。源极/漏极结构126P1和126P2的形成工艺可以利用气态和/或液体前体，其可以与下面的鳍结构102P2和102P1的组分相互作用。
在一些实施例中，源极/漏极结构126P1和126P2掺杂有一种或多种合适的掺杂剂。例如，源极/漏极结构126P1和126P2是掺杂有硼(B)或其他合适的掺杂剂的SiGe源极/漏极部件。可选地，源极/漏极结构126P1和126P2是掺杂有磷(P)、锑(Sb)或其他合适的掺杂剂的Si源极/漏极部件。
在一些实施例中，源极/漏极结构126P1和126P2在源极/漏极结构126P1和126P2的生长期间原位掺杂。在一些其他实施例中，源极/漏极结构126P1和126P2在源极/漏极结构126P1和126P2的生长期间不掺杂。在源极/漏极结构126P1和126P2形成之后，源极/漏极结构126P1和126P2在随后的工艺中掺杂。在一些实施例中，通过使用离子注入工艺、等离子体浸没离子注入工艺、气体和/或固体源扩散工艺、其他可应用的工艺或它们的组合实现掺杂。在一些实施例中，源极/漏极结构126P1和126P2进一步暴露于退火工艺以活化掺杂剂。例如，实施快速热退火工艺。
如图1E、8A和8B所示，根据一些实施例，在源极/漏极结构126P1和126P2上方形成半导体保护层128。半导体保护层128用于在诸如清洁工艺和/或蚀刻工艺的后续工艺期间保护源极/漏极结构126P1和126P2免受损害。因此，在后续的清洁工艺和/或蚀刻工艺之后可以保持源极/漏极结构126P1和126P2的大小或形态。改进了半导体器件的性能和可靠性。
在一些实施例中，与半导体保护层118相比，半导体保护层128覆盖源极/漏极结构126P1和126P2的更大的表面面积。在一些其他实施例中，形成支撑元件(未示出)以帮助源极/漏极结构126P1和126P2的形成。在这些例子中，半导体保护层128和118都可以覆盖相应的源极/漏极结构的类似的表面面积。
在一些实施例中，半导体保护层128包括碳。在一些实施例中，半导体保护层128由与半导体保护层118的材料类似的材料制成。在一些实施例中，半导体保护层118和128的材料相同。在一些其他实施例中，半导体保护层118和128的材料不同。在一些实施例中，半导体保护层118包括硅和碳。在一些实施例中，半导体保护层128包括硅、碳和锗。
在一些实施例中，半导体保护层128具有变化的浓度分布或梯度浓度分布。在一些实施例中，半导体保护层128中的碳原子浓度沿着从半导体保护层128的表面朝向源极/漏极结构126P1或126P2的方向逐渐地降低。
应该精细地控制半导体保护层128的厚度。在一些实施例中，半导体保护层128具有在约2nm至约10nm范围内的厚度。在一些情况下，如果半导体保护层128的厚度小于约2nm，则半导体保护层128可能不能够防止源极/漏极结构126P1和126P2受到后续清洁工艺和/或蚀刻工艺的损害。在一些其他情况下，如果半导体保护层128的厚度大于约10nm，则半导体器件的电子质量可能受到不利地影响。
然而，应该理解本发明的实施例不限于上述实施例。在一些其他实施例中，半导体保护层128具有在约0.5nm至约15nm范围内的厚度。
在一些实施例中，半导体保护层128在源极/漏极结构126P1和126P2上外延生长。因此，半导体保护层128与源极/漏极结构126P1和126P2直接接触。在一些实施例中，半导体保护层128覆盖源极/漏极结构126P1和126P2的暴露表面。在一些实施例中，半导体保护层128覆盖隔离部件103之上的源极/漏极结构126P1和126P2的下部。
在一些实施例中，通过利用选择外延生长(SEG)工艺、CVD工艺(例如，汽相外延(VPE)工艺、低压化学汽相沉积(LPCVD)工艺、和/或超高真空CVD(UHV-CVD)工艺)、分子束外延工艺、其他可应用的工艺或它们的组合形成半导体保护层128。半导体保护层128的形成工艺可以利用气态和/或液体前体，其可以与下面的源极/漏极结构126P1和126P2的组分相互作用。用于形成半导体保护层128的前体可以包括SiH2Cl2、SiH4、Si2H6、Si3H8、GeH4、SiH3CH3、其他合适的前体、或它们的组合。通过微调工艺参数，可以改变半导体保护层128的组分以满足需求。在一些实施例中，源极/漏极结构126P1和126P2和半导体保护层128在相同的工艺室中原位形成。
之后，如图1F、9A和9B所示，根据一些实施例，去除掩模层120以暴露栅极堆叠件104N和半导体保护层118。在一些实施例中，利用蚀刻工艺去除掩模层120。蚀刻工艺可以包括湿式蚀刻工艺、干式蚀刻工艺或它们的组合。由于半导体保护层118和128，保护源极/漏极结构116N1、116N2、126P1和126P2在蚀刻工艺和/或其他相关的清洁工艺中免于受到损害或不受到严重的损害。改进了半导体器件的性能和可靠性。
之后，实施各种工艺以完成半导体器件的形成。例如，该工艺包括接触孔形成工艺、金属硅化工艺、栅极替换工艺、其他合适的工艺或它们的组合。这些工艺可以包括在源极/漏极结构116N1、116N2、126P1和126P2的上方施加蚀刻剂和/或清洁化学物质。在这些例子中，半导体保护层118和/或128能够保护下面的结构免于受到损害。改进了半导体器件的性能和可靠性。
在一些实施例中，半导体保护层118或128的一部分比半导体保护层118或128的其他部分更薄。例如，半导体保护层118或128中被接触孔暴露的部分可能更薄。在蚀刻工艺和/或清洁工艺之后可能损害或消耗半导体保护层118或128的暴露部分。结果，半导体保护层的118或128的一些部分可能更薄。
图11是根据一些实施例的用于形成半导体器件的工艺的阶段的截面图。可以通过利用图1A至图1F、2A至图9A和2B至图9B中描述的方法形成图11中示出的结构。在一些实施例中，沉积并图案化介电层402以形成接触孔404。图11的右侧示出被介电层402覆盖的半导体保护层118的部分。图11的左侧示出被接触孔404暴露的半导体保护层的部分(其通过参考数字118’表示)。在一些实施例中，半导体保护层的部分118’比介电层402覆盖的半导体保护层118的部分更薄。在这些例子中，半导体保护层118或128的第一部分比半导体保护层118或128的第二部分更薄。在一些实施例中，第一部分位于接触孔下方。
然而，应该理解本发明的实施例不限于上述实施例。在一些实施例中，被接触孔404暴露的半导体保护层的部分118’具有基本上等于未被接触孔404暴露的半导体保护层118的厚度。在这些例子中，用于形成接触孔404的蚀刻和/或清洁工艺基本上不损害或消耗暴露的半导体保护层118。
本发明的实施例提供了具有鳍结构(或凸起的源极/漏极结构)的半导体器件的结构和形成方法。在鳍结构上方形成半导体保护层。半导体保护层可以在鳍结构上原位生长。半导体保护层包括碳和具有大于下面的鳍结构的碳原子浓度的碳原子浓度。半导体保护层可以保护鳍结构在诸如蚀刻和/或清洁工艺的随后工艺期间免于受到损害或严重损害。因此，改进了半导体器件的性能和可靠性。
根据一些实施例，提供了半导体器件。半导体器件包括半导体衬底和位于半导体衬底上方的鳍结构。半导体器件还包括覆盖鳍结构的一部分的栅极堆叠件和位于鳍结构的上方并且与栅极堆叠件相邻的外延生长的源极/漏极结构。半导体器件还包括位于外延生长的源极/漏极结构的上方的半导体保护层。半导体保护层具有比外延生长的源极/漏极结构的碳原子浓度更大的碳原子浓度。
根据一些实施例，提供了半导体器件。该半导体器件包括半导体衬底和位于半导体衬底上方的第一鳍结构。半导体器件还包括位于第一鳍结构上方的第一外延生长的源极/漏极结构。半导体器件还包括位于半导体衬底上方的第二鳍结构和位于第二鳍结构上方的第二外延生长的源极/漏极结构。另外，半导体器件包括位于第一外延生长的源极/漏极结构上方的第一半导体保护层，并且第一半导体保护层具有比第一外延生长的源极/漏极结构的碳原子浓度更大的碳原子浓度。半导体器件还包括位于第二外延生长的源极/漏极结构上方的第二半导体保护层，并且第二半导体保护层具有比第二外延生长的源极/漏极结构的碳原子浓度更大的碳原子浓度。
根据一些实施例，提供了用于形成半导体器件的方法。该方法包括在半导体衬底上方形成鳍结构以及在半导体衬底上方形成覆盖一部分鳍结构的栅极堆叠件。该方法还包括在鳍结构上方并且邻近栅极堆叠件外延地生长源极/漏极结构。该方法还包括在源极/漏极结构上方形成半导体保护层。半导体保护层包括碳。
上面论述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (18)

1.一种半导体器件结构，包括：
半导体衬底；
鳍结构，位于所述半导体衬底上方；
栅极堆叠件，覆盖所述鳍结构的一部分；
外延生长的源极/漏极结构，位于所述鳍结构的上方并且与所述栅极堆叠件相邻；以及
半导体保护层，位于所述外延生长的源极/漏极结构的上方，其中，所述半导体保护层的碳原子浓度比所述外延生长的源极/漏极结构的碳原子浓度更大，所述半导体保护层中的碳原子浓度沿着从所述半导体保护层的表面朝着所述外延生长的源极/漏极结构的方向逐渐地降低。
2.根据权利要求1所述的半导体器件结构，其中，所述半导体保护层与所述外延生长的源极/漏极结构直接接触。
3.根据权利要求1所述的半导体器件结构，其中，所述半导体保护层包括硅和碳。
4.根据权利要求1所述的半导体器件结构，其中，所述半导体保护层包括硅、碳和锗。
5.根据权利要求1所述的半导体器件结构，其中，所述半导体保护层中的碳原子浓度在1％至10％的范围内。
6.根据权利要求1所述的半导体器件结构，其中，所述外延生长的源极/漏极结构是n型半导体材料。
7.根据权利要求1所述的半导体器件结构，其中，所述外延生长的源极/漏极结构是p型半导体材料。
8.根据权利要求1所述的半导体器件结构，还包括覆盖所述外延生长的源极/漏极结构的下部的支撑元件，其中，所述支撑元件与所述外延生长的源极/漏极结构直接接触，并且所述支撑元件位于所述半导体保护层和所述半导体衬底之间。
9.根据权利要求1所述的半导体器件结构，其中，所述半导体保护层具有第一部分和第二部分，并且所述第一部分比所述第二部分更薄。
10.一种半导体器件，包括：
半导体衬底；
第一鳍结构，位于所述半导体衬底上方；
第一外延生长的源极/漏极结构，位于所述第一鳍结构上方；
第二鳍结构，位于所述半导体衬底的上方；
第二外延生长的源极/漏极结构，位于所述第二鳍结构的上方；
第一半导体保护层，位于所述第一外延生长的源极/漏极结构的上方，其中，所述第一半导体保护层的碳原子浓度比所述第一外延生长的源极/漏极结构的碳原子浓度大，所述第一半导体保护层中的碳原子浓度沿着从所述第一半导体保护层的表面朝着所述第一外延生长的源极/漏极结构的方向逐渐地降低；以及
第二半导体保护层，位于所述第二外延生长的源极/漏极结构的上方，其中，所述第二半导体保护层的碳原子浓度比所述第二外延生长的源极/漏极结构的碳原子浓度更大。
11.根据权利要求10所述的半导体器件，其中，所述第一半导体保护层和所述第二半导体保护层由不同的材料制成。
12.根据权利要求10所述的半导体器件，其中，所述第一半导体保护层或所述第二半导体保护层中的碳原子浓度在从1％至10％的范围内。
13.根据权利要求10所述的半导体器件，其中，所述第一外延生长的源极/漏极结构是n型半导体材料，并且所述第二外延生长的源极/漏极结构是p型半导体材料。
14.一种用于形成半导体器件的方法，包括：
在半导体衬底上方形成鳍结构；
在所述半导体衬底上方形成覆盖所述鳍结构的一部分的栅极堆叠件；
在鳍结构上方并且邻近所述栅极堆叠件处外延地生长源极/漏极结构；以及
在所述源极/漏极结构上方形成半导体保护层，其中，所述半导体保护层包括碳，所述半导体保护层中的碳原子浓度沿着从所述半导体保护层的表面朝着所述源极/漏极结构的方向逐渐地降低。
15.根据权利要求14所述的用于形成半导体器件的方法，其中，在所述源极/漏极结构上外延生长所述半导体保护层。
16.根据权利要求14所述的用于形成半导体器件的方法，其中，在同一工艺室中原位形成所述源极/漏极结构和所述半导体保护层。
17.根据权利要求14所述的用于形成半导体器件的方法，还包括：
在所述半导体衬底的上方形成第二鳍结构；
在所述半导体衬底的上方形成覆盖所述第二鳍结构的一部分的第二栅极堆叠件；
在形成外延生长的所述源极/漏极结构和所述半导体保护层之前阻挡所述第二鳍结构；
在所述第二鳍结构上方并且邻近所述第二栅极堆叠件处外延生长第二源极/漏极结构；以及
在形成所述第二源极/漏极结构之前阻挡所述半导体保护层。
18.根据权利要求17所述的用于形成半导体器件的方法，还包括：在阻挡所述半导体保护层之后在所述第二源极/漏极结构上方形成第二半导体保护层。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102072410B1 (ko) 2013-08-07 2020-02-03 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN110047933B (zh) 2013-09-25 2022-11-08 太浩研究有限公司 用于finfet架构的用固态扩散源掺杂的隔离阱
US9659827B2 (en) * 2014-07-21 2017-05-23 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices by forming source/drain regions before gate electrode separation
US9905641B2 (en) * 2015-09-15 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US11222947B2 (en) 2015-09-25 2022-01-11 Intel Corporation Methods of doping fin structures of non-planar transistor devices
US10043903B2 (en) * 2015-12-21 2018-08-07 Samsung Electronics Co., Ltd. Semiconductor devices with source/drain stress liner
CN106920776B (zh) 2015-12-25 2019-12-03 中芯国际集成电路制造(上海)有限公司 鳍式晶体管的形成方法
KR102526580B1 (ko) * 2016-01-11 2023-04-27 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10103262B2 (en) * 2016-01-12 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a finFET structure with high quality EPI film
US9508769B1 (en) * 2016-02-01 2016-11-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same
US9773911B2 (en) * 2016-02-05 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and fabricating method thereof
US20170250268A1 (en) * 2016-02-25 2017-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
CN107275211B (zh) * 2016-04-06 2020-04-07 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
US10038094B2 (en) * 2016-05-31 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET structure and methods thereof
WO2018063335A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Tunneling transistors including source/drain regions employing carbon-based etch stop layer
US10679995B2 (en) * 2018-07-31 2020-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
CN111162044B (zh) * 2018-11-08 2022-09-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法、半导体器件和电子装置
US11695055B2 (en) 2020-03-03 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Passivation layers for semiconductor devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201401508A (zh) * 2012-06-22 2014-01-01 United Microelectronics Corp 多閘極場效電晶體及其製程
CN103579176A (zh) * 2012-08-09 2014-02-12 台湾积体电路制造股份有限公司 半导体器件的接触结构

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8994104B2 (en) 1999-09-28 2015-03-31 Intel Corporation Contact resistance reduction employing germanium overlayer pre-contact metalization
US6962843B2 (en) 2003-11-05 2005-11-08 International Business Machines Corporation Method of fabricating a finfet
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7009250B1 (en) 2004-08-20 2006-03-07 Micron Technology, Inc. FinFET device with reduced DIBL
US7067868B2 (en) 2004-09-29 2006-06-27 Freescale Semiconductor, Inc. Double gate device having a heterojunction source/drain and strained channel
US8029905B2 (en) * 2005-03-11 2011-10-04 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona Acting For And On Behalf Of Arizona State University GeSiSn-based compounds, templates, and semiconductor structures
KR101264113B1 (ko) 2007-07-16 2013-05-13 삼성전자주식회사 변형된 채널을 갖는 ｃｍｏｓ 소자 및 이의 제조방법
US8598003B2 (en) 2009-12-21 2013-12-03 Intel Corporation Semiconductor device having doped epitaxial region and its methods of fabrication
US8609497B2 (en) 2010-02-12 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of dual EPI process for semiconductor device
US8609495B2 (en) 2010-04-08 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid gate process for fabricating finfet device
US8901537B2 (en) 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
JP2012146861A (ja) 2011-01-13 2012-08-02 Toshiba Corp 半導体記憶装置
JP2012190896A (ja) 2011-03-09 2012-10-04 Panasonic Corp 半導体装置及びその製造方法
US8890207B2 (en) 2011-09-06 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design controlling channel thickness
US9281378B2 (en) 2012-01-24 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fin recess last process for FinFET fabrication
US20130200455A1 (en) 2012-02-08 2013-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dislocation smt for finfet device
WO2013154842A1 (en) 2012-04-11 2013-10-17 Tokyo Electron Limited Aspect ratio dependent deposition to improve gate spacer profile, fin-loss and hardmask-loss for finfet scheme
US10535735B2 (en) * 2012-06-29 2020-01-14 Intel Corporation Contact resistance reduced P-MOS transistors employing Ge-rich contact layer
US8703556B2 (en) 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
KR20140052734A (ko) 2012-10-25 2014-05-07 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9406746B2 (en) * 2014-02-19 2016-08-02 International Business Machines Corporation Work function metal fill for replacement gate fin field effect transistor process

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201401508A (zh) * 2012-06-22 2014-01-01 United Microelectronics Corp 多閘極場效電晶體及其製程
CN103579176A (zh) * 2012-08-09 2014-02-12 台湾积体电路制造股份有限公司 半导体器件的接触结构

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