KR20160078230A - FinFET 디바이스의 구조체 및 형성 방법 - Google Patents

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퉁윙 리
유리엔 후앙
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스의 구조체 및 형성 방법이 제공된다. 반도체 디바이스 구조체는 반도체 기판 및 반도체 기판 위의 핀 구조체를 포함한다. 반도체 디바이스 구조체는 핀 구조체의 일부를 덮는 게이트 스택 및 핀 구조체 위에 있고 게이트 스택에 인접한 소스/드레인 구조체를 또한 포함한다. 반도체 디바이스 구조체는 소스/드레인 구조체와 반도체 기판 사이에 격리층을 더 포함한다.

Description

FinFET 디바이스의 구조체 및 형성 방법{STRUCTURE AND FORMATION METHOD OF FINFET DEVICE}
반도체 집적 회로(integrated circuit: IC) 산업은 급속한 성장을 경험하고 있다. 반도체 제조 프로세스에 있어서의 지속적인 진보는 더 미세한 특징부 및/또는 더 고도의 집적화를 갖는 반도체 디바이스를 야기하였다. 기능 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 일반적으로 증가되고 있고, 반면에 특징부 크기(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 구성요소)는 감소되고 있다. 소형화 프로세스(scaling-down process)는 일반적으로 생산 효율을 증가시키고 연계 비용을 저감함으로써 이익을 제공한다.
재료 및 제조의 획기적인 진보에도 불구하고, 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field effect transistor: MOSFET) 디바이스와 같은 평면형 디바이스의 스케일링(scaling)은 과제인 것으로 입증되었다. 이들 과제를 극복하기 위해, 회로 설계자는 향상된 성능을 전달하기 위한 신규한 구조체를 추구해왔고, 이는 핀형 전계 효과 트랜지스터(fin-like field effect transistors: FinFETs)와 같은 3차원 디자인의 개발을 야기하였다. FinFET는 기판으로부터 위로 연장하는 얇은 수직 "핀"(또는 핀 구조체)을 갖도록 제조된다. FinFET의 채널은 이 수직 핀에 형성된다. 게이트가 다수의 측면으로부터 채널을 제어하게 하기 위해 핀 위에 제공된다. FinFET의 장점은 짧은 채널 효과의 감소, 감소된 누설, 및 더 높은 전류 흐름을 포함할 수도 있다.
그러나, 특징부 크기는 계속 감소하기 때문에, 제조 프로세스는 수행이 계속 더 어려워지고 있다. 따라서, FinFET를 포함하는 신뢰적인 반도체 디바이스를 형성하는 것이 과제이다.
본 개시의 실시예는 소스/드레인 구조체와 소스/드레인 구조체 아래의 핀 구조체 사이에 격리층을 형성한다. 반도체층이 핀 구조체 위에 형성되고, 소스/드레인 구조체가 이어서 반도체층 위에 형성된다. 어닐링 프로세스와 같은 산화 공정이 수행되어 반도체층을 격리층이 되도록 산화한다. 대안적으로, 격리층이 소스/드레인 구조체의 형성 전에 핀 구조체 위에 형성된다. 격리층은 이웃하는 FinFET 디바이스 또는 동일한 FinFET 디바이스의 소스/드레인 구조체들 사이의 전류 누설을 방지한다. 그 결과, 디바이스의 성능 및 신뢰성이 상당히 향상된다.
몇몇 실시예에 따르면, 반도체 디바이스 구조체가 제공된다. 반도체 디바이스는 반도체 기판 및 반도체 기판 위의 핀 구조체를 포함한다. 반도체 디바이스 구조체는 핀 구조체의 부분을 덮는 게이트 스택 및 핀 구조체 위에 있고 게이트 스택에 인접한 소스/드레인 구조체를 또한 포함한다. 반도체 디바이스 구조체는 소스/드레인 구조체와 반도체 기판 사이에 격리층을 더 포함한다.
몇몇 실시예에 따르면, 반도체 디바이스 구조체가 제공된다. 반도체 디바이스 구조체는 반도체 기판 및 반도체 기판 위의 핀 구조체를 포함한다. 반도체 디바이스 구조체는 핀 구조체 위의 게르마늄 함유 핀 구조체 및 게르마늄 함유 핀 구조체의 부분을 덮는 게이트 스택을 또한 포함한다. 반도체 디바이스 구조체는 게르마늄 함유 핀 구조체 위에 있고 게이트 스택에 인접한 소스/드레인 구조체를 더 포함한다. 게다가, 반도체 디바이스 구조체는 소스/드레인 구조체와 반도체 기판 사이에 격리층을 포함한다.
몇몇 실시예에 따르면, 반도체 디바이스 구조체를 형성하기 위한 방법이 제공된다. 방법은 반도체 기판 위에 핀 구조체를 형성하는 것 및 핀 구조체의 부분을 덮도록 게이트 스택을 형성하는 것을 포함한다. 방법은 핀 구조체 위에 그리고 게이트 스택에 인접하여 소스/드레인 구조체를 형성하는 것을 또한 포함한다. 방법은 소스/드레인 구조체와 반도체 기판 사이에 격리층을 형성하는 것을 더 포함한다.
본 개시의 양태는 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서 표준 실시에 따르면, 다양한 특징들은 실제 축적대로 도시되어 있지 않다는 것이 주목되어야 한다. 실제로, 다양한 특징들의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1 내지 도 6은 몇몇 실시예에 따른, 반도체 디바이스 구조체를 형성하기 위한 프로세스의 다양한 단계의 사시도.
도 7a는 몇몇 실시예에 따른, 반도체 디바이스 구조체를 형성하기 위한 프로세스의 단계의 사시도.
도 7b는 몇몇 실시예에 따른, 도 7a에 도시되어 있는 구조체의 일부의 단면도.
도 8a는 몇몇 실시예에 따른, 반도체 디바이스 구조체를 형성하기 위한 프로세스의 단계의 사시도.
도 8b는 몇몇 실시예에 따른, 도 8a에 도시되어 있는 구조체의 일부의 단면도.
도 9a는 몇몇 실시예에 따른, 반도체 디바이스 구조체를 형성하기 위한 프로세스의 단계의 사시도.
도 9b는 몇몇 실시예에 따른, 도 9a에 도시되어 있는 구조체의 일부의 단면도.
도 10a 및 도 10b는 몇몇 실시예에 따른, 반도체 디바이스 구조체를 형성하기 위한 프로세스의 다양한 단계의 사시도.
도 11a 내지 도 11c는 몇몇 실시예에 따른, 반도체 디바이스 구조체의 단면도.
도 12a 내지 도 12e는 몇몇 실시예에 따른, 반도체 디바이스 구조체의 격리층의 단면도.
도 13a 및 도 13b는 몇몇 실시예에 따른, 반도체 디바이스 구조체를 형성하기 위한 프로세스의 다양한 단계의 단면도.
도 14a 내지 도 14c는 몇몇 실시예에 따른, 반도체 디바이스 구조체를 형성하기 위한 프로세스의 다양한 단계의 단면도.
도 15a 내지 도 15c는 몇몇 실시예에 따른, 반도체 디바이스 구조체를 형성하기 위한 프로세스의 다양한 단계의 단면도.
도 16은 몇몇 실시예에 따른, 반도체 디바이스 구조체의 단면도.
이하의 개시내용은 제공된 요지의 상이한 특징을 구현하기 위한 다수의 상이한 실시예, 또는 예를 제공한다. 구성요소 및 배열의 특정 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들 예는 물론 단지 예일뿐이고, 제한하는 것으로 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제2 특징부 위에 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있도록 부가의 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있는 실시예를 또한 포함할 수도 있다. 게다가, 본 개시내용은 다양한 예에서 도면 부호 및/또는 문자를 반복할 수도 있다. 이 반복은 간단화 및 명료화를 위한 것이고, 자체로 설명된 다양한 실시예 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적 상대 용어가 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 용이한 설명을 위해 본 명세서에 설명될 수도 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 작동시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적 상대 기술어(descriptor)가 마찬가지로 이에 따라 해석될 수도 있다.
본 개시의 몇몇 실시예가 설명된다. 도 1 내지 도 6은 몇몇 실시예에 따른, 반도체 디바이스 구조체를 형성하기 위한 프로세스의 다양한 단계의 사시도이다. 부가의 공정이 도 1 내지 도 5에 설명된 단계 전에, 중에, 그리고/또는 후에 제공될 수 있다. 도 7a, 도 8a 및 도 9a는 반도체 디바이스 구조체를 형성하기 위한 프로세스의 다양한 단계의 사시도이다. 도 7b, 도 8b 및 도 9b는 몇몇 실시예에 따른, 도 7a, 도 8a 및 도 9a에 도시되어 있는 구조체의 일부를 각각 도시하고 있는 단면도이다. 설명된 단계들의 일부는 상이한 실시예에서 대체되거나 제거될 수 있다. 부가의 특징이 반도체 디바이스에 추가될 수 있다. 이하에 설명되는 특징들의 일부는 상이한 실시예에 있어서 대체되거나 제거될 수 있다.
도 1에 도시되어 있는 바와 같이, 몇몇 실시예에 따르면, 다수의 리세스(101)(또는 트렌치)가 반도체 기판(100) 내에 형성되어 리세스(101)들 사이에 다수의 핀 구조체(104)를 형성한다. 몇몇 실시예에서, 하나 이상의 포토리소그래피 및 에칭 프로세스가 리세스(101)를 형성하는 데 사용된다. 몇몇 실시예에서, 반도체 기판(100)은 벌크 반도체 기판이다. 벌크 반도체 기판은 실리콘 웨이퍼와 같은 반도체 웨이퍼일 수도 있다. 이들 경우에, 핀 구조체(104)는 실리콘 핀 구조체이다. 몇몇 실시예에서, 반도체 기판(100)은 실리콘과 같은 원소 반도체 재료 또는 게르마늄과 같은 다른 원소 반도체 재료를 포함한다. 몇몇 다른 실시예에서, 반도체 기판(100)은 화합물 반도체를 포함한다. 화합물 반도체는 실리콘 카바이드, 갈륨 비소, 인듐 비소, 인듐 포스파이드, 다른 적합한 화합물 반도체, 또는 이들의 조합을 포함할 수도 있다.
몇몇 실시예에서, 반도체 기판(100)은 절연 기판 상의 반도체(Semiconductor-On-Insulator: SOI) 기판이다. SOI 기판은 산소 주입에 의한 분리(Separation by IMplantation of OXygen: SIMOX) 프로세스, 웨이퍼 본딩 프로세스, 다른 적용 가능한 방법, 또는 이들의 조합을 사용하여 제조될 수도 있다.
도 2에 도시되어 있는 바와 같이, 몇몇 실시예에 따르면, 격리 특징부(102)가 핀 구조체(104)를 둘러싸기 위해 리세스(101) 내에 형성된다. 격리 특징부(102)는 반도체 기판(100) 내에 그리고/또는 위에 형성된 다양한 디바이스 소자를 형성하고 전기적으로 절연하는 데 사용된다. 몇몇 실시예에서, 격리 특징부(102)는 얕은 트렌치 격리(shallow trench isolation: STI) 특징부, 실리콘의 국부 산화(local oxidation of silicon: LOCOS) 특징부, 다른 적합한 격리 특징부, 또는 이들의 조합을 포함한다.
몇몇 실시예에서, 각각의 격리 특징부(102)는 다층 구조를 갖는다. 몇몇 실시예에서, 격리 특징부(102)는 유전 재료로 제조된다. 유전 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불화물 도핑된 실리케이트 글래스(fluoride-doped silicate glass: FSG), 저-k 유전 재료, 다른 적합한 재료, 또는 이들의 조합을 포함할 수도 있다. 몇몇 실시예에서, STI 라이너(도시 생략)가 반도체 기판(100)과 격리 특징부(102) 사이의 계면에서의 결정질 결함을 감소하기 위해 형성된다.
몇몇 실시예에서, 유전 재료층이 반도체 기판(100) 위에 증착된다. 유전 재료층은 핀 구조체(104)를 덮고, 리세스(101)를 충전한다. 몇몇 실시예에서, 유전 재료층은 화학 기상 증착(Chemical Vapor Deposition: CVD) 프로세스, 스핀-온(spin-on) 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 사용하여 증착된다. 몇몇 실시예에서, 평탄화 프로세스는 핀 구조체(104)가 노출될 때까지 유전 재료층을 박형화하도록 수행된다. 평탄화 프로세스는 화학 기계적 연마(Chemical Mechanical Polishing: CMP), 연삭 프로세스, 에칭 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 포함할 수도 있다.
도 3 및 도 4에 도시되어 있는 바와 같이, 몇몇 실시예에 따르면, 핀 구조체(104)의 상부 부분은 다른 핀 구조체(108)로 대체된다. 도 3에 도시되어 있는 바와 같이, 핀 구조체(104)의 상부 부분은 격리 특징부(102)들 사이에 리세스(106)(또는 트렌치)를 형성하도록 제거된다. 에칭 프로세스가 핀 구조체(104)를 부분적으로 제거하고 리세스(106)를 형성하는 데 사용될 수도 있다.
그 후에, 도 4에 도시되어 있는 바와 같이, 핀 구조체(108)가 리세스(106)를 충전하도록 핀 구조체(104) 위에 형성된다. 몇몇 실시예에서, 핀 구조체(108)는 핀 구조체(104)의 재료와는 상이한 반도체 재료로 제조된다. 몇몇 실시예에서, 핀 구조체(108)는 게르마늄 함유 핀 구조체이다. 몇몇 실시예에서, 핀 구조체(104)는 실리콘으로 제조된다. 핀 구조체(108)는 실리콘 게르마늄(SiGe), 게르마늄(Ge), 다른 적합한 반도체 재료, 또는 이들의 조합으로 제조될 수도 있다. 핀 구조체(108)는 고이동도 채널 영역을 제공하는 데 사용될 수도 있다.
몇몇 실시예에서, 핀 구조체(108)는 에피택셜 성장된 핀 구조체이다. 핀 구조체(108)는 선택적 에피택시 성장(Selective Epitaxy Growth: SEG) 프로세스, CVD 프로세스[예를 들어, 기상 에피택시(Vapor-Phase Epitaxy: VPE) 프로세스, 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition: LPCVD) 프로세스, 및/또는 초고진공 CVD(Ultra-High Vacuum CVD: UHV-CVD) 프로세스], 분자빔 에피택시 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 사용하여 형성될 수도 있다. 몇몇 실시예에서, 반도체 재료가 실질적으로 격리 특징부(102)의 상부면만큼 높은 레벨로 리세스(106) 내에서 성장된다. 그 결과, 반도체 재료는 핀 구조체(108)를 형성한다. 몇몇 다른 실시예에서, 반도체 재료는 성장되어 리세스(106)를 오버필(overfill)한다. 그 후에, (CMP 프로세스와 같은) 평탄화 프로세스가 수행되어 리세스(106) 외부의 반도체 재료의 부분을 제거한다. 그 결과, 반도체 재료의 나머지 부분은 핀 구조체(108)를 형성한다.
도 5에 도시되어 있는 바와 같이, 몇몇 실시예에 따르면, 격리 특징부(102)의 상부 부분은 제거되어 핀 구조체(108)가 격리 특징부(102)의 나머지 부분으로부터 돌출하게 된다. 에칭 프로세스가 격리 특징부(102)를 부분적으로 제거하는 데 사용될 수도 있다.
도 6에 도시되어 있는 바와 같이, 몇몇 실시예에 따르면, 게이트 스택(115)이 핀 구조체(108) 및 격리 특징부(102) 위에 형성된다. 몇몇 실시예에서, 게이트 스택(115)은 게이트 유전층(110), 게이트 전극(112), 및 하드 마스크(114)를 포함한다. 몇몇 실시예에서, 도 6에 도시되어 있는 바와 같이, 게이트 스택(115)은 스페이서 요소(116)를 더 포함한다. 몇몇 다른 실시예에서, 스페이서 요소(116)는 이 단계에서 형성되지 않는다. 몇몇 다른 실시예에서, 스페이서 요소(116)는 형성되지 않는다.
몇몇 실시예에서, 게이트 유전층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 높은 유전 상수(고-k)를 갖는 유전 재료, 다른 적합한 유전 재료, 또는 이들의 조합으로 제조된다. 고-k 유전 재료의 예는 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 이산화하프늄-알루미늄 합금, 하프늄 실리콘 산화물, 하프늄 실리콘 산질화물, 하프늄 탄탈 산화물, 하프늄 티타늄 산화물, 하프늄 지르코늄 산화물, 다른 적합한 고-k 재료, 또는 이들의 조합을 포함한다. 몇몇 실시예에서, 게이트 유전층(110)은 후속의 프로세스에서 제거될 더미 게이트 유전층이다. 더미 게이트 유전층은 예를 들어, 실리콘 산화물층이다.
몇몇 실시예에서, 게이트 전극(112)은 폴리실리콘, 금속 재료, 다른 적합한 도전성 재료, 또는 이들의 조합을 포함한다. 몇몇 실시예에서, 게이트 전극(112)은 더미 게이트 전극층이고, 금속 재료와 같은 다른 도전성 재료로 대체될 것이다. 더미 게이트 전극층은 예를 들어, 폴리실리콘으로 제조된다.
하드 마스크(114)는 게이트 스택(115)을 형성하기 위한 패터닝 프로세스를 보조하도록 사용될 수도 있다. 몇몇 실시예에서, 하드 마스크(114)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 다른 적합한 재료, 또는 이들의 조합으로 제조된다. 몇몇 실시예에서, 하드 마스크(114)는 다층 구조를 갖는다.
몇몇 실시예에서, 게이트 유전 재료, 게이트 전극층, 및 하드 마스크층이 격리 특징부(102) 및 핀 구조체(108) 위에 증착된다. 몇몇 실시예에서, 게이트 유전 재료, 게이트 전극층, 및 하드 마스크층은 적합한 증착 방법을 사용하여 순차적으로 증착된다. 적합한 증착 방법은 화학 기상 증착(CVD) 프로세스, 원자층 증착(atomic layer deposition: ALD) 프로세스, 열 산화 프로세스, 물리적 기상 증착(physical vapor deposition: PVD) 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 포함할 수도 있다. 그 후에, 포토리소그래피 프로세스 및 에칭 프로세스가 수행되어 하드 마스크(114)가 될 하드 마스크층을 패터닝한다. 하드 마스크(114)의 보조에 의해, 게이트 전극층 및 게이트 유전 재료가 패터닝된다. 그 결과, 게이트 스택(115)이 형성된다.
스페이서 요소(116)는 후속의 프로세스에서 게이트 전극(112)을 보호하고 그리고/또는 소스 및 드레인 구조체(또는 영역)의 형성을 보조하는 데 사용될 수도 있다. 몇몇 실시예에서, 스페이서 요소(116)는 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 다른 적합한 재료, 또는 이들의 조합으로 제조된다. 몇몇 실시예에서, 스페이서층이 증착되고 이방성 에칭 프로세스를 사용하여 부분적으로 제거된다. 그 결과, 스페이서층의 나머지 부분은 스페이서 요소(116)를 형성한다.
도 7a 및 도 7b에 도시되어 있는 바와 같이, 몇몇 실시예에 따르면, 핀 구조체(108)는 격리 특징부(102)보다 낮아지도록 오목하게 형성된다. 몇몇 실시예에서, 에칭 프로세스가 수행되어 핀 구조체(108)의 상부 부분을 제거한다. 그 결과, 도 7a 및 도 7b에 도시되어 있는 바와 같이, 리세스(118)가 핀 구조체(108) 위에 형성된다. 몇몇 실시예에서, 다수의 에칭 공정이 사용되어 리세스(118)가 게이트 스택(115) 아래의 채널 영역(109)을 향해 측방향으로 더 연장하게 된다.
도 8a 및 도 8b에 도시되어 있는 바와 같이, 몇몇 실시예에 따르면, 반도체층(120)이 리세스(118) 내의 핀 구조체(108) 위에 형성된다. 그 후에, 몇몇 실시예에 따르면, 도 8a 및 도 8b에 도시되어 있는 바와 같이, 소스/드레인 구조체(122)가 반도체층(120) 위에 각각 형성된다. 소스/드레인 구조체(122)는 게이트 스택(115) 아래의 채널 영역(109)에 응력 또는 스트레인을 제공하는 데 사용될 수도 있다. 그 결과, 디바이스의 캐리어 이동도 및 디바이스 성능이 향상된다.
몇몇 실시예에서, 반도체 재료는 핀 구조체(108) 위에 에피택셜 성장되어 반도체층(120)을 형성한다. 그 후에, 다른 반도체 재료(또는 2개 이상의 반도체 재료)가 반도체층(120) 위에 에피택셜 성장되어, 리세스(118) 위로 계속 성장하여, 소스/드레인 구조체(122)를 형성한다. 몇몇 실시예에서, 반도체층(120) 및/또는 소스/드레인 구조체(122)의 성장은 연속적으로 수행된다. 이들 경우에, 반도체층(120)은 소스/드레인 구조체(122)와 각각 직접하고 있다.
몇몇 다른 실시예에서, 소스/드레인 구조체(122)는 p-형 반도체 재료이다. 예를 들어, 소스/드레인 구조체(122)는 에피택셜 성장된 실리콘 게르마늄을 포함할 수도 있다. 소스/드레인 구조체(122)는 p-형 반도체 재료인 것에 한정되는 것은 아니다. 몇몇 실시예에서, 소스/드레인 구조체(122)는 n-형 반도체 재료이다. 소스/드레인 구조체(122)는 에피택셜 성장된 실리콘, 에피택셜 성장된 실리콘 카바이드(SiC), 에피택셜 성장된 실리콘 포스파이드(SiP), 또는 다른 적합한 에피택셜 성장된 반도체 재료이다.
몇몇 실시예에서, 양 반도체층(120) 및 소스/드레인 구조체(122)는 선택적 에피택시 성장(SEG) 프로세스, CVD 프로세스[예를 들어, 기상 에피택시(VPE) 프로세스, 저압 화학 기상 증착(VPE) 프로세스, 저압 화학 기상 증착(LPCVD) 프로세스, 및/또는 초고 진공 CVD(UHV-CVD) 프로세스], 분자빔 에피택시 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 사용하여 형성된다. 반도체층(120) 및 소스/드레인 구조체(122)의 형성 프로세스는 기체 및/또는 액체 전구체를 사용할 수도 있다. 몇몇 실시예에서, 양 반도체층(120) 및 소스/드레인 구조체(122)는 동일한 프로세스 챔버 내에서 인시츄(in-situ)식으로 성장된다. 달리 말하면, 반도체층(120) 및 소스/드레인 구조체(122)는 인시츄식 에피택셜 성장 프로세스를 사용하여 순차적으로 형성된다. 반도체층(120)이 형성된 후에, 반도체층(120)을 성장시키기 위한 전구체의 조성은 소스/드레인 구조체(122)가 형성될 때까지 계속 성장하도록 미세 조정된다.
몇몇 실시예에서, 소스/드레인 구조체(122)는 실리콘 게르마늄으로 제조되고, 반도체층(120)은 또한 실리콘 게르마늄으로 제조된다. 다수의 변형예 및 수정예가 본 개시의 실시예에 대해 이루어질 수 있다. 몇몇 다른 실시예에서, 소스/드레인 구조체(122)는 게르마늄으로 제조되고, 반도체층(120)은 또한 게르마늄으로 제조된다. 몇몇 다른 실시예에서, 반도체층(120)은 게르마늄으로 제조되고, 소스/드레인 구조체(122)는 실리콘 게르마늄으로 제조된다.
그러나, 반도체층(120) 및 소스/드레인 구조체(122)의 조성은 완전히 동일하지는 않다는 것이 주목되어야 한다. 몇몇 실시예에서, 반도체층(120)은 소스/드레인 구조체(122)의 것보다 높은 게르마늄의 원자 농도를 갖는다. 몇몇 실시예에서, 반도체층(120)의 게르마늄의 원자 농도는 약 20%만큼 소스/드레인 구조체(122)의 것보다 높다. 반도체층(120)의 게르마늄의 원자 농도는 약 20% 내지 약 100%의 범위에 있을 수도 있다. 소스/드레인 구조체(122)의 게르마늄의 원자 농도는 약 20% 내지 약 80%의 범위에 있을 수도 있다. 이들 경우에, 소스/드레인 구조체(122)는 PMOS 디바이스의 부분일 수도 있다. 몇몇 다른 실시예에서, 소스/드레인 구조체(122)의 게르마늄의 원자 농도는 약 1% 내지 약 20%의 범위에 있다. 이들 경우에, 소스/드레인 구조체(122)는 NMOS 디바이스의 일부이다. 몇몇 다른 실시예에서, 소스/드레인 구조체(122)는 실질적으로 게르마늄을 포함하지 않는다.
몇몇 실시예에서, 소스/드레인 구조체(122)는 하나 이상의 적합한 도펀트로 도핑된다. 예를 들어, 소스/드레인 구조체(122)는 붕소(B) 또는 다른 적합한 도펀트로 도핑된 SiGe 소스/드레인 특징부이다. 대안적으로, 몇몇 다른 실시예에서, 소스/드레인 구조체(122)는 인(P), 안티몬(Sb), 또는 다른 적합한 도펀트로 도핑된 Si 소스/드레인 특징부이다.
몇몇 실시예에서, 소스/드레인 구조체(122)는 소스/드레인 특징부(122)의 성장 중에 인시츄식으로 도핑된다. 몇몇 다른 실시예에서, 소스/드레인 구조체(122)는 소스/드레인 구조체(122)의 성장 중에 도핑되지 않는다. 소스/드레인 구조체(122)의 형성 후에, 소스/드레인 구조체(122)는 후속의 프로세스에서 도핑된다. 몇몇 실시예에서, 도핑은 이온 주입 프로세스, 플라즈마 침지 이온 주입 프로세스, 가스 및/또는 고체 소스 확산 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 사용하여 성취된다. 몇몇 실시예에서, 소스/드레인 구조체(122)는 또한 도펀트를 활성화하기 위해 어닐링 프로세스에 노출된다. 예를 들어, 급속 열 어닐링 프로세스가 수행된다.
다수의 변형예 및 수정예가 본 개시의 실시예에 이루어질 수 있다. 예를 들어, 스페이서 요소(116)는 소스/드레인 구조체(122)의 형성 전에 형성되는 것에 한정되는 것은 아니다. 몇몇 다른 실시예에서, 스페이서 요소(116)는 소스/드레인 구조체(122)의 형성 후에 형성된다. 몇몇 다른 실시예에서, 스페이서 요소(116)는 소스/드레인 구조체(122)가 형성된 후에 그리고 소스/드레인 구조체(122)가 주입되고 어닐링되기 전에 형성된다.
도 9a 및 도 9b에 도시되어 있는 바와 같이, 몇몇 실시예에 따르면, 반도체층(120)은 산화되어 격리층(124)을 형성한다. 격리층(124)은 이웃하는 FinFET 디바이스 또는 동일한 FinFET 디바이스의 소스/드레인 구조체(122) 사이의 전류 누설을 방지할 수도 있다. 전류 누설이 감소되기 때문에, 디바이스의 성능 및 신뢰성이 상당히 향상된다.
몇몇 실시예에서, 격리층(124)은 소스/드레인 구조체(122)와 각각 직접 접촉하고 있다. 몇몇 실시예에서, 격리층(124)은 핀 구조체(108)와 직접 접촉한다. 몇몇 실시예에서, 격리층(124)은 반도체 산화물 재료로 제조된다. 몇몇 실시예에서, 격리층(124)은 실리콘 게르마늄 산화물로 제조된다. 몇몇 다른 실시예에서, 반도체층(120)이 게르마늄으로 제조되면 격리층(124)은 게르마늄 산화물로 제조된다. 몇몇 실시예에서, 각각의 격리층(124)의 두께는 약 0.2 nm 내지 약 100 nm의 범위에 있다.
몇몇 실시예에서, 반도체층(120)은 어닐링 프로세스를 사용하여 격리층(124)을 형성하도록 산화된다. 연구는 실리콘 게르마늄층이 함유하는 게르마늄이 많을수록, 실리콘 게르마늄이 더 쉽게 산화된다는 것을 나타내고 있다. 전술된 바와 같이, 몇몇 실시예에서 반도체층(120)은 소스/드레인 구조체(122)의 것보다 높은 게르마늄의 원자 농도를 갖는다. 따라서, 어닐링 조건을 미세 조정함으로써, 반도체층(120)은 소스/드레인 구조체(122)의 산화 없이 또는 실질적으로 없이 격리층(124) 내로 산화될 수 있다.
몇몇 실시예에서, 반도체층(120)은 산소 함유 분위기 하에서 어닐링된다. 몇몇 다른 실시예에서, 반도체층(120)은 무산소 분위기 하에서 어닐링된다. 몇몇 실시예에서, 반도체층(120)은 약 1초 내지 약 10초 동안 약 800℃ 내지 약 1300℃의 범위의 온도에서 어닐링된다. 몇몇 다른 실시예에서, 반도체층(120)은 약 30초 내지 약 1분 동안 약 800℃ 내지 약 1200℃의 범위의 온도에서 어닐링된다. 몇몇 다른 실시예에서, 반도체층(120)은 약 1시간 내지 약 2시간 동안 약 400℃ 내지 약 1200℃의 범위의 온도에서 어닐링된다.
다수의 변형예 및 수정예가 본 개시의 실시예에 이루어질 수 있다. 예를 들어, 격리층(124)은 어닐링 프로세스를 사용하여 형성되는 것에 한정되는 것은 아니다. 몇몇 다른 실시예에서, 반도체층(120)은 산소 함유 플라즈마 공정을 사용하여 산화되어 격리층(124)을 형성한다. 플라즈마 공정은 유도 결합 플라즈마(Inductively Coupled Plasma: ICP) 공정, 변압기 결합 플라즈마(Transformer Coupled Plasma: TCP) 공정, 다른 적용 가능한 플라즈마 공정, 또는 이들의 조합을 포함할 수도 있다. 몇몇 다른 실시예에서, 반도체층(120)은 전자 사이클로트론 공명(Electron Cyclotron Resonance: ECR) 프로세스, 산소 함유 반응 가스에 의한 반응성 이온 에칭 프로세스, 하류측 스트립퍼 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 사용하여 산화된다.
전술된 몇몇 실시예에서, 격리층(124)은 소스/드레인 구조체(122) 아래의 반도체층을 산화함으로써 소스/드레인 구조체(122)의 형성 후에 형성된다. 그러나, 본 개시의 실시예는 이들에 한정되는 것은 아니다. 다수의 변형예 및 수정예가 본 개시의 실시예에 이루어질 수 있다. 예를 들어, 누설 전류를 방지하기 위해 사용되는 격리층은 소스/드레인 구조체의 형성 전에 형성될 수도 있다.
그 후에, 다양한 프로세스가 반도체 디바이스의 형성을 완료하도록 수행될 수도 있다. 프로세스는 예를 들어, 하드 마스크 제거 프로세스, 층간 유전층 증착 프로세스, 게이트 교체 프로세스, 접촉 구멍 형성 프로세스, 금속 실리사이드화 프로세스, 다른 적합한 프로세스, 또는 이들의 조합을 포함한다.
도 10a 및 도 10b는 몇몇 실시예에 따른, 반도체 디바이스 구조체를 형성하기 위한 프로세스의 다양한 단계의 사시도이다. 도 10a에 도시되어 있는 바와 같이, 도 7a에 도시되어 있는 구조체와 유사한 구조체가 제공된다. 그 후에, 몇몇 실시예에 따르면, 도 10a에 도시되어 있는 바와 같이, 격리층(224)이 핀 구조체(108) 위에 각각 형성된다. 몇몇 실시예에서, 유전층이 도 7a에 도시되어 있는 구조체 위에 증착된다. 유전층이 CVD 프로세스, ALD 프로세스, 열 산화 프로세스, 스핀-온 프로세스, 다른 적용 가능한 프로세스, 또는 이들의 조합을 사용하여 증착될 수도 있다. 그 후에, 에칭백 프로세스(etching back process)가 수행되어 유전층을 격리층(224) 내로 패터닝한다. 몇몇 실시예에서, 격리층(224)의 재료는 격리층(124)의 재료와 실질적으로 동일하다. 각각의 격리층(224)의 두께는 약 0.2 nm 내지 약 100 nm의 범위에 있을 수도 있다.
도 10b에 도시되어 있는 바와 같이, 몇몇 실시예에 따르면, 소스/드레인 소스(122)는 격리층(224) 위에 각각 형성된다. 소스/드레인 구조체(122)의 재료 및 형성 방법은 전술되어 있고, 여기에 반복되지 않는다. 격리층(224)에 기인하여, 소스/드레인 구조체(122) 사이의 전류 누설이 상당히 감소된다. 따라서, 제품 수율 및 디바이스 성능이 상당히 향상된다.
다수의 변형예 및 수정예가 본 개시의 실시예에 이루어질 수 있다. 예를 들어, 핀 구조체(104)의 상부 부분은 다른 핀 구조체로 대체되지 않을 수도 있다. 몇몇 실시예에서, 실리콘 핀 구조체는 실리콘 게르마늄 핀 구조체 또는 게르마늄 핀 구조체로 대체되지 않는다. 도 11a는 몇몇 실시예에 따른, 반도체 디바이스 구조체의 사시도이다. 몇몇 실시예에서, 도 2에 도시되어 있는 구조체에 유사한 구조체가 제공된다. 그 후에, 에칭 프로세스가 수행되어 격리 특징부(102)를 낮춘다. 그 결과, 핀 특징부(104)는 격리 특징부의 상부면으로부터 돌출한다. 그 후에, 도 6 내지 도 9에 도시되어 있는 것과 유사한 다양한 프로세스가 수행되어 도 11a에 도시되어 있는 구조체를 형성한다. 몇몇 실시예에서, 각각의 격리층(124)은 이에 따라 소스/드레인 구조체(122) 및 핀 구조체(104)와 직접 접촉한다. 격리층(124)에 의해, 소스/드레인 구조체(122) 사이의 전류 누설이 상당히 감소된다. 따라서, 제품 수율 및 디바이스 성능이 상당히 향상된다.
다수의 변형예 및 수정예가 본 개시의 실시예에 이루어질 수 있다. 도 11b는 몇몇 실시예에 따른, 반도체 디바이스 구조체의 사시도이다. 소스/드레인 구조체(122)가 (도 8에 도시되어 있는 것과 같은) 반도체층(120) 또는 (도 10에 도시되어 있는 것과 같은) 격리층(224) 위에 형성되기 전에, 반도체층(125)은 격리층(124)(또는 224) 위에 형성된다. 반도체층(125)은 소스/드레인 구조체(122)의 성장을 보조하는 데 사용될 수도 있다.
몇몇 실시예에서, 반도체층(125)은 실리콘 게르마늄으로 제조된다. 몇몇 실시예에서, 각각의 반도체층(125)은 반도체층(120)(도 8 참조)의 것 또는 소스/드레인 구조체(122)의 것보다 작은 게르마늄의 원자 농도를 갖는다. 몇몇 실시예에서, 반도체층(125)의 형성 방법은 반도체층(120) 및 소스/드레인 구조체(122)의 형성 방법과 유사하다. 몇몇 실시예에서, 반도체층(120), 반도체층(125), 및 소스/드레인 구조체(122)는 동일한 프로세스 챔버 내에 인시츄식으로 형성된다. 몇몇 실시예에서, 반응 가스의 조성은 반도체층(120), 반도체층(125), 및 소스/드레인 구조체(122)를 성장하기 위한 상이한 성장 단계에서 미세 조정된다. 몇몇 실시예에서, 각각의 반도체층(125)은 다수의 하위층을 갖는 다층 구조체를 갖는다. 몇몇 실시예에서, 각각의 하위층은 상이한 게르마늄의 원자 농도를 갖는다. 예를 들어, 게르마늄의 원자 농도는 소스/드레인 구조체(122)를 향한 방향을 따라 점진적으로 증가한다.
도 11c는 몇몇 실시예에 따른, 반도체 디바이스 구조체의 사시도이다. 몇몇 실시예에서, 도 11c에 도시되어 있는 바와 같이, 소스/드레인 구조체의 성장을 보조할 수 있는 반도체층(125)이 형성되기 전에, 반도체층(123)이 형성된다. 몇몇 실시예에서, 반도체층(123)은 실리콘으로 제조된다. 이들 경우에, 격리층(124)은 핀 구조체(104)와 직접 접촉하고 있고, 소스/드레인 구조체(122)와 직접 접촉하고 있지 않다.
도 12a 내지 도 12e는 몇몇 실시예에 따른, 반도체 디바이스 구조체의 격리층의 단면도이다. 상이한 처리 조건에 기인하여, 격리층(124)은 상이한 프로파일을 가질 수도 있다. 몇몇 실시예에서, 도 12a에 도시되어 있는 바와 같이, 격리층(124)의 상부면(124t), 바닥면(124b), 및 측면(124s)은 실질적으로 평면형이다.
몇몇 실시예에서, 상부면(124t) 및 바닥면(124b)은 도 12b 또는 도 12c에 도시되어 있는 것들과 같은 만곡면이다. 몇몇 실시예에서, 상부면(124t)은 격리층(124) 아래의 핀 구조체를 향해 만곡된다. 몇몇 실시예에서, 바닥면(124b)은 격리층(124) 위의 소스/드레인 구조체를 향해 만곡한다. 몇몇 실시예에서, 도 12c에 도시되어 있는 바와 같이, 측면(124c)은 외향으로 만곡한다. 몇몇 실시예에서, 격리층(124)은 도 12d 또는 도 12e에 도시되어 있는 것들과 같은 "V형 프로파일"을 갖는다.
도 13a 및 도 13b는 몇몇 실시예에 따른, 반도체 디바이스 구조체를 형성하기 위한 프로세스의 다양한 단계의 단면도이다. 도 13a에 도시되어 있는 바와 같이, 도 8b에 도시되어 있는 구조체에 유사한 구조체가 제공된다. 몇몇 실시예에서, 반도체층(120)에 유사한 반도체층(120')이 형성된다. 각각의 반도체층(120')은 리세스(118, 예를 들어, 도 7b 참조)의 측벽 위로 더 연장한다. 몇몇 실시예에서, 반도체층(120')의 성장 조건을 조정함으로써, 반도체층(120')은 리세스(118, 예를 들어, 도 7b 참조)의 측벽 상에서 또한 성장된다.
그 후에, 몇몇 실시예에 따르면, 도 13b에 도시되어 있는 바와 같이, 반도체층(120')은 산화되어 격리층(124')을 형성한다. 격리층(124')의 부분은 또한 리세스의 측벽 상에 위치된다. 따라서, 소스/드레인 구조체(122) 사이의 누설 전류가 또한 방지될 수도 있다. 몇몇 실시예에서, 에칭 프로세스가 수행되어 반도체층(120')을 에칭백한다. 반도체층(120')은 채널 영역(109)에 너무 많이 접근하는 것이 방지된다. 산화 공정 후에, 격리층(124')은 따라서 채널 영역(109)을 차단하는 것이 방지된다. 격리층(124')의 형성 방법은 격리층(124)을 형성하기 위한 방법과 유사할 수도 있다.
도 14a 내지 도 14c는 몇몇 실시예에 따른, 반도체 디바이스 구조체를 형성하기 위한 프로세스의 다양한 단계의 단면도이다. 몇몇 실시예에서, 도 3에 도시되어 있는 구조체와 유사한 구조체가 제공된다. 핀 구조체(108)가 핀 구조체(104) 위에 형성되기 전에, 반도체층(302)은 핀 구조체(104) 위에 형성된다. 그 후에, 핀 구조체(108)는 반도체층(302) 위에 형성된다. 게이트 스택(115)이 이어서 도 4 내지 도 6에 도시되어 있는 것과 유사하게, 핀 구조체 위에 형성된다. 그 후에, 도 7에 도시되어 있는 것과 유사한 에칭 프로세스가 수행된다. 그 결과, 도 14a에 도시되어 있는 구조체가 형성된다.
도 14b에 도시되어 있는 바와 같이, 도 8a 및 도 8b에 도시되어 있는 것과 유사하게, 몇몇 실시예에 따르면, 반도체층(120) 및 소스/드레인 구조체(122)가 형성된다. 그 후에, 도 9a 및 도 9b에 도시되어 있는 것과 유사하게, 몇몇 실시예에 따르면 도 14c에 도시되어 있는 바와 같이, 어닐링 프로세스 또는 다른 적용 가능한 산화 프로세스가 수행되어 반도체층(120, 302)을 격리층(124, 304) 내로 산화한다. 격리층(304)은 누설 전류의 차단을 더 향상시킬 수도 있다. 몇몇 다른 실시예에서, 반도체층(120) 및 격리층(124)은 형성되지 않는다. 이들 경우에, 소스/드레인 구조체(122)와 반도체 기판(100) 사이의 격리층(304)은 누설 전류를 방지하는 데 사용된다.
다수의 변형예 및 수정예가 본 개시의 실시예에 이루어질 수 있다. 도 15a 내지 도 15c는 몇몇 실시예에 따른, 반도체 디바이스 구조체를 형성하기 위한 프로세스의 다양한 단계의 단면도이다. 도 15a에 도시되어 있는 바와 같이, 도 14a에 도시되어 있는 구조체와 유사한 구조체가 제공된다. 리세스(118)와는 상이하게, 도 15a에 도시되어 있는 바와 같이, 리세스(118')는 반도체층(302)을 통해 더 침투하고 핀 구조체(104) 내로 연장한다. 도 7a 또는 도 7b에 설명된 것과 유사한 에칭 프로세스가 리세스(118')를 형성하는 데 사용된다. 에칭 조건은 핀 구조체(104) 내로 연장하는 리세스(118')를 형성하도록 미세 조정된다.
그 후에, 도 15b에 도시되어 있는 바와 같이, 도 14b에 도시되어 있는 실시예에 유사하게, 몇몇 실시예에 따르면, 반도체층(120) 및 소스/드레인 구조체(122)가 형성된다. 몇몇 실시예에서, 도 15c에 도시되어 있는 바와 같이, 소스/드레인 구조체(122)의 부분은 격리층(304) 아래의 핀 구조체(104) 내로 연장한다. 그 후에, 도 14에 도시되어 있는 실시예에 유사하게, 몇몇 실시예에 따르면 도 15c에 도시되어 있는 바와 같이, 어닐링 프로세스 또는 다른 적용 가능한 산화 프로세스가 수행되어 반도체층(120, 302)을 격리층(124, 304) 내로 산화한다. 격리층(304)은 누설 전류의 차단을 더 향상시킬 수도 있다. 몇몇 다른 실시예에서, 반도체층(120) 및 격리층(124)은 형성되지 않는다. 이들 경우에, 소스/드레인 구조체(122)와 반도체 기판(100) 사이의 격리층(304)이 누설 전류를 방지하는 데 사용된다.
다수의 변형예 및 수정예가 본 개시의 실시예에 대해 이루어질 수 있다. 도 16은 몇몇 실시예에 따르면, 반도체 디바이스 구조체의 단면도이다. 도 16은 도 15c에 도시되어 있는 것과 유사한 구조체를 도시하고 있다. 몇몇 실시예에서, 도 13a에 도시되어 있는 실시예에 유사하게, 반도체층(120)이 리세스(118')의 측벽의 부분 위로 더 연장한다. 따라서, 산화 프로세스 후에, 몇몇 실시예에 따르면 도 16에 도시되어 있는 바와 같이, 반도체층(120)은 격리층(124') 내로 회전된다. 도 16에 도시되어 있는 바와 같이, 각각의 격리층(124)은 리세스의 측벽의 부분 위로 더 연장한다. 따라서, 격리가 향상될 수도 있다.
본 개시의 실시예는 소스/드레인 구조체와 소스/드레인 구조체 아래의 핀 구조체 사이에 격리층을 형성한다. 반도체층이 핀 구조체 위에 형성되고, 소스/드레인 구조체가 이어서 반도체층 위에 형성된다. 어닐링 프로세스와 같은 산화 공정이 수행되어 반도체층을 격리층이 되도록 산화한다. 대안적으로, 격리층이 소스/드레인 구조체의 형성 전에 핀 구조체 위에 형성된다. 격리층은 이웃하는 FinFET 디바이스 또는 동일한 FinFET 디바이스의 소스/드레인 구조체들 사이의 전류 누설을 방지한다. 그 결과, 디바이스의 성능 및 신뢰성이 상당히 향상된다.
몇몇 실시예에 따르면, 반도체 디바이스 구조체가 제공된다. 반도체 디바이스는 반도체 기판 및 반도체 기판 위의 핀 구조체를 포함한다. 반도체 디바이스 구조체는 핀 구조체의 부분을 덮는 게이트 스택 및 핀 구조체 위에 있고 게이트 스택에 인접한 소스/드레인 구조체를 또한 포함한다. 반도체 디바이스 구조체는 소스/드레인 구조체와 반도체 기판 사이에 격리층을 더 포함한다.
몇몇 실시예에 따르면, 반도체 디바이스 구조체가 제공된다. 반도체 디바이스 구조체는 반도체 기판 및 반도체 기판 위의 핀 구조체를 포함한다. 반도체 디바이스 구조체는 핀 구조체 위의 게르마늄 함유 핀 구조체 및 게르마늄 함유 핀 구조체의 부분을 덮는 게이트 스택을 또한 포함한다. 반도체 디바이스 구조체는 게르마늄 함유 핀 구조체 위에 있고 게이트 스택에 인접한 소스/드레인 구조체를 더 포함한다. 게다가, 반도체 디바이스 구조체는 소스/드레인 구조체와 반도체 기판 사이에 격리층을 포함한다.
몇몇 실시예에 따르면, 반도체 디바이스 구조체를 형성하기 위한 방법이 제공된다. 방법은 반도체 기판 위에 핀 구조체를 형성하는 것 및 핀 구조체의 부분을 덮도록 게이트 스택을 형성하는 것을 포함한다. 방법은 핀 구조체 위에 그리고 게이트 스택에 인접하여 소스/드레인 구조체를 형성하는 것을 또한 포함한다. 방법은 소스/드레인 구조체와 반도체 기판 사이에 격리층을 형성하는 것을 더 포함한다.
상기에는 당 기술 분야의 숙련자들이 본 개시의 양태를 더 양호하게 이해할 수도 있도록 다수의 실시예의 특징을 개략 설명하였다. 당 기술 분야의 숙련자는 이들이 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조체를 설계하거나 수정하기 위한 기초로서 본 개시를 즉시 사용할 수도 있다는 것을 이해해야 한다. 당 기술 분야의 숙련자는 이러한 등가의 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들이 본 개시의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변화, 치환, 및 변경을 행할 수도 있다는 것을 또한 이해해야 한다.

Claims (10)

  1. 반도체 디바이스 구조체로서,
    반도체 기판;
    상기 반도체 기판 위의 핀 구조체;
    상기 핀 구조체의 일부를 덮는 게이트 스택;
    상기 핀 구조체 위에 있고 게이트 스택에 인접한 소스/드레인 구조체; 및
    상기 소스/드레인 구조체와 반도체 기판 사이의 격리층
    을 포함하는 반도체 디바이스 구조체.
  2. 제1항에 있어서, 상기 격리층은 소스/드레인 구조체와 핀 구조체 사이에 있는 것인 반도체 디바이스 구조체.
  3. 제1항에 있어서, 상기 격리층은 소스/드레인 구조체 또는 핀 구조체 중 적어도 하나와 직접 접촉하는 것인 반도체 디바이스 구조체.
  4. 제1항에 있어서, 상기 격리층은 실리콘 게르마늄 산화물로 형성되는 것인 반도체 디바이스 구조체.
  5. 제1항에 있어서, 상기 격리층과 소스/드레인 구조체 사이의 반도체 재료층을 더 포함하는 반도체 디바이스 구조체.
  6. 제1항에 있어서, 상기 격리층은 소스/드레인 구조체를 향해 만곡된 바닥면을 갖는 것인 반도체 디바이스 구조체.
  7. 제1항에 있어서, 상기 핀 구조체와 반도체 기판 사이의 제2 핀 구조체를 더 포함하고, 상기 핀 구조체 및 상기 제2 핀 구조체의 재료는 서로 상이한 것인 반도체 디바이스 구조체.
  8. 제7항에 있어서, 상기 핀 구조체와 상기 제2 핀 구조체 사이의 제2 격리층을 더 포함하고, 상기 제2 격리층은 제2 핀 구조체 및 상기 핀 구조체와 직접 접촉하는 것인 반도체 디바이스 구조체.
  9. 반도체 디바이스 구조체로서,
    반도체 기판;
    상기 반도체 기판 위의 핀 구조체;
    상기 핀 구조체 위의 게르마늄 함유 핀 구조체;
    상기 게르마늄 함유 핀 구조체의 일부를 덮는 게이트 스택;
    상기 게르마늄 함유 핀 구조체 위에 있고 게이트 스택에 인접한 소스/드레인 구조체; 및
    상기 소스/드레인 구조체와 반도체 기판 사이의 격리층
    을 포함하는 반도체 디바이스 구조체.
  10. 반도체 디바이스 구조체의 형성 방법으로서,
    반도체 기판 위에 핀 구조체를 형성하는 단계;
    상기 핀 구조체의 일부를 덮도록 게이트 스택을 형성하는 단계;
    상기 핀 구조체 위에 그리고 게이트 스택에 인접하여 소스/드레인 구조체를 형성하는 단계; 및
    상기 소스/드레인 구조체와 반도체 기판 사이에 격리층을 형성하는 단계
    를 포함하는 반도체 디바이스 구조체의 형성 방법.
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