KR20210046915A - 반도체 소자 - Google Patents

반도체 소자 Download PDF

Info

Publication number
KR20210046915A
KR20210046915A KR1020190130171A KR20190130171A KR20210046915A KR 20210046915 A KR20210046915 A KR 20210046915A KR 1020190130171 A KR1020190130171 A KR 1020190130171A KR 20190130171 A KR20190130171 A KR 20190130171A KR 20210046915 A KR20210046915 A KR 20210046915A
Authority
KR
South Korea
Prior art keywords
semiconductor layer
pattern
active
patterns
layer
Prior art date
Application number
KR1020190130171A
Other languages
English (en)
Inventor
김효진
이지혜
이상문
이승훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190130171A priority Critical patent/KR20210046915A/ko
Priority to US16/896,423 priority patent/US11171135B2/en
Priority to CN202010984326.8A priority patent/CN112687731A/zh
Publication of KR20210046915A publication Critical patent/KR20210046915A/ko
Priority to US17/509,239 priority patent/US11631670B2/en
Priority to US18/133,156 priority patent/US11961839B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는, 기판 상에서 제1 방향으로 연장되는 제1 활성 패턴, 상기 제1 활성 패턴은 상부에 제1 채널 패턴이 제공된다. 상기 제1 채널 패턴의 상부의 리세스들 내에 제공된 제1 소스/드레인 패턴들 및 상기 제1 활성 패턴 상에서 상기 제1 방향에 교차하는 제2 방향으로 연장되고, 상기 제1 채널 패턴의 상면 및 적어도 일 측벽 상에 제공되는 게이트 전극이 제공된다. 상기 제1 소스/드레인 패턴들 각각은 상기 리세스들 내에 차례로 제공되는 제1 반도체 층, 제2 반도체층, 및 제3 반도체층을 포함한다. 상기 제1 채널 패턴, 상기 제1 내지 제3 반도체층들은 각각 실리콘-게르마늄(SiGe)을 포함한다. 상기 제1 반도체층의 게르마늄 농도는 상기 제1 채널 패턴 및 상기 제2 반도체층보다 크다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상에서 제1 방향으로 연장되는 제1 활성 패턴, 상기 제1 활성 패턴은 상부에 제1 채널 패턴을 포함하고; 상기 제1 채널 패턴의 상부의 리세스들 내에 제공된 제1 소스/드레인 패턴들; 및 상기 제1 활성 패턴 상에서 상기 제1 방향에 교차하는 제2 방향으로 연장되고, 상기 제1 채널 패턴의 상면 및 적어도 일 측벽 상에 제공되는 게이트 전극을 포함하고, 상기 제1 소스/드레인 패턴들 각각은 상기 리세스들 내에 차례로 제공되는 제1 반도체 층, 제2 반도체층, 및 제3 반도체층을 포함하고, 상기 제1 채널 패턴, 상기 제1 내지 제3 반도체층들은 각각 실리콘-게르마늄(SiGe)을 포함하고, 상기 제1 반도체층의 게르마늄 농도는 상기 제1 채널 패턴 및 상기 제2 반도체층보다 클 수 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상에서 제1 방향으로 연장되는 제1 활성 패턴; 상기 제1 활성 패턴의 상부의 리세스들 내에 제공된 제1 소스/드레인 패턴들; 및 상기 제1 활성 패턴 상에서 상기 제1 방향에 교차하는 제2 방향으로 연장되고, 상기 제1 활성 패턴의 상면 및 적어도 일 측벽 상에 제공되는 게이트 전극을 포함하고, 상기 제1 소스/드레인 패턴들 각각은 상기 리세스들 내에 차례로 제공되는 제1 반도체 층 및 제2 반도체층을 포함하고, 상기 제1 반도체층의 게르마늄 농도는 상기 제2 반도체층보다 크고, 상기 제1 활성 패턴은 그 상부에 제1 채널 패턴을 포함하고, 상기 제1 채널 패턴은 상기 제1 소스/드레인 패턴들과 마주하는 한 쌍의 제1 면들 및 상기 한 쌍의 제1 면들을 연결하고 상기 게이트 전극과 오버랩되는 한 쌍의 제2 면들을 포함하고, 상기 제1 반도체층은 상기 제1 면들 상에 제공되는 제1 부분들 및 상기 제2 면들 상에 제공되는 제2 부분들을 포함할 수 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상에서 제1 방향으로 연장되는 제1 활성 패턴, 상기 제1 활성 패턴은 상부에 제1 채널 패턴을 포함하고; 상기 제1 채널 패턴의 상부의 리세스들 내에 제공된 제1 소스/드레인 패턴들; 상기 제1 활성 패턴 상에서 상기 제1 방향에 교차하는 제2 방향으로 연장되고, 상기 제1 채널 패턴의 상면 및 적어도 일 측벽 상에 제공되는 게이트 전극; 상기 제1 소스/드레인 패턴에 연결되는 활성 콘택; 및 상기 활성 콘택과 상기 제1 소스/드레인 패턴 사이의 계면층을 포함하고, 상기 제1 소스/드레인 패턴들 각각은 상기 리세스들 내에 차례로 제공되는 제1 반도체 층, 제2 반도체층, 및 제3 반도체층을 포함하고, 상기 제1 채널 패턴, 상기 제1 내지 제3 반도체층들은 각각 실리콘-게르마늄(SiGe)을 포함하고, 상기 제3 반도체층의 게르마늄 농도는 상기 제2 반도체층 보다 크고, 상기 제1 반도체층의 게르마늄 농도는 상기 제1 활성 패턴 및 상기 제2 반도체층보다 크고, 상기 제1 채널 패턴은 상기 제1 소스/드레인 패턴들과 마주하는 한 쌍의 제1 면들 및 상기 한 쌍의 제1 면들을 연결하고 상기 게이트 전극과 오버랩되는 한 쌍의 제2 면들을 포함하고, 상기 제1 반도체층은 상기 제1 면들 상에 제공되는 제1 부분들 및 상기 제2 면들 상에 제공되는 제2 부분들을 포함할 수 있다.
본 발명에 따른 반도체 소자는, 소스/드레인 패턴 내의 불순물이 채널 패턴으로 확산되는 것을 방지하여 반도체 소자의 동작 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 3은 도 2a의 M 영역을 확대한 단면도이다.
도 4는 도 1의 N 영역의 확대도이다.
도 5 및 도 6은 각각 N 영역의 제1 반도체층과 제2 반도체층의 확대도이다.
도 7은 제1 반도체층의 사시도이다.
도 8은 본 발명의 다른 실시예들에 따른 도 1의 N 영역의 확대도이다.
도 9는 N 영역의 제1 반도체층의 확대도이다.
도 10, 도 13, 도 15, 도 17, 도 19, 도 21, 및 도 23은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 11, 도 12, 도 14a, 도 16a, 도 18a, 도 20a, 도 22a, 및 도 24a는 각각 도 10, 도 13, 도 15, 도 17, 도 19, 도 21 및 도 23의 A-A'선에 따른 단면도들이다.
도 14b, 도 16b, 도 18b, 도 20b, 도 22b, 및 도 24b는 각각 도 13, 도 15, 도 17, 도 19, 도 21, 및 도 23의 B-B'선에 따른 단면도들이다.
도 14c, 도 16c, 및 도 24c는 각각 도 13, 도 15, 및 도 23의 C-C'선에 따른 단면도들이다.
도 24d는 도 23의 D-D'선에 따른 단면도이다.
도 25a 내지 도 25d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 상응한 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 3은 도 2a의 M 영역을 확대한 단면도이다. 도 4는 도 1의 N 영역의 확대도이다. 도 5 및 도 6은 각각 N 영역의 제1 반도체층과 제2 반도체층의 확대도이다. 도 7은 제1 반도체층의 사시도이다.
도 1, 도 2a 내지 도 2d, 및 도 3을 참조하면, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
본 발명의 일 실시예로, 제1 활성 영역(PR) 및 제2 활성 영역(NR)은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 예를 들어, 기판(100)의 로직 셀 영역 상에 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은 상기 로직 트랜지스터들 중 일부를 포함할 수 있다. 제1 활성 영역(PR)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 NMOSFET 영역일 수 있다.
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 활성 영역(PR) 및 제2 활성 영역(NR)이 정의될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
제1 활성 패턴들(AP1)은 그 상부에 제1 채널 패턴들(CH1)을 포함할 수 있다. 제1 채널 패턴들(CH1)은 기판(100)과는 다른 반도체 물질을 포함할 수 있다. 일 예로, 기판(100)이 실리콘 기판인 경우, 제1 채널 패턴들(CH1)은 실리콘-게르마늄층을 포함할 수 있다. 실리콘-게르마늄을 포함하는 제1 채널 패턴들(CH1)에 의하여, 전하들의 이동도(mobility)가 향상될 수 있다.
제1 채널 패턴들(CH1)의 아래에 제공되는 제1 활성 패턴들(AP1)의 하부들은 기판(100)으로부터 형성된 돌출 부분들일 제공될 수 있다. 이와는 달리, 제2 활성 패턴들(AP2)의 상부들인 제2 채널 패턴들(CH2)은 기판(100)의 일부인 실리콘층을 포함할 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 2d 참조). 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다. 제1 채널 패턴들(CH1)의 하부들은 소자 분리막(ST)에 의하여 덮일 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴(CH1)의 상부 내에 제공될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다. 제2 채널 패턴들(CH2)은 제2 활성 패턴들(AP2)의 상부들에 해당될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 공면을 이룰 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소(예를 들어, Si)의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, Ge)를 포함할 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 실리콘-게르마늄층을 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다.
도 2d를 다시 참조하면, 게이트 전극(GE)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 채널 패턴(CH1)의 적어도 하나의 측벽 상에 제공될 수 있다. 게이트 전극(GE)은 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 채널 패턴(CH2)의 적어도 하나의 측벽 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널 패턴들(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
도 1, 도 2a 내지 도 2d, 및 도 3을 다시 참조하면, 게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제2 활성 패턴(AP2) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 게이트 유전 패턴(GI)은, 그 위의 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 게이트 유전 패턴(GI)은, 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 측벽을 덮을 수 있다. 게이트 유전 패턴(GI)은, 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 측벽을 덮을 수 있다. 게이트 유전 패턴(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 2d 참조).
본 발명의 일 실시예로, 게이트 유전 패턴(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
본 발명의 다른 실시예로, 게이트 유전 패턴(GI)은 강유전체를 포함할 수 있다. 강유전체를 포함하는 게이트 유전 패턴(GI)은, 네가티브 캐패시터(음의 캐패시터)로 기능할 수 있다. 게이트 유전 패턴(GI)의 강유전체는, 지르코늄(Zr), 실리콘(Si), 알루미늄(Al) 및 란탄(La) 중 적어도 하나가 도핑된(또는 함유된) 하프늄 산화물을 포함할 수 있다.
게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 유전 패턴(GI) 상에 제공되어, 제1 및 제2 채널 패턴들(CH1, CH2)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 목적하는 문턱 전압을 달성할 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 제1 금속 패턴은 탄소(C)를 더 포함할 수 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
게이트 유전 패턴(GI)과 제1 채널 패턴들(CH1) 사이에 제1 반도체층(SL1)이 제공될 수 있다. 보다 상세하게, 게이트 유전 패턴(GI)과 제1 채널 패턴들(CH1) 사이에 제1 반도체층(SL1)의 제2 부분(P2)이 제공될 수 있다. 제1 반도체층(SL1)의 제2 부분(P2)은 도 2d에 도시된 것과 같이 제1 채널 패턴들(CH1)의 제1 상면(TS1) 및 측벽을 덮을 수 있다. 제1 반도체층(SL1)의 제2 부분(P2)은 도 7에 도시된 바와 같이, 이하 설명될 제1 부분(P1) 및 제3 부분(P3)과 연결될 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 제공될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 일 예로, 제1 내지 제3 층간 절연막들(110, 120, 130)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 각각의 활성 콘택들(AC)은, 한 쌍의 게이트 전극들(GE) 사이에 제공될 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬 방식으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 계면 패턴(SC)이 개재될 수 있다. 활성 콘택(AC)은, 계면 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 계면 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 트렌치(TR2)를 채우는 소자 분리막(ST) 상에, 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 적어도 하나의 게이트 콘택(GC)이 제공될 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 배선층이 제공될 수 있다. 상기 제1 배선층은 복수개의 배선들(IL) 및 배선들(IL) 아래의 비아들(VI)을 포함할 수 있다. 배선들(IL)은 제2 방향(D2)을 향하여 서로 평행하게 연장될 수 있다. 배선들(IL)은 제1 방향(D1)으로 배열될 수 있다.
배선들(IL) 중 제1 배선과 활성 콘택(AC) 사이에 비아(VI)가 제공될 수 있다. 제1 배선은 비아(VI)를 통해 활성 콘택(AC)과 전기적으로 연결될 수 있다. 배선들(IL) 중 제2 배선과 게이트 콘택(GC) 사이에 비아(VI)가 제공될 수 있다. 제2 배선은 비아(VI)를 통해 게이트 콘택(GC)과 전기적으로 연결될 수 있다.
도시되진 않았지만, 제1 배선층 상에 적층된 복수개의 배선층들이 더 제공될 수 있다. 제1 배선층 및 상기 적층된 복수개의 배선층들을 통해 로직 셀들이 서로 연결되어 로직 회로를 구성할 수 있다.
이하, 도 2a, 도 2c 및 도 3 내지 도 7을 참조하여 제1 소스/드레인 패턴(SD1)에 대해 보다 상세히 설명한다. 제1 활성 패턴(AP1)의 상부, 즉, 제1 채널 패턴들(CH1)에 리세스(RS)가 형성될 수 있다. 리세스(RS)는 제1 채널 패턴들(CH1)의 상부에 형성될 수 있다. 제1 소스/드레인 패턴(SD1)은 리세스(RS) 내에 제공될 수 있다.
제1 소스/드레인 패턴(SD1)은 버퍼층(BL), 버퍼층(BL) 상의 메인층(ML), 및 메인층(ML) 상의 캐핑층(CL)을 포함할 수 있다. 본 발명의 일 실시예로, 버퍼층(BL)은 제1 및 제2 반도체 층들(SL1, SL2)을 포함할 수 있다. 메인층(ML)은 제3 및 제4 반도체 층들(SL3, SL4)을 포함할 수 있다. 캐핑층(CL)은 제5 반도체 층(SL5)을 포함할 수 있다. 본 발명의 다른 실시예로, 제4 반도체 층(SL4)은 생략되고 메인층(ML)은 하나의 반도체 층으로 구성될 수도 있다. 메인층(ML)은 버퍼층(BL) 상에 제공되어, 버퍼층(BL)의 내측벽을 덮을 수 있다. 메인층(ML)은 리세스(RS)를 채울 수 있다. 메인층(ML)은, 버퍼층(BL)이 덮지 못한 리세스(RS)의 제1 내측벽(IS1)을 직접 덮을 수 있다. 캐핑층(CL)은 메인층(ML)의 상면을 덮을 수 있다. 캐핑층(CL)은 메인층(ML)의 표면 상에 콘포멀하게 형성될 수 있다. 캐핑층(CL)은 메인층(ML)을 보호할 수 있다.
도 3에 도시된 것과 같이, 리세스(RS)는, 한 쌍의 내측벽들(RSw), 및 한 쌍의 내측벽들(RSw) 사이의 바닥(RSb)을 포함할 수 있다. 버퍼층(BL)은 리세스(RS)의 내측벽(RSw) 및 바닥(RSb)을 덮을 수 있다. 제2 방향(D2)으로의 단면에서, 버퍼층(BL)은 U자 형태를 가질 수 있다.
도 2c, 도 2d, 도 3 내지 도 6을 참조하면, 제1 채널 패턴들(CH1)은 제1 소스/드레인 패턴(SD1)과 마주하는 한 쌍의 제1 측벽들(SW1, 도3 참조)과 게이트 전극(GE)과 오버랩되는 제2 측벽들(SW2, 도 2d참조)를 포함할 수 있다. 제1 반도체층(SL1)의 제1 부분(P1)은 제1 측벽들(SW1)을 덮을 수 있고, 제1 반도체층(SL1)의 제2 부분(P2)은 제2 측벽들(SW2)을 덮을 수 있다. 그 결과, 평면적 관점에서, 제1 채널 패턴(CH1)의 네 면은 제1 반도체층(SL1)에 의하여 덮일 수 있다.
제1 반도체층(SL1)의 제1 부분(P1)은 제1 소스/드레인 패턴(SD1)의 일부로 리세스(RS) 내에 제공될 수 있다. 제1 반도체층(SL1)의 제1 부분(P1)은 도 7에 도시된 것과 같이 양 측벽부들(SP1) 및 바닥부(BP1)를 포함할 수 있다. 제1 반도체층(SL1)의 제2 부분(P2)은 제1 채널 패턴들(CH1)의 제1 상면(T1) 및 제2 측벽들(SW2)을 덮을 수 있다. 제1 반도체층(SL1)의 제2 부분(P2)은 양 측벽부들(SP2) 및 상부(TP)를 포함할 수 있다. 제1 부분(P1)의 양 측벽부들(SP1)은 제2 부분(P2)의 제2 방향(D2)으로 노출된 표면과 연결될 수 있다.
제1 반도체층(SL1)은 제2 부분(P2)으로부터 제1 부분(P1)의 아래로 연장되는 제3 부분(P3)을 포함할 수 있다. 제 3 부분(P3)은 이하 설명과 같이 제2 부분(P2)과 동시에 형성되고 리세스(RS)에 의하여 그 상부가 제거된 제1 반도체층(SL1)의 일부일 수 있다. 제3 부분(P3)은 제1 부분(P1)의 아래에서 제1 채널 패턴들(CH1)의 측벽들을 덮는 측벽부들(SP3)을 포함할 수 있다. 다른 실시예에서, 제3 부분(P3)은 제공되지 않을 수 있다.
도 5에 도시된 바와 같이, 제1 부분(P1)의 제1 두께(t1)는 제2 부분(P2)의 제2 두께(t2)보다 클 수 있다. 일 예로, 제1 두께(t1)는 제2 두께(t2)의 약 1.1배 내지 3배일 수 있다. 다른 실시예에 있어서, 제1 두께(t1)와 제2 두께(t2)는 실질적으로 동일할 수 있다. 제3 부분(P3)의 제3 두께(t3)는 제2 두께(t2)와 실질적으로 동일할 수 있다. 제1 내지 제3 두께(t1, t2, t3) 및 이하 설명될 제4 두께는 해당 층 또는 부분의 최대 두께일 수 있다.
제1 반도체층(SL1)은 제1 방향(D1)으로 이격된 제1 채널 패턴들(CH1) 각각 상에 분리되어 제공될 수 있다. 일 예로, 제1 방향(D1)으로 인접한 제1 채널 패턴들(CH1) 상의 제1 부분들(P1)은 서로 분리될 수 있다.
제2 반도체층(SL2)은 제1 반도체층(SL1)의 제1 부분들(P1) 상에 각각 제공될 수 있다. 일 예로, 제2 반도체층(SL2)은 제1 방향(D1)으로 이격된 제1 채널 패턴들(CH1) 각각 상에 분리되어 제공될 수 있다. 제2 반도체층(SL2)은 제1 반도체층(SL1)의 제1 부분(P1)의 측벽부들(SP1) 상에 제공되는 측벽부들(SP4) 및 제1 반도체층(SL1)의 제1 부분(P1)의 바닥부(BP1) 상에 제공되는 바닥부(BP2)를 포함할 수 있다.
도 3 및 도 6에 도시된 바와 같이, 제2 반도체층(SL2)의 제4 두께(t4)는 제1 반도체층(SL1)의 제1 부분(P1)의 제1 두께(t1) 보다 클 수 있다. 일 예로, 제4 두께(t4)는 제1 두께(t1)의 약2배 내지 약 7배일 수 있다. 일 예로, 제1 두께(t1)는 약 1nm 내지 약3nm 이고, 제4 두께(t4)는 약 3nm 내지 약 9nm일 수 있다. 제1 반도체층(SL1)의 두께는 이하 설명될 열처리 공정에 의하여 조절될 수 있다. 제1 두께(t1)가 1nm보다 작으면 이하 설명될 불순물 확산 방지가 어렵고, 5nm보다 크면 제1 반도체층(SL1)과 제1 채널 패턴들(CH1) 사이 또는 제1 반도체층(SL1)과 제2 반도체층(SL2) 사이에 적층 결합이 발생될 수 있다.
제3 반도체층(SL3)은 도 4에 도시된 것과 같이, 제1 방향(D1)으로 이격된 제1 반도체층(SL1)의 제1 부분들(P1)을 공통적으로 덮을 수 있다. 유사하게, 제1 방향(D1)으로 이격된 제2 반도체층들(SL2)은 제3 반도체층(SL3)에 의하여 공통적으로 접할 수 있다. 즉, 제1 방향(D1)으로 이격된 제1 채널 패턴들(CH1) 각각 상에 분리되어 제공되는 제1 부분들(P1)은 제2 반도체층들(SL2)을 통하여 동일한 제3 반도체층(SL3)과 연결될 수 있다. 제3 반도체층(SL3)의 제5 두께(t5)는 제2 반도체층(SL2)의 제4 두께(t4)보다 클 수 있다. 일 예로, 제3 반도체층(SL3)의 제5 두께(t5)는 20nm 내지 40nm일 수 있다.
제1 채널 패턴들(CH1), 버퍼층(BL) 및 메인층(ML) 각각은, 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 일 예로, 기판(100)이 실리콘(Si)을 포함할 경우, 제1 채널 패턴들(CH1), 버퍼층(BL) 및 메인층(ML)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 게르마늄(Ge)의 격자 상수는 실리콘(Si)의 격자 상수보다 더 클 수 있다.
제2 반도체층(SL2)의 게르마늄 농도는 제1 채널 패턴(CH1)의 게르마늄 농도보다 클 수 있다. 제3 반도체층(SL3)의 게르마늄 농도는 제2 반도체층(SL2) 의 게르마늄 농도 보다 클 수 있다. 일 예로, 제3 반도체층(SL3)의 게르마늄 농도는 제1 반도체층(SL1) 의 게르마늄 농도 보다 클 수 있다. 제4 반도체층(SL4)의 게르마늄 농도는 제3 반도체층(SL3)의 게르마늄 농도 보다 클 수 있다. 제1 반도체층(SL1)의 게르마늄 농도는 제1 채널 패턴(CH1)의 게르마늄 농도 및 제2 반도체층(SL2)의 게르마늄 농도보다 클 수 있다. 제1 반도체층(SL1)의 게르마늄 농도는 제3 반도체층(SL3)의 게르마늄 농도보다 작을 수 있다. 메인층(ML)의 게르마늄(Ge)의 농도는 제3 방향(D3)으로 갈수록 증가할 수 있다.
제1 채널 패턴(CH1)의 게르마늄 농도는 약 15at% 내지 약 30at%일 수 있다. 제1 반도체층(SL1)의 게르마늄 농도는 약 30at% 내지 약 50at%일 수 있다. 제2 반도체층(SL2)의 게르마늄 농도는 약 20at% 내지 약 30at%일 수 있다. 제3 반도체층(SL3)의 게르마늄 농도는 약 45at% 내지 약 60at%일 수 있다. 제4 반도체층(SL4)의 게르마늄 농도는 약 50at% 내지 약 70at%일 수 있다.
제1 반도체층(SL1)과 접하는 제1 채널 패턴(CH1)의 표면에 인접한 부분들은 제1 채널 패턴(CH1)의 다른 부분들보다 게르마늄 농도가 낮을 수 있다. 제1 반도체층(SL1)의 제1 부분(P1)과 제2 부분(P2)은 모두 제1 채널 패턴(CH1)의 게르마늄 농도 및 제2 반도체층(SL2)의 게르마늄 농도보다 클 수 있다. 제1 반도체층(SL1)의 제1 부분(P1)과 제2 부분(P2)은 실질적으로 동일한 게르마늄 농도를 가질 수 있다. 이와는 달리, 제1 반도체층(SL1)의 제1 부분(P1)과 제2 부분(P2)의 게르마늄 농도는 다를 수 있다. 일 예로, 제1 반도체층(SL1)의 제1 부분(P1)의 게르마늄 농도는 제1 반도체층(SL1)의 제2 부분(P2)의 게르마늄 농도보다 클 수 있다.
버퍼층(BL) 및 메인층(ML)은, 제1 소스/드레인 패턴(SD1)이 p형을 갖도록 하는 불순물(예를 들어, 보론)을 포함할 수 있다. 메인층(ML)의 불순물의 농도(예를 들어, 원자 퍼센트)는 버퍼층(BL)의 불순물의 농도보다 더 클 수 있다.
캐핑층(CL)의 제5 반도체 층(SL5)은 기판(100)과 동일한 반도체 원소를 포함할 수 있다. 일 예로, 제5 반도체 층(SL5)은 단결정 실리콘(Si)을 포함할 수 있다. 제5 반도체 층(SL5)의 실리콘(Si)의 농도는 95 at% 내지 100 at%일 수 있다. 제5 반도체 층(SL5)의 게르마늄(Ge)의 농도는 0 at% 내지 5 at%일 수 있다. 일 예로, 제4 반도체 층(SL4)의 게르마늄(Ge)이 제5 반도체 층(SL5)으로 확산되어, 제5 반도체 층(SL5)은 미량의 게르마늄(Ge, 예를 들어, 5 at% 이하)을 포함할 수도 있다.
도 2c를 계속 참조하면, 메인층(ML)은 복수의 제1 활성 패턴들(AP1) 상에 제공될 수 있다. 다시 말하면, 제1 활성 패턴들(AP1) 상에 각각 제공된 메인층들(ML)은 서로 병합(merged)되어, 복수의 제1 활성 패턴들(AP1) 상에 하나의 메인층(ML)을 구성할 수 있다.
메인층(ML)은 제1 면(FA1), 제2 면(FA2), 제3 면(FA3) 및 제4 면(FA4)을 포함할 수 있다. 제1 내지 제4 면들(FA1-FA4)은 제3 반도체 층(SL3)의 표면들일 수 있다. 제1 내지 제4 면들(FA1-FA4)은 실질적으로 서로 동일한 결정면일 수 있다. 제1 내지 제4 면들(FA1-FA4)은 (111) 면일 수 있다.
제1 면(FA1) 및 제2 면(FA2) 또는 제3 면(FA3) 및 제4 면(FA4)에 의해, 메인층(ML)의 모서리(SE)가 정의될 수 있다. 모서리(SE)는 제1 활성 패턴들(AP1)로부터 멀어지는 방향으로 수평적으로 돌출될 수 있다. 일 예로, 모서리(SE)는 제1 방향(D1)과 평행한 방향으로 돌출될 수 있다.
메인층(ML) 상에 캐핑층(CL)이 제공될 수 있다. 캐핑층(CL)은 메인층(ML)의 제1 내지 제4 면들(FA1-FA4)을 덮을 수 있다. 캐핑층(CL)은 메인층(ML)의 모서리(SE)를 덮을 수 있다. 제1 소스/드레인 패턴(SD1)은, 메인층(ML)의 모서리(SE)가 위치한 레벨에서 제1 방향(D1)으로 최대폭을 가질 수 있다.
제1 소스/드레인 패턴(SD1) 상에 계면 패턴(SC) 및 활성 콘택(AC)이 제공될 수 있다. 이때, 계면 패턴(SC)은 메인층(ML)의 상면뿐만 아니라 캐핑층(CL)의 상면과도 접촉할 수 있다. 다시 말하면, 캐핑층(CL)을 통해 제1 소스/드레인 패턴(SD1)과 계면 패턴(SC) 사이의 접촉 면적이 증대될 수 있다.
도 8은 본 발명의 다른 실시예들에 따른 도 1의 N 영역의 확대도이다. 도 9는 N 영역의 제1 반도체층의 확대도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 8 및 도 9를 참조하면, 본 실시예들에 따른 제1 반도체층(SL1)은 제1 부분(P1)은 포함하되, 제2 부분(P2) 및 제3 부분(P3)은 포함하지 않을 수 있다. 제1 반도체층(SL1)의 제1 부분(P1) 제1 채널 패턴들(CH1)의 제1 측벽들(SW1)은 덮을 수 있다. 이와는 달리, 제1 채널 패턴들(CH1)의 제2 측벽들(SW2) 상에는 제1 반도체층(SL1)이 제공되지 않으며, 제1 채널 패턴들(CH1) 각각의 제2 측벽들(SW2)은 게이트 유전 패턴(GI)과 접할 수 있다. 다른 실시예에 있어서, 제1 반도체층(SL1)은 제2 부분(P2) 및 제 3 부분(P3)을 포함하되, 제1 부분(P1)을 포함하지 않을 수 있다.
본 발명의 실시예들에 따르면, 제1 채널 패턴들(CH1)과 제2 반도체층(SL2) 사이에 상대적으로 게르마늄 농도가 높은 제1 반도체층(SL1)이 제공될 수 있다. 그 결과, 제1 소스/드레인 패턴(SD1) 내의 불순물(예를 들어, 보론)이 제1 채널 패턴들(CH1)로 확산되는 것을 방지하여 반도체 소자의 동작 특성을 향상시킬 수 있다.
도 10, 도 13, 도 15, 도 17, 도 19, 도 21, 및 도 23은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 11, 도 12, 도 14a, 도 16a, 도 18a, 도 20a, 도 22a, 및 도 24a는 각각 도 10, 도 13, 도 15, 도 17, 도 19, 도 21 및 도 23의 A-A'선에 따른 단면도들이다. 도 14b, 도 16b, 도 18b, 도 20b, 도 22b, 및 도 24b는 각각 도 13, 도 15, 도 17, 도 19, 도 21, 및 도 23의 B-B'선에 따른 단면도들이다. 도 14c, 도 16c, 및 도 24c는 각각 도 13, 도 15, 및 도 23의 C-C'선에 따른 단면도들이다. 도 24d는 도 23의 D-D'선에 따른 단면도이다.
도 10 및 도 11을 참조하면, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 제1 활성 영역(PR)에 기판(100)과는 다른 반도체 물질을 포함하는 베이스층이 제공될 수 있다. 베이스층은 실리콘-게르마늄층일 수 있다. 일 예로, 베이스층은 제1 활성 영역(PR)의 기판(100)의 제1 활성 영역(PR)을 식각하여 형성된 리세스 영역을 채우도록 형성될 수 있다.
기판(100) 및 베이스층을 패터닝하여, 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 제1 활성 영역(PR) 상에 제1 활성 패턴들(AP1)이 형성될 수 있고, 제2 활성 영역(NR) 상에 제2 활성 패턴들(AP2)이 형성될 수 있다. 베이스층은 패터닝되어 제1 채널 패턴들(CH1)이 될 수 있다. 제1 활성 패턴들(AP1) 사이 및 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 형성될 수 있다.
기판(100)을 패터닝하여, 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 깊게 형성될 수 있다.
도 10 및 도 12를 참조하여, 기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 일 예로, 소자 분리막(ST)은 제1 및 제2 트렌치들(TR1, TR2)을 따라 콘포멀하게 형성된 라이너 절연막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 소자 분리막(ST)이 리세스될 수 있다. 이로써, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
소자 분리막(ST)의 형성 공정은 적어도 1회의 어닐링 공정을 포함할 수 있다. 일 예로, 어닐링 공정은 약 700℃ 내지 약 900℃의 온도에서 수행될 수 있다. 어닐링 공정에 의하여 제1 채널 패턴들(CH1)의 표면에 제1 반도체층(SL1), 보다 상세하게는 제2 부분(P2)이 형성될 수 있다. 제2 부분(P2)의 게르마늄 농도는 약 30at% 내지 약 50at%일 수 있다. 제2 부분(P2)은 고온에서 게르마늄 원자들이 제1 채널 패턴들(CH1)의 표면으로 이동되는 게르마늄 이동(Germanium Migration) 현상에 의하여 형성될 수 있다. 게르마늄 이동 현상은 고온에서의 게르마늄과 실리콘의 확산 속도 차이에 기인할 수 있다. 제1 반도체층(SL1)의 제3 부분도 본 단계에서 생성될 수 있다.
도 8 및 도9를 참조하여 설명된 실시예들에 있어서, 제2 부분(P2) 및 제3 부분(P3)의 형성은 생략될 수 있다. 일 예로, 상기 어닐링 공정이 생략되거나, 상기 어닐링 공정의 온도 또는 지속 시간이 조절되어 제2 부분(P2) 및 제3 부분(P3)의 형성이 생략될 수 있다. 이하, 도 1, 도 2a 내지 도 2d의 실시예들에 따라 설명된다.
도 13 및 도 14a 내지 도 14c를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MA)을 형성하는 것, 및 하드 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘막을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)은, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측벽들 상에도 형성될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상기 양 측벽들은, 소자 분리막(ST) 및 희생 패턴들(PP)에 의해 덮이지 않고 노출된 부분일 수 있다.
게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 15 및 도 16a 내지 도 16c를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부에 리세스들(RS)이 형성될 수 있다. 희생 패턴들(PP) 각각의 양측에 한 쌍의 리세스들(RS)이 형성될 수 있다. 리세스들(RS)을 형성하는 것은, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 식각하는 것을 포함할 수 있다. 상기 식각 공정 동안, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측벽들 상의 게이트 스페이서들(GS)이 제거될 수 있다. 게이트 스페이서들(GS)의 일부는 리세스들(RS)의 측벽 상에 잔류할 수 있다. 상기 식각 공정 동안, 노출된 소자 분리막(ST)이 리세스될 수 있다.
제2 활성 패턴들(AP2)을 선택적으로 덮는 제1 마스크 막(MP)이 형성될 수 있다. 제1 마스크 막(MP)은 제2 활성 영역(NR)을 선택적으로 덮고, 제1 활성 영역(PR)을 노출할 수 있다. 제1 마스크 막(MP)은 제1 활성 패턴들(AP1)을 노출할 수 있다.
도 17 및 도 18a 내지 도 18b를 참조하면, 리세스들(RS) 내에 제1 반도체층(SL1), 보다 상세하게는 제1 부분들(P1)이 형성될 수 있다. 제1 부분들(P1)은 저농도의 불순물을 포함하도록 도핑될 수 있다. 일 예로, 제1 부분들(P1)은 보론(B)이 도핑된 실리콘-게르마늄(SiGe)을 포함할 수 있다. 제1 부분들(P1)은 리세스들(RS)의 표면의 프리-클리닝(pre-cleaning)을 위한 수소(H2) 베이크 공정에 의하여 형성될 수 있다. 일 예로, 상기 베이크 공정은 약 700℃ 내지 약 900℃의 온도에서 수행될 수 있다. 제1 부분들(P1)은 고온에서 게르마늄 원자들이 제1 채널 패턴들(CH1)의 표면으로 이동되는 게르마늄 이동 현상에 의하여 형성될 수 있다. 일 예로, 제1 부분들(P1)은 약 1nm 내지 약5nm의 두께로 형성될 수 있다. 제1 부분들(P1)의 게르마늄 농도는 약 30at% 내지 약 50at%일 수 있다. 제1 부분들(P1)은 제2 부분들(P2) 및 제3 부분들(P3)과 연결될 수 있다. 다른 실시예에 있어서, 상기 베이크 공정은 생략되고 제1 부분들(P1)은 제공되지 않을 수 있다.
도 19 및 도 20a 내지 도 20b를 참조하면, 리세스들(RS) 내에 제1 부분들(P1)을 덮는 제2 반도체층들(SL2)이 형성될 수 있다. 제2 반도체층들(SL2) 은 저농도의 불순물을 포함하도록 도핑될 수 있다. 일 예로, 제2 반도체층들(SL2) 은 보론(B)이 도핑된 실리콘-게르마늄(SiGe)을 포함할 수 있다.
제2 반도체층들(SL2)을 형성하는 것은 제1 부분들(P1)을 씨드층(seed layer)으로 하는 제1 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정을 수행하는 것을 포함할 수 있다. 일 예로, 상기 제1 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 일 예로, 제2 반도체층들(SL2)은 도 20b와 같이 볼록한 단면 형상을 가질 수 있다. 제2 반도체층들(SL2)은 실질적으로 컨포멀하게 형성될 수 있다. 제2 반도체층(SL2)의 게르마늄 농도는 약 20at% 내지 약 30at%일 수 있다. 제2 반도체층(SL2)은 약 3nm 내지 약 9nm로 형성될 수 있다.
도 21 및 도 22a 내지 도 22b를 참조하면, 제2 반도체층(SL2) 상에 메인층(ML) 및 캐핑층(CL)이 형성될 수 있다. 메인층(ML)은 버퍼층(BL)의 불순물 농도보다 더 높은 농도의 불순물을 포함하도록 도핑될 수 있다. 일 예로, 메인층(ML)은 보론(B)이 도핑된 실리콘-게르마늄(SiGe)을 포함할 수 있다. 일 예로, 제2 반도체층(SL2) 상에 제3 반도체층(SL3), 제4 반도체층(SL4), 및 제5 반도체층(SL5)이 차례로 형성될 수 있다.
메인층(ML)은 버퍼층(BL)을 씨드층으로 하는 제2 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 캐핑층(CL)은 메인층(ML)을 씨드층으로 하는 제3 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 일 예로, 캐핑층(CL)은 단결정 실리콘(Si)을 포함할 수 있다. 캐핑층(CL)의 실리콘(Si)의 농도는 95 at% 내지 100 at%일 수 있다. 일 실시예로, 상기 제3 선택적 에피택시얼 성장 공정은, 상기 제1 및 제2 선택적 에피택시얼 성장 공정들보다 더 낮은 온도에서 수행될 수 있다. 제3 반도체층(SL3)의 게르마늄 농도는 약 45at% 내지 약 60at%일 수 있다. 제4 반도체층(SL4)의 게르마늄 농도는 약 50at% 내지 약 70at%일 수 있다.
도 23 및 도 24a 내지 도 24d를 참조하면, 제1 마스크 막(MP)이 제거될 수 있다. 제1 활성 패턴들(AP1)을 선택적으로 덮는 제2 마스크 막이 형성될 수 있다. 제2 마스크 막은 제1 활성 영역(PR)을 선택적으로 덮고, 제2 활성 영역(NR)을 노출할 수 있다. 제2 마스크 막은 제2 활성 패턴들(AP2)을 노출할 수 있다.
상기 제2 마스크 막에 의해 노출된 제2 활성 패턴들(AP2)의 리세스들(RS)을 채우는 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 구체적으로, 제2 소스/드레인 패턴들(SD2)을 형성하는 것은, 노출된 리세스들(RS)의 내측벽들을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 제1 반도체 원소, 예를 들어 실리콘(Si)을 함유할 수 있다. 이후 상기 제2 마스크 막은 제거될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2), 게이트 스페이서들(GS) 및 마스크 패턴들(MA)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지, 제1 층간 절연막(110) 상에 평탄화 공정이 수행될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
각각의 희생 패턴들(PP)이 게이트 전극(GE) 및 게이트 유전 패턴(GI)으로 교체될 수 있다. 구체적으로, 노출된 희생 패턴들(PP)을 선택적으로 제거할 수 있다. 희생 패턴(PP)이 제거된 빈 공간 내에 게이트 유전 패턴(GI)이 형성될 수 있다. 게이트 유전 패턴(GI) 상에 상기 빈 공간을 채우는 게이트 전극(GE)이 형성될 수 있다.
게이트 유전 패턴(GI)은 원자층 증착(ALD) 및/또는 케미컬 산화(Chemical Oxidation) 공정에 의해 콘포멀하게 형성될 수 있다. 일 예로, 게이트 유전 패턴(GI)은 고유전율 물질을 포함할 수 있다. 다른 예로, 게이트 유전 패턴(GI)은 강유전체를 포함할 수 있다.
게이트 전극(GE)은, 게이트 유전 패턴(GI) 상에 게이트 전극막을 형성하고, 상기 게이트 전극막을 평탄화함으로써 형성될 수 있다. 일 예로 상기 게이트 전극막은, 금속 질화물을 포함하는 제1 게이트 전극막, 및 저저항 금속을 포함하는 제2 게이트 전극막을 포함할 수 있다.
게이트 전극(GE)의 상부를 선택적으로 식각하여, 게이트 전극(GE)이 리세스될 수 있다. 리세스된 게이트 전극(GE)의 상면은 제1 층간 절연막(110)의 상면 및 게이트 스페이서들(GS)의 상면들보다 낮아질 수 있다. 리세스된 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 캐핑 패턴(GP)을 형성하는 것은, 리세스된 게이트 전극(GE)을 덮는 게이트 캐핑막을 형성하는 것, 및 제1 층간 절연막(110)의 상면이 노출될 때까지 상기 게이트 캐핑막을 평탄화하는 것을 포함할 수 있다. 일 예로, 상기 게이트 캐핑막은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여, 게이트 전극(GE)에 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다. 활성 콘택들(AC) 및 게이트 콘택(GC)을 형성하는 것은, 콘택 홀을 채우는 배리어 패턴(BM)을 형성하는 것, 및 배리어 패턴(BM) 상에 도전 패턴(FM)을 형성하는 것을 포함할 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 계면 패턴(SC)이 형성될 수 있다. 계면 패턴(SC)을 형성하는 것은, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 상에 실리사이드화 공정을 수행하는 것을 포함할 수 있다. 일 예로, 계면 패턴(SC)은 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 배선층이 형성될 수 있다. 상기 제1 배선층을 형성하는 것은, 복수개의 배선들(IL)을 형성하는 것, 및 배선들(IL) 아래의 비아들(VI)을 형성하는 것을 포함할 수 있다. 배선들(IL) 및 비아들(VI)은 다마신 공정 또는 듀얼 다미신 공정을 이용하여 형성될 수 있다.
도 25a 내지 도 25d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 상응한 단면도들이다. 본 실시예에서는, 앞서 도 1, 도 2a 내지 도 2d, 및 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 25a 내지 도 25d를 참조하면, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 기판(100)의 상부에 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)을 정의할 수 있다. 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)은 각각 제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 정의될 수 있다.
각각의 제1 활성 패턴들(AP1)은 수직적으로 적층된 제1 채널 패턴들(CH1)을 포함할 수 있다. 적층된 제1 채널 패턴들(CH1)은, 제3 방향(D3)으로 서로 이격될 수 있다. 제1 채널 패턴들(CH1)은, 서로 수직적으로 중첩될 수 있다.
각각의 제2 활성 패턴들(AP2)은 수직적으로 적층된 제2 채널 패턴들(CH2)을 포함할 수 있다. 적층된 제2 채널 패턴들(CH2)은, 제3 방향(D3)으로 서로 이격될 수 있다. 제2 채널 패턴들(CH2)은, 서로 수직적으로 중첩될 수 있다. 제1 채널 패턴들(CH1)은 기판(100)과는 다른 반도체 물질을 포함할 수 있다. 일 예로, 기판(100)이 실리콘 기판인 경우, 제1 채널 패턴들(CH1)은 실리콘-게르마늄층을 포함할 수 있다. 제2 채널 패턴들(CH2)은 기판(100)과 동일한 물질인 실리콘(Si)층을 포함할 수 있다.
제1 채널 패턴들(CH1) 중 적어도 일부를 관통하는 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 채널 패턴들(CH1) 중 적어도 일부를 관통하는 리세스들(RS)이 형성될 수 있고, 제1 소스/드레인 패턴들(SD1)이 리세스들(RS)을 각각 채울 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결할 수 있다. 본 실시예의 제1 소스/드레인 패턴들(SD1)에 관한 설명은, 앞서 설명한 것과 실질적으로 동일할 수 있다.
제2 채널 패턴들(CH2) 중 적어도 일부를 관통하는 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2)을 연결할 수 있다. 본 실시예의 제2 소스/드레인 패턴들(SD2)에 관한 설명은, 앞서 설명한 것과 실질적으로 동일할 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.
게이트 전극(GE)은, 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다 (도 25d 참조). 게이트 전극(GE)은, 제1 채널 패턴들(CH1)의 제1 상면(TS1), 적어도 하나의 측벽, 및 제1 바닥면(BS1) 상에 제공될 수 있다. 게이트 전극(GE)은, 제2 채널 패턴(CH2)의 제2 상면(TS2), 적어도 하나의 측벽, 및 제2 바닥면(BS2) 상에 제공될 수 있다. 다시 말하면, 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널 패턴들(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET)일 수 있다.
각각의 제1 및 제2 채널 패턴들(CH1, CH2)과 게이트 전극(GE) 사이에 게이트 유전 패턴(GI)이 제공될 수 있다. 게이트 유전 패턴(GI)은 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다.
제1 소스/드레인 패턴들(SD1)은 제1 반도체층(SL1)을 포함하고, 제1 반도체층(SL1)의 제1 부분(P1)은 제1 측벽들(SW1)을 덮을 수 있다(도 25a 및 도 25c 참조). 제1 부분(P1)의 형상은 앞서 설명한 실시예들과 실질적으로 동일할 수 있다. 게이트 유전 패턴(GI)과 제1 채널 패턴들(CH1) 사이에 제1 반도체층(SL1)이 제공될 수 있다. 보다 상세하게, 게이트 유전 패턴(GI)과 제1 채널 패턴들(CH1) 사이에 제1 반도체층(SL1)의 제2 부분(P2)이 제공될 수 있다. 제1 반도체층(SL1)의 제2 부분(P2)은 도 25d에 도시된 것과 같이 제1 채널 패턴들(CH1)의 제2 측벽들(SW2)을 덮을 수 있다. 앞서 설명한 실시예들과는 달리, 제2 부분(P2)은 제1 채널 패턴들(CH1)의 제1 상면(TS1) 상에 제공되지 않을 수 있다. 즉, 도 7의 실시예를 기준으로, 제2 부분(P2)은 양 측벽부들(SP2)은 포함하되 상부(TP)를 포함하지 않을 수 있다. 제3 부분(P3)은 앞서 설명한 실시예들과 동일하게 제공될 수 있다. 제2 부분(P2) 및 제3 부분(P3)은 도 8 및 도 9를 참조하여 설명된 실시예와 같이 생략될 수 있다.
제2 활성 영역(NR) 상에서, 게이트 유전 패턴(GI)과 제2 소스/드레인 패턴(SD2) 사이에 절연 패턴(IP)이 개재될 수 있다. 게이트 전극(GE)은, 게이트 유전 패턴(GI)과 절연 패턴(IP)에 의해 제2 소스/드레인 패턴(SD2)으로부터 이격될 수 있다. 반면 제1 활성 영역(PR) 상에서, 절연 패턴(IP)은 생략될 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 연결되는 게이트 콘택(GC)이 제공될 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 내에 복수개의 배선들(IL) 및 비아들(VI)을 포함하는 제1 배선층이 제공될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 기판 상에서 제1 방향으로 연장되는 제1 활성 패턴, 상기 제1 활성 패턴은 상부에 제1 채널 패턴을 포함하고;
    상기 제1 채널 패턴의 상부의 리세스들 내에 제공된 제1 소스/드레인 패턴들; 및
    상기 제1 활성 패턴 상에서 상기 제1 방향에 교차하는 제2 방향으로 연장되고, 상기 제1 채널 패턴의 상면 및 적어도 일 측벽 상에 제공되는 게이트 전극을 포함하고,
    상기 제1 소스/드레인 패턴들 각각은 상기 리세스들 내에 차례로 제공되는 제1 반도체 층, 제2 반도체층, 및 제3 반도체층을 포함하고,
    상기 제1 채널 패턴, 상기 제1 내지 제3 반도체층들은 각각 실리콘-게르마늄(SiGe)을 포함하고,
    상기 제1 반도체층의 게르마늄 농도는 상기 제1 채널 패턴 및 상기 제2 반도체층보다 큰 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 채널 패턴은 상기 제1 소스/드레인 패턴들과 마주하는 한 쌍의 제1 면들을 포함하고,
    상기 제1 반도체층은 상기 제1 면들 상에 제공되는 제1 부분들을 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 채널 패턴은 상기 제2 방향으로 이격된 복수 개의 제1 채널 패턴들을 포함하고,
    상기 제1 반도체층의 상기 제1 부분들은 상기 제2 방향으로 이격된 복수 개의 제1 채널 패턴들 각각 상에 분리되어 제공되고,
    상기 제3 반도체층은 상기 제2 방향으로 분리된 상기 제1 반도체층의 상기 제1 부분들을 공통적으로 덮는 반도체 소자.
  4. 제3항에 있어서,
    상기 제2 반도체층은 상기 제1 반도체층의 상기 제1 부분들 각각 상에 분리되어 제공되는 반도체 소자.
  5. 제2항에 있어서,
    상기 제1 채널 패턴은 상기 한 쌍의 제1 면들을 연결하고 상기 게이트 전극과 오버랩되는 한 쌍의 제2 면들을 더 포함하고,
    상기 제1 반도체층은 상기 제2 면들 상에 제공되는 제2 부분들을 더 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 반도체층의 상기 제2 부분들은 상기 제1 반도체층의 상기 제1 부분들 아래로 연장되어 상기 제1 반도체층의 상기 제2 부분들의 하면과 접하는 반도체 소자.
  7. 제5항에 있어서,
    상기 제1 반도체층의 상기 제1 부분들의 두께는 상기 제1 반도체층의 상기 제2 부분들의 두께와 다른 반도체 소자.
  8. 제5항에 있어서,
    상기 제1 반도체층의 상기 제2 부분들은 상기 제1 채널 패턴의 상면을 덮는 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 반도체층은 상기 제2 반도체층 보다 얇고,
    상기 제2 반도체층은 상기 제3 반도체층 보다 얇은 반도체 소자.
  10. 제9항에 있어서,
    상기 제2 반도체층의 두께는 상기 제1 반도체층의 두께의 약 2배 내지 7배인 반도체 소자.
  11. 제9항에 있어서,
    상기 제1 반도체층의 두께는 약 1nm 내지 약 5nm이고,
    상기 제2 반도체층의 두께는 약 10nm 내지 약 30nm인 반도체 소자.
  12. 제1항에 있어서,
    상기 제1 소스/드레인 패턴들 각각은 상기 제3 반도체층 상의 제4 반도체층을 더 포함하고,
    상기 제4 반도체층의 게르마늄 농도는 상기 제3 반도체층보다 큰 반도체 소자.
  13. 제1항에 있어서,
    상기 제1 활성 패턴은 상기 기판의 제1 활성 영역 상에 제공되고,
    상기 반도체 소자는:
    상기 기판의 제2 활성 영역 상에서 상기 제1 방향으로 연장되는 제2 활성 패턴;
    상기 제2 활성 패턴의 상부의 리세스들 내에 제공된 제2 소스/드레인 패턴들을 더 포함하고,
    상기 제1 활성 영역은 PMOSFET 영역이며,
    상기 제2 활성 영역은 NMOSFET 영역인 반도체 소자.
  14. 제1항에 있어서,
    상기 제1 채널 패턴은 상기 제1 활성 패턴의 상부에 적층된 복수 개의 제1 채널 패턴들을 포함하고,
    상기 게이트 전극은, 복수개의 제1 채널 패턴들 각각의 상면, 바닥면 및 양 측벽들을 둘러싸는 반도체 소자.
  15. 기판 상에서 제1 방향으로 연장되는 제1 활성 패턴;
    상기 제1 활성 패턴의 상부의 리세스들 내에 제공된 제1 소스/드레인 패턴들; 및
    상기 제1 활성 패턴 상에서 상기 제1 방향에 교차하는 제2 방향으로 연장되고, 상기 제1 활성 패턴의 상면 및 적어도 일 측벽 상에 제공되는 게이트 전극을 포함하고,
    상기 제1 소스/드레인 패턴들 각각은 상기 리세스들 내에 차례로 제공되는 제1 반도체 층 및 제2 반도체층을 포함하고,
    상기 제1 반도체층의 게르마늄 농도는 상기 제2 반도체층보다 크고,
    상기 제1 활성 패턴은 그 상부에 제1 채널 패턴을 포함하고,
    상기 제1 채널 패턴은 상기 제1 소스/드레인 패턴들과 마주하는 한 쌍의 제1 면들 및 상기 한 쌍의 제1 면들을 연결하고 상기 게이트 전극과 오버랩되는 한 쌍의 제2 면들을 포함하고,
    상기 제1 반도체층은 상기 제1 면들 상에 제공되는 제1 부분들 및 상기 제2 면들 상에 제공되는 제2 부분들을 포함하는 반도체 소자.
  16. 제15항에 있어서,
    상기 제1 채널 패턴은 실리콘-게르마늄(SiGe)을 포함하고, 상기 제1 반도체층의 게르마늄 농도는 상기 제1 채널 패턴보다 큰 반도체 소자.
  17. 제15항에 있어서,
    상기 제1 반도체층의 상기 제2 부분들은 상기 제1 채널 패턴의 상면을 덮는 반도체 소자.
  18. 제15항에 있어서,
    상기 소스/드레인 패턴들은 각각 상기 제2 반도체층 상의 제3 반도체층을 더 포함하고,
    상기 제1 반도체층은 상기 제2 반도체층 보다 얇고,
    상기 제2 반도체층은 상기 제3 반도체층 보다 얇은 반도체 소자.
  19. 제18항에 있어서,
    상기 제1 채널 패턴의 게르마늄 농도는 약 15at% 내지 약 30at%이고,
    상기 제1 반도체층의 게르마늄 농도는 약 30at% 내지 약 50at%이고,
    상기 제2 반도체층의 게르마늄 농도는 약 20at% 내지 약 30at%이고
    상기 제3 반도체층의 게르마늄 농도는 약 45at% 내지 약 60at%인 반도체 소자.
  20. 기판 상에서 제1 방향으로 연장되는 제1 활성 패턴, 상기 제1 활성 패턴은 상부에 제1 채널 패턴을 포함하고;
    상기 제1 채널 패턴의 상부의 리세스들 내에 제공된 제1 소스/드레인 패턴들;
    상기 제1 활성 패턴 상에서 상기 제1 방향에 교차하는 제2 방향으로 연장되고, 상기 제1 채널 패턴의 상면 및 적어도 일 측벽 상에 제공되는 게이트 전극;
    상기 제1 소스/드레인 패턴에 연결되는 활성 콘택; 및
    상기 활성 콘택과 상기 제1 소스/드레인 패턴 사이의 계면층을 포함하고,
    상기 제1 소스/드레인 패턴들 각각은 상기 리세스들 내에 차례로 제공되는 제1 반도체 층, 제2 반도체층, 및 제3 반도체층을 포함하고,
    상기 제1 채널 패턴, 상기 제1 내지 제3 반도체층들은 각각 실리콘-게르마늄(SiGe)을 포함하고,
    상기 제3 반도체층의 게르마늄 농도는 상기 제2 반도체층 보다 크고,
    상기 제1 반도체층의 게르마늄 농도는 상기 제1 활성 패턴 및 상기 제2 반도체층보다 크고,
    상기 제1 채널 패턴은 상기 제1 소스/드레인 패턴들과 마주하는 한 쌍의 제1 면들 및 상기 한 쌍의 제1 면들을 연결하고 상기 게이트 전극과 오버랩되는 한 쌍의 제2 면들을 포함하고,
    상기 제1 반도체층은 상기 제1 면들 상에 제공되는 제1 부분들 및 상기 제2 면들 상에 제공되는 제2 부분들을 포함하는 반도체 소자.
KR1020190130171A 2019-10-18 2019-10-18 반도체 소자 KR20210046915A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020190130171A KR20210046915A (ko) 2019-10-18 2019-10-18 반도체 소자
US16/896,423 US11171135B2 (en) 2019-10-18 2020-06-09 Semiconductor device
CN202010984326.8A CN112687731A (zh) 2019-10-18 2020-09-18 半导体器件
US17/509,239 US11631670B2 (en) 2019-10-18 2021-10-25 Semiconductor device
US18/133,156 US11961839B2 (en) 2019-10-18 2023-04-11 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190130171A KR20210046915A (ko) 2019-10-18 2019-10-18 반도체 소자

Publications (1)

Publication Number Publication Date
KR20210046915A true KR20210046915A (ko) 2021-04-29

Family

ID=75445460

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190130171A KR20210046915A (ko) 2019-10-18 2019-10-18 반도체 소자

Country Status (3)

Country Link
US (3) US11171135B2 (ko)
KR (1) KR20210046915A (ko)
CN (1) CN112687731A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210046915A (ko) 2019-10-18 2021-04-29 삼성전자주식회사 반도체 소자
KR20220151085A (ko) * 2021-05-04 2022-11-14 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8623728B2 (en) 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor
US9691898B2 (en) 2013-12-19 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Germanium profile for channel strain
KR102171023B1 (ko) * 2014-07-21 2020-10-29 삼성전자주식회사 반도체 소자 제조방법
US9412814B2 (en) 2014-12-24 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of FinFET device
US10008568B2 (en) 2015-03-30 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US9768302B2 (en) 2015-09-30 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and fabricating method thereof
KR102374321B1 (ko) 2015-10-14 2022-03-14 삼성전자주식회사 반도체 장치 제조 방법
KR20180081202A (ko) 2017-01-05 2018-07-16 삼성전자주식회사 반도체 소자
US10043893B1 (en) 2017-08-03 2018-08-07 Globalfoundries Inc. Post gate silicon germanium channel condensation and method for producing the same
KR20210046915A (ko) * 2019-10-18 2021-04-29 삼성전자주식회사 반도체 소자

Also Published As

Publication number Publication date
CN112687731A (zh) 2021-04-20
US20230246029A1 (en) 2023-08-03
US20220045053A1 (en) 2022-02-10
US11961839B2 (en) 2024-04-16
US11171135B2 (en) 2021-11-09
US20210118880A1 (en) 2021-04-22
US11631670B2 (en) 2023-04-18

Similar Documents

Publication Publication Date Title
KR102456669B1 (ko) 반도체 소자
US11569350B2 (en) Semiconductor device
KR20210011558A (ko) 반도체 소자
KR20210092360A (ko) 반도체 소자
KR20210090768A (ko) 반도체 소자 및 이의 제조 방법
US11929366B2 (en) Semiconductor device
US11961839B2 (en) Semiconductor device
KR20210033102A (ko) 반도체 소자
US11469228B2 (en) Semiconductor device
KR20210050027A (ko) 반도체 소자 및 그의 제조 방법
EP3979329A2 (en) Semiconductor device and method of fabricating the same
US11616059B2 (en) Semiconductor device and method of fabricating the same
KR20190142610A (ko) 반도체 소자 및 그의 제조 방법
KR102678758B1 (ko) 반도체 소자
CN112349716B (zh) 半导体装置
US20230402510A1 (en) Semiconductor device and method of manufacturing the same
KR102468784B1 (ko) 반도체 소자
US20220352309A1 (en) Semiconductor device
US20240014284A1 (en) Semiconductor device
US11895828B2 (en) Semiconductor memory device
US20240234543A1 (en) Semiconductor device and method of fabricating the same
KR20210055139A (ko) 반도체 소자
KR20220161623A (ko) 반도체 소자
KR20220056904A (ko) 반도체 소자의 제조방법
KR20230048184A (ko) 반도체 소자

Legal Events

Date Code Title Description
A201 Request for examination