KR20190142610A - 반도체 소자 및 그의 제조 방법 - Google Patents

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여경환
윤종밀
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Abstract

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는, 제1 영역을 포함하는 기판; 상기 제1 영역으로부터 수직하게 돌출된 제1 활성 패턴들 및 제1 더미 패턴; 상기 기판의 제1 내지 제3 트렌치들을 채우는 소자 분리막; 및 상기 제1 활성 패턴들을 가로지르는 게이트 전극을 포함한다. 상기 제1 트렌치는 상기 제1 영역 상에서 상기 제1 활성 패턴들을 정의하고, 상기 제2 트렌치는 상기 제1 영역의 제1 측벽을 정의하며, 상기 제3 트렌치는 상기 제1 영역의 상기 제1 측벽에 대향하는 제2 측벽을 정의하고, 상기 제1 더미 패턴의 측벽은 상기 제2 측벽과 정렬되며, 상기 제2 측벽의 최상부의 레벨은 상기 제1 측벽의 최상부의 레벨보다 높다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 제1 영역을 포함하는 기판; 상기 제1 영역으로부터 수직하게 돌출된 제1 활성 패턴들 및 제1 더미 패턴; 상기 기판의 제1 내지 제3 트렌치들을 채우는 소자 분리막; 및 상기 제1 활성 패턴들을 가로지르는 게이트 전극을 포함할 수 있다. 상기 제1 트렌치는 상기 제1 영역 상에서 상기 제1 활성 패턴들을 정의하고, 상기 제2 트렌치는 상기 제1 영역의 제1 측벽을 정의하며, 상기 제3 트렌치는 상기 제1 영역의 상기 제1 측벽에 대향하는 제2 측벽을 정의하고, 상기 제1 더미 패턴의 측벽은 상기 제2 측벽과 정렬되며, 상기 제2 측벽의 최상부의 레벨은 상기 제1 측벽의 최상부의 레벨보다 높을 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, PMOSFET 영역 및 NMOSFET 영역을 포함하는 기판; 및 상기 PMOSFET 영역 및 상기 NMOSFET 영역을 가로지르는 게이트 전극을 포함할 수 있다. 상기 PMOSFET 영역은, 제1 활성 패턴들 및 제1 더미 패턴을 포함하고, 상기 NMOSFET 영역은, 제2 활성 패턴들 및 제2 더미 패턴을 포함하며, 상기 제1 활성 패턴과 상기 제2 활성 패턴 사이에 상기 제1 및 제2 더미 패턴들은 배치되지 않고, 상기 제1 더미 패턴의 측벽은 상기 PMOSFET 영역의 제1 측벽과 정렬되며, 상기 제2 더미 패턴의 측벽은 상기 NMOSFET 영역의 제1 측벽과 정렬될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판의 제1 영역 및 제2 영역 상에 각각 제1 몰드 패턴 및 제2 몰드 패턴을 형성하는 것; 상기 제1 몰드 패턴을 맨드릴로 하여 상기 제1 영역 상에 네 개의 제1 마스크 패턴들을 형성하는 것; 상기 제2 몰드 패턴을 맨드릴로 하여 상기 제2 영역 상에 네 개의 제2 마스크 패턴들을 형성하는 것; 상기 제1 및 제2 마스크 패턴들을 식각 마스크로 상기 기판의 상부를 패터닝하여, 활성 패턴들을 형성하는 것; 상기 기판의 상기 제1 영역을 패터닝하여, 제1 활성 패턴들을 포함하는 PMOSFET 영역을 형성하는 것; 및 상기 기판의 상기 제2 영역을 패터닝하여, 제2 활성 패턴들을 포함하는 NMOSFET 영역을 형성하는 것을 포함할 수 있다. 상기 PMOSFET 및 NMOSFET 영역들 사이의 거리는, 상기 제1 및 제2 몰드 패턴들 사이의 거리에 의해 정의될 수 있다.
본 발명에 따른 반도체 소자 및 그의 제조 방법은, PMOSFET 영역 및 NMOSFET 영역 사이의 거리가 게이트 콘택과 활성 콘택 사이의 최소 마진에 따라 적절히 조절될 수 있다. 본 발명에 따른 제조 방법은 QPT(quadruple patterning technology) 공정을 이용하여 활성 패턴들을 형성할 수 있고, 이때 맨드릴(Mandrel)간의 거리로 PMOSFET 영역 및 NMOSFET 영역 사이의 거리를 조절할 수 있다. 결과적으로, 소자의 집적도를 향상시키고 공정 결함이 발생되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2c는 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16a, 도 18a 및 도 20a는 각각 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19의 A-A'선에 따른 단면도들이다.
도 16b, 도 18b 및 도 20b는 각각 도 15, 도 17 및 도 19의 B-B'선에 따른 단면도들이다.
도 16c, 도 18c 및 도 20c는 각각 도 15, 도 17 및 도 19의 C-C'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2c는 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 1 및 도 2a 내지 도 2c를 참조하면, 기판(100)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
일 실시예로, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 일 예로, 기판(100)의 로직 셀 영역 상에 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 배치될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 상기 로직 트랜지스터들 중 일부를 포함할 수 있다.
기판(100)의 상부에 형성된 제2 및 제3 트렌치들(TR2, TR3)에 의해 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)이 정의될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제2 트렌치(TR2)는 PMOSFET 영역(PR)의 제1 측벽(SW1) 및 NMOSFET 영역(NR)의 제1 측벽(SW1)을 정의할 수 있다. 제3 트렌치(TR3)는 PMOSFET 영역(PR)의 제2 측벽(SW2) 및 NMOSFET 영역(NR)의 제2 측벽(SW2)을 정의할 수 있다. PMOSFET 영역(PR)의 제2 측벽(SW2)은 PMOSFET 영역(PR)의 제1 측벽(SW1)에 대향할 수 있고, NMOSFET 영역(NR)의 제2 측벽(SW2)은 NMOSFET 영역(NR)의 제1 측벽(SW1)에 대향할 수 있다. PMOSFET 영역(PR)의 제1 측벽(SW1)과 NMOSFET 영역(NR)의 제1 측벽(SW1)은 서로 마주볼 수 있다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 제2 방향(D2)으로 연장되는 복수의 활성 패턴들(AP1, AP2)이 제공될 수 있다. 활성 패턴들(AP1, AP2)은 PMOSFET 영역(PR) 상의 제1 활성 패턴들(AP1)과 NMOSFET 영역(NR) 상의 제2 활성 패턴들(AP2)을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다.
PMOSFET 영역(PR) 상에 제1 더미 패턴(DP1)이 제공될 수 있고, NMOSFET 영역(NR) 상에 제2 더미 패턴(DP2)이 제공될 수 있다. 제1 더미 패턴(DP1)은 PMOSFET 영역(PR)의 제2 측벽(SW2)에 인접할 수 있다. 제1 더미 패턴(DP1)의 측벽은 PMOSFET 영역(PR)의 제2 측벽(SW2)과 정렬될 수 있다. 제2 더미 패턴(DP2)은 NMOSFET 영역(NR)의 제2 측벽(SW2)에 인접할 수 있다. 제2 더미 패턴(DP2)의 측벽은 NMOSFET 영역(NR)의 제2 측벽(SW2)과 정렬될 수 있다. 다시 말하면, 제1 및 제2 더미 패턴들(DP1, DP2) 각각은 제3 트렌치(TR3)에 의해 정의될 수 있다.
PMOSFET 영역(PR) 상에는 하나의 제1 더미 패턴(DP1)만 배치될 수 있고, PMOSFET 영역(PR) 상에는 하나의 제2 더미 패턴(DP2)만 배치될 수 있다. PMOSFET 영역(PR)의 제1 측벽(SW1)에는 제1 더미 패턴(DP1)이 인접하지 않을 수 있다. NMOSFET 영역(NR)의 제1 측벽(SW1)에는 제2 더미 패턴(DP2)이 인접하지 않을 수 있다.
일 예로, NMOSFET 영역(NR)의 제1 측벽(SW1)의 최상부의 레벨은 제1 레벨(LV1)일 수 있고, NMOSFET 영역(NR)의 제2 측벽(SW2)의 최상부의 레벨은 제2 레벨(LV2)일 수 있다 (도 2c 참조). 제2 레벨(LV2)은 제1 레벨(LV1)보다 높을 수 있다. NMOSFET 영역(NR)의 제2 측벽(SW2)의 최상부는 제2 더미 패턴(DP2)의 최상부와 실질적으로 동일할 수 있다.
제1 더미 패턴(DP1)의 최상부는 제1 활성 패턴들(AP1) 각각의 최상부보다 더 낮을 수 있다. 제2 더미 패턴(DP2)의 최상부는 제2 활성 패턴들(AP2) 각각의 최상부보다 더 낮을 수 있다.
소자 분리막(ST)이 제1 내지 제3 트렌치들(TR1, TR2, TR3)을 채울 수 있다. 소자 분리막(ST)은 제1 내지 제3 트렌치들(TR1, TR2, TR3)을 각각 채우는 제1 내지 제3 소자 분리막들(ST1, ST2, ST3)을 포함할 수 있다. 제1 내지 제3 소자 분리막들(ST1, ST2, ST3)은 서로 동일한 절연 물질, 예를 들어 실리콘 산화막을 포함할 수 있다. 다시 말하면, 제1 내지 제3 소자 분리막들(ST1, ST2, ST3)은 일체로 연결되어 하나의 소자 분리막(ST)을 구성할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 제1 소자 분리막(ST1) 위로 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다.
제2 소자 분리막(ST2) 및 제3 소자 분리막(ST3)은 제1 소자 분리막(ST1)보다 더 깊을 수 있다. 제2 및 제3 소자 분리막들(ST2, ST3) 각각의 바닥면의 레벨은 제1 소자 분리막(ST1)의 바닥면의 레벨보다 더 낮을 수 있다.
소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다. 소자 분리막(ST)은 제1 및 제2 더미 패턴들(DP1, DP2)을 완전히 덮을 수 있다.
제1 활성 패턴들(AP1) 각각의 상부는 제1 방향(D1)으로 제1 폭(W1)을 가질 수 있다. 제2 활성 패턴들(AP2) 각각의 상부는 제1 방향(D1)으로 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)과 제2 폭(W2)은 서로 실질적으로 동일할 수 있다.
서로 인접하는 한 쌍의 제1 활성 패턴들(AP1)은 제1 피치(P1)로 배열될 수 있다. 서로 인접하는 한 쌍의 제2 활성 패턴들(AP2)은 제2 피치(P2)로 배열될 수 있다. 제1 피치(P1)와 제2 피치(P2)는 서로 실질적으로 동일할 수 있다. 본 발명에서 사용되는 용어 "피치"는 제1 패턴의 중심과 상기 제1 패턴에 인접하는 제2 패턴의 중심간의 거리를 의미할 수 있다.
한 쌍의 제1 활성 패턴들(AP1)의 상부들 사이의 거리는 제1 거리(L1)일 수 있다. 한 쌍의 제2 활성 패턴들(AP2)의 상부들 사이의 거리는 제2 거리(L2)일 수 있다. 제1 거리(L1)는 제2 거리(L2)와 실질적으로 동일할 수 있다. 제1 피치(P1)는 제1 거리(L1)와 제1 폭(W1)의 합과 동일할 수 있다. 제2 피치(P2)는 제2 거리(L2)와 제2 폭(W2)의 합과 동일할 수 있다.
후술할 게이트 전극(GE) 아래의 제2 소자 분리막(ST2)의 상부는 제1 방향(D1)으로 제3 폭(W3)을 가질 수 있다. 제3 폭(W3)은 제1 피치(P1)의 2배 내지 3배일 수 있다. 제3 폭(W3)은 제2 피치(P2)의 2배 내지 3배일 수 있다. 다시 말하면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이의 거리는 제1 피치(P1) 또는 제2 피치(P2)의 약 2배 내지 약 3배일 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 영역(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 영역(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 영역들(CH1, CH2)의 상면들보다 더 높은 레벨에 위치할 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 영역들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 영역들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다 (도 2c 참조). 일 예로, 게이트 전극들(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극들(GE)과 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 게이트 유전 패턴들(GI)이 개재될 수 있다. 각각의 게이트 유전 패턴들(GI)은, 각각의 게이트 전극들(GE)의 바닥면을 따라 연장될 수 있다. 각각의 게이트 유전 패턴들(GI)은, 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들을 덮을 수 있다. 게이트 유전 패턴들(GI)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴들(GP)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴들(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, DD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화막을 포함할 수 있다.
한 쌍의 게이트 전극들(GE) 사이에, 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 적어도 하나의 활성 콘택(AC)이 배치될 수 있다. 활성 콘택(AC)은 금속 물질, 예를 들어 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나를 포함할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 활성 콘택(AC) 사이에 실리사이드층(미도시)이 개재될 수 있다. 활성 콘택(AC)은 상기 실리사이드층을 통해 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결될 수 있다. 상기 실리사이드층은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 소자 분리막(ST2) 상에, 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 적어도 하나의 게이트 콘택(GC)이 배치될 수 있다. 게이트 콘택(GC)은 활성 콘택(AC)과 동일한 금속 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이의 거리(즉, 제2 소자 분리막(ST2)의 제3 폭(W3))는 제1 피치(P1) 또는 제2 피치(P2)의 약 2배 내지 약 3배로 조절될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이의 거리를 게이트 콘택(GC)과 활성 콘택(AC) 사이의 최소 마진(MA)에 따라 적절히 조절할 수 있다. 이로써, 최종적인 반도체 소자의 집적도를 향상시키고 공정 결함이 발생되는 것을 방지할 수 있다.
도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16a, 도 18a 및 도 20a는 각각 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19의 A-A'선에 따른 단면도들이다. 도 16b, 도 18b 및 도 20b는 각각 도 15, 도 17 및 도 19의 B-B'선에 따른 단면도들이다. 도 16c, 도 18c 및 도 20c는 각각 도 15, 도 17 및 도 19의 C-C'선에 따른 단면도들이다.
도 3 및 도 4를 참조하면, 기판(100) 상에 제2 몰드막(ML2) 및 제2 몰드막(ML2) 상의 제1 몰드 패턴들(MP1)이 형성될 수 있다. 제1 몰드 패턴들(MP1)을 형성하는 것은, 제2 몰드막(ML2) 상에 제1 몰드막을 형성하는 것, 및 포토리소그래피 공정을 통해 제1 몰드막을 패터닝하는 것을 포함할 수 있다.
제1 몰드 패턴들(MP1)은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 제1 몰드 패턴들(MP1)은 제1 방향(D1)으로 서로 이격될 수 있다. 제1 몰드 패턴들(MP1) 사이의 거리는 제3 거리(L3)일 수 있다.
제1 몰드 패턴들(MP1) 각각은 제4 폭(W4)을 가질 수 있다. 제4 폭(W4)은, 앞서 도 1 및 도 2a 내지 도 2c를 참고하여 설명한 제1 피치(P1)와 제1 폭(W1)의 합과 실질적으로 동일할 수 있다 (W4=P1+W1). 제4 폭(W4)은, 앞서 도 1 및 도 2a 내지 도 2c를 참고하여 설명한 제2 피치(P2)와 제2 폭(W2)의 합과 실질적으로 동일할 수 있다 (W4=P2+W2).
도 5 및 도 6을 참조하면, 제1 몰드 패턴들(MP1) 각각의 양 측벽들 상에 제1 스페이서들(SP1)이 형성될 수 있다. 제1 스페이서들(SP1)은 제1 몰드 패턴들(MP1) 각각의 양 측벽들을 따라 제1 방향(D1)으로 연장될 수 있다. 제1 스페이서들(SP1)을 형성하는 것은, 기판(100)의 전면 상에 제1 스페이서막을 형성하는 것, 및 상기 제1 스페이서막을 이방성 식각하는 것을 포함할 수 있다.
제1 스페이서(SP1)의 최대 폭은 제5 폭(W5)일 수 있다. 상기 제1 스페이서막은, 그의 두께가 제5 폭(W5)이 되도록 컨포멀하게 증착될 수 있다. 제5 폭(W5)은, 앞서 도 1 및 도 2a 내지 도 2c를 참고하여 설명한 제1 거리(L1)와 실질적으로 동일할 수 있다. 제5 폭(W5)은, 앞서 도 1 및 도 2a 내지 도 2c를 참고하여 설명한 제2 거리(L2)와 실질적으로 동일할 수 있다. 다시 말하면, 제1 스페이서(SP1)는 후속 공정에서 생성될 제1 및 제2 활성 패턴들(AP1, AP2)간의 이격 거리(L1 및 L2)를 정의할 수 있다.
도 7 및 도 8을 참조하면, 제1 몰드 패턴들(MP1)이 선택적으로 제거될 수 있다. 제1 스페이서들(SP1)을 식각 마스크로 제2 몰드막(ML2)을 패터닝하여, 제2 몰드 패턴들(MP2)이 형성될 수 있다. 제2 몰드 패턴들(MP2)의 크기 및 형태는 제1 스페이서들(SP1)의 크기 및 형태와 실질적으로 동일할 수 있다.
도 9 및 도 10을 참조하면, 잔류하는 제1 스페이서들(SP1)이 선택적으로 제거될 수 있다. 제2 몰드 패턴들(MP2) 각각의 양 측벽들 상에 제2 스페이서들(SP2)이 형성될 수 있다. 제2 스페이서들(SP2)은 제2 몰드 패턴들(MP2) 각각의 양 측벽들을 따라 제1 방향(D1)으로 연장될 수 있다. 제2 스페이서들(SP2)을 형성하는 것은, 기판(100)의 전면 상에 제2 스페이서막을 형성하는 것, 및 상기 제2 스페이서막을 이방성 식각하는 것을 포함할 수 있다.
제2 스페이서(SP2)의 최대 폭은 제6 폭(W6)일 수 있다. 상기 제2 스페이서막은, 그의 두께가 제6 폭(W6)이 되도록 컨포멀하게 증착될 수 있다. 제6 폭(W6)은, 앞서 도 1 및 도 2a 내지 도 2c를 참고하여 설명한 제1 폭(W1)과 실질적으로 동일할 수 있다. 제6 폭(W6)은, 앞서 도 1 및 도 2a 내지 도 2c를 참고하여 설명한 제2 폭(W2)과 실질적으로 동일할 수 있다. 다시 말하면, 제2 스페이서들(SP2)은 후속 공정에서 생성될 제1 및 제2 활성 패턴들(AP1, AP2)을 정의할 수 있다.
도 11 및 도 12를 참조하면, 제2 몰드 패턴들(MP2)이 선택적으로 제거될 수 있다. 제2 스페이서들(SP2)을 식각 마스크로 기판(100)을 패터닝하여, 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 제1 활성 패턴들(AP1) 사이 및 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 형성될 수 있다.
기판(100)의 제1 영역(RG1) 상에 네 개의 제1 활성 패턴들(AP1)이 형성될 수 있다. 기판(100)의 제2 영역(RG2) 상에 네 개의 제2 활성 패턴들(AP2)이 형성될 수 있다. 제1 및 제2 영역들(RG1, RG2) 사이의 제3 영역(RG3) 상에는 활성 패턴들이 형성되지 않을 수 있다.
본 발명의 실시예에 따르면, 제1 몰드 패턴(MP1)은 맨드릴(Mandrel)이 되어 그로부터 네 개의 활성 패턴들이 형성될 수 있다. 하나의 제1 몰드 패턴(MP1)으로부터 제1 영역(RG1) 상에 네 개의 제1 활성 패턴들(AP1)이 형성될 수 있다. 하나의 제1 몰드 패턴(MP1)으로부터 제2 영역(RG2) 상에 네 개의 제2 활성 패턴들(AP2)이 형성될 수 있다. 제1 몰드 패턴들(MP1) 사이의 제3 거리(L3)에 의해 제3 영역(RG3)의 크기(즉, 제1 방향(D1)으로의 길이)가 정의될 수 있다.
도 13 및 도 14를 참조하면, 기판(100) 상에 제1 트렌치(TR1)를 채우는 제1 소자 분리막(ST1)이 형성될 수 있다. 제1 소자 분리막(ST1)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상면들이 노출될 때까지 제1 소자 분리막(ST1) 상에 평탄화 공정이 수행될 수 있다.
기판(100) 및 제1 소자 분리막(ST1)을 패터닝하여, 제2 트렌치(TR2) 및 제3 트렌치(TR3)가 형성될 수 있다. 제2 및 제3 트렌치들(TR2, TR3)에 의해 기판(100)에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)이 정의될 수 있다. 기판(100)의 제1 영역(RG1) 상에 PMOSFET 영역(PR)이 형성될 수 있고, 기판(100)의 제2 영역(RG2) 상에 NMOSFET 영역(NR)이 형성될 수 있다. 기판(100)의 제3 영역(RG3) 상에 제2 트렌치(TR2)가 형성될 수 있다.
제2 트렌치(TR2)는 PMOSFET 영역(PR)의 제1 측벽(SW1) 및 NMOSFET 영역(NR)의 제1 측벽(SW1)을 정의할 수 있다. 제3 트렌치(TR3)는 PMOSFET 영역(PR)의 제2 측벽(SW2) 및 NMOSFET 영역(NR)의 제2 측벽(SW2)을 정의할 수 있다.
제3 트렌치(TR3)가 형성될 때, 하나의 제1 활성 패턴(AP1)이 제거되면서 그의 일부가 잔류할 수 있다. 제1 활성 패턴(AP1)의 잔류하는 일부는 제1 더미 패턴(DP1)을 구성할 수 있다. 제3 트렌치(TR3)가 형성될 때, 하나의 제2 활성 패턴(AP2)이 제거되면서 그의 일부가 잔류할 수 있다. 제2 활성 패턴(AP2)의 잔류하는 일부는 제2 더미 패턴(DP2)을 구성할 수 있다. 한편, 제3 영역(RG3) 상에는 활성 패턴들이 형성되지 않았으므로, 제3 영역(RG3) 상에 제2 트렌치(TR2)가 형성될 때 더미 패턴은 형성되지 않을 수 있다.
도 15 및 도 16a 내지 도 16c를 참조하면, 제2 및 제3 트렌치들(TR2, TR3)을 각각 채우는 제2 및 제3 소자 분리막들(ST2, ST3)이 형성될 수 있다. 제2 및 제3 소자 분리막들(ST2, ST3)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 내지 제3 소자 분리막들(ST1, ST2, ST3)은 하나의 소자 분리막(ST)을 구성할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 소자 분리막(ST)이 리세스될 수 있다. 이로써, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MA)을 형성하는 것, 및 하드 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘막을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)은, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측벽들 상에도 형성될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측벽들은, 소자 분리막(ST) 및 희생 패턴들(PP)에 의해 덮이지 않고 노출된 부분일 수 있다.
게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 17 및 도 18a 내지 도 18c를 참조하면, 제1 활성 패턴들(AP1) 각각의 상부에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴들(AP1)의 상부들을 식각하여, 제1 리세스 영역들을 형성할 수 있다. 제1 활성 패턴들(AP1)의 상부들을 식각하는 동안, 제1 활성 패턴들(AP1) 각각의 양 측벽들 상의 게이트 스페이서들(GS)이 함께 제거될 수 있다. 제1 활성 패턴들(AP1)의 상부들을 식각하는 동안, 제1 활성 패턴들(AP1) 사이의 소자 분리막(ST)이 리세스될 수 있다.
제1 활성 패턴들(AP1)의 상기 제1 리세스 영역들의 내측벽들을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정을 수행하여, 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 제1 채널 영역(CH1)은 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 개재될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.
일 예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴들(SD1)이 형성된 후 제1 소스/드레인 패턴들(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 활성 패턴들(AP2) 각각의 상부에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제2 활성 패턴들(AP2)의 상부들을 식각하여, 제2 리세스 영역들을 형성할 수 있다. 제2 활성 패턴들(AP2)의 상기 제2 리세스 영역들의 내측벽들을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 제2 채널 영역(CH2)은 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 개재될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 동시에 형성되지 않을 수 있다.
도 19 및 도 20a 내지 도 20c를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MA)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
희생 패턴들(PP)이 게이트 전극들(GE)로 교체될 수 있다. 구체적으로, 노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써 빈 공간들이 형성될 수 있다. 각각의 상기 빈 공간들 내에 게이트 유전 패턴(GI), 게이트 전극(GE) 및 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 유전 패턴(GI)은 상기 빈 공간을 완전히 채우지 않도록 콘포말하게 형성될 수 있다. 게이트 유전 패턴(GI)은 원자층 증착(ALD) 또는 케미컬 산화막(Chemical Oxidation) 공정에 의해 형성될 수 있다. 일 예로, 게이트 유전 패턴(GI)은 고유전율 물질을 포함할 수 있다.
게이트 전극(GE)은 상기 빈 공간을 완전히 채우는 게이트 전극막을 형성하고, 상기 게이트 전극막을 평탄화함으로써 형성될 수 있다. 일 예로, 상기 게이트 전극막은 도전성 금속 질화물 및 금속 물질 중 적어도 하나를 포함할 수 있다.
후속으로, 게이트 전극(GE)의 상부가 리세스될 수 있다. 리세스된 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
도 1 및 도 2a 내지 도 2c를 다시 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막 또는 low-k 산화막을 포함할 수 있다. 일 예로, 상기 low-k 산화막은 SiCOH와 같이 탄소로 도핑된 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120)은 CVD 공정에 의해 형성될 수 있다.
제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 소자 분리막(ST2) 상에, 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
구체적으로, 활성 콘택들(AC) 및 게이트 콘택(GC)을 형성하는 것은, 포토리소그래피 공정을 수행하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 노출하는 제1 개구부들 및 게이트 콘택(GC)을 노출하는 제2 개구부를 형성하는 것, 및 상기 제1 및 제2 개구부들을 채우는 금속막을 형성하는 것을 포함할 수 있다.
포토리소그래피 공정의 분해능의 한계에 따라, 제2 개구부와 이와 인접하는 제1 개구부들은 최소 마진(MA) 이상의 거리로 이격되어야 한다. 본 발명의 실시예들에 따르면, 제1 몰드 패턴들(MP1) 사이의 제3 거리(L3)를 조절함으로써, 제2 개구부(즉, 게이트 콘택(GC))가 형성될 영역(즉, 제2 소자 분리막(ST2))의 크기가 조절될 수 있다. 제1 몰드 패턴들(MP1) 사이의 제3 거리(L3)를 조절함으로써, 제2 개구부(즉, 게이트 콘택(GC))와 이와 인접하는 제1 개구부들(즉, 활성 콘택들(AC))사이의 최소 마진을 쉽게 확보할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 제1 영역을 포함하는 기판;
    상기 제1 영역으로부터 수직하게 돌출된 제1 활성 패턴들 및 제1 더미 패턴;
    상기 기판의 제1 내지 제3 트렌치들을 채우는 소자 분리막; 및
    상기 제1 활성 패턴들을 가로지르는 게이트 전극을 포함하되,
    상기 제1 트렌치는 상기 제1 영역 상에서 상기 제1 활성 패턴들을 정의하고,
    상기 제2 트렌치는 상기 제1 영역의 제1 측벽을 정의하며,
    상기 제3 트렌치는 상기 제1 영역의 상기 제1 측벽에 대향하는 제2 측벽을 정의하고,
    상기 제1 더미 패턴의 측벽은 상기 제2 측벽과 정렬되며,
    상기 제2 측벽의 최상부의 레벨은 상기 제1 측벽의 최상부의 레벨보다 높은 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 더미 패턴은 상기 제1 영역의 상기 제1 측벽으로부터 이격되는 반도체 소자.
  3. 제1항에 있어서,
    상기 제2 측벽의 최상부는 상기 제1 더미 패턴의 최상부와 실질적으로 동일한 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 더미 패턴의 최상부는 상기 제1 활성 패턴들 각각의 최상부보다 더 낮은 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 활성 패턴들 각각의 상부는 상기 소자 분리막 위로 수직하게 돌출되고,
    상기 소자 분리막은 상기 제1 더미 패턴을 덮는 반도체 소자.
  6. 제1항에 있어서,
    상기 기판의 제2 영역으로부터 수직하게 돌출된 제2 활성 패턴들 및 제2 더미 패턴을 더 포함하되,
    상기 제2 트렌치는 상기 제1 및 제2 영역들 사이에 배치되고,
    상기 게이트 전극 아래의 상기 제2 트렌치를 채우는 상기 소자 분리막의 상부는 제1 폭을 가지며,
    상기 제1 폭은 상기 제1 활성 패턴들 사이의 제1 피치의 2배 내지 3배인 반도체 소자.
  7. 제6항에 있어서,
    상기 제2 트렌치는 상기 제2 영역의 제1 측벽을 정의하며,
    상기 제3 트렌치는 상기 제2 영역의 상기 제1 측벽에 대향하는 제2 측벽을 정의하고,
    상기 제2 영역의 상기 제1 측벽은 상기 제1 영역의 상기 제1 측벽을 마주보고,
    상기 제2 영역의 상기 제2 측벽의 최상부의 레벨은 상기 제2 영역의 상기 제1 측벽의 최상부의 레벨보다 높은 반도체 소자.
  8. PMOSFET 영역 및 NMOSFET 영역을 포함하는 기판; 및
    상기 PMOSFET 영역 및 상기 NMOSFET 영역을 가로지르는 게이트 전극을 포함하되,
    상기 PMOSFET 영역은, 제1 활성 패턴들 및 제1 더미 패턴을 포함하고,
    상기 NMOSFET 영역은, 제2 활성 패턴들 및 제2 더미 패턴을 포함하며,
    상기 제1 활성 패턴과 상기 제2 활성 패턴 사이에 상기 제1 및 제2 더미 패턴들은 배치되지 않고,
    상기 제1 더미 패턴의 측벽은 상기 PMOSFET 영역의 제1 측벽과 정렬되며,
    상기 제2 더미 패턴의 측벽은 상기 NMOSFET 영역의 제1 측벽과 정렬되는 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 더미 패턴의 최상부는 상기 제1 활성 패턴들 각각의 최상부보다 더 낮고,
    상기 제2 더미 패턴의 최상부는 상기 제2 활성 패턴들 각각의 최상부보다 더 낮은 반도체 소자.
  10. 제8항에 있어서,
    상기 기판 상에, 제1 활성 패턴들 사이의 트렌치 및 제2 활성 패턴들 사이의 트렌치를 채우는 소자 분리막을 더 포함하되,
    상기 제1 및 제2 활성 패턴들의 상부들은 상기 소자 분리막 위로 수직하게 돌출되고,
    상기 소자 분리막은 상기 제1 및 제2 더미 패턴들을 덮는 반도체 소자.
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