KR20200050708A - 반도체 소자 및 그의 제조방법 - Google Patents

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양재석
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Abstract

본 발명은 반도체 소자 및 그의 제조방법에 관한 것이다. 보다 상세하게는, 본 발명은 제1 상부 희생 패턴 및 제2 상부 희생 패턴을 형성하는 것; 상기 제1 및 제2 상부 희생 패턴들의 측벽들 상에 각각 제1 상부 스페이서 및 제2 상부 스페이서를 형성하는 것; 상기 제1 및 제2 상부 스페이서들을 식각 마스크로 상기 하부 희생층을 패터닝하여 하부 희생 패턴들을 형성하는 것; 상기 하부 희생 패턴들의 측벽들 상에 하부 스페이서들을 형성하는 것; 및 상기 하부 스페이서들을 식각 마스크로 상기 기판을 패터닝하는 것을 포함한다.

Description

반도체 소자 및 그의 제조방법 {Semiconductor device and manufacturing method thereof}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는 제조 비용 및 제조 시간을 절약할 수 있는 반도체 소자의 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 반도체 소자의 제조 비용 및 제조 시간을 절약할 수 있는 반도체 소자의 제조방법을 제공하는데 있다.
본 발명은 기판 상에 하부 희생층 및 상부 희생층을 순차적으로 적층하는 것; 상기 상부 희생층을 패터닝하여 제1 상부 희생 패턴 및 제2 상부 희생 패턴을 형성하는 것; 상기 제1 및 제2 상부 희생 패턴들의 측벽들 상에 각각 제1 상부 스페이서 및 제2 상부 스페이서를 형성하는 것; 상기 제1 및 제2 상부 스페이서들을 식각 마스크로 상기 하부 희생층을 패터닝하여 하부 희생 패턴들을 형성하는 것; 상기 하부 희생 패턴들의 측벽들 상에 하부 스페이서들을 형성하는 것; 및 상기 하부 스페이서들을 식각 마스크로 상기 기판을 패터닝하는 것을 포함하되, 상기 제1 및 제2 상부 스페이서들은 서로 연결되는 반도체 소자의 제조방법을 제공한다.
본 발명은 기판의 제1 영역 및 제2 영역 상에 각각 제1 상부 희생 패턴 및 제2 상부 희생 패턴을 형성하는 것; 상기 제1 및 제2 상부 희생 패턴들을 맨드럴로 QPT(quadruple patterning technology) 공정을 수행하여, 상기 기판의 상부에 복수개의 활성 패턴들을 형성하는 것을 포함하되, 상기 활성 패턴들은 상기 제1 영역 및 상기 제2 영역 사이의 제3 영역 상에는 형성되지 않는 반도체 소자의 제조방법을 제공한다.
본 발명은 기판; 상기 기판의 상부에 제1 방향을 따라 순차적으로 제공되는 제1 내지 제3 활성 패턴들, 상기 제1 내지 제3 활성 패턴들은 제2 방향을 따라 서로 평행하게 연장되고; 상기 제2 및 제3 활성 패턴들을 사이에 두고 상기 제2 방향으로 서로 이격되는 한 쌍의 제1 내측 비활성 패턴들; 및 상기 제1 내지 제3 활성 패턴들 및 상기 한 쌍의 제1 내측 비활성 패턴들을 사이에 두고 상기 제2 방향으로 서로 이격되는 한 쌍의 제1 외측 비활성 패턴들을 포함하는 반도체 소자를 제공한다.
본 발명에 따른 반도체 소자의 제조방법은 활성 패턴들을 제거하는 별도의 공정을 생략함으로써 제조 비용 및 제조 시간을 절약할 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1c는 도 1a의 B-B'선에 따른 단면도이다.
도 1d는 도 1a의 C-C'선에 따른 단면도이다.
도 2a, 3a, 4a, 5a, 6a, 7a 및 8a는 도 1a, 1b, 1c 및 1d에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들이다.
도 2b, 3b, 4b, 5b, 6b, 7b 및 8b는 각각 도 2a, 3a, 4a, 5a, 6a, 7a 및 8a의 A-A'선에 따른 단면도들이다.
도 9a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 9b는 도 9a의 A-A'선에 따른 단면도이다.
도 9c는 도 9a의 B-B'선에 따른 단면도이다.
도 10a, 11a, 12a, 13a, 14a, 15a 및 16a는 도 9a, 9b 및 9c에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들이다.
도 10b, 11b, 12b, 13b, 14b, 15b 및 16b는 각각 도 10a, 11a, 12a, 13a, 14a, 15a 및 16a의 A-A'선에 따른 단면도들이다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 1b는 도 1a의 A-A'선에 따른 단면도이다. 도 1c는 도 1a의 B-B'선에 따른 단면도이다. 도 1d는 도 1a의 C-C'선에 따른 단면도이다.
도 1a, 1b, 1c 및 1d를 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다.
기판(100) 상에 데이터를 저장하기 위한 복수의 메모리 셀들이 제공될 수 있다. 일 예로, 기판(100) 상에 복수의 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터들이 배치될 수 있다.
기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 기판(100)의 상부에 활성 구조체들(AS1-AS4), 외측 비활성 패턴들(OIA1-OIA4) 및 내측 비활성 패턴들(IIA1-IIA4)을 정의할 수 있다.
활성 구조체들(AS1-AS4), 외측 비활성 패턴들(OIA1-OIA4) 및 내측 비활성 패턴들(IIA1-IIA4)의 상부들은 소자 분리막(ST)에 비해 수직하게 돌출될 수 있다. 활성 구조체들(AS1-AS4), 외측 비활성 패턴들(OIA1-OIA4) 및 내측 비활성 패턴들(IIA1-IIA4)의 상부들 각각은 소자 분리막(ST) 위로 수직하게 돌출된 핀(fin) 형태를 가질 수 있다. 소자 분리막(ST)은 절연물질(예를 들어, 실리콘 산화막)을 포함할 수 있다.
일 예로, 활성 구조체들(AS1-AS4)은 제1 내지 제4 활성 구조체들(AS1-AS4)을 포함할 수 있다. 제1 내지 제4 활성 구조체들(AS1-AS4) 각각은 제1 내지 제4 활성 패턴들(AP1-AP4)을 포함할 수 있다. 제1 내지 제4 활성 패턴들(AP1-AP4)은 기판(100)의 상면에 평행하는 제2 방향(D2)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다. 제1 내지 제4 활성 패턴들(AP1-AP4)은 기판(100)의 상면에 평행하면서 제2 방향(D2)과 교차하는 제1 방향(D1)으로 서로 이격될 수 있다.
일 예로, 제2 활성 구조체(AS2)의 제1 및 제2 활성 패턴들(AP1,AP2) 사이의 피치는 제1 피치(P1)일 수 있다. 제2 활성 구조체(AS2)의 제2 및 제3 활성 패턴들(AP2,AP3) 사이의 피치는 제2 피치(P2)일 수 있다. 제2 활성 구조체(AS2)의 제3 및 제4 활성 패턴들(AP3,AP4) 사이의 피치는 제3 피치(P3)일 수 있다. 제2 활성 구조체(AS2)의 제4 활성 패턴(AP4) 및 제3 활성 구조체(AS3)의 제1 활성 패턴(AP1) 사이의 피치는 제4 피치(P4)일 수 있다.
제1 피치(P1)는 제2 피치(P2)보다 클 수 있다. 제3 피치(P3)는 제2 피치(P2)보다 클 수 있다. 제4 피치(P4)는 제2 피치(P2)보다 클 수 있다.
외측 비활성 패턴들(OIA1-OIA4) 및 내측 비활성 패턴들(IIA1-IIA4)은 활성 구조체들(AS1-AS4)의 양 측에 배치될 수 있다. 외측 비활성 패턴들(OIA1-OIA4) 및 내측 비활성 패턴들(IIA1-IIA4)은 평면적으로 굴곡질 수 있다. 일 예로, 외측 비활성 패턴들(OIA1-OIA4)은 제1 내지 제4 외측 비활성 패턴들(OIA1-OIA4)을 포함할 수 있다. 일 예로, 내측 비활성 패턴들(IIA1-IIA4)은 제1 내지 제4 내측 비활성 패턴들(IIA1-IIA4)을 포함할 수 있다.
한 쌍의 내측 비활성 패턴들(IIA1-IIA4)은 활성 패턴들(AP1-AP4)을 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다. 일 예로, 한 쌍의 제2 내측 비활성 패턴들(IIA2)이 제2 활성 구조체(AS2)의 제3 및 제4 활성 패턴들(AP3,AP4)을 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다.
한 쌍의 제1 외측 비활성 패턴들(OIA1)이 제1 내측 비활성 패턴들(IIA1), 제1 활성 구조체(AS1)의 제4 활성 패턴(AP4) 및 제2 활성 구조체(AS2)의 제1 활성 패턴(AP1)을 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다. 한 쌍의 제2 외측 비활성 패턴들(OIA2)이 제2 내측 비활성 패턴들(IIA2) 및 제2 활성 구조체(AS2)의 제2 내지 제4 활성 패턴들(AP2,AP3,AP4)을 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다. 한 쌍의 제3 외측 비활성 패턴들(OIA3)이 제3 내측 비활성 패턴들(IIA3) 및 제3 활성 구조체(AS3)의 제1 내지 제3 활성 패턴들(AP1,AP2,AP3)을 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다. 한 쌍의 제4 외측 비활성 패턴들(OIA4)이 제4 내측 비활성 패턴들(IIA4), 제3 활성 구조체(AS3)의 제4 활성 패턴(AP4) 및 제4 활성 구조체(AS4)의 제1 활성 패턴(AP1)을 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다.
위와 같이, 제2 방향(D2)으로 서로 인접하는 한 쌍의 외측 비활성 패턴들(OIA1-OIA4) 사이에 3개의 활성 패턴들(AP1-AP4)이 배치될 수 있다.
일 예로, 제2 활성 구조체(AS2)의 제3 활성 패턴(AP3)에 인접하는 제2 내측 비활성 패턴(IIA2)의 제1 부분과 제2 외측 비활성 패턴(OIA2) 사이의 최단 거리는 제1 거리(L1)일 수 있다. 제2 활성 구조체(AS2)의 제4 활성 패턴(AP4)에 인접하는 제2 내측 비활성 패턴(IIA2)의 제2 부분과 제2 외측 비활성 패턴(OIA2) 사이의 최단 거리는 제2 거리(L2)일 수 있다. 제1 거리(L1) 및 제2 거리(L2)는 실질적으로 동일할 수 있다.
제1 및 제2 외측 비활성 패턴들(OIA1,OIA2)은 제1 방향(D1)으로 서로 이격될 수 있다. 제3 및 제4 외측 비활성 패턴들(OIA3,OIA4)은 제1 방향(D1)으로 서로 이격될 수 있다. 제2 및 제3 외측 비활성 패턴들(OIA2,OIA3)은 서로 연결될 수 있다. 다시 말하면, 제2 및 제3 외측 비활성 패턴들(OIA2,OIA3)은 일체로 결합될 수 있다.
일 예로, 제2 외측 비활성 패턴(OIA2)의 제1 방향(D1)으로의 최대 길이는 제3 거리(L3)일 수 있다. 제3 거리(L3)는 제2 피치(P2) 및 제3 피치(P3)의 합보다 클 수 있다. 제3 거리(L3)는 제2 피치(P2), 제3 피치(P3) 및 제4 피치(P4)의 합보다 작을 수 있다.
각각의 제1 및 제4 활성 패턴들(AP1,AP4) 상에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 각각의 제2 및 제3 활성 패턴들(AP2,AP3) 상에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 n형의 불순물 영역들일 수 있다. 제2 소스/드레인 패턴들(SD2)은 p형의 불순물 영역들일 수 있다.
제1 소스/드레인 패턴들(SD1)이 제1 및 제4 활성 패턴들(AP1,AP4) 각각의 상부에 채널들(CH)을 정의할 수 있고, 제2 소스/드레인 패턴들(SD2)이 제2 및 제3 활성 패턴들(AP2,AP3) 각각의 상부에 채널들(CH)을 정의할 수 있다. 채널들(CH) 각각은 서로 인접하는 제1 소스/드레인 패턴들(SD1) 또는 서로 인접하는 제2 소스/드레인 패턴들(SD2) 사이에 개재될 수 있다. 다시 말하면, 채널들(CH) 각각은 서로 인접하는 제1 소스/드레인 패턴들(SD1) 또는 서로 인접하는 제2 소스/드레인 패턴들(SD2)을 연결할 수 있다.
각각의 제1 소스/드레인 패턴들(SD1)은 채널(CH)과 제1 활성 패턴(AP1) 또는 채널(CH)과 제4 활성 패턴(AP4)을 씨드층으로 하여 형성된 에피택시얼 패턴일 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 또는, 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소와 동일한 반도체 원소(예를 들어, 실리콘)를 포함할 수 있다.
각각의 제2 소스/드레인 패턴들(SD2)은 채널(CH)과 제2 활성 패턴(AP2) 또는 채널(CH)과 제3 활성 패턴(AP3)을 씨드층으로 하여 형성된 에피택시얼 패턴일 수 있다. 제2 소스/드레인 패턴들(SD2)은 그들 사이에 배치되는 채널(CH)에 압축성 스트레스를 제공하는 물질을 포함할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, 실리콘-게르마늄)을 포함할 수 있다.
기판(100) 상에서 채널들(CH)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 전극들(GE)은 채널들(CH)과 수직적으로 중첩될 수 있다. 일 예로, 게이트 전극들(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
기판(100) 상에 절연 패턴(IL)이 제공될 수 있다. 절연 패턴(IL)은 게이트 전극들(GE) 사이에 개재될 수 있다. 절연 패턴(IL)은 게이트 전극들(GE)을 서로 분리시킬 수 있다.
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 일 예로, 게이트 스페이서들(GS)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE)과 각각의 채널들(CH) 사이에 게이트 유전 패턴들(GI)이 개재될 수 있다. 게이트 유전 패턴(GI)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(CP)이 제공될 수 있다. 게이트 캐핑 패턴(CP)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(CP)은 후술하는 제1 및 제2 층간 절연막들(110,120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(CP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 소자 분리막(ST), 게이트 전극들(GE), 및 제1 및 제2 소스/드레인 패턴들(SD1,SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은 게이트 캐핑 패턴들(CP)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 제공될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(110,120)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
제1 및 제2 층간 절연막들(110,120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1,SD2)에 연결되는 활성 콘택들(AC)이 제공될 수 있다. 활성 콘택들(AC)의 상면들은 제2 층간 절연막(120)의 상면과 공면을 이룰 수 있다. 일 예로, 활성 콘택들(AC)은 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다.
게이트 전극들(GE) 상에 게이트 콘택들(GC)이 제공될 수 있다. 각각의 게이트 콘택들(GC)은 제2 층간 절연막(120) 및 게이트 캐핑 패턴(CP)을 관통하여 게이트 전극(GE)에 접속될 수 있다. 게이트 콘택들(GC)의 상면들은 제2 층간 절연막(120)의 상면과 공면을 이룰 수 있다. 게이트 콘택들(GC)의 바닥면들은 활성 콘택들(AC)의 바닥면들보다 더 높이 위치할 수 있다.
게이트 콘택들(GC)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다. 게이트 콘택들(GC)은 활성 콘택들(AC)과 동일한 물질을 포함할 수 있다. 일 예로, 게이트 콘택(GC)과 이와 연결된 활성 콘택(AC)은, 하나의 도전 구조체를 구성할 수 있다.
도 2a, 3a, 4a, 5a, 6a, 7a 및 8a는 도 1a, 1b, 1c 및 1d에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들이다. 도 2b, 3b, 4b, 5b, 6b, 7b 및 8b는 각각 도 2a, 3a, 4a, 5a, 6a, 7a 및 8a의 A-A'선에 따른 단면도들이다.
도 2a 및 2b를 참조하면, 기판(100) 상에 제1 마스크층(210), 제2 마스크층(220), 제3 마스크층(230), 제4 마스크층(250), 하부 희생층(260), 제5 마스크층(270), 상부 희생층(미도시)을 순차적으로 형성할 수 있다.
제1 내지 제5 마스크층들(210,220,230,250,270), 하부 희생층(260) 및 상부 희생층 각각은 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 실리콘 질화물(SixNy), TEOS(TetraEthylOthoSilicate), 다결정질 실리콘, ACL(amorphous carbon layer) 및 SOH(Spin-On Hardmask) 중 하나를 포함할 수 있다. 예를 들어, 제1 마스크층(210)은 실리콘 산화물(SiON)을 포함할 수 있고, 제2 마스크층(220)은 실리콘 질화물(SixNy)을 포함할 수 있고, 제3 마스크층(230)은 실리콘 산화물(SiON)을 포함할 수 있고, 제4 마스크층(250)은 다결정질 실리콘을 포함할 수 있고, 제5 마스크층(270)은 다결정질 실리콘을 포함할 수 있고, 하부 희생층(260)은 ACL(amorphous carbon layer)을 포함할 수 있고, 상부 희생층은 ACL(amorphous carbon layer)을 포함할 수 있다.
제1 내지 제5 마스크층들(210,220,230,250,270), 하부 희생층(260) 및 상부 희생층 각각은 원자층 증착법(Atomic Layer Deposition, ALD), 화학 기상 증착법(Chemical Vapor Deposition, CVD) 또는 스핀 코팅 (spin coating) 등의 공정에 의해 형성될 수 있으며, 물질에 따라 베이크(bake) 공정이나 경화 공정이 추가될 수도 있다.
상부 희생층을 패터닝하여 상부 희생 패턴들(281-284)을 형성할 수 있다. 상부 희생 패턴들(281-284)은 포토리소그래피 공정을 통해 형성될 수 있다. 상부 희생 패턴들(281-284)은 제1 내지 제4 상부 희생 패턴들(281-284)을 포함할 수 있다. 4개의 상부 희생 패턴들(281-284)이 도시되었지만, 상부 희생 패턴들(281-284)의 개수는 이에 한정되지 않을 수 있다.
제1 내지 제4 상부 희생 패턴들(281-284)은 제1 방향(D1)을 따라 배열될 수 있다. 제1 내지 제4 상부 희생 패턴들(281-284)은 제1 방향(D1)을 따라 서로 이격될 수 있다. 제1 및 제2 상부 희생 패턴들(281,282) 사이의 제1 방향(D1)으로의 최단 거리는 제4 거리(L4)일 수 있다. 제2 및 제3 상부 희생 패턴들(282,283) 사이의 제1 방향(D1)으로의 최단 거리는 제5 거리(L5)일 수 있다. 제3 및 제4 상부 희생 패턴들(282,283) 사이의 제1 방향(D1)으로의 최단 거리는 제6 거리(L6)일 수 있다. 제4 거리(L4) 및 제6 거리(L6)는 실질적으로 동일할 수 있다. 제5 거리(L5)는 제4 거리(L4) 및 제6 거리(L6)보다 작을 수 있다.
도 3a 및 3b를 참조하면, 제1 내지 제4 상부 희생 패턴들(281-284)의 측벽들 상에 제1 내지 제4 상부 스페이서들(USP1-USP4)을 형성할 수 있다. 제1 내지 제4 상부 스페이서들(USP1-USP4)을 형성하는 것은, 기판(100)의 전면 상에 상부 스페이서막을 컨포멀하게 형성하는 것, 및 에치백(etchback) 공정을 수행하는 것을 포함할 수 있다. 상기 상부 스페이서막은 제1 내지 제4 상부 희생 패턴들(281-284)과 식각 선택성을 가지는 물질을 포함할 수 있다. 예를 들면, 상부 스페이서막은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 상기 상부 스페이서막은 원자층 증착법(ALD)을 통해 컨포멀하게 형성될 수 있다.
제1 상부 스페이서(USP1)는 제1 상부 희생 패턴(281)의 측벽 상에 형성될 수 있고, 제2 상부 스페이서(USP2)는 제2 상부 희생 패턴(282)의 측벽 상에 형성될 수 있고, 제3 상부 스페이서(USP3)는 제3 상부 희생 패턴(283)의 측벽 상에 형성될 수 있고, 제4 상부 스페이서(USP4)는 제4 상부 희생 패턴(284)의 측벽 상에 형성될 수 있다.
제1 및 제2 상부 스페이서들(USP1,USP2)은 제1 방향(D1)으로 서로 이격될 수 있다. 제3 및 제4 상부 스페이서들(USP3,USP4)은 제1 방향(D1)으로 서로 이격될 수 있다. 제2 및 제3 상부 스페이서들(USP2,USP3)은 제2 및 제3 상부 희생 패턴들(282,283) 사이에서 서로 연결될 수 있다. 다시 말하면, 제2 및 제3 상부 스페이서들(USP2,USP3)은 일체로 결합될 수 있다.
제1 내지 제4 상부 스페이서들(USP1-USP4)의 최대 폭들은 실질적으로 동일할 수 있다. 제1 내지 제4 상부 스페이서들(USP1-USP4)의 최대 폭은 제1 폭(W1)일 수 있다. 제1 폭(W1)의 2배는 제4 거리(L4) 및 제6 거리(L6)보다 작을 수 있다. 제1 폭(W2)의 2배는 제5 거리(L5)보다 크거나 제5 거리(L5)와 실질적으로 동일할 수 있다.
도 4a 및 4b를 참조하면, 제1 내지 제4 상부 희생 패턴들(281-284)을 제거할 수 있다. 제1 내지 제4 상부 희생 패턴들(281-284)은 제1 내지 제4 상부 스페이서들(USP1-USP4)에 대하여 식각 선택성을 가지므로, 특정 식각 조건에서 제1 내지 제4 상부 희생 패턴들(281-284)이 선택적으로 제거될 수 있다.
제1 내지 제4 상부 스페이서들(USP1-USP4)을 식각 마스크로 하여 제5 마스크층(270)을 패터닝할 수 있다. 제5 마스크층(270)이 패터닝되어 제5 마스크 패턴들(271)이 형성될 수 있다.
도 5a 및 5b를 참조하면, 제1 내지 제4 상부 스페이서들(USP1-USP4) 및 제5 마스크 패턴들(271)을 식각 마스크로 하여 하부 희생층(260)을 패터닝할 수 있다. 하부 희생층(260)이 패터닝되어 제1 내지 제4 하부 희생 패턴들(261-264)이 형성될 수 있다.
제1 내지 제4 하부 희생 패턴들(261-264)은 제1 내지 제4 상부 스페이서들(USP1-USP4)과 수직적으로 중첩될 수 있다. 다시 말하면, 제1 내지 제4 하부 희생 패턴들(261-264)의 평면적 형상은 제1 내지 제4 상부 스페이서들(USP1-USP4)의 평면적 형상은 실질적으로 동일할 수 있다.
각각의 제1 내지 제4 하부 희생 패턴들(261-264)은 내측벽(ISW) 및 외측벽(OSW)을 포함할 수 있다.
도 6a 및 6b를 참조하면, 제1 내지 제4 하부 희생 패턴들(261-264)의 내측벽들(ISW) 상에 내측 하부 스페이서들(ILSP)을 형성할 수 있고, 제1 내지 제4 하부 희생 패턴들(261-264)의 외측벽들(OSW) 상에 외측 하부 스페이서들(OLSP)을 형성할 수 있다. 내측 및 외측 하부 스페이서들(ILSP,OLSP)을 형성하는 것은, 기판(100)의 전면 상에 하부 스페이서막을 컨포멀하게 형성하는 것, 및 에치백(etchback) 공정을 수행하는 것을 포함할 수 있다. 상기 하부 스페이서막은 제1 내지 제4 하부 희생 패턴들(261-264)과 식각 선택성을 가지는 물질을 포함할 수 있다. 예를 들면, 하부 스페이서막은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 상기 하부 스페이서막은 원자층 증착법(ALD)을 통해 컨포멀하게 형성될 수 있다.
일 예로, 외측 하부 스페이서들(OLSP)은 제1 내지 제4 외측 하부 스페이서들(OLSP1-OLSP4)을 포함할 수 있다. 제1 외측 하부 스페이서(OLSP1)는 제1 하부 희생 패턴(261)의 외측벽(OSW) 상에 형성될 수 있고, 제2 외측 하부 스페이서(OLSP2)는 제2 하부 희생 패턴(262)의 외측벽(OSW) 상에 형성될 수 있고, 제3 외측 하부 스페이서(OLSP3)는 제3 하부 희생 패턴(263)의 외측벽(OSW) 상에 형성될 수 있고, 제4 외측 하부 스페이서(OLSP4)는 제4 하부 희생 패턴(264)의 외측벽(OSW) 상에 형성될 수 있다.
제1 및 제2 외측 하부 스페이서들(OLSP1,OLSP2)은 제1 방향(D1)으로 서로 이격될 수 있다. 제3 및 제4 외측 하부 스페이서들(OLSP3,OLSP4)은 제1 방향(D1)으로 서로 이격될 수 있다. 제2 및 제3 외측 하부 스페이서들(OLSP2,OLSP3)은 서로 연결될 수 있다. 다시 말하면, 제2 및 제3 외측 하부 스페이서들(OLSP2,OLSP3)은 일체로 결합될 수 있다.
도 7a 및 7b를 참조하면, 제1 내지 제4 하부 희생 패턴들(261-264)을 제거할 수 있다. 제1 내지 제4 하부 희생 패턴들(261-264)은 외측 하부 스페이서들(OLSP) 및 내측 하부 스페이서들(ILSP)에 대하여 식각 선택성을 가지므로, 특정 식각 조건에서 제1 내지 제4 하부 희생 패턴들(261-264)이 선택적으로 제거될 수 있다.
외측 및 내측 하부 스페이서들(OLSP,ILSP)을 식각 마스크로 하여 제4 마스크층(250)을 패터닝할 수 있다. 제4 마스크층(250)이 패터닝되어 제4 마스크 패턴들(251)이 형성될 수 있다.
사이드컷 공정을 통해 외측 하부 스페이서들(OLSP), 내측 하부 스페이서들(ILSP) 및 제4 마스크 패턴들(251)을 패터닝할 수 있다. 사이드컷 공정은 포토리소그래피 공정을 통해 외측 하부 스페이서들(OLSP) 및 내측 하부 스페이서들(ILSP)을 패터닝하는 것, 및 패터닝된 외측 하부 스페이서들(OLSP) 및 내측 하부 스페이서들(ILSP)을 식각 마스크로 하여 제4 마스크 패턴들(251)을 패터닝하는 것을 포함할 수 있다.
사이드컷 공정에 의해, 외측 및 내측 하부 스페이서들(OLSP,ILSP)의 제1 부분들(SP1) 및 제2 부분들(SP2)이 형성될 수 있다. 제2 부분들(SP2)은 평면적으로 굴곡진 부분들일 수 있다. 제1 부분들(SP1)은 제2 방향(D2)을 따라 연장하는 라인 또는 바(bar) 형태를 가지는 부분들일 수 있다. 제1 및 제2 부분들(SP1,SP2)은 서로 이격될 수 있다. 제1 부분(SP1)의 양 측에 한 쌍의 제2 부분들(SP2)이 배치될 수 있다.
사이드컷 공정에 의해 패터닝된 제4 마스크 패턴들(251)은 외측 및 내측 하부 스페이서들(OLSP,ILSP)의 제1 부분들(SP1) 및 제2 부분들(SP2)과 수직적으로 중첩될 수 있다. 다시 말하면, 사이드컷 공정에 의해 패터닝된 제4 마스크 패턴들(251)의 평면적 형상은 외측 및 내측 하부 스페이서들(OLSP,ILSP)의 제1 부분들(SP1) 및 제2 부분들(SP2)의 평면적 형상과 실질적으로 동일할 수 있다.
도 8a 및 8b를 참조하면, 외측 및 내측 하부 스페이서들(OLSP,ILSP)의 제1 부분들(SP1) 및 제2 부분들(SP2), 및 제4 마스크 패턴들(251)을 식각 마스크로 제1 내지 제3 마스크층들(210,220,230) 및 기판(100)의 일부를 패터닝할 수 있다. 제3 마스크층(230)이 패터닝되어 제3 마스크 패턴들(미도시)이 형성될 수 있고, 제2 마스크층(220)이 패터닝되어 제2 마스크 패턴들(미도시)이 형성될 수 있고, 제1 마스크층(210)이 패터닝되어 제1 마스크 패턴들(미도시)이 형성될 수 있다. 기판(100)의 일부가 패터닝되어 기판(100)의 상부에 활성 구조체들(AS1-AS4), 외측 비활성 패턴들(OIA1-OIA4) 및 내측 비활성 패턴들(IIA1-IIA4)이 형성될 수 있다.
본 발명의 실시예들에 따르면, 제2 및 제3 상부 희생 패턴들(282,283)을 맨드럴(mandrel)로 QPT(quadruple patterning technology) 공정을 수행함으로써, 복수개의 활성 패턴들(AP1-AP4)이 형성될 수 있다. QPT 공정은, 앞서 설명한 상부 스페이서들을 형성하는 공정 및 하부 스페이서들을 형성하는 공정을 포함할 수 있다. 일 예로, 제2 상부 희생 패턴(282)이 기판(100)의 제1 영역(RG1) 상에 형성되고, 제3 상부 희생 패턴(283)이 기판(100)의 제2 영역(RG2) 상에 형성되었을 때, 최종적으로 각각의 제1 및 제2 영역들(RG1,RG2) 상에는 2개의 활성 패턴들(AP1-AP4)이 형성될 수 있다. 제1 및 제2 영역들(RG1,RG2) 사이의 제3 영역(RG3) 상에는 활성 패턴이 형성되지 않을 수 있다.
상기 패터닝 공정 후, 잔류하는 외측 및 내측 하부 스페이서들(OLSP,ILSP), 제4 마스크 패턴들(251) 및 제3 마스크 패턴들을 제거할 수 있다.
활성 구조체들(AS1-AS4), 외측 비활성 패턴들(OIA1-OIA4) 및 내측 비활성 패턴들(IIA1-IIA4)이 수직하게 돌출되도록 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)을 형성하는 것은, 기판(100)의 전면 상에 절연층을 형성하는 것, 제2 마스크 패턴들의 상면이 노출되도록 평탄화 공정을 진행하는 것, 제1 및 제2 마스크 패턴들을 제거하는 것, 활성 구조체들(AS1-AS4), 외측 비활성 패턴들(OIA1-OIA4) 및 내측 비활성 패턴들(IIA1-IIA4) 수직하게 돌출되도록 상기 절연층의 상부를 제거하는 것을 포함할 수 있다. 상기 평탄화 공정은 화학적 기계적 연마(CMP) 공정을 포함할 수 있다. 상기 절연층은 절연물질(예를 들어, 실리콘 산화막)을 포함할 수 있다.
다시 도 1a, 1b, 1c 및 1d를 참조하면, 기판(100) 상에서 활성 구조체들(AS1-AS4)을 가로지르는 게이트 전극들(GE), 게이트 캐핑 패턴들(CP) 및 게이트 스페이서들(GS)을 형성할 수 있다.
제1 및 제4 활성 패턴들(AP1,AP4) 상에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있고, 제2 및 제3 활성 패턴들(AP2,AP3) 상에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1,SD2)은 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 상기 선택적 에피택시얼 공정과 동시에 또는 선택적 에피택시얼 공정 후, 제1 소스/드레인 패턴들(SD1)에 n형의 불순물이 도핑될 수 있고, 제2 소스/드레인 패턴들(SD2)에 p형의 불순물이 도핑될 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 형성될 수 있다.
제1 및 제2 층간 절연막들(110,120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1,SD2)에 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴들(CP)을 관통하여, 게이트 전극들(GE)에 접속하는 게이트 콘택들(GC)이 형성될 수 있다. 활성 콘택들(AC) 및 게이트 콘택들(GC)을 형성하는 것은, 활성 콘택들(AC) 및 게이트 콘택들(GC)을 정의하는 홀들을 형성하는 것, 및 상기 홀들을 채우는 도전막을 형성하는 것을 포함할 수 있다.
본 발명에 따른 반도체 소자는 활성 패턴들을 제거하는 별도의 공정을 생략함으로써 제조 비용 및 제조 시간을 절약할 수 있다.
도 9a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 9b는 도 9a의 A-A'선에 따른 단면도이다. 도 9c는 도 9a의 B-B'선에 따른 단면도이다.
설명의 간결함을 위해, 도 1a, 1b, 1c 및 1d에서 설명된 구성요소에 대하여는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 9a, 9b 및 9c를 참조하면, 기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 기판(100)의 상부에 활성 구조체들(AS1-AS3), 외측 비활성 패턴들(OIA1-OIA5) 및 내측 비활성 패턴들(IIA1-IIA5)을 정의할 수 있다.
일 예로, 활성 구조체들(AS1-AS3)은 제1 내지 제3 활성 구조체들(AS1-AS3)을 포함할 수 있다. 제1 내지 제3 활성 구조체들(AS1-AS3) 각각은 제1 내지 제3 활성 패턴들(AP1-AP3)을 포함할 수 있다.
일 예로, 제1 활성 구조체(AS1)의 제1 및 제2 활성 패턴들(AP1,AP2) 사이의 피치는 제1 피치(P1)일 수 있다. 제1 활성 구조체(AS1)의 제2 및 제3 활성 패턴들(AP2,AP3) 사이의 피치는 제2 피치(P2)일 수 있다. 제1 및 제2 피치들(P1,P2)은 실질적으로 동일할 수 있다.
외측 비활성 패턴들(OIA1-OIA5) 및 내측 비활성 패턴들(IIA1-IIA5)은 활성 구조체들(AS1-AS3)의 양 측에 배치될 수 있다. 일 예로, 외측 비활성 패턴들(OIA1-OIA5)은 제1 내지 제5 외측 비활성 패턴들(OIA1-OIA5)을 포함할 수 있다. 일 예로, 내측 비활성 패턴들(IIA1-IIA5)은 제1 내지 제5 내측 비활성 패턴들(IIA1-IIA5)을 포함할 수 있다.
한 쌍의 내측 비활성 패턴들(IIA1-IIA5)은 활성 패턴들(AP1-AP3)을 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다. 일 예로, 제2 내측 비활성 패턴들(IIA2)이 제1 활성 구조체(AS1)의 제2 및 제3 활성 패턴들(AP2,AP3)을 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다.
한 쌍의 외측 비활성 패턴들(OIA1-OIA5)은 활성 패턴들(AP1-AP3) 및 내측 비활성 패턴들(IIA1-IIA5)을 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다. 일 예로, 제2 외측 비활성 패턴들(OIA2)이 제1 활성 구조체(AS1)의 제2 및 제3 활성 패턴들(AP2,AP3) 및 제2 내측 비활성 패턴들(IIA2)을 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다.
위와 같이, 제2 방향(D2)으로 인접하는 한 쌍의 외측 비활성 패턴들(OIA1-OIA5) 사이에 2개의 활성 패턴들(AP1-AP3)이 배치될 수 있다.
제1 내지 제5 외측 비활성 패턴들(OIA1-OIA5)은 서로 연결될 수 있다. 다시 말하면, 제1 내지 제5 외측 비활성 패턴들(OIA1-OIA5)은 일체로 결합될 수 있다.
일 예로, 제2 외측 비활성 패턴(OIA2)의 제1 방향(D1)으로의 최대 길이는 제1 거리(L1)일 수 있다. 제1 거리(L1)는 제1 및 제2 피치들(P1,P2)의 합과 실질적으로 동일할 수 있다.
각각의 제1 활성 패턴들(AP1) 상에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 각각의 제2 및 제3 활성 패턴들(AP2,AP3) 상에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 n형의 불순물 영역들일 수 있다. 제2 소스/드레인 패턴들(SD2)은 p형의 불순물 영역들일 수 있다.
제1 소스/드레인 패턴들(SD1)이 제1 활성 패턴들(AP1) 각각의 상부에 채널들(CH)을 정의할 수 있고, 제2 소스/드레인 패턴들(SD2)이 제2 및 제3 활성 패턴들(AP2,AP3) 각각의 상부에 채널들(CH)을 정의할 수 있다.
도 10a, 11a, 12a, 13a, 14a, 15a 및 16a는 도 9a, 9b 및 9c에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들이다. 도 10b, 11b, 12b, 13b, 14b, 15b 및 16b는 각각 도 10a, 11a, 12a, 13a, 14a, 15a 및 16a의 A-A'선에 따른 단면도들이다.
설명의 간결함을 위해, 도 2a, 2b, 3a, 3b, 4a, 4b, 5a, 5b, 6a, 6b, 7a, 7b, 8a 및 8b에서 설명된 구성요소에 대하여는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 10a 및 10b를 참조하면, 기판(100) 상에 제1 마스크층(210), 제2 마스크층(220), 제3 마스크층(230), 제4 마스크층(250), 하부 희생층(260), 제5 마스크층(270), 상부 희생층(미도시)을 순차적으로 형성할 수 있다.
상부 희생층을 패터닝하여 상부 희생 패턴들(281-285)을 형성할 수 있다. 상부 희생 패턴들(281-285)은 제1 내지 제5 상부 희생 패턴들(281-285)을 포함할 수 있다. 5개의 상부 희생 패턴들(281-285)이 도시되었지만, 상부 희생 패턴들(281-285)의 개수는 이에 한정되지 않을 수 있다.
제1 내지 제5 상부 희생 패턴들(281-285)은 제1 방향(D1)을 따라 배열될 수 있다. 제1 내지 제5 상부 희생 패턴들(281-285)은 제1 방향(D1)을 따라 서로 이격될 수 있다. 제1 및 제2 상부 희생 패턴들(281,282) 사이의 제1 방향(D1)으로의 최단 거리는 제2 거리(L2)일 수 있다. 제2 및 제3 상부 희생 패턴들(282,283) 사이의 제1 방향(D1)으로의 최단 거리는 제3 거리(L3)일 수 있다. 제3 및 제4 상부 희생 패턴들(282,283) 사이의 제1 방향(D1)으로의 최단 거리는 제4 거리(L4)일 수 있다. 제2 내지 제4 거리(L2,L3,L4)는 실질적으로 동일할 수 있다.
도 11a 및 11b를 참조하면, 제1 내지 제5 상부 희생 패턴들(281-285)의 측벽들 상에 제1 내지 제5 상부 스페이서들(USP1-USP5)을 형성할 수 있다.
제1 내지 제5 상부 스페이서들(USP1-USP5)은 서로 연결될 수 있다. 다시 말하면, 제1 내지 제5 상부 스페이서들(USP1-USP5)은 일체로 결합될 수 있다.
제1 내지 제5 상부 스페이서들(USP1-USP5)의 최대 폭은 제1 폭(W1)일 수 있다. 제1 폭(W1)의 2배는 제2 거리(L2) 내지 제4 거리(L4)보다 크거나 제2 거리(L2) 내지 제4 거리(L4)와 실질적으로 동일할 수 있다.
도 12a 및 12b를 참조하면, 제1 내지 제5 상부 희생 패턴들(281-285)을 제거할 수 있다.
제1 내지 제5 상부 스페이서들(USP1-USP5)을 식각 마스크로 하여 제5 마스크층(270)을 패터닝할 수 있다. 제5 마스크층(270)이 패터닝되어 제5 마스크 패턴들(271)이 형성될 수 있다.
도 13a 및 13b를 참조하면, 제1 내지 제5 상부 스페이서들(USP1-USP5) 및 제5 마스크 패턴들(271)을 식각 마스크로 하여 하부 희생층(260)을 패터닝할 수 있다. 하부 희생층(260)이 패터닝되어 제1 내지 제5 하부 희생 패턴들(261-265)이 형성될 수 있다.
제1 내지 제5 하부 희생 패턴들(261-265)은 제1 내지 제5 상부 스페이서들(USP1-USP5)과 수직적으로 중첩될 수 있다. 다시 말하면, 제1 내지 제5 하부 희생 패턴들(261-265)의 평면적 형상은 제1 내지 제5 상부 스페이서들(USP1-USP5)의 평면적 형상은 실질적으로 동일할 수 있다.
각각의 제1 내지 제5 하부 희생 패턴들(261-265)은 내측벽(ISW) 및 외측벽(OSW)을 포함할 수 있다.
도 14a 및 14b를 참조하면, 제1 내지 제5 하부 희생 패턴들(261-265)의 내측벽들(ISW) 상에 내측 하부 스페이서들(ILSP)을 형성할 수 있고, 제1 내지 제5 하부 희생 패턴들(261-265)의 외측벽들(OSW) 상에 외측 하부 스페이서들(OLSP)을 형성할 수 있다.
외측 하부 스페이서들(OLSP)은 서로 연결될 수 있다. 다시 말하면, 외측 하부 스페이서들(OLSP)은 일체로 결합될 수 있다.
도 15a 및 15b를 참조하면, 제1 내지 제5 하부 희생 패턴들(261-265)을 제거할 수 있다.
외측 및 내측 하부 스페이서들(OLSP,ILSP)을 식각 마스크로 하여 제4 마스크층(250)을 패터닝할 수 있다. 제4 마스크층(250)이 패터닝되어 제4 마스크 패턴들(251)이 형성될 수 있다.
사이드컷 공정을 통해 내측 하부 스페이서들(ILSP) 및 제4 마스크 패턴들(251)을 패터닝할 수 있다. 외측 하부 스페이서들(OLSP)은 사이드컷 공정에 의해 패터닝되지 않을 수 있다. 다시 말하면, 외측 하부 스페이서들(OLSP)은 사이드컷 공정의 영향을 받지 않을 수 있다.
사이드컷 공정에 의해, 내측 하부 스페이서들(ILSP)의 제1 부분들(SP1) 및 제2 부분들(SP2)이 형성될 수 있다.
사이드컷 공정에 의해 패터닝된 제4 마스크 패턴들(251)은 외측 하부 스페이서들(OLSP) 및 내측 하부 스페이서들(ILSP)의 제1 부분들(SP1) 및 제2 부분들(SP2)과 수직적으로 중첩될 수 있다.
도 16a 및 16b를 참조하면, 외측 하부 스페이서들(OLSP), 내측 하부 스페이서들(ILSP)의 제1 부분들(SP1) 및 제2 부분들(SP2), 및 제4 마스크 패턴들(251)을 식각 마스크로 제1 내지 제3 마스크층들(210,220,230) 및 기판(100)의 일부를 패터닝할 수 있다. 제3 마스크층(230)이 패터닝되어 제3 마스크 패턴들(미도시)이 형성될 수 있고, 제2 마스크층(220)이 패터닝되어 제2 마스크 패턴들(미도시)이 형성될 수 있고, 제1 마스크층(210)이 패터닝되어 제1 마스크 패턴들(미도시)이 형성될 수 있다. 기판(100)의 일부가 패터닝되어 기판(100)의 상부에 활성 구조체들(AS1-AS3), 외측 비활성 패턴들(OIA1-OIA5) 및 내측 비활성 패턴들(IIA1-IIA5)이 형성될 수 있다.
본 발명의 실시예들에 따르면, 제2 및 제3 상부 희생 패턴들(282,283)을 맨드럴(mandrel)로 QPT(quadruple patterning technology) 공정을 수행함으로써, 복수개의 활성 패턴들(AP1-AP3)이 형성될 수 있다. QPT 공정은, 앞서 설명한 상부 스페이서들을 형성하는 공정 및 하부 스페이서들을 형성하는 공정을 포함할 수 있다. 일 예로, 제2 상부 희생 패턴(282)이 기판(100)의 제1 영역(RG1) 상에 형성되고, 제3 상부 희생 패턴(283)이 기판(100)의 제2 영역(RG2) 상에 형성되었을 때, 최종적으로 각각의 제1 및 제2 영역들(RG1,RG2) 상에는 2개의 활성 패턴들(AP1-AP3)이 형성될 수 있다. 제1 및 제2 영역들(RG1,RG2) 사이의 제3 영역(RG3) 상에는 활성 패턴이 형성되지 않을 수 있다.상기 패터닝 공정 후, 잔류하는 외측 및 내측 하부 스페이서들(OLSP,ILSP), 제4 마스크 패턴들(251) 및 제3 마스크 패턴들을 제거할 수 있다.
활성 구조체들(AS1-AS3), 외측 비활성 패턴들(OIA1-OIA5) 및 내측 비활성 패턴들(IIA1-IIA5)이 수직하게 돌출되도록 소자 분리막(ST)이 형성될 수 있다.
다시 도 9a, 9b 및 9c를 참조하면, 기판(100) 상에서 활성 구조체들(AS1-AS3)을 가로지르는 게이트 전극들(GE), 게이트 캐핑 패턴들(CP) 및 게이트 스페이서들(GS)을 형성할 수 있다.
제1 활성 패턴들(AP1) 상에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있고, 제2 및 제3 활성 패턴들(AP2,AP3) 상에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 형성될 수 있다. 제1 및 제2 층간 절연막들(110,120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1,SD2)에 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴들(CP)을 관통하여, 게이트 전극들(GE)에 접속하는 게이트 콘택들(GC)이 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 기판 상에 하부 희생층 및 상부 희생층을 순차적으로 적층하는 것;
    상기 상부 희생층을 패터닝하여 제1 상부 희생 패턴 및 제2 상부 희생 패턴을 형성하는 것;
    상기 제1 및 제2 상부 희생 패턴들의 측벽들 상에 각각 제1 상부 스페이서 및 제2 상부 스페이서를 형성하는 것;
    상기 제1 및 제2 상부 스페이서들을 식각 마스크로 상기 하부 희생층을 패터닝하여 하부 희생 패턴들을 형성하는 것;
    상기 하부 희생 패턴들의 측벽들 상에 하부 스페이서들을 형성하는 것; 및
    상기 하부 스페이서들을 식각 마스크로 상기 기판을 패터닝하는 것을 포함하되,
    상기 제1 및 제2 상부 스페이서들은 서로 연결되는 반도체 소자의 제조방법.
  2. 제1 항에 있어서,
    상기 제1 및 제2 상부 스페이서들의 최대 폭의 2배는 상기 제1 및 제2 상부 희생 패턴들 사이의 최단 거리보다 큰 반도체 소자의 제조방법.
  3. 제2 항에 있어서,
    상기 상부 희생층을 패터닝하는 것은 제3 상부 희생 패턴을 형성하는 것을 포함하고,
    상기 제1 및 제2 상부 스페이서들의 최대 폭의 2배는 상기 제2 및 제3 상부 희생 패턴들 사이의 최단 거리보다 작은 반도체 소자의 제조방법.
  4. 제1 항에 있어서,
    상기 제1 및 제2 상부 스페이서들은 상기 제1 및 제2 상부 희생 패턴들 사이에서 서로 연결되는 반도체 소자의 제조방법.
  5. 제1 항에 있어서,
    사이드컷 공정을 통해 상기 하부 스페이서들을 패터닝하여 제1 부분들 및 제2 부분들을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  6. 제5 항에 있어서,
    상기 제1 부분들은 바(bar) 형태를 가지고,
    상기 제2 부분들은 평면적으로 굴곡진 반도체 소자의 제조방법.
  7. 제6 항에 있어서,
    상기 제1 상부 스페이서의 외측벽 상의 상기 제2 부분 및 상기 제2 상부 스페이서의 외측벽 상의 상기 제2 부분은 서로 연결되는 반도체 소자의 제조방법.
  8. 제1 항에 있어서,
    상기 기판을 패터닝하는 것은,
    상기 기판의 상부에 제1 방향을 따라 순차적으로 제공되는 제1 내지 제6 활성 패턴들;
    상기 제2 및 제3 활성 패턴들을 사이에 두고 서로 이격되는 한 쌍의 제1 내측 비활성 패턴들;
    상기 제4 및 제5 활성 패턴들을 사이에 두고 서로 이격되는 한 쌍의 제2 내측 비활성 패턴들;
    상기 제1 내지 제3 활성 패턴들 및 상기 한 쌍의 제1 내측 비활성 패턴들을 사이에 두고 서로 이격되는 한 쌍의 제1 외측 비활성 패턴들; 및
    상기 제4 내지 제6 활성 패턴들 및 상기 한 쌍의 제2 내측 비활성 패턴들을 사이에 두고 서로 이격되는 한 쌍의 제2 외측 비활성 패턴들을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  9. 제8 항에 있어서,
    상기 제1 외측 비활성 패턴들은 상기 제2 외측 비활성 패턴들과 서로 연결되는 반도체 소자의 제조방법.
  10. 제9 항에 있어서,
    상기 제1 외측 비활성 패턴의 상기 제1 방향으로의 최대 길이는,
    상기 제1 및 제2 활성 패턴들 사이의 제1 피치, 상기 제2 및 제3 활성 패턴들 사이의 제2 피치의 합보다 큰 반도체 소자의 제조방법.
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