KR20160097608A - 반도체 소자를 제조하는 방법 - Google Patents

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송민성
심재황
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삼성전자주식회사
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Abstract

기판 상에 스토퍼 층, 하부 하드 마스크 층, 중간 하드 마스크 층, 및 상부 하드 마스크 패턴을 형성하고, 상기 상부 하드 마스크 패턴의 양 측벽들 상에 제1 스페이서 패턴들을 형성하고, 상기 상부 하드 마스크 패턴을 제거하고, 상기 제1 스페이서 패턴들을 식각 마스크로 상기 중간 하드 마스크 층을 선택적으로 식각하여 중간 하드 마스크 패턴들을 형성하고, 상기 중간 하드 마스크 패턴들의 양 측벽들 상에 제2 스페이서 패턴들을 형성하고, 상기 중간 하드 마스크 패턴들을 제거하고, 상기 제2 스페이서 패턴들을 식각 마스크로 상기 하부 하드 마스크 층을 선택적으로 식각하여 하부 하드 마스크 패턴들을 형성하고, 상기 제2 스페이서 패턴들을 제거하고, 상기 하부 하드 마스크 패턴들 및 상기 스토퍼 층 상에 셀 영역을 노출하고 공통 소스 라인 영역을 덮는 패터닝 마스크 패턴을 형성하고, 상기 하부 하드 마스크 패턴들 및 상기 패터닝 마스크 패턴을 식각 마스크로 상기 스토퍼 층을 선택적으로 식각하여 스토퍼 패턴들을 형성하고, 상기 패터닝 마스크 패턴을 제거하는 것을 포함하는 반도체 소자를 제조하는 방법을 나타낸다.

Description

반도체 소자를 제조하는 방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 다중 패턴을 이용하여 반도체 소자를 제조하는 방법에 관한 것이다.
반도체 소자를 구성하는 회로 패턴의 크기가 급격히 축소되고 있지만, 반도체 기판 상에 패턴을 전사하는 노광 장비의 광학적 해상력 한계에 의해 미세 패턴 형성이 제한되고 있다. 이에 따라, 광학적 노광 해상력 한계를 극복하여 보다 미세한 패턴을 형성하는 방법의 개발에 많은 노력이 집중되고 있다.
또한, 반도체 소자의 선폭이 미세하게 형성되면서 CSL(Common Source Line) 등을 접촉할 때, 셀 면적이 좁아 접촉(contact)의 어려움이 발생하고 있다.
본 발명이 해결하고자 하는 과제는 쿼드로플 패터닝 기술을 이용하여 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 다중 패턴을 이용하여 셀 영역 상의 액티브 영역이 공통으로 형성되는 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법은 기판 상에 스토퍼 층, 하부 하드 마스크 층, 중간 하드 마스크 층, 및 상부 하드 마스크 패턴을 형성하고, 상기 상부 하드 마스크 패턴의 양 측벽들 상에 제1 스페이서 패턴들을 형성하고, 상기 상부 하드 마스크 패턴을 제거하고, 상기 제1 스페이서 패턴들을 식각 마스크로 상기 중간 하드 마스크 층을 선택적으로 식각하여 중간 하드 마스크 패턴들을 형성하고, 상기 제1 스페이서 패턴들을 제거하고, 상기 중간 하드 마스크 패턴들의 양 측벽들 상에 제2 스페이서 패턴들을 형성하고, 상기 중간 하드 마스크 패턴들을 제거하고, 상기 제2 스페이서 패턴들을 식각 마스크로 상기 하부 하드 마스크 층을 선택적으로 식각하여 하부 하드 마스크 패턴들을 형성하고, 상기 제2 스페이서 패턴들을 제거하고, 상기 하부 하드 마스크 패턴들 및 상기 스토퍼 층 상에 셀 영역을 노출하고 공통 소스 라인 영역을 덮는 패터닝 마스크 패턴을 형성하고, 상기 하부 하드 마스크 패턴들 및 상기 패터닝 마스크 패턴을 식각 마스크로 상기 스토퍼 층을 선택적으로 식각하여 스토퍼 패턴들을 형성하고, 상기 패터닝 마스크 패턴을 제거하는 것을 포함할 수 있다.
또한, 상기 상부 하드 마스크 패턴은, 제1 상부 하드 마스크 패턴 및 상기 제1 상부 하드 마스크 패턴 상의 제2 상부 하드 마스크 패턴을 포함할 수 있다.
또한, 상기 중간 하드 마스크 층은, 제1 중간 하드 마스크 층 및 상기 제1 중간 하드 마스크 층 상의 제2 중간 하드 마스크 층을 포함할 수 있다.
또한, 상기 기판과 상기 스토퍼층 사이에 터널 유전막과 정보 저장막을 형성하고, 상기 스토퍼 패턴들을 식각 마스크로 상기 터널 유전막과 상기 정보 저장막을 식각하여 터널 유전막 패턴들과 정보 저장막 패턴들을 형성하고, 및, 상기 스토퍼 패턴들을 식각 마스크로 상기 기판을 식각하여 셀 트렌치를 형성하는 것을 더 포함할 수 있다.
또한, 상기 셀 트렌치들은 상면도에서 막대 형태 또는 바 형태를 포함할 수 있다.
또한, 상기 셀 트렌치들은 상면도에서 반원 띠(half circle band) 형태 또는 바(bar) 형태를 포함할 수 있다.
또한, 상기 셀 트렌치를 형성하는 것은, 상기 셀 트렌치들을 둘러싼 형태의 더미 영역을 형성하는 것을 포함할 수 있다.
또한, 상기 셀 트렌치들이 형성된 상기 기판 상에 코어 절연물층을 형성하고, 상기 코어 절연물층을 리세스하여 상기 셀 트렌치들의 내부에 셀 충진 절연물을 형성하고, 상기 셀 충진 절연물 상에 유전막층을 형성하고, 상기 유전막층 상에 컨트롤 게이트 전극막과 캡핑절연층을 더 형성할 수 있다.
또한, 상기 패터닝 마스크 패턴은 포토레지스트를 포함할 수 있다.
또한, 상기 패터닝 마스크 패턴은 상기 하부 하드 마스크 패턴 및 상기 스토퍼 층을 선택적으로 노출시키는 오프닝 패턴들을 포함할 수 있다.
또한, 상기 스토퍼 패턴들을 형성하는 것은, 상기 오프닝 패턴들에 의해 노출된 상기 하부 하드 마스크 패턴을 식각 마스크로 상기 스토퍼 층을 식각하여 상기 스토퍼 패턴들을 형성하고, 상기 스토퍼 패턴들 상에 상기 노출된 하부 하드 마스크 패턴이 얇아진 하부 하드 마스크 패턴들로 잔존하며, 상기 패터닝 마스크 패턴에 의해 마스킹된 상기 스토퍼 층은 상면도에서 반원 띠(half circle band) 형태를 포함하고, 및, 상기 오프닝 패턴들은 상면도에서 상기 하부 하드 마스크 패턴들의 외곽 라운드 또는 연결 모양을 노출시킬 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들은 쿼드로플 패터닝 기술을 이용하여 노광 장비의 광학적 해상력 한계를 극복한 미세 패턴으로 제조될 수 있다.
또한, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들은 다중 패턴을 이용하여 셀 영역 상의 액티브 영역이 공통으로 형성되므로 CSL은 셀 접촉 면적의 구애 없이 형성될 수 있다. 이에 따라 반도체 소자를 제조하는 수율이 높아질 수 있다.
기타, 본 발명의 기술적 사상에 의한 다양한 효과들은 상세한 설명 내에 추가될 것이다.
도 1a 및 1b 내지 도 18은 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 개략적으로 도시한 도면들이다. 도 1a 내지 14a는 상면도들이고, 도 1b 내지 14b 및 15 내지 18은 I-I' 방향을 따라 절단한 반도체 소자의 종단면도들이고, 도 11c 내지 14c는 II-II' 방향을 따라 절단한 반도체 소자의 종단면도들이다.
도 19a 및 19b 내지 도 32a 내지 32c는 본 발명의 일 실시예들에 의한 반도체 소자를 제조하는 방법을 개략적으로 도시한 도면들이다. 도 19a 내지 32a는 반도체 소자의 상면도들이고, 도 19b 내지 32b는 III-III'을 따라 절단한 반도체 소자의 종단면도들이고, 도 29c 내지 32c는 상기 VI-VI'을 따라 절단한 반도체 소자의 종단면도들이다.
도 33 내지 도 36은 본 발명의 다양한 실시예에 의한 반도체 소자의 액티브 영역을 형성하는 방법을 개략적으로 도시한 반도체 소자의 평면도들이다.
도 37 내지 도 40은 본 발명의 다양한 실시예에 의한 반도체 소자의 액티브 영역을 형성하는 방법을 개략적으로 도시한 반도체 소자의 평면도들이다.
도 41은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 42 및 도 43은 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)'이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a 및 1b 내지 도 18은 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 개략적으로 도시한 도면들이다. 도 1a 내지 14a는 상면도들이고, 도 1b 내지 14b 및 15 내지 18은 I-I' 방향을 따라 절단한 반도체 소자의 종단면도들이고, 도 11c 내지 14c는 II-II' 방향을 따라 절단한 반도체 소자의 종단면도들이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은 기판(100) 상에 터널 유전막(110), 정보저장막(115), 스토퍼 층(120), 하부 하드 마스크 층(125), 중간 하드 마스크 층(130, 135), 상부 하드 마스크 층(140, 145), 및 제1 패터닝 마스크 패턴(150)을 형성하는 것을 포함할 수 있다.
상기 기판(100)은 실리콘 웨이퍼일 수 있다. 예를 들어, 상기 기판(100)은 단결정 실리콘 웨이퍼, SOI(silicon on insulator) 웨이퍼, 화합물 반도체 웨이퍼, 또는 기타 탄소나 게르마늄 등을 포함하는 에피택셜 실리콘 웨이퍼등 일 수 있다.
상기 터널 유전막(110)은 실리콘 산화막, 실리콘산질화막(SiON layer), 질소 도핑된 실리콘 산화막(nitrogen doped silicon oxide layer) 또는 고유전막그룹(high-k dielectric group)중 하나를 포함할 수 있다. 상기 고유전막은 알루미늄산화막 (AlO layer), 지르코늄산화막(ZrO layer), 하프늄산화막(HfO layer) 및 란타늄산화막(LaO layer) 등과 같이 실리콘 산화막보다 높은 유전상수를 갖는 유전막을 포함할 수 있다. 상기 터널 유전막(110)은 화학기상증착법(CVD) 또는 원자층증착법(ALD) 등을 이용하여 형성될 수 있다
상기 정보저장막(115)은 플래쉬등과 같은 비휘발성 메모리 소자의 정보를 저장할 수 있다. 예를 들어, 상기 정보저장막(115)은 플로팅 게이트 전극을 포함할 수 있다. 상기 정보저장막(115)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 예를 들어, 상기 터널 유전막(110)상에 화학기상증착법으로 폴리실리콘막이 증착된 후, 상기 폴리실리콘막에 불순물이 도핑되어 상기 정보저장막(115)이 형성될 수 있다. 또는, 상기 정보저장막(115)은 폴리실리콘막이 증착되는 동안 불순물이 도핑되어 형성될 수도 있다.
상기 스토퍼 층(120)은 상기 정보저장막(115) 상에 화학기상증착법을 이용하여 형성될 수 있다. 상기 스토퍼 층(120)은 실리콘 산화막을 포함할 수 있다.
상기 하부 하드 마스크 층(125)은 상기 스토퍼 층(120)과 식각 선택비를 가질 수 있다. 예를 들어, 상기 하부 하드 마스크 층(125)은 폴리실리콘을 포함할 수 있다.
상기 중간 하드 마스크 층(130, 135)는 제1 중간 하드 마스크 층(130) 및 제2 중간 하드 마스크 층(135)를 포함할 수 있다.
상기 제1 중간 하드 마스크 층(130)은 상기 하부 하드 마스크 층(125)과 식각 선택비를 가질 수 있다. 부가하여, 상기 제1 중간 하드 마스크 층(130)은 산화물 계열의 물질과 식각 선택비를 가질 수 있다. 예를 들어, 상기 제1 중간 하드 마스크 층(130)은 SOH(spin on hard mask)를 포함할 수 있다.
상기 제2 중간 하드 마스크 층(135)은 상기 제1 중간 하드 마스크 층(130)과 식각 선택비를 가질 수 있다. 상기 제2 중간 하드 마스크 층(135)은 상기 제1 중간 하드 마스크 층을 캡핑할 수 있다. 상기 캡핑은 유동성이 있는(soft) 하부막을 고정시킬 수 있도록 상기 하부막 상에 단단한(hard) 성질의 물질막을 형성하는 것을 의미할 수 있다. 상기 제2 중간 하드 마스크 층(135)은 실리콘산화질화물(SiON, silicon oxy-nitride)을 포함할 수 있다. 상기 제2 중간 하드 마스크 층(135)이 유기물을 포함할 경우, 상기 제1 중간 하드 마스크 층(130)은 무기물을 포함할 수 있다. 상기 제1 중간 하드 마스크 층(130) 및 상기 제2 중간 하드 마스크 층(135)은 더 좋은 결과를 기대할 수 있는 유기물과 무기물의 조합으로 응용될 수 있다.
상기 상부 하드 마스크 층(140, 145)는 제1 상부 하드 마스크 층(140) 및 제2 상부 하드 마스크 층(145)를 포함할 수 있다.
상기 제1 상부 하드 마스크 층(140)은 상기 제2 중간 하드 마스크 층(135)과 식각 선택비를 가질 수 있다. 부가하여, 상기 제1 상부 하드 마스크 층(140)은 산화물 계열의 물질과 식각 선택비를 가질 수 있다. 예를 들어, 상기 제1 상부 하드 마스크 층(140)은 SOH를 포함할 수 있다.
상기 제1 상부 하드 마스크 층(140)은 상기 제2 상부 하드 마스크 층(145)과 식각 선택비를 가질 수 있다. 상기 제2 상부 하드 마스크 층(145)은 상기 제1 상부 하드 마스크 층(140)을 캡핑할 수 있다. 상기 제2 상부 하드 마스크 층(145)은 실리콘 산화질화물(SiON)을 포함할 수 있다.
상기 제1 패터닝 마스크 패턴(150)은 상기 제2 상부 하드 마스크 층(145)의 표면을 선택적으로 노출시키는 오프닝들(O1, O2, O3)을 포함할 수 있다. 상기 제1 패터닝 마스크 패턴(150)은 포토 레지스트와 같은 유기물 계열의 소프트마스크, 또는 무기물 계열의 하드마스크를 포함할 수 있다.
도 2a 및 도 2b를 참조하면, 상기 방법은 상기 제1 패터닝 마스크 패턴(150)을 식각 마스크로 상기 제1 상부 하드 마스크 층(140) 및 상기 제2 상부 하드 마스크 층(145)을 식각하여 상기 제2 중간 하드 마스크 층(135)의 표면을 선택적으로 노출시키는 제1 상부 하드 마스크 패턴(140a) 및 제2 상부 하드 마스크 패턴(145a)을 형성하는 것을 포함할 수 있다. 상기 제1 패터닝 마스크 패턴(150)은 제거될 수 있다.
도 3a 및 도 3b를 참조하면, 상기 방법은 상기 제2 중간 하드 마스크 층(135)의 노출된 표면, 상기 제1 상부 하드 마스크 패턴들(140a) 및 제2 상부 하드 마스크 패턴(145a)을 덮는 제1 스페이서 층(155)을 형성하는 것을 포함할 수 있다. 상기 제1 스페이서 층(155)은 실리콘 산화물을 포함할 수 있다.
도 4a 및 도 4b를 참조하면, 상기 방법은 상기 제1 스페이서 층(155)을 식각하여 제1 스페이서 패턴들(155a)을 형성하는 것을 포함할 수 있다. 상기 제1 스페이스 패턴들(155a)은 에치-백 공정을 수행하여 형성될 수 있다. 상기 제1 스페이서 패턴들(155a)은 상기 제1 중간 하드 마스크 패턴들(140a)의 측벽들 상에 스페이서 형태로 형성될 수 있다. 이 공정에서, 상기 제2 상부 하드 마스크 패턴(145a)이 대부분 또는 전부 제거되고, 상기 제2 중간 하드 마스크 층(135)과 상기 제1 상부 하드 마스크 패턴들(140a)이 노출될 수 있다. 이때, 상기 제1 스페이서 패턴들(155a)은 상기 제1 상부 하드 마스크 패턴들(140a)의 측벽들을 둘러싸는 링 형태로 형성될 수 있다.
도 5a 및 도 5b를 참조하면, 상기 방법은 상기 제1 스페이서 패턴들(155a)사이에 노출된 상기 제1 상부 하드 마스크 패턴(140a)을 제거하여 상기 제2 중간 하드 마스크 층(135)을 노출시키는 것을 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 방법은 상기 제1 스페이서 패턴(155a)을 식각 마스크로 상기 제1 중간 하드 마스크 층(130) 및 상기 제2 중간 하드 마스크 층(135)을 식각하여 상기 하부 하드 마스크 층(125)의 표면을 선택적으로 노출시키는 제1 중간 하드 마스크 패턴들(130a) 및 제2 중간 하드 마스크 패턴들(135a)을 형성하는 것을 포함할 수 있다. 상기 제1 스페이서 패턴들(155a)은 제거될 수 있다.
도 7a 및 도 7b를 참조하면, 상기 방법은 상기 하부 하드 마스크 층(125)의 노출된 표면, 상기 제1 중간 하드 마스크 층 (130a) 및 제2 중간 하드 마스크 패턴들(135a)을 덮는 제2 스페이서 층(160)을 형성하는 것을 포함할 수 있다. 상기 제2 스페이서 층(160)은 실리콘 산화물을 포함할 수 있다. 상기 제2 스페이서 층(160)은 횡방향으로 각각 두께와 공간들이 동일 또는 유사하도록 형성될 수 있다. 이것은 패터닝 해상도를 4배로 개선할 수 있는 쿼드로 패터닝 기술을 구현할 수 있기 때문이다.
도 8a 및 도 8b를 참조하면, 상기 방법은 상기 제2 스페이서 층(160)을 식각하여 제2 스페이서 패턴들(160a)을 형성하는 것을 포함할 수 있다. 상기 제2 스페이스 패턴들(160a)은 에치-백 공정을 수행하여 형성될 수 있다. 상기 제2 스페이서 패턴들(160a)은 상기 제1 중간 하드 마스크 패턴들(130a)의 측벽들 상에 스페이서 형태로 형성될 수 있다. 이 공정에서, 상기 제2 중간 하드 마스크 패턴들(135a)이 대부분 또는 전부 제거되고, 상기 하부 하드 마스크 층(125)과 상기 제1 중간 하드 마스크 패턴들(130a)이 노출될 수 있다. 이때, 상기 제2 스페이서 패턴들(160a)은 상기 제1 중간 하드 마스크 패턴들(130a)의 측벽들을 둘러싸는 링 형태로 형성될 수 있다.
도 9a 및 도 9b를 참조하면, 상기 방법은 상기 제2 스페이서 패턴들(160a)사이에 노출된 상기 제1 중간 하드 마스크 패턴들(130a)을 제거하여 상기 하부 하드 마스크 층(125)을 노출시키는 것을 포함할 수 있다.
도 10a 및 도 10b를 참조하면, 상기 방법은 상기 제2 스페이서 패턴들(160a)을 식각 마스크로 상기 하부 하드 마스크 층(125)을 식각하여 상기 스토퍼 층(120)의 표면을 선택적으로 노출시키는 하부 하드 마스크 패턴들(125a)을 형성하는 것을 포함할 수 있다. 상기 제2 스페이서 패턴들(160a)은 제거될 수 있다.
도 11a, 도 11b, 및 도 11c를 참조하면, 상기 방법은 상기 스토퍼 층(120)의 표면을 선택적으로 노출시키는 상기 하부 하드 마스크 패턴들(125a)상에 제2 패터닝 마스크 패턴(170)을 형성하는 것을 포함할 수 있다. 상기 제2 패터닝 마스크 패턴(170)은 셀 영역(C)을 노출하고 공통 소스 라인 영역을 덮을 수 있다. 상기 제2 패터닝 마스크 패턴(170)은 상기 스토퍼 층(120)의 표면 및 상기 하부 하드 마스크 패턴들(125a, 125a')을 선택적으로 노출시키는 오프닝 패턴들(O4, O5)을 포함할 수 있다. 이에 따라, 상기 하부 하드 마스크 패턴들(125a, 125a')은 노출된 하부 하드 마스크 패턴들(125a')과 마스킹된 하부 하드 마스크 패턴들(125a)로 구분될 수 있다. 상기 제2 패터닝 마스크 패턴(170)은 포토레지스트 같은 유기물 계열의 소프트마스크, 또는 무기물 계열의 하드마스크를 포함할 수 있다. 상기 제2 패터닝 마스크 패턴(170)은 상기 오프닝 패턴들(O4, O5)을 통해 셀 영역(C)을 정의할 수 있다. 상기 제2 패터닝 마스크 패턴(170)은 상기 셀 영역(C) 중 액티브 영역을 공통으로 형성할 수 있도록 한다. 즉, 도 11c를 참조하면, 상기 제2 패터닝 마스크 패턴(170)은 상기 스토퍼 층(120)의 표면과 상기 하부 하드 마스크 패턴들(125a)을 덮어 공통 소스 라인 영역으로 이용될 액티브 영역을 공통으로 형성할 수 있도록 한다.
도 12a, 도 12b, 및 도 12c를 참조하면, 상기 방법은 상기 제2 패터닝 마스크 패턴(170)을 식각 마스크로 상기 스토퍼 층(120)을 식각하여 상기 정보저장막(115)의 표면을 선택적으로 노출시키는 스토퍼 패턴들(120a)을 형성하는 것을 포함할 수 있다. 자세하게는, 상기 제2 패터닝 마스크 패턴(170) 및 상기 하부 하드 마스크 패턴들(125a, 125a')을 식각 마스크로 상기 스토퍼 층(120)을 식각하여 상기 정보저장막(115)을 선택적으로 노출하는 스토퍼 패턴들(120a)이 형성된다. 이후, 상기 제2 패터닝 마스크 패턴(170)은 제거될 수 있다. 이때, 상기 오프닝 패턴들(O4, O5)에 의해 노출된 상기 하부 하드 마스크 패턴들(125a')은 완전히 제거되지 않고 얇아진 하부 하드 마스크 패턴들(125a'1)으로 잔존할 수 있다. 상기 제2 패터닝 마스크 패턴(170)에 의해 마스킹되었던 부분의 상기 하부 하드 마스크 패턴들(125a)은 그대로 존재할 수 있다.
도 13a, 도 13b, 및 도 13c를 참조하면, 상기 방법은 상기 스토퍼 패턴들(120a)을 식각 마스크로 상기 셀 영역(C)의 상기 정보저장막(115) 및 상기 터널유전막(110)을 식각하여 상기 기판(100)의 표면을 선택적으로 노출시키는 정보저장막 패턴들(115a) 및 터널유전막 패턴들(110a)을 형성하는 것을 포함할 수 있다. 상기 오프닝 패턴들(O4, O5)에 의해 노출된 상기 잔존하는 얇아진 하부 하드 마스크 패턴들(125a'1)이 완전히 제거되어 상기 스토퍼 패턴들(120a)이 전체적으로 노출될 수 있다. 이때, 상기 제2 패터닝 마스크 패턴(170)에 의해 마스킹되었던 부분의 상기 하부 하드 마스크 패턴들(125a)은 완전히 제거되지 않고 얇아진 하부 하드 마스크 패턴들(125a1)로 잔존할 수 있다.
도 14a, 도 14b, 및 도 14c를 참조하면, 상기 스토퍼 패턴들(120a), 상기 정보저장막 패턴들(115a) 및 상기 터널유전막 패턴들(110a)을 식각마스크로 상기 기판(100)을 식각하여 셀 트렌치들(175)을 형성하는 것을 포함할 수 있다. 동시에 상기 잔존하는 얇아진 하부 하드 마스크 패턴들(125a1)과 상기 스토퍼 패턴(120a)들이 제거될 수 있다. 상면도에서 상기 트렌치들(175)은 막대 형태 또는 바 형태를 포함할 수 있다. 상기 셀 영역(C)의 가장자리 부분에는 더미 영역(175a)이 형성될 수 있다. 그리고, 도 14C를 참조하면, 상기 셀 영역(C) 상의 상기 액티브 영역이 공통으로 형성될 수 있다. 공통으로 형성된 상기 액티브 영역을 공통 소스 라인으로 이용할 수 있다. 이에, 이후 공정에서 CSL(Common Source Line)을 형성할 때, 셀 접촉 면적의 구애 없이(without regard to) 형성될 수 있다.
도 15를 참조하면, 상기 방법은 상기 기판(100)상에 전면적으로 코어 스토퍼 층(180)을 형성하는 것을 포함할 수 있다. 상기 코어 스토퍼 층(180)은 유동성이 좋고 갭필 특성이 좋은 물질로 형성될 수 있다. 상기 코어 스토퍼 층(180)은 코팅 방법으로 형성될 수 있다. 상기 코어 스토퍼 층(180)은 실라젠계 물질로 형성될 수 있고 구체적으로 TOSZ(Tonen Silazene)로 형성될 수 있다.
도 16을 참조하면, 상기 방법은 에치-백 공정을 수행하여 상기 코어 스토퍼 층(180)을 리세스하여 상기 셀 트렌치들(175)의 내부에 충진된 셀 충진 절연물(181)을 형성하는 것을 포함할 수 있다.
도 17을 참조하면, 상기 방법은 상기 셀 충진 절연물(181)상에 유전막층(185)을 형성하는 것을 포함할 수 있다. 상기 유전막층(185)은 화학기상증착방법(CVD) 또는 원자층증착방법(ALD)으로 형성될 수 있다. 상기 유전막층(185)은 예를 들어 다층의 SiO2/SiN/SiO2 (ONO)를 포함할 수 있다.
도 18을 참조하면, 상기 방법은 상기 유전막층(185)상에 컨트롤 게이트 전극막(190)과 캡핑 절연층(195)을 형성하는 것을 포함할 수 있다. 상기 컨트롤 게이트 전극막(190)은 메탈, 메탈 실리사이드 또는 불순물이 도핑된 반도체 막으로 형성될 수 있다. 상기 캡핑 절연층(195)은 실리콘산화물, 실리콘질화물 또는 실리콘산화질화물로 형성될 수 있다. 이후, 후속 공정들이 더 수행될 수 있다.
이상, 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자의 구조들을 구현하는 방법을 전체적으로 설명하였다.
도 19a 및 19b 내지 도 32a 내지 32c는 본 발명의 일 실시예들에 의한 반도체 소자를 제조하는 방법을 개략적으로 도시한 도면들이다. 도 19a 내지 32a는 반도체 소자의 상면도들이고, 도 19b 내지 32b는 III-III'을 따라 절단한 반도체 소자의 종단면도들이고, 도 29c 내지 32c는 상기 VI-VI'을 따라 절단한 반도체 소자의 종단면도들이다.
도 19a 및 도 19b를 참조하면, 상기 방법은 기판(200) 상에 터널 유전막(210), 정보저장막(215), 스토퍼 층(220), 하부 하드 마스크 층(225), 중간 하드 마스크 층(230, 235), 상부 하드 마스크 층(240, 245), 및 제1 패터닝 마스크 패턴(250)을 형성하는 것을 포함할 수 있다.
상기 기판(200)은 단결정 실리콘 웨이퍼, SOI(silicon on insulator) 웨이퍼, 화합물 반도체 웨이퍼, 또는 기타 탄소나 게르마늄등을 포함하는 에피택셜 실리콘 웨이퍼 일 수 있다.
상기 터널 유전막(210)은 실리콘 산화막, 실리콘산질화막(SiON layer), 질소 도핑된 실리콘산화막(nitrogen doped Si oxide layer) 및 고유전막그룹(high-k dielectric group) 중 하나를 포함할 수 있다. 상기 고유전막은 알루미늄산화막 (AlO layer), 지르코늄산화막(ZrO layer), 하프늄산화막(HfO layer) 및 란타늄산화막(LaO layer) 등과 같이 실리콘 산화막보다 높은 유전상수를 갖는 유전막을 포함할 수 있다. 상기 정보저장막(215)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 스토퍼 층(220)은 실리콘 산화막을 포함할 수 있다. 상기 하부 하드 마스크 층(225)은 폴리 실리콘을 포함할 수 있다. 상기 중간 하드 마스크 층(230, 235)는 제1 중간 하드 마스크 층(230) 및 제2 중간 하드 마스크 층(235)를 포함할 수 있다. 상기 제1 중간 하드 마스크 층(230)은 SOH를 포함할 수 있다. 상기 제2 중간 하드 마스크 층(235)은 실리콘산화질화물(SiON, silicon oxy-nitride)을 포함할 수 있다. 상기 상부 하드 마스크 층(240, 245)는 제1 상부 하드 마스크 층(240) 및 제2 상부 하드 마스크 층(245)를 포함할 수 있다. 상기 제1 상부 하드 마스크 층(240)은 SOH를 포함할 수 있다. 상기 제2 상부 하드 마스크 층(245)은 실리콘 산화질화물(SiON)을 포함할 수 있다.
상기 제1 패터닝 마스크 패턴들(250)은 상기 제2 상부 하드 마스크 층(245)의 표면을 선택적으로 마스킹하는 바 형태를 가질 수 있다. 상기 제1 패터닝 마스크 패턴들(250)은 포토레지스트와 같은 유기물 계열의 소프트마스크, 또는 무기물 계열의 하드마스크를 포함할 수 있다.
도 20a 및 도 20b를 참조하면, 상기 방법은 상기 제1 패터닝 마스크 패턴들(250)을 식각 마스크로 상기 제1 상부 하드 마스크 층(240) 및 상기 제2 상부 하드 마스크 층(245)을 식각하여 상기 제2 중간 하드 마스크 층(235)의 표면을 선택적으로 노출시키는 제1 상부 하드 마스크 패턴들(240a) 및 제2 상부 하드 마스크 패턴들(245a)을 형성하는 것을 포함할 수 있다. 상기 제1 패터닝 마스크 패턴들(250)은 제거될 수 있다.
도 21a 및 도 21b를 참조하면, 상기 방법은 상기 제2 중간 하드 마스크 층(235)의 노출된 표면, 상기 제1 상부 하드 마스크 패턴들(240a) 및 제2 상부 하드 마스크 패턴들(245a)을 덮는 제1 스페이서 층(255)을 형성하는 것을 포함할 수 있다. 상기 제1 스페이서 층(255)은 실리콘 산화물을 포함할 수 있다.
도 22a 및 도 22b를 참조하면, 상기 방법은 상기 제1 스페이서 층(255)을 식각하여 제1 스페이서 패턴들(255a)을 형성하는 것을 포함할 수 있다. 상기 제1 스페이스패턴들(255a)은 에치-백 공정을 수행하여 형성될 수 있다. 단면도에서, 상기 제1 스페이서 패턴들(255a)은 상기 제2 상부 하드 마스크 패턴들(245a)의 양 측벽들 상에 스페이서 형태로 형성될 수 있다. 이 공정에서, 상기 제2 상부 하드 마스크 패턴들(245a)이 대부분 또는 전부 제거되고, 상기 제2 중간 하드 마스크 층(235)과 상기 제1 상부 하드 마스크 패턴들(240a)이 노출된다. 상면도에서, 상기 제1 스페이서 패턴들(255a)은 상기 제1 상부 하드 마스크 패턴들(240a)의 측벽을 둘러싸는 링 형태를 포함할 수 있다.
도 23a 및 도 23b를 참조하면, 상기 방법은 상기 제1 스페이서 패턴들(255a)사이에 노출된 상기 제1 상부 하드 마스크 패턴들(240a)을 제거하여 상기 제2 중간 하드 마스크 층(235)을 노출시키는 것을 포함할 수 있다.
도 24a 및 도 24b를 참조하면, 상기 방법은 상기 제1 스페이서 패턴들(255a)을 식각 마스크로 상기 제1 중간 하드 마스크 층(230) 및 상기 제2 중간 하드 마스크 층(235)을 식각하여 상기 하부 하드 마스크 층(225)의 표면을 선택적으로 노출시키는 제1 중간 하드 마스크 패턴들(230a), 및 제2 중간 하드 마스크 패턴들(235a)을 형성하는 것을 포함할 수 있다. 상기 제1 스페이서 패턴들(255a)은 제거될 수 있다.
도 25a 및 도 25b를 참조하면, 상기 방법은 상기 하부 하드 마스크 층(225)의 노출된 표면, 상기 제1 중간 하드 마스크 층(230a), 및 제2 중간 하드 마스크 패턴들(235a)을 덮는 제2 스페이서 층(260)을 형성하는 것을 포함할 수 있다. 상기 제2 스페이서 층(260)은 실리콘 산화물을 포함할 수 있다. 상기 제2 스페이서 층(260)은 횡방향으로 각각 두께와 공간들이 동일 또는 유사하도록 형성될 수 있다.
도 26a 및 도 26b를 참조하면, 상기 방법은 상기 제2 스페이서 층(260)을 식각하여 제2 스페이서 패턴들(260a)을 형성하는 것을 포함할 수 있다. 상기 제2 스페이서 패턴들(260a)은 에치-백 공정을 수행하여 형성될 수 있다. 상기 제2 스페이서 패턴들(260a)은 상기 제1 중간 하드 마스크 층(230a)의 양 측벽들 상에 스페이서 형태로 형성될 수 있다. 이 공정에서, 상기 제2 중간 하드 마스크 패턴들(235a)이 대부분 또는 전부 제거되고, 상기 하부 하드 마스크 층(225)과 상기 제1 중간 하드 마스크 패턴들(230a)이 노출된다. 상면도에서, 상기 제2 스페이서 패턴들(260a)은 상기 제1 중간 하드 마스크 패턴들(230a)의 측벽을 둘러싸는 링 형태를 포함할 수 있다.
도 27a 및 도 27b를 참조하면, 상기 방법은 상기 제2 스페이서 패턴들(260a)사이에 노출된 상기 제1 중간 하드 마스크 패턴들(230a)을 제거하여 상기 하부 하드 마스크 층(225)을 노출시키는 것을 포함할 수 있다.
도 28a 및 도 28b를 참조하면, 상기 방법은 상기 제2 스페이서 패턴들(260a)을 식각 마스크로 상기 하부 하드 마스크 층(225)을 식각하여 상기 스토퍼 층(220)의 표면을 노출시키는 하부 하드 마스크 패턴들(225a)을 형성하는 것을 포함할 수 있다. 상기 제2 스페이서 패턴들(260a)은 제거될 수 있다.
도 29a, 도 29b, 및 도 29c를 참조하면, 상기 방법은 상기 스토퍼 층(220)의 표면을 노출시킨 상기 하부 하드 마스크 패턴들(225a)상에 제2 패터닝 마스크 패턴(270)을 형성하는 것을 포함할 수 있다. 상기 제2 패터닝 마스크 패턴(270)은 셀 영역(C)을 노출하고 공통 소스 라인 영역을 덮을 수 있다. 상기 제2 패터닝 마스크 패턴(270)은 상기 스토퍼 층(220)의 표면 및 상기 하부 하드 마스크 패턴들(225a, 225a')을 선택적으로 노출시키는 오프닝 패턴들(O6, O7)을 포함할 수 있다. 이에 따라, 상기 하부 하드 마스크 패턴들(225a, 225a')은 노출된 하부 하드 마스크 패턴들(225a')과 마스킹된 하부 하드 마스크 패턴들(225a)으로 구분될 수 있다. 상기 제2 패터닝 마스크 패턴(270)은 포토레지스트와 같은 유기물 계열의 소프트마스크, 또는 무기물 계열의 하드마스크를 포함할 수 있다. 상기 제2 패터닝 마스크 패턴(270)은 상기 오프닝 패턴들(O6, O7)을 통해 셀 영역(C)을 정의할 수 있다. 상기 제2 패터닝 마스크 패턴(270)은 상기 셀 영역(C) 상에 액티브 영역을 공통으로 형성할 수 있도록 한다. 즉, 도 29C를 참조하면, 상기 제2 패터닝 마스크 패턴(270)은 상기 스토퍼 층(220)의 표면과 상기 하부 하드 마스크 패턴들(225a)을 덮어 공통 소스 라인 영역으로 이용될 액티브 영역을 공통으로 형성할 수 있도록 한다.
도 30a, 도 30b, 및 도 30c를 참조하면, 상기 방법은 상기 제2 패터닝 마스크 패턴(270)을 식각 마스크로 상기 스토퍼 층(220)을 식각하여 상기 정보저장막(215)의 표면을 선택적으로 노출시키는 스토퍼 패턴들(220a)을 형성하는 것을 포함할 수 있다. 자세하게는, 상기 제2 패터닝 마스크 패턴(270)이 제거되고, 상기 하부 하드 마스크 패턴들(225a)을 식각 마스크로 상기 스토퍼 층(220)이 패터닝되어 상기 정보저장막(215)이 선택적으로 노출되는 스토퍼 패턴들(220a)이 형성될 수 있다. 상기 오프닝 패턴들(O6, O7)에 의해 노출된 상기 하부 하드 마스크 패턴들(225a')은 완전히 제거되지 않고 얇아진 하부 하드 마스크 패턴들(225a'1)로 잔존될 수 있다. 상기 제2 패터닝 마스크 패턴(270)에 의해 마스킹되었던 부분의 상기 하부 하드 마스크 패턴들(225a)은 그대로 존재할 수 있다.
도 31a, 도 31b, 및 도 31c를 참조하면, 상기 방법은 상기 스토퍼 패턴들(220a)을 식각 마스크로 상기 셀 영역(C)의 상기 정보저장막(215) 및 상기 터널유전막(210)을 식각하여 상기 기판(200)의 표면을 선택적으로 노출시키는 정보저장막 패턴들(215a) 및 터널유전막 패턴들(210a)을 형성하는 것을 포함할 수 있다. 상기 오프닝 패턴들(O6, O7)에 의해 노출된 상기 잔존하는 얇아진 하부 하드 마스크 패턴들(225a'1)이 완전히 제거되어 상기 스토퍼 패턴들(220a)이 전체적으로 노출될 수 있다.
도 32a, 도 32b, 및 도 32c를 참조하면, 상기 방법은 상기 스토퍼 패턴들(220a), 상기 정보저장막 패턴들(215a) 및 상기 터널유전막 패턴들(210a)을 식각마스크로 상기 기판(200)을 식각하여 셀 트렌치들(275)을 형성하는 것을 포함할 수 있다. 동시에 상기 잔존하는 얇아진 하부 하드 마스크 패턴들(225a1)과 상기 스토퍼 패턴들(220a)이 제거될 수 있다. 상면도에서 상기 트렌치들(275)은 막대 형태 또는 바 형태를 포함할 수 있다. 상기 셀 영역(C)의 가장자리 부분에는 더미 영역(275a)이 형성될 수 있다. 그리고, 도 32C를 참조하면, 상기 셀 영역(C) 상의 상기 액티브 영역이 공통으로 형성될 수 있다. 공통으로 형성된 상기 액티브 영역을 공통 소스 라인으로 이용할 수 있다. 이에 따라, CSL(Common Source Line)은 셀 접촉 면적과 상관 없이 형성될 수 있다.
이하, 반도체 소자의 제조 방법은 상술한 도 15 내지 도 18과 동일하므로 이를 참조하여 본 발명의 다양한 실시예를 구현할 수 있다. 따라서, 이하 설명을 생략한다.
도 33 내지 도 36은 본 발명의 다양한 실시예에 의한 반도체 소자의 액티브 영역을 형성하는 방법을 개략적으로 도시한 반도체 소자의 평면도들이다. 도 1a 및 도 1b 내지 도 10a 및 도 10b에 따라 반도체 소자를 제조하는 방법을 수행한 후, 반도체 소자의 액티브 영역을 형성하는 방법을 서술한다. 동일한 내용에 대해서는 선행한 도면과 동일한 참조부호를 사용하였다. 또한, 반도체 소자의 종단면도들은 도 11b 및 도 11c 내지 도 14b 및 도 14c를 참조하여 설명할 수 있다.
도 33, 도 11b, 및 도 11c를 참조하면, 상기 방법은 스토퍼 층(120)의 표면을 노출시킨 하부 하드 마스크 패턴들(125a)상에 제2 패터닝 마스크 패턴(370)이 형성하는 것을 포함할 수 있다. 상기 제2 패터닝 마스크 패턴(370)은 셀 영역(C)을 노출하고 공통 소스 라인 영역을 덮을 수 있다. 상기 제2 패터닝 마스크 패턴(370)은 상기 스토퍼 층(120)의 표면 및 상기 하부 하드 마스크 패턴들(125a, 125a')을 선택적으로 노출시키는 오프닝 패턴들(O8, O9)을 포함할 수 있다. 이에 따라, 상기 하부 하드 마스크 패턴들(125a, 125a')은 노출된 하부 하드 마스크 패턴들(125a')과 마스킹된 하부 하드 마스크 패턴들(125a)으로 구분될 수 있다. 상기 제2 패터닝 마스크 패턴(370)은 포토레지스트와 같은 유기물 계열의 소프트마스크, 또는 무기물 계열의 하드마스크를 포함할 수 있다. 상기 제2 패터닝 마스크 패턴(370)은 상기 오프닝 패턴들(O8, O9)을 통해 셀 영역(C)을 정의할 수 있다. 여기서, 상기 오프닝 패턴들(O8, O9)은 상면도에서 상기 하부 하드 마스크 패턴들(125a')의 대부분을 노출시키는 직각사각형태로 형성될 수 있다. 자세하게는, 상기 오프닝 패턴들(O8, O9)은 상기 하부 하드 마스크 패턴들(125c')의 외곽 라운드 또는 연결 모양을 노출시킬 수 있다. 이에, 노출되는 상기 하부 하드 마스크 패턴(125a')은 반원 띠(half circle band) 형태를 가질 수 있다. 상기 제2 패터닝 마스크 패턴(370)은 상기 셀 영역(C) 상에 액티브 영역을 공통으로 형성할 수 있도록 한다. 즉, 도 11c를 참조하면, 상기 제2 패터닝 마스크 패턴(370)은 상기 스토퍼 층(120)의 표면과 상기 하부 하드 마스크 패턴들(125a)을 덮어 공통 소스 라인 영역으로 이용될 액티브 영역을 공통으로 형성할 수 있도록 한다.
도 34, 도 12b, 및 도 12c를 참조하면, 상기 방법은 상기 제2 패터닝 마스크 패턴(370)을 식각 마스크로 상기 스토퍼 층(120)을 식각하여 상기 정보저장막(115)의 표면을 선택적으로 노출시키는 스토퍼 패턴들(120a)을 형성하는 것을 포함할 수 있다. 자세하게는, 상기 제2 패터닝 마스크 패턴(370)이 제거되고, 상기 하부 하드 마스크 패턴들(125a)을 식각 마스크로 상기 스토퍼 층(120)이 패터닝되어 상기 정보저장막(115)이 선택적으로 노출되는 스토퍼 패턴들(120a)이 형성된다. 상기 오프닝 패턴들(O8, O9)에 의해 노출된 상기 하부 하드 마스크 패턴들(125a')은 완전히 제거되지 않고 얇아진 하부 하드 마스크 패턴들(125a'1)로 잔존될 수 있다. 상기 제2 패터닝 마스크 패턴(170)에 의해 마스킹되었던 부분의 상기 하부 하드 마스크 패턴들(125a)은 그대로 존재할 수 있다.
도 35, 도 13b, 및 도 13c를 참조하면, 상기 방법은 상기 스토퍼 패턴들(120a)을 식각 마스크로 상기 셀 영역(C)의 상기 정보저장막(115) 및 상기 터널유전막(110)을 식각하여 상기 기판(100)의 표면을 선택적으로 노출시키는 정보저장막 패턴들(115a) 및 터널유전막 패턴들(110a)을 형성하는 것을 포함할 수 있다. 상기 오프닝 패턴들(O8, O9)에 의해 노출된 상기 잔존하는 얇아진 하부 하드 마스크 패턴들(125a'1)이 완전히 제거되어 상기 스토퍼 패턴들(120a)이 전체적으로 노출될 수 있다. 상기 제2 패터닝 마스크 패턴(170)에 의해 마스킹되었던 부분의 상기 하부 하드 마스크 패턴들(125a)은 완전히 제거되지 않고 얇아진 하부 하드 마스크 패턴들(125a1)로 잔존될 수 있다.
도 36, 도 14b, 및 도 14c을 참조하면, 상기 방법은 상기 스토퍼 패턴들(120a), 상기 정보저장막 패턴들(115a) 및 상기 터널유전막 패턴들(110a)을 식각마스크로 상기 기판(100)을 식각하여 셀 트렌치들(175)을 형성하는 것을 포함할 수 있다. 동시에 상기 잔존하는 얇아진 하부 하드 마스크 패턴들(125a1)과 상기 스토퍼 패턴들(120a,)이 제거될 수 있다. 상기 셀 영역(C)의 가장자리 부분에는 더미 영역(175a)이 형성될 수 있다. 상면도에서, 상기 셀 트렌치들(175)은 반원 띠 형태 또는 바 형태를 포함함 할 수 있다. 상기 더미 영역(175a)은 상기 셀 트렌치들(175)을 둘러 싼 형태를 포함할 수 있다. 그리고, 상기 셀 영역(C) 상의 상기 액티브 영역이 공통으로 형성될 수 있다. 공통으로 형성된 상기 액티브 영역을 공통 소스 라인으로 이용할 수 있다. 또한, 상기 셀 영역(C) 상의 액티브 영역(R)은 반원 띠(half circle band) 형태를 포함할 수 있다.
이하, 반도체 소자의 제조 방법은 상술한 도 15 내지 도 18과 동일하므로 이를 참조하여 본 발명의 다양한 실시예를 구현할 수 있다. 따라서, 이하 설명을 생략한다.
도 37 내지 도 40은 본 발명의 다양한 실시예에 의한 반도체 소자의 액티브 영역을 형성하는 방법을 개략적으로 도시한 반도체 소자의 평면도들이다. 도 19a 및 도 19b 내지 도 28a 및 도 28b에 따라 반도체 소자를 제조하는 방법을 수행한 후, 반도체 소자의 액티브 영역을 형성하는 방법을 서술한다. 동일한 내용에 대해서는 선행한 도면과 동일한 참조부호를 사용하였다. 또한, 반도체 소자의 종단면도들은 도 29b 및 도 29c 내지 도 32b 및 도 32c를 참조하여 설명할 수 있다.
도 37, 도 29b 및 도 29c를 참조하면, 상기 방법은 스토퍼 층(220)의 표면을 노출시킨 하부 하드 마스크 패턴들(225a)상에 제2 패터닝 마스크 패턴(470)을 형성하는 것을 포함할 수 있다. 상기 제2 패터닝 마스크 패턴(470)은 셀 영역(C)을 노출하고 공통 소스 라인 영역을 덮을 수 있다. 상기 제2 패터닝 마스크 패턴(270)은 상기 스토퍼 층(220)의 표면 및 상기 하부 하드 마스크 패턴들(225a, 225a')을 선택적으로 노출시키는 오프닝 패턴들(O10, O11)을 포함할 수 있다. 이에 따라, 상기 하부 하드 마스크 패턴들(225a, 225a')은 노출된 하부 하드 마스크 패턴들(225a')과 마스킹된 하부 하드 마스크 패턴들(225a)로 구분될 수 있다. 상기 제2 패터닝 마스크 패턴(470)은 포토레지스트와 같은 유기물 계열의 소프트마스크, 또는 무기물 계열의 하드마스크를 포함할 수 있다. 상기 제2 패터닝 마스크 패턴(470)은 상기 오프닝 패턴들(O10, O11)을 통해 셀 영역(C)을 정의할 수 있다. 자세하게는, 상기 오프닝 패턴들(O8, O9)은 상면도에서 상기 하부 하드 마스크 패턴들(225c')의 외곽 라운드 또는 연결 모양을 노출시킬 수 있다. 이에, 노출되는 상기 하부 하드 마스크 패턴들(225a')은 반원 띠(half circle band) 형태를 가질 수 있다. 상기 제2 패터닝 마스크 패턴(470)은 상기 셀 영역(C) 상에 액티브 영역을 공통으로 형성할 수 있도록 한다. 즉, 도 29C를 참조하면, 상기 제2 패터닝 마스크 패턴(470)은 상기 스토퍼 층(220)의 표면과 상기 하부 하드 마스크 패턴들(225a)을 덮어 공통 소스 라인 영역으로 이용될 액티브 영역을 공통으로 형성할 수 있도록 한다.
도 38, 도 30b, 및 도 30c를 참조하면, 상기 방법은 상기 제2 패터닝 마스크 패턴(470)을 식각 마스크로 상기 스토퍼 층(220)을 식각하여 상기 정보저장막(215)의 표면을 선택적으로 노출시키는 스토퍼 패턴들(220a)을 형성하는 것을 포함할 수 있다. 자세하게는, 상기 제2 패터닝 마스크 패턴(470)이 제거되고, 상기 하부 하드 마스크 패턴(225a')을 식각 마스크로 상기 스토퍼 층(220)이 패터닝되어 상기 정보저장막(215)이 선택적으로 노출되는 스토퍼 패턴들(220a)이 형성될 수 있다. 상기 오프닝 패턴들(O10, O11)에 의해 노출된 상기 하부 하드 마스크 패턴들(225a')은 완전히 제거되지 않고 얇아진 하부 하드 마스크 패턴들(225a'1)로 잔존될 수 있다. 상기 제2 패터닝 마스크 패턴(470)에 의해 마스킹되었던 부분의 상기 하부 하드 마스크 패턴들(225a)은 그대로 존재할 수 있다.
도 39, 도 31b, 및 도 31c를 참조하면, 상기 방법은 상기 스토퍼 패턴(220a)들을 식각 마스크로 상기 셀 영역(C)의 상기 정보저장막(215) 및 상기 터널유전막(210)을 식각하여 상기 기판(200)의 표면을 선택적으로 노출시키는 정보저장막 패턴들(215a) 및 터널유전막 패턴들(210a)을 형성하는 것을 포함할 수 있다. 상기 오프닝 패턴들(O10, O11)에 의해 노출된 상기 잔존하는 얇아진 하부 하드 마스크 패턴들(225a'1)이 완전히 제거되어 상기 스토퍼 패턴들(220a)이 전체적으로 노출될 수 있다. 상기 제2 패터닝 마스크 패턴(270)에 의해 마스킹되었던 부분의 상기 하부 하드 마스크 패턴들(225a)은 완전히 제거되지 않고 얇아진 하부 하드 마스크 패턴들(225a1)로 잔존될 수 있다.
도 40, 도 32b 및 도 32c를 참조하면, 상기 방법은 상기 스토퍼 패턴들(220a), 상기 정보저장막 패턴들(215a) 및 상기 터널유전막 패턴들(210a)을 식각마스크로 상기 기판(200)이 식각하여 셀 트렌치들(275)을 형성하는 것을 포함할 수 있다. 동시에 상기 잔존하는 얇아진 하부 하드 마스크 패턴들(225a1)과 상기 스토퍼 패턴들(220a)이 제거될 수 있다. 상기 셀 영역(C)의 가장자리 부분에는 더미 영역(275a)이 형성될 수 있다. 상면도에서, 상기 셀 트렌치들(275)은 반원 띠 형태 또는 바 형태를 포함함 할 수 있다. 상기 더미 영역(275a)은 상기 셀 트렌치들(275)을 둘러 싼 형태를 포함할 수 있다. 그리고, 상기 셀 영역(C) 상의 상기 액티브 영역이 공통으로 형성될 수 있다. 공통으로 형성된 상기 액티브 영역을 공통 소스 라인으로 이용할 수 있다. 또한, 상기 셀 영역(C) 상의 액티브 영역(R)은 반원 띠(half circle band) 형태를 포함할 수 있다.
이하, 반도체 소자의 제조 방법은 상술한 도 15 내지 도 18과 동일하므로 이를 참조하여 본 발명의 다양한 실시예를 구현할 수 있다. 따라서, 이하 설명을 생략한다.
도 41은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다. 도 41을 참조하면, 본 발명의 일 실시예에 의한 반도체모듈(2200)은, 모듈기판(2210) 상에 실장된 프로세서(2220) 및 반도체 소자들(2230)을 포함할 수 있다. 상기 프로세서(2220) 또는 상기 반도체 소자들(2230)은 본 발명의 기술적 사상의 다양한 실시예들에 의해 제조된 상기 반도체 소자들 중 적어도 하나를 포함할 수 있다. 상기 모듈 기판(2210)의 적어도 한 변에는 전도성 입출력 터미널들(2240)이 배치될 수 있다.
도 42 및 도 43은 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록 다이어그램들이다.
도 42를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(Display Unit; 2360), 및 외부 장치(External Apparatus; 2370)를 포함할 수 있다. 상기 바디(2310)는 마이크로프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 상기 바디(2310)는 인쇄회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로프로세서 유닛(2320), 상기 파워공급부(2330), 상기 기능유닛(2340), 및 상기 디스플레이컨트롤유닛(2350)은 상기 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다. 상기 디스플레이유닛(2360)은 디스플레이컨트롤유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이유닛(2360)은 터치스크린을 포함할 수 있다. 따라서, 상기 디스플레이유닛(2360)은 입출력 기능을 가질 수 있다. 상기 파워공급부(2330)는 전류 또는 전압을 상기 마이크로프로세서 유닛(2320), 상기 기능유닛(2340), 상기 디스플레이컨트롤유닛(2350) 등으로 공급할 수 있다. 상기 파워공급부(2330)는 충전배터리, 건전지용소켓, 또는 전압/전류변환기를 포함할 수 있다. 상기 마이크로프로세서유닛(2320)은 상기 파워공급부(2330)로부터 전압을 공급받아 상기 기능유닛(2340)과 상기 디스플레이유닛(2360)을 제어할 수 있다. 예를 들어, 상기 마이크로프로세서유닛(2320)은 CPU 또는 AP (application processor)를 포함할 수 있다. 상기 기능유닛(2340)은 터치패드, 터치스크린, 휘발성/비휘발성 메모리, 메모리카드컨트롤러, 카메라, 라이트, 음성 및 동영상재생프로세서, 무선송수신안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다. 상기 마이크로프로세서유닛(2320) 또는 상기 기능유닛(2340)은 본 발명의 기술적 사상의 다양한 실시예들에 의해 제조된 반도체소자들 중 적어도 하나를 포함할 수 있다.
도 43을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 전자시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(Microprocessor; 2414), 메모리시스템(Memory; 2412) 및 유저인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 상기 전자시스템(2400)은 상기 마이크로프로세서(2414)와 직접적으로 통신하는 상기 램(2416)을 더 포함할 수 있다. 상기 마이크로프로세서(2414) 및/또는 상기 램(2416)은 단일 패키지내에 조립될 수 있다. 상기 유저인터페이스(2418)는 상기 전자시스템(2400)으로 정보를 입력하거나 또는 상기 전자시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 상기 유저인터페이스(2418)는 터치패드, 터치스크린, 키보드, 마우스, 스캐너, 음성디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력장치들을 포함할 수 있다. 상기 메모리시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력데이터를 저장할 수 있다. 상기 메모리시스템(2412)은 메모리컨트롤러, 하드디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416), 및/또는 상기 메모리시스템(2412)은 본 발명의 기술적 사상의 다양한 실시예들에 의해 제조된 반도체소자들 중 적어도 하나를 포함할 수 있다.
본 발명의 다양한 실시예에서, 3차원 메모리 어레이가 제공된다. 상기 3차원 메모리 어레이는 실리콘 기판 위에 배치된 활성 영역 및 상기 메모리 셀들의 동작과 연관된 회로를 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리적 레벨들 내에 모놀리딕하게 형성된다. 그 연관 회로는 상기 기판 위 또는 내부에 있다.
상기 용어 "모놀리딕"은 상기 어레이의 각 레벨들의 레이어들이 상기 어레이의 각 아래의 레벨들의 레이어들 상에 직접적으로 배치되는 것을 의미한다.
본 발명의 다양한 실시예에서, 상기 3차원 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀 위에 위치하여 수직으로 향하는 수직 NAND 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 저장 층을 포함할 수 있다.
참조에 의해 여기에 병합된 특허 문서들 미국 특허 번호 7,679,133, 8,553,466, 8,654,587, 8,559,235, 및 미국 특허 공개 번호 2011/0233648은 레벨들 사이에 공유된 워드 라인들 및/또는 비트 라인들과 내부에 3차원 메모리 어레이가 다수의 레벨들로 구성된 3차원 메모리 어레이들의 적절한 구성을 설명한다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200 기판 110, 210 터널 유전막
110a, 210a 터널 유전막 패턴들 115, 215 정보 저장막
115a, 215a 정보 저장막 패턴들 120, 220 스토퍼 층
120a, 220a 스토퍼 패턴들
125, 225 하부 하드 마스크 층
125a, 225a 마스킹된 하부 하드 마스크 패턴들
125a1, 225a1 마스킹된 얇아진 하부 하드 마스크 패턴들
125a', 225a' 노출된 하부 하드 마스크 패턴들
125a'1, 225a'1 노출된 얇아진 하부 하드 마스크 패턴들
130, 230 제1 중간 하드 마스크 층
130a, 230a 제1 중간 하드 마스크 패턴들
135, 235 제2 중간 하드 마스크 층
135a, 235a 제2 중간 하드 마스크 패턴들
140, 240 제1 상부 하드 마스크 층
140a, 240a 제1 상부 하드 마스크 패턴
145, 245 제1 상부 하드 마스크 층
145a, 245a 제2 상부 하드 마스크 패턴
150, 250 제1 패터닝 마스크 패턴
155, 255 제1 스페이서 층
155a, 255a 제1 스페이서 패턴들
160, 260 제2 스페이서 층
160a, 260a 제2 스페이서 패턴들
170, 270, 370, 470 제2 패터닝 마스크 패턴
175, 275 트렌치들 175a, 275a 더미영역
180 코어절연층 181 셀 충진 절연물
185 유전막층 190 컨트롤 게이트 전극막
195 캡핑절연층
O1, O2, O3, O4, O5, O6, O7, O8, O9, O10, O11: 오프닝 패턴들
C: 셀 영역
R: 반원 띠 형태의 액티브 영역

Claims (10)

  1. 기판 상에 스토퍼 층, 하부 하드 마스크 층, 중간 하드 마스크 층, 및 상부 하드 마스크 패턴을 형성하고,
    상기 상부 하드 마스크 패턴의 양 측벽들 상에 제1 스페이서 패턴들을 형성하고,
    상기 상부 하드 마스크 패턴을 제거하고,
    상기 제1 스페이서 패턴들을 식각 마스크로 상기 중간 하드 마스크 층을 선택적으로 식각하여 중간 하드 마스크 패턴들을 형성하고,
    상기 제1 스페이서 패턴들을 제거하고,
    상기 중간 하드 마스크 패턴들의 양 측벽들 상에 제2 스페이서 패턴들을 형성하고,
    상기 중간 하드 마스크 패턴들을 제거하고,
    상기 제2 스페이서 패턴들을 식각 마스크로 상기 하부 하드 마스크 층을 선택적으로 식각하여 하부 하드 마스크 패턴들을 형성하고,
    상기 제2 스페이서 패턴들을 제거하고,
    상기 하부 하드 마스크 패턴들 및 상기 스토퍼 층 상에 셀 영역을 노출하고 공통 소스 라인 영역을 덮는 패터닝 마스크 패턴을 형성하고,
    상기 하부 하드 마스크 패턴들 및 상기 패터닝 마스크 패턴을 식각 마스크로 상기 스토퍼 층을 선택적으로 식각하여 스토퍼 패턴들을 형성하고,
    상기 패터닝 마스크 패턴을 제거하는 것을 포함하는 반도체 소자를 제조하는 방법.
  2. 제1항에 있어서,
    상기 상부 하드 마스크 패턴은, 제1 상부 하드 마스크 패턴 및 상기 제1 상부 하드 마스크 패턴 상의 제2 상부 하드 마스크 패턴을 포함하고, 및
    상기 중간 하드 마스크 층은, 제1 중간 하드 마스크 층 및 상기 제1 중간 하드 마스크 층 상의 제2 중간 하드 마스크 층을 포함하는 반도체 소자를 제조하는 방법.
  3. 제1항에 있어서,
    상기 기판과 상기 스토퍼 층 사이에 터널 유전막과 정보 저장막을 형성하고,
    상기 스토퍼 패턴들을 식각 마스크로 상기 터널 유전막과 상기 정보 저장막을 식각하여 터널 유전막 패턴들과 정보 저장막 패턴들을 형성하고, 및,
    상기 스토퍼 패턴을 식각 마스크로 상기 기판을 식각하여 셀 트렌치를 형성하는 것을 더 포함하는 반도체 소자를 제조하는 방법.
  4. 제3항에 있어서,
    상기 셀 트렌치들은 상면도에서 막대 형태 또는 바 형태를 포함하는 반도체 소자를 제조하는 방법.
  5. 제3항에 있어서,
    상기 셀 트렌치들은 상면도에서 반원 띠(half circle band) 형태 또는 바(bar) 형태를 포함하는 반도체 소자를 제조하는 방법.
  6. 제5항에 있어서,
    상기 셀 트렌치를 형성하는 것은, 상기 셀 트렌치들을 둘러싼 형태의 더미 영역을 형성하는 것을 포함하는 반도체 소자를 제조하는 방법.
  7. 제3항에 있어서,
    상기 셀 트렌치들이 형성된 상기 기판 상에 코어 절연물층을 형성하고,
    상기 코어 절연물층을 리세스하여 상기 셀 트렌치들의 내부에 셀 충진 절연물을 형성하고,
    상기 셀 충진 절연물 상에 유전막층을 형성하고, 및,
    상기 유전막층 상에 컨트롤 게이트 전극막과 캡핑 절연층을 형성하는 것을 더 포함하는 반도체 소자를 제조하는 방법.
  8. 제1항에 있어서,
    상기 패터닝 마스크 패턴은 포토레지스트를 포함하는 반도체 소자를 제조하는 방법.
  9. 제1항에 있어서,
    상기 패터닝 마스크 패턴은 상기 하부 하드 마스크 패턴들 및 상기 스토퍼 층을 선택적으로 노출시키는 오프닝 패턴들을 포함하는 반도체 소자를 제조하는 방법.
  10. 제9항에 있어서,
    상기 스토퍼 패턴들을 형성하는 것은,
    상기 오프닝 패턴들에 의해 노출된 상기 하부 하드 마스크 패턴들을 식각 마스크로 상기 스토퍼 층을 식각하여 상기 스토퍼 패턴들을 형성하고,
    상기 스토퍼 패턴들 상에 상기 노출된 하부 하드 마스크 패턴들이 얇아진 하부 하드 마스크 패턴들로 잔존하며,
    상기 패터닝 마스크 패턴에 의해 마스킹된 상기 스토퍼 층은 상면도에서 반원 띠(half circle band) 형태를 포함하고, 및,
    상기 오프닝 패턴들은 상면도에서 상기 하부 하드 마스크 패턴들의 외곽 라운드 또는 연결 모양을 노출시키는 반도체 소자를 제조하는 방법.
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