KR20220146239A - 하드 마스크 구조체를 포함하는 반도체 소자 - Google Patents

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Abstract

반도체 소자가 제공된다. 이 반도체 소자는 웨이퍼, 상기 웨이퍼 상의 식각 정지 층, 상기 식각 정지 층 상의 하부 몰드 층, 상기 하부 몰드 층 상의 중간 서포터 층, 상기 중간 서포터 층 상의 상부 몰드 층, 상기 상부 몰드 층 상의 상부 서포터 층, 및 상기 상부 서포터 층 상의 하드 마스크 구조체를 포함하고, 상기 하드 마스크 구조체는 상기 상부 서포터 층 상의 제1 하드 마스크 층, 및 상기 제1 하드 마스크 층 상의 제2 하드 마스크 층을 포함하고, 상기 제1 하드 마스크 층 및 상기 제2 하드 마스크 층 중 하나는 탄소(C), 수소(H), 산소(O), 및 질소(N)을 포함하는 스핀 온 하드마스크(spin on hardmask, 이하 SOH)를 포함하는 제1 유기 층을 포함하고, 상기 제1 하드 마스크 층 및 상기 제2 하드 마스크 층 중 다른 하나는 탄소(C), 수소(H), 및 산소(O)를 포함하는 SOH를 포함하는 제2 유기 층을 포함할 수 있다.

Description

하드 마스크 구조체를 포함하는 반도체 소자 {Semiconductor Device Comprising hard mask structure}
본 개시는 반도체 소자에 관한 것이다. 보다 구체적으로는 하드 마스크 구조체를 포함하는 반도체 소자에 관한 것이다.
종래 하드마스크는 화학 기상 증착(chemical vapor deposition)을 사용하여 형성되었다. 그러나 CVD 동안 생성되는 입자들은 결함을 야기할 수 있다. 또한 CVD 공정은 진공 상태에서 진행되기 때문에 독립된 설비가 필요하다. 이러한 종래의 CVD 공정에 의해 형성되는 하드 마스크 대신 스핀 코팅에 의해 형성되는 하드 마스크가 제안되었다. 스핀 코팅에 의해 형성되는 하드 마스크는 스핀-온 하드 마스크(spin-on hardmask, SOH)라 불린다.
본 개시가 해결하고자 하는 과제는 높은 식각 선택비를 가지고 열 응력으로 인한 파괴를 방지하는 하드 마스크 구조체를 포함하는 반도체 소자를 제공하는 것이다. 또한 유기 부산물이 기체 상태로 하드 마스크를 빠져 나오게 도와 이러한 기체로 인한 응력을 완화시키는 하드 마스크 구조체를 포함하는 반도체 소자를 제공하는 것이다.
본 개시의 실시예들에 따른 반도체 소자는 웨이퍼, 상기 웨이퍼 상의 식각 정지 층, 상기 식각 정지 층 상의 하부 몰드 층, 상기 하부 몰드 층 상의 중간 서포터 층, 상기 중간 서포터 층 상의 상부 몰드 층, 상기 상부 몰드 층 상의 상부 서포터 층, 및 상기 상부 서포터 층 상의 하드 마스크 구조체를 포함하고, 상기 하드 마스크 구조체는 상기 상부 서포터 층 상의 제1 하드 마스크 층, 및 상기 제1 하드 마스크 층 상의 제2 하드 마스크 층을 포함하고, 상기 제1 하드 마스크 층 및 상기 제2 하드 마스크 층 중 하나는 탄소(C), 수소(H), 산소(O), 및 질소(N)을 포함하는 스핀 온 하드마스크(spin on hardmask, 이하 SOH)를 포함하는 제1 유기 층을 포함하고, 상기 제1 하드 마스크 층 및 상기 제2 하드 마스크 층 중 다른 하나는 탄소(C), 수소(H), 및 산소(O)를 포함하는 SOH를 포함하는 제2 유기 층을 포함할 수 있다.
본 개시의 실시예들에 따른 반도체 소자는 중심부 및 중심부 주위의 엣지부를 포함하는 웨이퍼, 상기 웨이퍼의 상기 중심부 상의 캐패시터 구조체, 및 상기 웨이퍼의 상기 엣지부 상의 지지 구조체를 포함하고, 상기 지지 구조체는 상기 웨이퍼의 상기 엣지부 상에 차례로 적층된 식각 정지 층, 하부 몰드 층, 중간 서포터 층, 상부 몰드 층, 상부 서포터 층, 및 하드 마스크 구조체를 포함하고, 상기 지지 구조체는 상기 캐패시터 구조체와 상기 식각 정지 층, 상기 중간 서포터 층 및 상기 상부 서포터 층을 공유하고, 상기 하드 마스크 구조체는 상기 상부 서포터 층 상에 차례로 적층된 제1 하드 마스크 층, 및 제2 하드 마스크 층을 포함하고, 상기 제1 하드 마스크 층 및 상기 제2 하드 마스크 층 중 하나는 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 포함하고, 상기 제1 하드 마스크 층 및 상기 제2 하드 마스크 층 중 다른 하나는 탄소(C), 수소(H), 및 산소(O)를 포함하는 SOH 층을 포함할 수 있다.
본 개시의 실시예들에 따른 반도체 소자는 중심부와 중심부 주위의 엣지부를 포함하는 웨이퍼, 상기 웨이퍼의 중심부 상의 캐패시터 구조체, 및 상기 웨이퍼의 상기 엣지부 상의 지지 구조체를 포함하고, 상기 캐패시터 구조체는 식각 정지 층, 상기 식각 정지 층으로부터 수직 방향으로 이격된 중간 서포터 층, 상기 중간 서포터 층으로부터 상기 수직 방향으로 이격된 상부 서포터 층, 상기 식각 정지 층, 상기 중간 서포터 층, 및 상기 성부 서포터 층을 관통하는 복수의 하부 전극, 상기 복수의 하부 전극 상의 유전 층, 및 상기 유전 층 상의 상부 전극을 포함하고, 상기 지지 구조체는 상기 캐패시터 구조체와 상기 식각 정지 층, 상기 중간 서포터 층, 및 상기 상부 서포터 층을 공유하고, 상기 지지 구조체는 상기 식각 정지 층과 상기 중간 서포터 층 사이의 하부 몰드 층, 및 상기 중간 서포터 층과 상기 상부 서포터 층 사이의 상부 몰드 층, 및 상기 상부 서포터 층 상의 하드 마스크 구조체를 더 포함하고, 상기 하드 마스크 구조체는 상기 상부 서포터 층 상에 차례로 적층된 제1 하드 마스크 층, 및 제2 하드 마스크 층을 포함하고, 상기 제1 하드 마스크 층 및 상기 제2 하드 마스크 층 중 하나는 탄소(C), 수소(H), 산소(O), 및 질소(N)을 포함하는 SOH 층을 포함하고, 상기 제1 하드 마스크 층 및 상기 제2 하드 마스크 층 중 다른 하나는 탄소(C), 수소(H), 및 산소(O)를 포함하는 SOH 층을 포함할 수 있다.
하드 마스크 구조체는 탄소(C), 수소(H), 및 산소(O)를 포함하는 제1 하드 마스크 층과 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 제2 하드 마스크 층을 포함할 수 있다. 제2 하드 마스크 층은 제1 하드 마스크 층보다 높은 식각 선택비를 가질 수 있다. 따라서 제1 하드 마스크 층과 제2 하드 마스크 층을 함께 사용함으로써 제1 하드 마스크 층 만을 사용하는 경우보다 높은 식각 선택비를 달성할 수 있다. 또한 제1 하드 마스크 층은 제2 하드 마스크 층보다 높은 인성을 가질 수 있다. 따라서 제1 하드 마스크 층과 제2 하드 마스크 층을 함께 사용함으로써 제2 하드 마스크 층 만을 사용한 경우보다 베이킹 공정에 의해 열 응력이 발생하더라도 열 응력으로 인한 하드 마스크 구조체의 파괴의 위험성이 감소될 수 있다.
일부 실시예에서 하드 마스크 구조체는 실리콘(Si), X 원소, 및 Y 원소를 포함하는 제3 하드 마스크 층을 더 포함할 수 있다. 여기서 X 원소 및 Y 원소 각각은 보론(B), 탄소(C), 질소(N), 산소(O), 또는 인(P)일 수 있고, X 원소와 Y 원소는 서로 상이할 수 있다. 제3 하드 마스크 층은 다공성이어서 베이킹 공정에 의해 생성된 가스를 하드 마스크 구조체 밖으로 배출할 수 있다. 따라서 제3 하드 마스크 층은 베이킹 공정에 의해 생성된 가스로 인한 응력을 완화시킬 수 있다.
도 1은 본 개시의 실시예들에 따른 반도체 소자에 포함되는 웨이퍼를 나타낸 평면도이다.
도 2는 본 개시의 실시예들에 따른 반도체 소자를 나타낸 단면도이다.
도 3은 본 개시의 실시예들에 따른 반도체 소자에 포함되는 상부 서포터 층 및 하부 전극을 나타낸 평면도이다.
도 4a 내지 도 4l은 본 개시의 실시예들에 따른 반도체 소자에 포함되는 하드 마스크 구조체를 나타낸 단면도들이다.
도 5는 하드 마스크 구조체에 포함되는 유기 재료들의 변형-응력 그래프이다.
도 6은 하드 마스크 구조체에 포함되는 무기 재료의 함량-밀도 그래프이다.
도 7a 내지 도 7h는 본 개시의 실시예들에 따른 반도체 소자 제조 방법을 나타내는 단면도들이다.
도 1은 본 개시의 실시예들에 따른 반도체 소자에 포함되는 웨이퍼(W)를 나타낸 평면도이다. 도 2는 본 개시의 실시예들에 따른 반도체 소자(100)를 나타낸 단면도이다. 도 3은 본 개시의 실시예들에 따른 반도체 소자(100)에 포함되는 상부 서포터 층(194) 및 하부 전극(181)을 나타낸 평면도이다. 도 2는 도 1 및 도 3의 A1-A1' 선 및 A2-A2' 선에 대응한다.
도 1 내지 도 3을 참조하면, 웨이퍼(W)는 중심부(Wa) 및 중심부(Wa) 주위의 엣지부(Wb)를 포함할 수 있다. 웨이퍼(W)의 중심부(Wa)의 각각의 사각형은 반도체 칩(CH)을 나타낸다. 웨이퍼(W)의 중심부(Wa)에는 반도체 칩(CH)이 형성될 수 있다. 웨이퍼(W)의 엣지부(Wb)에는 반도체 칩(CH)이 형성되지 않을 수 있다. 웨이퍼(W)의 엣지부(Wb)는 웨이퍼(W)의 중심부(Wa)의 외곽으로부터 웨이퍼(W)의 엣지(We)까지 연장될 수 있다.
웨이퍼(W)는 Ⅳ족 반도체 물질, Ⅲ-Ⅴ족 반도체 물질 또는 Ⅱ-Ⅵ족 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 상기 Ⅳ족 반도체 물질은 예를 들어 실리콘(Si), 게르마늄(Ge), 또는 실리콘(Si)-게르마늄(Ge)을 포함할 수 있다. 상기 Ⅲ-Ⅴ족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐 안티몬(InSb), 또는 인듐갈륨비소(InGaAs)를 포함할 수 있다. 상기 Ⅱ-Ⅵ족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 또는 황화카드뮴(CdS)을 포함할 수 있다.
각각의 트랜지스터는 웨이퍼(W)의 중심부(Wa)의 활성 영역(AC)에 배치될 수 있다. 복수의 활성 영역(AC)은 소자 분리막(112)에 의해 정의될 수 있다. 소자 분리막(112)은 소자 분리 트렌치(112T)를 채우는 절연 물질을 포함할 수 있다. 상기 절연 물질은 예를 들어, 실리콘 산화물, 실리콘 질화물, FSG(fluoride silicate glass), USG(undoped silicate glass), BPSG(boro-phospho-silicate glass), PSG(phospho-silicate glass), FOX(flowable oxide), PE-TEOS(plasma enhanced tetra-ethyl-ortho-silicate), TOSZ (tonen silazene), 또는 이들의 조합을 포함할 수 있다. 활성 영역(AC)은 P형 또는 N형 불순물로 도핑될 수 있다.
복수의 게이트 라인 트렌치(120T)가 평행하게 연장될 수 있다. 복수의 게이트 라인 트렌치(120T)는 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에 비스듬한 수평 방향으로 연장될 수 있다. 복수의 게이트 라인 트렌치(120T)가 활성 영역(AC) 및 소자 분리막(112)과 교차할 수 있다. 게이트 라인 트렌치(120T)의 일부는 활성 영역(AC)과 교차하며, 웨이퍼(W)의 중심부(Wa)의 상면으로부터 웨이퍼(W) 내로 리세스될 수 있다. 게이트 라인 트렌치(120T)의 다른 부분은 소자 분리막(112)과 교차하며, 소자 분리막(112)의 상면으로부터 소자 분리막(112) 내로 리세스될 수 있다. 소자 분리막(112)과 교차하는 게이트 라인 트렌치(120T)의 부분의 바닥은 활성 영역(AC)과 교차하는 게이트 라인 트렌치(120T)의 부분의 바닥보다 낮은 레벨에 위치할 수 있다.
게이트 라인 트렌치(120T)의 내부에는 게이트 구조체(120)가 배치될 수 있다. 게이트 구조체(120)는 게이트 라인 트렌치(120T) 상의 게이트 절연 층(122), 게이트 절연 층(122) 상의 게이트 전극(124), 및 게이트 전극(124) 및 게이트 절연 층(122) 상의 게이트 캡핑 층(126)을 포함할 수 있다.
게이트 절연 층(122)은 게이트 라인 트렌치(120T)의 내벽 상에 콘포말하게 형성될 수 있다. 게이트 절연 층(122)은 실리콘 산화물, 실리콘 질화믈, 실리콘 산질화물, 고유전 물질, 또는 이들의 조합을 포함할 수 있다. 상기 고유전 물질은 실리콘 산화물보다 높은 유전 상수를 가지는 물질로서, 예를 들어 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 하프늄 알루미늄 산화물(HfAlO3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 또는 이들의 조합을 포함할 수 있다.
게이트 전극(124)은 게이트 게이트 절연 층(122) 상의 바닥으로부터 게이트 라인 트렌치(120T)의 일정 높이까지 게이트 라인 트렌치(120T)를 채우도록 형성될 수 있다. 게이트 전극(124)은 게이트 절연 층(122) 상의 일함수 조절층과 일함수 조절층 상의 매립 금속층을 포함할 수 있다. 상기 일함수 조절 층은 금속, 금속 질화물, 금속 탄화물, 또는 이들의 조합을 포함할 수 있다. 상기 일함수 조절 층은 예를 들어 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 알루미늄 탄질화물(TiAlCN), 티타늄 실리콘탄질화물(TiSiCN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄 질화물(TaAlN), 탄탈륨 실리콘 탄질화물(TaSiCN), 또는 이들의 조합을 포함할 수 있다.
게이트 캡핑 층(126)은 게이트 전극(124) 상에서 게이트 라인 트렌치(120T)의 나머지 부분을 채울 수 있다. 게이트 캡핑 층(126)은 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다.
게이트 구조체(120)의 양 측에 위치하는 활성 영역(AC)의 상부들에는 제1 소스/드레인 영역(114A) 및 제2 소스/드레인 영역(114B)이 배치될 수 있다. 제1 소스/드레인 영역(114A)과 제2 소스/드레인 영역(114B)은 N형 또는 P형 불순물이 도핑될 수 있다. 제1 소스/드레인 영역(114A)과 제2 소스/드레인 영역(114B)은 활성 영역(AC)에 도핑된 불순물과 반대인 도전형을 갖는 불순물로 도핑될 수 있다.
활성 영역(AC), 제1 소스/드레인 영역(114A), 제2 소스/드레인 영역(114B), 및 게이트 구조체(120)는 트랜지스터를 형성할 수 있다. 웨이퍼(W)의 중심부(Wa)에는 복수의 트랜지스터가 형성될 수 있다.
웨이퍼(W)의 중심부(Wa) 및 엣지부(Wb) 상에 하부 구조체(LS)가 배치될 수 있다. 웨이퍼(W)의 중심부(Wa) 상의 하부 구조체(LS)의 부분은 비트 라인 구조체(130), 캐패시터 구조체 컨택(150), 랜딩 패드(152) 및 제1 내지 제3 절연 층(142, 144, 146)을 포함할 수 있다. 웨이퍼(W)의 엣지부(Wb) 상의 하부 구조체(LS)의 부분은 제1 내지 제3 절연 층(142, 144, 146)을 포함할 수 있다. 웨이퍼(W)의 엣지부(Wb) 상의 하부 구조체(LS)의 부분은 비트 라인 구조체(130), 캐패시터 구조체 컨택(150), 및 랜딩 패드(152)를 포함하지 않을 수 있다.
비트 라인 구조체(130)는 제1 소스/드레인 영역(114A)에 연결될 수 있다. 비트 라인 구조체(130)는 비트 라인 컨택(132), 비트 라인(134), 비트 라인 캡핑 층(136), 및 비트 라인 스페이서(138)를 포함할 수 있다. 비트 라인 구조체(130)는 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에 비스듬한 방향으로 연장될 수 있다.
비트 라인 컨택(132)은 제1 소스/드레인 영역(114A)에 연결될 수 있다. 비트 라인 컨택(132)은 폴리 실리콘, 금속, 또는 금속 실리사이드를 포함할 수 있다. 비트 라인(134)은 비트 라인 컨택(132) 상에 배치될 수 있다. 비트 라인(134)은 금속 물질을 포함할 수 있다. 비트 라인(134)은 제1 도전 패턴 및 제1 도전 패턴 상의 제2 도전 패턴을 포함할 수 있다. 제1 도전 패턴은 도핑된 폴리실리콘을 포함할 수 있고, 제2 도전 패턴은 예를들어 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni), 또는 코발트(Co)를 포함할 수 있다. 비트 라인 캡핑 층(136)은 비트 라인(134) 상에 배치될 수 있다. 비트 라인 캡핑 층(136)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 비트 라인 스페이서(138)는 비트 라인 컨택(132), 비트 라인(134), 및 비트 라인 캡핑 층(136)의 측면 상에 배치될 수 있다. 비트 라인 스페이서(138)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다.
도 2에는 비트 라인 컨택(132)이 웨이퍼(W)의 중심부(Wa)의 상면과 동일한 레벨의 바닥면을 갖도록 형성된 것으로 예시적으로 도시되었으나, 다른 실시예에서, 비트 라인 컨택(132)의 바닥이 웨이퍼(W)의 중심부(Wa)의 상면보다 낮은 레벨에 형성될 수 있다.
캐패시터 구조체 컨택(150)은 제2 소스/드레인 영역(114B)에 연결될 수 있다. 캐패시터 구조체 컨택(150)은 제2 소스/드레인 영역(114B) 상에 순차적으로 적층된 하부 컨택 패턴, 금속 실리사이드 층, 및 상부 컨택 패턴과, 상부 컨택 패턴의 측면과 바닥면을 둘러싸는 배리어 층을 포함할 수 있다. 예를 들어 하부 컨택 패턴은 폴리실리콘을 포함하고, 상기 상부 컨택 패턴은 금속 물질을 포함하고, 상기 배리어 층은 금속 질화물을 포함할 수 있다.
랜딩 패드(152)는 캐패시터 구조체 컨택(150) 상에 배치될 수 있다. 랜딩 패드(152)는 금속, 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어 상기 금속은 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 이리듐(Ir), 몰리브덴(Mo), 또는 텅스텐(W)을 포함할 수 있다. 상기 금속 질화물은 예를 들어 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 또는 텅스텐 질화물(WN)을 포함할 수 있다.
웨이퍼(W)의 중심부(Wa) 및 엣지부(Wb) 상에 제1 내지 제3 절연 층(142, 144, 146)이 순차적으로 적층될 수 있다. 비트 라인 구조체(130) 및 캐패시터 구조체 컨택(150)은 제1 절연 층(142) 및 제2 절연 층(144)을 관통할 수 있다. 즉, 제1 절연 층(142) 및 제2 절연 층(144)은 비트 라인 구조체(130) 및 캐패시터 구조체 컨택(150)을 둘러쌀 수 있다. 랜딩 패드(152)는 제3 절연 층(146)을 관통할 수 있다. 즉, 제3 절연 층(146)은 랜딩 패드(152)를 둘러쌀 수 있다. 제1 내지 제3 절연 층(142, 144, 146)은 실리콘 산화물, 실리콘 질화물, 저유전 물질, 또는 이들의 조합을 포함할 수 있다.
상기 저유전 물질은 실리콘 산화물보다 작은 유전 상수를 가지는 물질을 말하며, 예를 들어 FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), 제로젤(Xerogel), 에어로젤(Aerogel), 비정질 플루오르화 카본(Amorphous Fluorinated Carbon), OSG(Organo Silicate Glass), 파릴렐ㄴ(Parylene), BCB(bis-benzocyclobutenes), SiLK, 폴리이미드(polyimide), 다공성 폴리머 재료(porous polymeric material) 또는 이들의 조합을 포함할 수 있다.
웨이퍼(W)의 중심부(Wa) 상의 하부 구조체(LS)의 부분 상에 캐패시터 구조체(CA)가 배치되고, 웨이퍼(W)의 엣지부(Wb) 상의 하부 구조체(LS)의 부분 상에 지지 구조체(SS)가 배치될 수 있다. 캐패시터 구조체(CA)는 식각 정지 층(162), 중간 서포터 층(192), 상부 서포터 층(194), 복수의 하부 전극(181), 유전 층(180), 및 상부 전극(185)을 포함할 수 있다. 지지 구조체(SS)는 식각 정지 층(162), 하부 몰드 층(MD1), 중간 서포터 층(192), 상부 몰드 층(MD2), 상부 서포터 층(194), 및 하드 마스크 구조체(HM)를 포함할 수 있다. 즉, 캐패시터 구조체(CA)와 지지 구조체(SS)는 식각 정지 층(162), 중간 서포터 층(192), 및 상부 서포터 층(194)을 공유할 수 있다. 일부 실시예에서, 캐패시터 구조체(CA)는 하드 마스크 구조체(HM)를 더 포함할 수 있다. 즉, 캐패시터 구조체(CA)와 지지 구조체(SS)는 하드 마스크 구조체(HM)를 더 공유할 수 있다.
식각 정지 층(162)은 제3 절연 층(146) 상에 배치될 수 있다. 식각 정지 층(162)은 예를 들어 실리콘 보론 질화물(SiBN)을 포함할 수 있다. 중간 서포터 층(192)은 식각 정지 층(162)으로부터 수직 방향(Z 방향)으로 이격될 수 있다. 중간 서포터 층(192)은 예를 들어 실리콘 산질화물(SiON), 실리콘 보론 질화물(SiBN), 실리콘 탄질화물(SiCN), 실리콘 질화물(SiN), 또는 이들의 조합을 포함할 수 있다. 상부 서포터 층(194)은 중간 서포터 층(192)으로부터 수직 방향(Z 방향)으로 이격될 수 있다. 상부 서포터 층(194)은 예를 들어 실리콘 산질화물(SiON), 실리콘 보론 질화물(SiBN), 실리콘 탄질화물(SiCN), 실리콘 질화물(SiN), 또는 이들의 조합을 포함할 수 있다. 중간 서포터 층(192) 및 상부 서포터 층(194)은 하부 전극(181)과 접촉하여 캐패시터 구조체(CA) 형성 공정에서 하부 전극(181)을 지지할 수 있다. 도 2에는 상부 서포터 층(194)과 중간 서포터 층(192)이 도시되었으나, 캐패시터 구조체(CA)에 포함되는 서포터 층의 수는 2개보다 많거나 적을 수 있다.
도 3에 도시된 바와 같이, 웨이퍼(W)의 중심부(Wa) 상의 상부 서포터 층(194)의 부분은 일정한 패턴을 가지는 복수의 개구(194H)를 포함할 수 있다. 그러나 웨이퍼(W)의 엣지부(Wb) 상의 상부 서포터 층(194)의 부분은 개구를 포함하지 않을 수 있다. 마찬가지로 웨이퍼(W)의 엣지부(Wb) 상의 중간 서포터 층(192)의 부분은 일정한 패턴을 가지는 복수의 개구를 포함할 수 있다. 그러나 웨이퍼(W)의 엣지부(Wb) 상의 중간 서포터 층(192)의 부분은 개구를 포함하지 않을 수 있다. 도 3에는 타원형의 개구(194H)가 도시되었으나, 개구들의 형상, 배향, 및 배치는 이에 제한되지 않으며, 개구들의 형상은 예를 들어 직사각형, 정사각형, 마름모, 평행사변형 등일 수 있다.
하드 마스크 구조체(HM)가 상기 상부 서포터 층(194) 상에 배치될 수 있다. 하드 마스크 구조체(HM)에 대해서는 이후 도 4a 내지 도 4l을 참조하여 보다 상세히 설명될 것이다. 일부 실시예에서, 상부 서포터 층(194)과 하드 마스크 구조체(HM) 사이에 실리콘 질화물 층, 폴리 실리콘 층, 및 실리콘 산화물 층이 더 개재될 수 있다.
하부 전극(181)은 랜딩 패드(152) 상에 위치하며 식각 정지 층(162), 중간 서포터 층(192) 및 상부 서포터 층(194)을 관통할 수 있다. 일부 실시예에서, 하부 전극(181)은 하드 마스크 구조체(HM)를 더 관통할 수 있다. 도 3에 도시된 바와 같이, 일부 실시예에서 복수의 하부 전극(181)은 벌집 구조로 2차원적으로 배열될 수 있다. 하부 전극(181)의 상면은 하드 마스크 구조체(HM)의 상면과 동일 레벨에 위치할 수 있다. 다른 실시예에서, 도 2에 도시된 것과 달리, 하부 전극(181)의 상면은 상부 서포터 층(194)의 상면과 동일 레벨에 위치할 수 있다.
하부 전극(181)은 금속, 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어 상기 금속은 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 니오븀(Nb), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W), 니켈(Ni), 또는 코발트(Co)를 포함할 수 있다. 상기 금속 질화물은 예를 들어 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 실리콘 질화물(TaSiN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 또는 텅스텐 질화물(WN)을 포함할 수 있다.
유전 층(180)은 하부 전극(181) 상에 배치될 수 있다. 유전 층(180)은 식각 정지 층(162), 중간 서포터 층(192), 및 상부 서포터 층(194) 상에 더 배치될 수 있다. 일부 실시예에서, 유전 층(180)은 하드 마스크 구조체(HM) 상에 더 연장될 수 있다. 일부 실시예에서, 유전 층(180)은 하부 몰드 층(MD1)의 측면 및 상부 몰드 층(MD2)의 측면 상에 더 연장될 수 있다. 유전 층(180)은 고유전 물질을 포함할 수 있다. 상기 고유전 물질은 예를 들어 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 하프늄 알루미늄 산화물(HfAlO3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 니오븀 산화물(NbO2) 또는 이들의 조합을 포함할 수 있다.
유전 층(180) 상에 상부 전극(185)이 배치될 수 있다. 상부 전극(185)은 금속, 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 상기 금속은 예를 들어 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 이리듐(Ir), 몰리브덴(Mo), 또는 텅스텐(W)을 포함할 수 있다. 상기 금속 질화물은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 또는 텅스텐 질화물(WN)을 포함할 수 있다.
하부 몰드 층(MD1)은 식각 정지 층(162)과 중간 서포터 층(192) 사이에 배치될 수 있다. 하부 몰드 층(MD1)은 실리콘 산화물, BPSG(borophosphorous silicate glass), 또는 이들의 조합을 포함할 수 있다. 상부 몰드 층(MD2)은 중간 서포터 층(192)과 상부 서포터 층(194) 사이에 배치될 수 있다. 상부 몰드 층(DM2)은 실리콘 산화물을 포함할 수 있다. 지지 구조체(SS)는 캐패시터 구조체(CA)를 형성하는 공정 시 중간 서포터 층(192) 및 상부 서포터 층(194)을 지지함으로서 하부 전극(181)을 지지할 수 있다. 일부 실시예에서, 하부 몰드 층(MD1)의 측면은 상부 몰드 층(MD2)의 측면과 평행하지 않을 수 있다. 일부 실시예에서, 하부 몰드 층(MD)의 상면의 면적은 하부 몰드 층(MD1)의 하면의 면적보다 클 수 있다. 일부 실시예에서, 상부 몰드 층(MD2)의 하면은 상부 몰드 층(MD2)의 상면과 동일한 크기를 가질 수 있다.
도 4a 내지 도 4l은 본 개시의 실시예들에 따른 반도체 소자에 포함되는 하드 마스크 구조체(HMa 내지 HMl)를 나타낸 단면도들이다. 도 5는 하드 마스크 구조체에 포함되는 유기 재료들의 변형-응력 그래프이다. 도 6은 하드 마스크 구조체에 포함되는 무기 재료의 함량-밀도 그래프이다. 도 2에 도시된 하드 마스크(HM)는 도 4a 내지 도 4l에 도시된 하드 마스크들(HMa 내지 HMl) 중 하나일 수 있다.
도 4a 및 도 5를 참조하면, 하드 마스크 구조체(HMa)는 제1 하드 마스크 층(H1) 및 제1 하드 마스크 층(H1) 상의 제2 하드 마스크 층(H2)을 포함할 수 있다. 일부 실시예에서, 제1 하드 마스크 층(H1)은 탄소(C), 수소(H), 및 산소(O)를 포함하는 스핀 온 하드마스크(spin on hardmask, SOH) 층을 포함할 수 있고, 제2 하드 마스크 층(H2)은 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 포함할 수 있다.
탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층 내에서 질소(N)의 함량은 약 1 원자% 내지 약 5 원자%일 수 있다. 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층 내에서 탄소(C), 수소(H), 산소(O), 및 질소(N)를 제외한 다른 원소의 함량은 약 1 원자% 미만일 수 있다. 탄소(C), 수소(H), 및 산소(O)를 포함하는 SOH 층 내에서 탄소(C), 수소(H), 및 산소(O)를 제외한 다른 원소의 함량은 약 1 원자% 미만일 수 있다. 일부 실시예에서, 제1 하드 마스크 층(H1)의 두께와 제2 하드 마스크 층(H2)의 두께의 합은 약 50nm 내지 약 100nm일 수 있다.
도 5에 도시된 바와 같이, 탄소(C), 수소(H), 및 산소(O)를 포함하는 SOH 층은 연성(ductile)인 반면, 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층은 취성(brittle)일 수 있다. 또한, 탄소(C), 수소(H), 및 산소(O)를 포함하는 SOH 층의 인성(toughness)은 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층의 인성보다 클 수 있다..
따라서, 비교적 열 변형에 강한 탄소(C), 수소(H), 및 산소(O)를 포함하는 SOH 층을 비교적 열 변형에 약한 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 함께 사용함으로써 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층만을 사용하는 경우보다 하드 마스크 구조체(HMa)의 열 변형으로 인한 파괴가 방지될 수 있다.
또한, 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층의 식각 선택비는 탄소(C), 수소(H), 및 산소(O)를 포함하는 SOH 층의 식각 선택비보다 클 수 있다. 따라서 비교적 식각 선택비가 높은 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층과 비교적 식각 선택비가 낮은 탄소(C), 수소(H), 및 산소(O)를 포함하는 SOH 층을 함께 사용함으로써 탄소(C), 수소(H), 및 산소(O)를 포함하는 SOH 층만을 사용하는 경우보다 높은 식각 선택비를 달성할 수 있다.
도 4b를 참조하면, 하드 마스크 구조체(HMb)는 제2 하드 마스크 층(H2) 및 제2 하드 마스크 층(H2) 상의 제1 하드 마스크 층(H1)을 포함할 수 있다. 일부 실시예에서, 제1 하드 마스크 층(H1)은 탄소(C), 수소(H), 및 산소(O)를 포함하는 SOH 층을 포함할 수 있고, 제2 하드 마스크 층(H2)은 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 포함할 수 있다.
도 4c를 참조하면, 하드 마스크 구조체(HMc)는 교대로 적층된 제1 하드 마스크 층(H1) 및 제2 하드 마스크 층(H2)을 포함할 수 있다. 도 4c에는 하드 마스크 구조체(HMc)가 3개의 제1 하드 마스크 층(H1) 및 3개의 제2 하드 마스크 층(H2)을 포함하는 것으로 도시되었으나, 하드 마스크 구조체(HMc)는 3보다 많거나 적은 수의 제1 하드 마스크 층(H1) 및 3보다 많거나 적은 수의 제2 하드 마스크 층(H2)을 포함할 수 있다.
일부 실시예에서, 제1 하드 마스크 층(H1)은 탄소(C), 수소(H), 및 산소(O)를 포함하는 SOH 층을 포함할 수 있고, 제2 하드 마스크 층(H2)은 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 포함할 수 있다. 도 4c에 도시된 것과 반대로, 제1 하드 마스크 층(H1)은 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 포함할 수 있고, 제2 하드 마스크 층(H2)은 탄소(C), 수소(H), 및 산소(O)를 포함하는 SOH 층을 포함할 수 있다. 일부 실시예에서, 모든 제1 하드 마스크 층(H1)의 두께들 및 모든 제2 하드 마스크 층(H2)의 두께들의 합은 약 50nm 내지 약 100nm일 수 있다.
도 4d를 참조하면, 하드 마스크 구조체(HMd)는 제1 하드 마스크 층(H1), 제1 하드 마스크 층(H1) 상의 제2 하드 마스크 층(H2), 및 제1 하드 마스크 층(H1)과 제2 하드 마스크 층(H2) 사이의 제3 하드 마스크 층(H3)을 포함할 수 있다. 제1 하드 마스크 층(H1)의 두께, 제2 하드 마스크 층(H2)의 두께, 및 제3 하드 마스크 층(H3)의 두께의 합은 약 50nm 내지 약 100nm일 수 있다.
제1 하드 마스크 층(H1)은 탄소(C), 수소(H), 및 산소(O)를 포함하는 SOH 층을 포함할 수 있고, 제2 하드 마스크 층(H2)은 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 포함할 수 있다.
제3 하드 마스크 층(H3)은 복수의 서브 층(H3-1 내지 H3-4)을 포함할 수 있다. 제1 서브 층(H3-1)은 제1 하드 마스크 층(H1) 상에 배치될 수 있으며 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 포함할 수 있다. 제2 서브 층(H3-2)은 제1 서브 층(H3-1) 상에 배치될 수 있으며 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 포함할 수 있다. 제3 서브 층(H3-3)은 제2 서브 층(H3-2) 상에 배치될 수 있으며 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 포함할 수 있다. 제4 서브 층(H3-4)은 제3 서브 층(H3-3) 상에 배치될 수 있으며 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 포함할 수 있다.
복수의 서브 층(H3-1 내지 H3-4) 내의 질소(N)의 함량은 제2 하드 마스크 층(H2)에 가까울수록 증가할 수 있다. 즉, 제2 서브 층(H3-2) 내의 질소(N)의 함량은 제1 서브 층(H3-1) 내의 질소(N)의 함량보다 높고, 제3 서브 층(H3-3) 내의 질소(N)의 함량은 제2 서브 층(H3-2) 내의 질소(N)의 함량보다 높고, 제4 서브 층(H3-4) 내의 질소(N)의 함량은 제3 서브 층(H3-3) 내의 질소(N)의 함량보다 높을 수 있다. 달리 말해, 복수의 서브 층(H3-1 내지 H3-4) 내의 질소(N)의 함량은 제1 하드 마스크 층(H1)에 가까울수록 감소할 수 있다. 즉, 제1 서브 층(H3-1) 내의 질소(N)의 함량은 제2 서브 층(H3-2) 내의 질소(N)의 함량보다 낮고, 제2 서브 층(H3-2) 내의 질소(N)의 함량은 제3 서브 층(H3-3) 내의 질소(N)의 함량보다 낮고, 제3 서브 층(H3-3) 내의 질소(N)의 함량은 제4 서브 층(H3-4) 내의 질소(N)의 함량보다 낮을 수 있다.
도 4e를 참조하면, 하드 마스크 구조체(HMe)는 제1 하드 마스크 층(H1), 제1 하드 마스크 층(H1) 상의 제2 하드 마스크 층(H2), 및 제1 하드 마스크 층(H1)과 제2 하드 마스크 층(H2) 사이의 제3 하드 마스크 층(H3)을 포함할 수 있다.
제1 하드 마스크 층(H1)은 탄소(C), 수소(H), 및 산소(O)를 포함하는 SOH 층을 포함할 수 있고, 제2 하드 마스크 층(H2)은 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 포함할 수 있다.
제3 하드 마스크 층(H3)은 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 포함하고, 제3 하드 마스크 층(H3) 내에서 질소(N)의 함량은 변화할 수 있다. 예를 들어, 제3 하드 마스크 층(H3) 내 질소(N)의 함량은 제1 하드 마스크 층(H1)에 접촉하는 면(H3a)으로부터 제2 마스크 층(H2)에 접촉하는 면(H3b)까지 연속적으로 증가할 수 있다. 도 4e에는 제3 하드 마스크 층(H3) 내 질소(N)의 함량이 선형적으로 증가하는 것으로 도시되었으나, 이러한 그래프는 예시적이며 제한적이지 않다. 예를 들어, 제3 하드 마스크 층(H3) 내 질소(N)의 함량은 비선형적으로 증가할 수 있다.
도 4f를 참조하면, 하드 마스크 구조체(HMf)는 제2 하드 마스크 층(H2), 제2 하드 마스크 층(H2) 상의 제1 하드 마스크 층(H1), 및 제1 하드 마스크 층(H1)과 제2 하드 마스크 층(H2) 사이의 제3 하드 마스크 층(H3)을 포함할 수 있다.
제1 하드 마스크 층(H1)은 탄소(C), 수소(H), 및 산소(O)를 포함하는 SOH 층을 포함할 수 있고, 제2 하드 마스크 층(H2)은 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 포함할 수 있다.
제3 하드 마스크 층(H3)은 복수의 서브 층(H3-1 내지 H3-4)을 포함할 수 있다. 제4 서브 층(H3-4)은 제1 하드 마스크 층(H1) 상에 배치될 수 있으며 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 포함할 수 있다. 제3 서브 층(H3-3)은 제4 서브 층(H3-4) 상에 배치될 수 있으며 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 포함할 수 있다. 제2 서브 층(H3-2)은 제3 서브 층(H3-3) 상에 배치될 수 있으며 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 포함할 수 있다. 제1 서브 층(H3-1)은 제2 서브 층(H3-2) 상에 배치될 수 있으며 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 포함할 수 있다.
복수의 서브 층(H3-1 내지 H3-4) 내의 질소(N)의 함량은 제2 하드 마스크 층(H2)에 가까울수록 증가할 수 있다. 즉, 제2 서브 층(H3-2) 내의 질소(N)의 함량은 제1 서브 층(H3-1) 내의 질소(N)의 함량보다 높고, 제3 서브 층(H3-3) 내의 질소(N)의 함량은 제2 서브 층(H3-2) 내의 질소(N)의 함량보다 높고, 제4 서브 층(H3-4) 내의 질소(N)의 함량은 제3 서브 층(H3-3) 내의 질소(N)의 함량보다 높을 수 있다. 달리 말해, 복수의 서브 층(H3-1 내지 H3-4) 내의 질소(N)의 함량은 제1 하드 마스크 층(H1)에 가까울수록 감소할 수 있다. 즉, 제1 서브 층(H3-1) 내의 질소(N)의 함량은 제2 서브 층(H3-2) 내의 질소(N)의 함량보다 낮고, 제2 서브 층(H3-2) 내의 질소(N)의 함량은 제3 서브 층(H3-3) 내의 질소(N)의 함량보다 낮고, 제3 서브 층(H3-3) 내의 질소(N)의 함량은 제4 서브 층(H3-4) 내의 질소(N)의 함량보다 낮을 수 있다.
도 4g를 참조하면, 하드 마스크 구조체(HMg)는 제2 하드 마스크 층(H2), 제2 하드 마스크 층(H2) 상의 제1 하드 마스크 층(H1), 및 제2 하드 마스크 층(H2)과 제1 하드 마스크 층(H1) 사이의 제3 하드 마스크 층(H3)을 포함할 수 있다.
제2 하드 마스크 층(H2)은 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 포함할 수 있고, 제1 하드 마스크 층(H1)은 탄소(C), 수소(H), 및 산소(O)를 포함하는 SOH 층을 포함할 수 있다.
제3 하드 마스크 충(H3)은 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 포함하고, 제3 하드 마스크 층(H3) 내에서 질소(N)의 함량은 변화할 수 있다. 예를 들어, 제3 하드 마스크 층(H3) 내 질소(N)의 함량은 제2 하드 마스크 층(H2)에 접촉하는 면(H3c)으로부터 제1 하드 마스크 층(H1)에 접촉하는 면(H3d)까지 연속적으로 감소할 수 있다. 도 4g에는 제3 하드 마스크 층(H3) 내 질소(N)의 함량이 선형적으로 감소하는 것으로 도시되었으나, 이러한 그래프는 예시적이며 제한적이지 않다. 예를 들어, 제3 하드 마스크 층(H3) 내 질소(N)의 함량은 비선형적으로 감소할 수 있다.
도 4h를 참조하면, 하드 마스크 구조체(HMh)는 제1 하드 마스크 층(H1), 제1 하드 마스크 층(H1) 상의 제2 하드 마스크 층(H2), 및 제2 하드 마스크 층(H2) 상의 제4 하드 마스크 층(H4)을 포함할 수 있다.
제1 하드 마스크 층(H1) 및 제2 하드 마스크 층(H2) 중 하나는 탄소(C), 수소(H), 및 산소(O)를 포함하는 SOH 층을 포함하고, 제1 하드 마스크 층(H1) 및 제2 하드 마스크 층(H2) 중 다른 하나는 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 포함할 수 있다. 제4 하드 마스크 층(H4)은 실리콘(Si)을 포함할 수 있다. 일부 실시예에서, 제1 하드 마스크 층(H1)의 두께와 제2 하드 마스크 층(H2)의 두께의 합은 약 50nm 내지 약 100nm일 수 있고, 제4 하드 마스크 층(H4)의 두께는 약 10nm 내지 약 30nm일 수 있다.
도 4i를 참조하면, 하드 마스크 구조체(HMi)는 제1 하드 마스크 층(H1), 제1 하드 마스크 층(H1) 상의 제2 하드 마스크 층(H2), 및 제2 하드 마스크 층(H2) 상의 제4 하드 마스크 층(H4i)을 포함할 수 있다.
제1 하드 마스크 층(H1) 및 제2 하드 마스크 층(H2) 중 하나는 탄소(C), 수소(H), 및 산소(O)를 포함하는 SOH 층을 포함하고, 제1 하드 마스크 층(H1) 및 제2 하드 마스크 층(H2) 중 다른 하나는 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 포함할 수 있다. 제4 하드 마스크 층(H4i)은 실리콘(Si) 및 원소(X)을 포함할 수 있다. 여기서 원소(X)는 보론(B), 탄소(C), 질소(N), 산소(O), 또는 인(P)을 포함할 수 있다.
도 4j 및 도 6을 참조하면, 하드 마스크 구조체(HMj)는 제1 하드 마스크 층(H1), 제1 하드 마스크 층(H1) 상의 제2 하드 마스크 층(H2), 및 제2 하드 마스크 층(H2) 상의 제4 하드 마스크 층(H4j)을 포함할 수 있다.
제1 하드 마스크 층(H1) 및 제2 하드 마스크 층(H2) 중 하나는 탄소(C), 수소(H), 및 산소(O)를 포함하는 SOH 층을 포함하고, 제1 하드 마스크 층(H1) 및 제2 하드 마스크 층(H2) 중 다른 하나는 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 포함할 수 있다. 제4 하드 마스크 층(H4j)은 실리콘(Si), 원소(X), 및 원소(Y)를 포함할 수 있다. 여기서 원소(X) 및 원소(Y) 각각은 보론(B), 탄소(C), 질소(N), 산소(O), 또는 인(P)을 포함할 수 있고, 원소(X)와 원소(Y)는 서로 상이할 수 있다.
도 6에 도시된 바와 같이, 실리콘(Si), 원소(X), 및 원소(Y)를 포함하는 층의 밀도는 실리콘(Si) 및 원소(X) 만을 포함하는 층의 밀도 및 실리콘(Si) 및 원소(Y)만을 포함하는 층의 밀도보다 작을 수 있다. 이는 실리콘(Si), 원소(X), 및 원소(Y)를 포함하는 층이 다공성이기 때문일 수 있다. 다공성인 실리콘(Si), 원소(X), 및 원소(Y)를 포함하는 층은 하드 마스크 구조체(HMj)의 베이킹 공정에서 생성된 가스들을 하드 마스크 구조체(HMj) 밖으로 배출할 수 있다. 따라서 베이킹 공정에서 생성된 가스들에 의해 생성되는 응력들이 완화될 수 있다.
도 4k를 참조하면, 하드 마스크 구조체(HMk)는 제1 하드 마스크 층(H1), 제1 하드 마스크 층(H1), 상의 제2 하드 마스크 층(H2), 제2 하드 마스크 층(H2) 상의 제4 하드 마스크 층(H4k), 및 제4 하드 마스크 층(H4k) 상의 제5 하드 마스크 층(H5)을 포함할 수 있다.
제1 하드 마스크 층(H1) 및 제2 하드 마스크 층(H2) 중 하나는 탄소(C), 수소(H), 및 산소(O)를 포함하는 SOH 층을 포함하고, 제1 하드 마스크 층(H1) 및 제2 하드 마스크 층(H2) 중 다른 하나는 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 포함할 수 있다. 제4 하드 마스크 층(H4k)은 실리콘(Si) 및 원소(X)을 포함할 수 있다. 여기서 원소(X)는 보론(B), 탄소(C), 질소(N), 산소(O), 또는 인(P)을 포함할 수 있다.
제5 하드 마스크 층(H5)은 실리콘(Si), 원소(X), 및 원소(Y)을 포함할 수 있다. 제5 하드 마스크 층(H5) 내의 원소(X)의 함량 및 원소(Y)의 함량은 변화할 수 있다. 예를 들어, 제5 하드 마스크 층(H5) 내의 원소(X)의 함량은 제4 하드 마스크 층(H4i)에 접촉하는 면(H4a)으로부터 상기 면(H4a)에 대향하는 면(H4b)까지 연속적으로 또는 불연속적으로 감소할 수 있다. 도 4k에는 제5 하드 마스크 층(H5) 내의 원소(X)의 함량이 선형적으로 감소하는 것으로 도시되었으나, 이러한 그래프는 예시적이며 제한적이지 않다. 예를 들어, 제5 하드 마스크 층(H5) 내 원소(X)의 함량은 비선형적으로 감소할 수 있다. 또한, 제5 하드 마스크 층(H5) 내의 원소(Y)의 함량은 제4 하드 마스크 층(H4k)에 접촉하는 면(H4a)으로부터 상기 면(H4a)에 대향하는 면(H4b)까지 연속적으로 또는 불연속적으로 증가할 수 있다. 도 4k에는 제5 하드 마스크 층(H5) 내의 원소(Y)의 함량이 선형적으로 증가하는 것으로 도시되었으나, 이러한 그래프는 예시적이며 제한적이지 않다. 예를 들어, 제5 하드 마스크 층(H5) 내 원소(Y)의 함량은 비선형적으로 증가할 수 있다.
도 4l을 참조하면, 하드 마스크 구조체(HMl)는 도 4k의 하드 마스크 구조체(HMk)에 더하여 제5 하드 마스크 층(H5) 상의 제6 하드 마스크 층(H6)을 더 포함할 수 있다. 제6 하드 마스크 층(H6)은 실리콘(Si) 및 원소(Y)를 포함할 수 있다.
도 7a 내지 도 7h는 본 개시의 실시예들에 따른 반도체 소자 제조 방법을 나타내는 단면도들이다.
도 7a를 참조하면, 웨이퍼(W)의 중심부(Wa)에 복수의 트랜지스터(TR)를 형성한다. 먼저, 웨이퍼(Wa)의 중심부에 활성 영역(AC)을 정의하는 소자 분리 트렌치(112T)가 형성되고, 소자 분리 트렌치(112T) 내에 소자 분리막(112)이 형성될 수 있다. 이후, 웨이퍼(W)의 중심부(Wa)에 활성 영역(AC)과 교차하는 게이트 라인 트렌치(120T)와 소자 분리막(112)과 교차하는 게이트 라인 트렌치(120T)가 형성될 수 있다. 웨이퍼(W)와 소자 분리막(112)의 식각 속도 차이로 인하여 활성 영역(AC)과 교차하는 게이트 라인 트렌치(120T)의 부분의 바닥은 소자 분리막(112)과 교차하는 다른 게이트 라인 트렌치(120T)의 부분의 바닥보다 높은 레벨에 형성될 수 있다.
복수의 게이트 라인 트렌치(120T) 내에 복수의 게이트 구조체(120)가 각각 형성될 수 있다. 예를 들어, 각각의 게이트 라인 트렌치(120T) 상에 게이트 절연 층(122)을 형성한다. 게이트 절연 층(122) 상에 게이트 라인 트렌치(120T)의 나머지 부분을 채우는 게이트 전극(124)을 형성한다. 이후 에치백 공정에 의해 상기 게이트 전극(124) 상부를 제거할 수 있다. 이후, 게이트 라인 트렌치(120T)의 나머지 부분을 채우도록 게이트 전극(124) 상에 게이트 캡핑 층(126)을 형성한다. 마지막으로 게이트 캡핑 층(126)을 평탄화할 수 있다.
게이트 구조체(120)의 양 측의 활성 영역(AC)의 상부에 불순물 이온들 주입함으로써 제1 소스/드레인 영역(114A) 및 제2 소스/드레인 영역(114B)이 형성될 수 있다. 다른 실시예에서, 게이트 구조체(120)를 형성하기 전에 소자 분리막(112)을 형성한 후에, 활성 영역(AC)의 상부에 불순물 이온을 주입함으로서 제1 소스/드레인 영역(114A) 및 제2 소스/드레인 영역(114B)이 형성될 수 있다.
도 7b를 참조하면, 웨이퍼(W)의 중심부(Wa) 및 엣지부(Wb) 상에 하부 구조체(LS)가 생성될 수 있다. 먼저 비트 라인 구조체(130)가 제1 소스/드레인 영역(114A) 상에 형성될 수 있다. 예를 들어, 제1 소스/드레인 영역(114A) 상에 비트 라인 컨택(132)을 형성하고, 비트 라인 컨택(132) 상에 비트 라인(134)을 형성하고, 비트 라인(134) 상에 비트 라인 캡핑 층(136)을 형성할 수 있다. 또한, 비트 라인 컨택(132), 비트 라인(134), 및 비트 라인 캡핑 층(136)의 측면 상에 비트 라인 스페이서(138)를 형성한다.
또한, 비트 라인 구조체(130)를 둘러싸는 제1 절연 층(142)을 웨이퍼(W)의 중심부(Wa) 및 엣지부(Wb) 상에 형성한다. 또한, 비트 라인 구조체(130)를 둘러싸는 제2 절연 층(144)을 제1 절연 층(142) 상에 형성할 수 있다.
이후, 제1 절연 층(142) 및 제2 절연 층(144)을 관통하여 제2 소스/드레인 영역(114B)에 접촉하는 캐패시터 구조체 컨택(150)이 형성될 수 있다. 이후, 캐패시터 구조체 컨택(150) 및 제2 절연 층(144) 상에 제3 절연 층(146)이 형성될 수 있다. 다음으로, 제3 절연 층(146)을 관통하여 캐패시터 구조체 컨택(150)과 접촉하는 랜딩 패드(152)가 형성될 수 있다.
도 7c를 참조하면, 랜딩 패드(152) 및 제3 절연 층(146) 상에 식각 정지 층(162), 하부 몰드 층(MD1), 중간 서포터 층(192), 상부 몰드 층(MD2), 상부 서포터 층(194), 하드 마스크 구조체(HM), 및 포토 레지스트 패턴(PR1)을 차례로 형성한다. 하드 마스크 구조체(HM)를 형성하는 방법이 이하에서 도 4a에 내지 도 4l를 참조하여 상세히 설명된다. 도 7c의 하드 마스크 구조체(HM)는 도 4a 내지 도 4l에 도시된 하드 마스크 구조체들(HMa 내지 HMl) 중 하나일 수 있다.
도 4a를 참조하면, 먼저 제1 하드 마스크 층(H1)을 스핀 코팅에 의해 형성하고, 제1 하드 마스크 층(H1)을 베이킹한다. 다음으로, 제2 하드 마스크 층(H2)을 제1 하드 마스크 층(H1) 상에 스핀 코팅에 의해 형성하고, 제2 하드 마스크 층(H2)을 베이킹한다. 이로써 하드 마스크 구조체(HMa)가 형성될 수 있다. 베이킹 온도는 약 300℃ 내지 약 500℃일 수 있다. 베이킹 공정 동안 열 응력이 발생할 수 있으나, 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 포함하는 제2 하드 마스크 층(H2)은 비교적 열 응력을 잘 견디므로 하드 마스크 구조체(HMa)가 파괴되지 않을 수 있다.
도 4b를 참조하면, 먼저 제2 하드 마스크 층(H2)을 스핀 코팅에 의해 형성하고, 제2 하드 마스크 층(H2)을 베이킹한다. 다음으로, 제1 하드 마스크 층(H1)을 제2 하드 마스크 층(H2) 상에 스핀 코팅에 의해 형성하고, 제1 하드 마스크 층(H1)을 베이킹한다. 이로써 하드 마스크 구조체(HMb)가 형성될 수 있다.
도 4c를 참조하면, 제1 하드 마스크 층(H1)을 스핀 코팅하고 베이킹하는 단계와 제2 하드 마스크 층(H2)을 스핀 코팅하고 베이킹하는 단계를 교대로 반복함으로써 하드 마스크 구조체(HMc)가 형성될 수 있다.
도 4d를 참조하면, 제1 하드 마스크 층(H1)을 스핀 코팅하고 베이킹 한다. 다음으로, 각각의 서브 층(H3-1 내지 H3-4)을 스핀 코팅하고 베이킹하는 단계를 반복함으로써 제3 하드 마스크 층(H3)을 형성한다. 마지막으로, 제2 하드 마스크 층(H2)을 제3 하드 마스크 층(H3) 상에 스핀 코팅하고 베이킹한다. 이로써 하드 마스크 구조체(HMd)가 형성될 수 있다.
도 4d 및 도 4e를 참조하면, 제1 하드 마스크 층(H1)을 스핀 코팅하고 베이킹 한다. 다음으로, 각각의 서브 층(H3-1 내지 H3-4)을 스핀 코팅하고 베이킹하는 단계를 반복한다. 다음으로. 제2 하드 마스크 층(H2)을 제3 하드 마스크 층(H3) 상에 스핀 코팅하고 베이킹한다. 한편, 복수의 서브 층(H3-1 내지 H3-4) 내의 질소(N)를 확산시킴으로써 복수의 서브 층(H3-1 내지 H3-4)은 제3 하드 마스크 층(H3)으로 변환될 수 있다. 일부 실시예에서, 질소(N)를 확산시키는 단계는 베이킹 공정 또는 스핀 코팅 공정과 동시에 수행될 수 있다.
도 4f를 참조하면, 제2 하드 마스크 층(H2)을 스핀 코팅하고 베이킹 한다. 다음으로, 제4 내지 제1 서브 층(H3-4 내지 H3-1)을 스핀 코팅하고 베이킹하는 단계를 반복함으로써 제3 하드 마스크 층(H3)을 형성한다. 마지막으로, 제1 하드 마스크 층(H1)을 제3 하드 마스크 층(H3) 상에 스핀 코팅하고 베이킹한다. 이로써 하드 마스크 구조체(HMf)가 형성될 수 있다.
도 4f 및 도 4g를 참조하면, 제2 하드 마스크 층(H2)을 스핀 코팅하고 베이킹 한다. 다음으로, 제4 내지 제1 서브 층(H3-4 내지 H3-1)을 스핀 코팅하고 베이킹하는 단계를 반복함으로써 제3 하드 마스크 층(H3)을 형성한다. 다음으로, 제1 하드 마스크 층(H1)을 제3 하드 마스크 층(H3) 상에 스핀 코팅하고 베이킹한다. 한편, 복수의 서브 층(H3-1 내지 H3-4) 내의 질소(N)를 확산시킴으로써 복수의 서브 층(H3-1 내지 H3-4)은 제3 하드 마스크 층(H3)으로 변환될 수 있다. 일부 실시예에서, 질소(N)를 확산시키는 단계는 베이킹 공정 또는 스핀 코팅 공정과 동시에 수행될 수 있다.
도 4h를 참조하면, 먼저 제1 하드 마스크 층(H1)을 스핀 코팅에 의해 형성하고, 제1 하드 마스크 층(H1)을 베이킹한다. 다음으로, 제2 하드 마스크 층(H2)을 제1 하드 마스크 층(H1) 상에 스핀 코팅에 의해 형성하고, 제2 하드 마스크 층(H2)을 베이킹한다. 다음으로, 제2 하드 마스크 층(H2) 상에 제4 하드 마스크 층(H4)이 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)을 통해 형성될 수 있다. 이로써 하드 마스크 구조체(HMh)가 형성될 수 있다.
도 4i를 참조하면, 먼저 제1 하드 마스크 층(H1)을 스핀 코팅에 의해 형성하고, 제1 하드 마스크 층(H1)을 베이킹한다. 다음으로, 제2 하드 마스크 층(H2)을 제1 하드 마스크 층(H1) 상에 스핀 코팅에 의해 형성하고, 제2 하드 마스크 층(H2)을 베이킹한다. 다음으로, 제2 하드 마스크 층(H2) 상에 제4 하드 마스크 층(H4g)이 PECVD를 통해 형성될 수 있다. 이로써 하드 마스크 구조체(HMi)가 형성될 수 있다.
도 4j를 참조하면, 먼저 제1 하드 마스크 층(H1)을 스핀 코팅에 의해 형성하고, 제1 하드 마스크 층(H1)을 베이킹한다. 다음으로, 제2 하드 마스크 층(H2)을 제1 하드 마스크 층(H1) 상에 스핀 코팅에 의해 형성하고, 제2 하드 마스크 층(H2)을 베이킹한다. 다음으로, 제2 하드 마스크 층(H2) 상에 제4 하드 마스크 층(H4j)이 PECVD을 통해 형성될 수 있다. 이로써 하드 마스크 구조체(HMj)가 형성될 수 있다.
제4 하드 마스크 층(H4j)은 실리콘(Si)과 원소(X)를 포함하는 제1 소스 가스, 및 실리콘(Si)과 원소(Y)를 포함하는 제2 소스 가스를 사용하여 PECVD 공정을 통해 형성될 수 있다. 일부 실시예에서, 아르곤(Ar), 질소(N2), 헬륨(He) 과 같은 캐리어 가스가 더 사용될 수 있다.
다공성인 실리콘(Si), 원소(X), 및 원소(Y)를 포함하는 층을 포함하는 제4 하드 마스크 층(H4j)은 베이킹 공정 동안 생성된 가스를 하드 마스크 구조체(HMj) 밖으로 방출할 수 있다. 따라서 다공성인 실리콘(Si), 원소(X), 및 원소(Y)를 포함하는 층을 포함하는 제4 하드 마스크 층(H4j)은 베이킹 공정 동안 생성된 가스로 인한 응력을 감소시킬 수 있다.
도 4k를 참조하면, 먼저 제1 하드 마스크 층(H1)을 스핀 코팅에 의해 형성하고, 제1 하드 마스크 층(H1)을 베이킹한다. 다음으로, 제2 하드 마스크 층(H2)을 제1 하드 마스크 층(H1) 상에 스핀 코팅에 의해 형성하고, 제2 하드 마스크 층(H2)을 베이킹한다. 다음으로, 제2 하드 마스크 층(H2) 상에 제4 하드 마스크 층(H4k)이 PECVD을 통해 형성될 수 있다. 다음으로, 제4 하드 마스크 층(H4k) 상에 제5 하드 마스크 층(H5)을 PECVD를 통해 형성할 수 있다.
제5 하드 마스크 층(H5)은 실리콘(Si)과 원소(X)를 포함하는 제1 소스 가스, 및 실리콘(Si)과 원소(Y)를 포함하는 제2 소스 가스를 사용하여 PECVD 공정을 통해 형성될 수 있다. 일부 실시예에서, 아르곤(Ar), 질소(N2), 헬륨(He) 과 같은 캐리어 가스가 더 사용될 수 있다. 증착 시간이 흐름에 따라 증착 조건, 예를 들어 제2 소스 가스의 유량에 대한 제1 소스 가스의 유량의 비를 연속적으로 또는 불연속적으로 감소시킴으로써 제5 하드 마스크 층(H5) 내의 원소(X)의 함량을 감소시키고 제5 하드 마스크 층(H5) 내의 원소(Y)의 함량을 증가시킬 수 있다.
도 4l을 참조하면, 도 4k를 참조하여 설명한 바에 따라 제1 하드 마스크 층(H1), 제2 하드 마스크 층(H2), 제4 하드 마스크 층(H4k), 및 제5 하드 마스크 층(H5)을 형성한다. 다음으로 PECVD 공정을 사용하여 제5 하드 마스크 층(H5) 상에 제6 하드 마스크 층(H6)을 형성한다. 이로써 하드 마스크 구조체(HMl)가 제조될 수 있다.
도 7d를 참조하면, 포토 레지스트 패턴(PR1)을 식각 마스크로서 사용하여 하드 마스크 구조체(HM), 상부 서포터 층(194), 상부 몰드 층(MD2), 중간 서포터 층(192), 하부 몰드 층(MD1), 및 식각 정지 층(162)을 관통하는 하부 전극 홀(181H)을 형성할 수 있다. 하부 전극 홀(181H)은 랜딩 패드(152)를 노출시킬 수 있다.
도 7e를 참조하면, 하부 전극 홀(181H) 내에 하부 전극(181)이 형성될 수 있다. 예를 들어, 하부 전극 홀(181H) 및 포토레지스트 패턴(PR1) 상에 하부 전극 층을 형성하고, 하드 마스크 구조체(HM)의 상면이 노출되도록 포토레지스트 패턴(PR1) 및 하부 전극 층의 부분을 제거함으로서 하부 전극(181)이 형성될 수 있다. 일부 실시예에서, 도 7d의 하부 전극 홀(181H) 형성 과정에서 포토 레지스트 패턴(PR1)이 제거될 수 있다. 이 경우, 하부 전극 홀(181H) 및 하드 마스크 구조체(HM) 상에 하부 전극 층을 형성하고, 하드 마스크 구조체(HM)의 상면이 노출되도록 하부 전극 층의 부분을 제거함으로써 하부 전극(181)이 형성될 수 있다.
도 7f를 참조하면, 상부 서포터 층(194) 및 하드 마스크 구조체(HM)를 관통하는 제1 개구(194H)를 형성한다. 제1 개구(194H)는 웨이퍼(W)의 중심부(Wa) 상에만 형성되고, 웨이퍼(W)의 엣지부(Wb) 상에 형성되지 않을 수 있다.
도 7f 및 도 7g를 참조하면, 상부 몰드 층(MD2)의 일부가 제거될 수 있다. 식각제가 제1 개구(194H)을 통해 상부 몰드 층(MD2)에 도달하여 상부 몰드 층(MD2)의 일부를 식각할 수 있다. 웨이퍼(W)의 엣지부(Wb) 상에는 제1 개구(194H)가 형성되지 않으므로 식각제가 웨이퍼(W)의 엣지부(Wb) 상의 상부 몰드 층(MD2)의 부분까지 도달하지 못할 수 있다. 따라서, 웨이퍼(W)의 엣지부(Wb) 상의 상부 몰드 층(MD2)의 부분은 식각되지 않고 남아 있을 수 있다.
다음으로, 중간 서포터 층(192)을 관통하는 제2 개구(192H)를 형성한다. 제2 개구(192H)는 웨이퍼(W)의 중심부(Wa) 상에만 형성되고, 웨이퍼(W)의 엣지부(Wb) 상에 형성되지 않을 수 있다.
도 7g 및 도 7h를 참조하면, 하부 몰드 층(MD1)의 일부가 제거될 수 있다. 식각제가 제2 개구(192H)를 통해 하부 몰드 층(MD1)에 도달하여 하부 몰드 층(MD1)의 일부를 제거할 수 있다. 웨이퍼(W)의 엣지부(Wb) 상에는 제2 개구(194H)가 형성되지 않았으므로 식각제가 웨이퍼(W)의 엣지부(Wb) 상의 하부 몰드 층(MD1)의 부분까지 도달하지 못할 수 있다. 따라서 웨이퍼(W)의 엣지부(Wb) 상의 하부 몰드 층(MD1)의 부분은 식각되지 않고 남아 있을 수 있다. 일부 실시예에서, 하부 몰드 층(MD1)의 남은 부분의 측면은 상부 몰드 층(MD2)의 남은 부분의 측면과 평행하지 않을 수 있다. 일부 실시예에서, 하부 몰드 층(MD1)의 상면의 면적은 하부 몰드 층(MD1)의 하면의 면적보다 작을 수 있다.
하부 몰드 층(MD1)의 남은 부분과 상부 몰드 층(MD2)의 남은 부분은 중간 서포터 층(192) 및 상부 서포터 층(194)을 지지할 수 있다. 중간 서포터 층(192) 및 상부 서포터 층(194)은 하부 전극(181)을 지지할 수 있다.
도 2를 참조하면, 하부 전극(181), 식각 정지 층(162), 중간 서포터 층(192), 상부 서포터 층(194), 및 하드 마스크 구조체(HM) 상에 유전 층(180)을 형성한다. 마지막으로, 유전 층(180) 상에 상부 전극(185)을 형성한다. 이로써 캐패시터 구조체(CA)가 완성될 수 있고, 반도체 소자(100)가 완성될 수 있다.
본 개시에 개시된 실시예들은 본 개시의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 개시의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
W: 웨이퍼, Wa: 중심부, Wb: 엣지부, We: 엣지, LS: 하부 구조체, CA: 캐패시터 구조체, SS: 지지 구조체, AC: 활성 영역, HM, HMa 내지 HMl: 하드 마스크 구조체, H1, H2, H3, H4, H4i, H4j, H4k, H5, H6: 하드 마스크 층, H3-1 내지 H3-4: 서브 층, MD1: 하부 몰드 층, MD2: 상부 몰드 층, PR1: 포토레지스트 패턴, 112: 소자 분리막, 114A, 114B: 소스/드레인 영역, 120: 게이트 구조체, 120T: 게이트 라인 트렌치, 122: 게이트 절연 층, 124: 게이트 전극, 126: 게이트 캡핑 층, 130: 비트 라인 구조체, 132: 비트 라인 컨택, 134: 비트 라인, 136: 비트 라인 캡핑 층, 138: 비트 라인 스페이서, 142, 144, 146: 절연 층, 150: 캐패시터 구조체 컨택, 152: 랜딩 패드, 162: 식각 정지 층, 180: 유전 층, 181: 하부 전극, 185: 상부 전극, 192: 중간 서포터 층, 194: 상부 서포터 층, 192H, 194H: 개구

Claims (20)

  1. 웨이퍼;
    상기 웨이퍼 상의 식각 정지 층;
    상기 식각 정지 층 상의 하부 몰드 층;
    상기 하부 몰드 층 상의 중간 서포터 층;
    상기 중간 서포터 층 상의 상부 몰드 층;
    상기 상부 몰드 층 상의 상부 서포터 층; 및
    상기 상부 서포터 층 상의 하드 마스크 구조체를 포함하고,
    상기 하드 마스크 구조체는 상기 상부 서포터 층 상의 제1 하드 마스크 층, 및 상기 제1 하드 마스크 층 상의 제2 하드 마스크 층을 포함하고,
    상기 제1 하드 마스크 층 및 상기 제2 하드 마스크 층 중 하나는 탄소(C), 수소(H), 산소(O), 및 질소(N)을 포함하는 스핀 온 하드마스크(spin on hardmask, 이하 SOH)를 포함하는 제1 유기 층을 포함하고,
    상기 제1 하드 마스크 층 및 상기 제2 하드 마스크 층 중 다른 하나는 탄소(C), 수소(H), 및 산소(O)를 포함하는 SOH를 포함하는 제2 유기 층을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제2 유기 층의 인성(toughness)은 상기 제1 유기 층의 인성보다 큰 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 제2 유기 층은 상기 제1 유기 층보다 연성(ductile)인 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 유기 층 내의 질소(N)의 함량은 1 원자% 내지 5 원자% 인 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 하드 마스크 구조체는
    상기 제2 하드 마스크 층 상의 제3 하드 마스크 층을 더 포함하고,
    상기 제3 하드 마스크 층은 상기 제1 하드 마스크 층과 동일한 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 하드 마스크 구조체는
    상기 제3 하드 마스크 층 상의 제4 하드 마스크 층을 더 포함하고,
    상기 제4 하드 마스크 층은 상기 제2 하드 마스크 층과 동일한 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 하드 마스크 구조체는
    상기 제1 하드 마스크 층과 상기 제2 하드 마스크 층 사이의 제5 하드 마스크 층을 더 포함하고,
    상기 제5 하드 마스크 층은 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH를 포함하는 제3 유기 층을 포함하고, 상기 제5 하드 마스크 층 내의 질소(N)의 함량은 변화하는 것을 특징으로 하는 반도체 소자.
  8. 제7 항에 있어서,
    상기 제5 하드 마스크 층 내의 질소(N)의 함량은 상기 제1 하드 마스크 층에 접촉하는 면으로부터 상기 제2 하드 마스크 층에 접촉하는 면까지 연속적으로 변화하는 것을 특징으로 하는 반도체 소자.
  9. 제7 항에 있어서,
    상기 제5 하드 마스크 층은 복수의 서브 층을 포함하고, 복수의 상기 서브 층의 질소(N)의 함량들은 서로 상이한 것을 특징으로 하는 반도체 소자.
  10. 제1 항에 있어서,
    상기 하드 마스크 구조체는
    상기 제2 하드 마스크 층 상의 제6 하드 마스크 층을 더 포함하고,
    상기 제6 하드 마스크 층은 실리콘(Si) 및 X를 포함하는 층을 포함하고,
    상기 X는 보론(B), 탄소(C), 질소(N), 산소(O), 또는 인(P)인 것을 특징으로 하는 반도체 소자.
  11. 제10 항에 있어서,
    상기 하드 마스크 구조체는
    상기 제6 하드 마스크 층 상의 제7 하드 마스크 층을 더 포함하고,
    상기 제7 하드 마스크 층은 실리콘(Si), X, 및 Y를 포함하는 층을 포함하고,
    상기 Y는 보론(B), 틴소(C), 질소(N), 산소(O), 또는 인(P)이고,
    상기 제7 하드 마스크 층 내의 X의 함량은 상기 제6 하드 마스크 층에 접촉하는 제1 면으로부터 상기 제1 면에 대향하는 제2 면까지 감소하고,
    상기 제7 하드 마스크 층 내의 Y의 함량은 상기 제1 면으로부터 상기 제2 면까지 증가하는 것을 특징으로 하는 반도체 소자.
  12. 제1 항에 있어서,
    상기 하드 마스크 구조체는
    상기 제2 하드 마스크 층 상의 제3 하드 마스크 층을 더 포함하고,
    상기 제3 하드 마스크 층은 실리콘(Si), X, 및 Y를 포함하는 무기 층을 포함하고,
    상기 X 및 Y 각각은 보론(B), 탄소(C), 질소(N), 산소(O), 또는 인(P)이고, 상기 X와 상기 Y는 서로 다른 것을 특징으로 하는 반도체 소자.
  13. 제12 항에 있어서,
    상기 무기 층의 밀도는 실리콘(Si) 및 X 만을 포함하는 층의 밀도 및 실리콘(Si) 및 Y 만을 포함하는 층의 밀도보다 작은 것을 특징으로 하는 반도체 소자.
  14. 제12 항에 있어서,
    상기 무기 층은 다공성인 것을 특징으로 하는 반도체 소자.
  15. 중심부 및 중심부 주위의 엣지부를 포함하는 웨이퍼;
    상기 웨이퍼의 상기 중심부 상의 캐패시터 구조체; 및
    상기 웨이퍼의 상기 엣지부 상의 지지 구조체를 포함하고,
    상기 지지 구조체는 상기 웨이퍼의 상기 엣지부 상에 차례로 적층된 식각 정지 층, 하부 몰드 층, 중간 서포터 층, 상부 몰드 층, 상부 서포터 층, 및 하드 마스크 구조체를 포함하고,
    상기 지지 구조체는 상기 캐패시터 구조체와 상기 식각 정지 층, 상기 중간 서포터 층 및 상기 상부 서포터 층을 공유하고,
    상기 하드 마스크 구조체는 상기 상부 서포터 층 상에 차례로 적층된 제1 하드 마스크 층, 및 제2 하드 마스크 층을 포함하고,
    상기 제1 하드 마스크 층 및 상기 제2 하드 마스크 층 중 하나는 탄소(C), 수소(H), 산소(O), 및 질소(N)를 포함하는 SOH 층을 포함하고,
    상기 제1 하드 마스크 층 및 상기 제2 하드 마스크 층 중 다른 하나는 탄소(C), 수소(H), 및 산소(O)를 포함하는 SOH 층을 포함하는 것을 특징으로 하는 반도체 소자.
  16. 제15 항에 있어서,
    상기 캐패시터 구조체는 상기 웨이퍼의 상기 중심부 상의 하부 전극, 하부 전극 상의 유전 층, 및 상기 유전 층 상의 상부 전극을 포함하고, 상기 중간 서포터 층 및 상기 상부 서포터 층은 상기 하부 전극과 접촉하는 것을 특징으로 하는 반도체 소자.
  17. 제15 항에 있어서,
    상기 하부 몰드 층의 측면은 상기 상부 몰드 층의 측면과 평행하지 않은 것을 특징으로 하는 반도체 소자.
  18. 제15 항에 있어서,
    상기 하부 몰드 층의 상면의 면적은 상기 하부 몰드 층의 하면의 면적보다 큰 것을 특징으로 하는 반도체 소자.
  19. 제15 항에 있어서,
    상기 웨이퍼의 상기 중심부에 배치되는 복수의 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 소자.
  20. 중심부와 중심부 주위의 엣지부를 포함하는 웨이퍼;
    상기 웨이퍼의 중심부 상의 캐패시터 구조체; 및
    상기 웨이퍼의 상기 엣지부 상의 지지 구조체를 포함하고,
    상기 캐패시터 구조체는 식각 정지 층, 상기 식각 정지 층으로부터 수직 방향으로 이격된 중간 서포터 층, 상기 중간 서포터 층으로부터 상기 수직 방향으로 이격된 상부 서포터 층, 상기 식각 정지 층, 상기 중간 서포터 층, 및 상기 성부 서포터 층을 관통하는 복수의 하부 전극, 상기 복수의 하부 전극 상의 유전 층, 및 상기 유전 층 상의 상부 전극을 포함하고,
    상기 지지 구조체는 상기 캐패시터 구조체와 상기 식각 정지 층, 상기 중간 서포터 층, 및 상기 상부 서포터 층을 공유하고, 상기 지지 구조체는 상기 식각 정지 층과 상기 중간 서포터 층 사이의 하부 몰드 층, 및 상기 중간 서포터 층과 상기 상부 서포터 층 사이의 상부 몰드 층, 및 상기 상부 서포터 층 상의 하드 마스크 구조체를 더 포함하고,
    상기 하드 마스크 구조체는 상기 상부 서포터 층 상에 차례로 적층된 제1 하드 마스크 층, 및 제2 하드 마스크 층을 포함하고,
    상기 제1 하드 마스크 층 및 상기 제2 하드 마스크 층 중 하나는 탄소(C), 수소(H), 산소(O), 및 질소(N)을 포함하는 SOH 층을 포함하고,
    상기 제1 하드 마스크 층 및 상기 제2 하드 마스크 층 중 다른 하나는 탄소(C), 수소(H), 및 산소(O)를 포함하는 SOH 층을 포함하는 것을 특징으로 하는 반도체 소자.
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