KR20200054407A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 하부 구조물의 제1 영역 상에 제1 희생 코어들 및 상기 하부 구조물의 제2 영역 상에 제2 희생 코어들을 형성하는 단계, 상기 제1 희생 코어들의 측벽들 및 상기 제2 희생 코어들의 측벽들에 스페이서들을 형성하는 단계, 상기 하부 구조물의 상기 제2 영역 상의 상기 제2 희생 코어들을 덮는 보호 패턴을 형성하는 단계, 상기 제1 영역 상에서 상기 제1 희생 코어들을 제거하는 단계, 및 상기 제1 영역 상의 상기 스페이서들, 및 상기 제2 영역 상의 상기 제2 희생 코어들과 상기 스페이서들을 이용하여 상기 하부 구조물을 식각하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 반도체 소자를 구성하는 패턴들의 크기가 점점 작아지고 있다. 이와 같은 패턴들을 형성하기 위하여 사용되는 노광 장비의 광학적 해상력의 한계에 의해 노광 장비만으로 미세 패턴을 형성하는데 한계가 있다. 따라서, 미세 패턴을 형성하기 위한 방법들이 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 서로 다른 폭을 가지는 미세 패턴들을 형성할 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 하부 구조물의 제1 영역 상에 제1 희생 코어들 및 상기 하부 구조물의 제2 영역 상에 제2 희생 코어들을 형성하는 단계, 상기 제1 희생 코어들의 측벽들 및 상기 제2 희생 코어들의 측벽들에 스페이서들을 형성하는 단계, 상기 하부 구조물의 상기 제2 영역 상의 상기 제2 희생 코어들을 덮는 보호 패턴을 형성하는 단계, 상기 제1 영역 상에서 상기 제1 희생 코어들을 제거하는 단계, 및 상기 제1 영역 상의 상기 스페이서들, 및 상기 제2 영역 상의 상기 제2 희생 코어들과 상기 스페이서들을 이용하여 상기 하부 구조물을 식각하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 제1 영역, 제2 영역 및 제3 영역을 가지는 하부 구조물을 마련하는 단계, 상기 제1 영역 상에 제1 폭을 가지는 제1 희생 코어, 상기 제2 영역 상에 제2 폭을 가지는 제2 희생 코어, 및 상기 제3 영역 상에 상기 제1 폭 및 상기 제2 폭보다 큰 제3 폭을 가지는 제3 희생 코어를 형성하는 단계, 상기 하부 구조물의 상기 제1 영역 상에 스페이서들, 상기 하부 구조물의 상기 제2 영역 상에 제2 희생 코어 및 상기 스페이서들을 포함하는 제1 마스크 구조물, 및 상기 하부 구조물의 상기 제3 영역 상에 상기 제3 희생 코어 및 상기 스페이서들을 포함하는 제2 마스크 구조물를 형성하는 단계, 및 상기 스페이서들, 상기 제1 마스크 구조물, 및 상기 제2 마스크 구조물를 이용하여 상기 하부 구조물을 식각하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 제1 영역, 제2 영역 및 제3 영역을 가지는 하부 구조물 상에 하부 희생층 및 상부 희생층을 적층하는 단계, 상기 상부 희생층을 식각하여 상기 제1 영역 상에 제1 상부 희생 코어 및 상기 제2 영역 상에 제2 상부 희생 코어를 형성하는 단계, 상기 제1 상부 희생 코어의 측벽들 및 상기 제2 상부 희생 코어의 측벽들에 제1 스페이서들을 형성하는 단계, 상기 제1 상부 희생 코어 및 상기 제2 상부 희생 코어를 제거하는 단계, 상기 제1 영역 및 상기 제2 영역과 다른 제3 영역 상에 상기 제1 상부 희생 코어의 폭보다 넓은 폭을 가지는 포토레지스트 패턴을 형성하는 단계, 상기 제1 스페이서들 및 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 하부 희생층을 식각하여 상기 제1 영역에 제1 하부 희생 코어들, 상기 제2 영역에 제2 하부 희생 코어들 및 상기 제3 영역에 제3 하부 희생 코어를 형성하는 단계, 제1 하부 희생 코어들의 측벽들, 제2 하부 희생 코어들의 측벽들 및 제3 하부 희생 코어의 측벽들에 제2 스페이서들을 형성하는 단계, 상기 제2 영역 및 상기 제3 영역을 덮는 보호 패턴을 형성하는 단계, 상기 제1 영역에 형성된 상기 제1 하부 희생 코어들을 제거하는 단계, 및 상기 제1 영역의 상기 제2 스페이서들, 상기 제2 영역의 상기 제2 하부 희생 코어들 및 제2 스페이서들을 이용하여 상기 하부 구조물을 식각하는 단계;를 포함한다.
본 발명의 일 실시예에 따르면, 서로 다른 폭을 가지는 미세 패턴들(예를 들어, 활성 영역들)을 포함하는 반도체 소자를 제조할 수 있다. 이로 인해, 신뢰성이 우수한 반도체 소자를 제조할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 의해 제조될 수 있는 반도체 소자를 나타내는 평면도 및 단면도이다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 9 내지 도 14은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 15 내지 도 23은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 의해 제조될 수 있는 반도체 소자를 나타내는 평면도 및 단면도이다.
도 1 및 도 2를 참조하면, 기판(101)은 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)을 가질 수 있다. 제1 영역(R1)은 핀펫(finFET) 구조의 core 트랜지스터들이 형성되는 영역이고, 제2 영역(R2)은 core 트랜지스터들보다 고전압을 사용하는 핀펫 구조의 I/O 트랜지스터들 및/또는 핀펫 구조의 LDMOS 트랜지스터들(laterally diffused MOSFET)이 형성되는 영역, 및 제3 영역(R3)은 평면형(planar) 트랜지스터들이 형성되는 영역일 수 있다.
기판(101)의 제1 영역(R1) 상에 일 방향으로 연장되는 제1 활성 영역들(AT1)이 형성되고, 제2 영역(R2) 상에 상기 일 방향으로 연장되는 제2 활성 영역들(AT2)이 형성되고, 제3 영역(R3) 상에 상기 일 방향으로 연장되는 적어도 하나의 제3 활성 영역(AT3)이 형성될 수 있다. 도 1에 도시된 바와 달리, 제1 활성 영역들(AT1), 제2 활성 영역들(AT2) 및 제3 활성 영역(AT3)은 서로 다른 방향으로 연장될 수 있다. 제1 활성 영역(AT1)은 제1 활성 핀이고, 제2 활성 영역(AT2)은 제2 활성 핀일 수 있다. 제1 활성 영역들(AT1)은 제1 피치(Pa)로 배치되고, 제2 활성 영역들(AT2)은 제1 피치(Pa)보다 큰 제2 피치(Pb)로 배치될 수 있다. 제2 활성 영역들(AT2)의 제2 폭(Wb)은 제1 활성 영역들(AT1)의 제1 폭(Wa)보다 크고, 제3 활성 영역들(AT3)의 제3 폭(Wc)은 제2 활성 영역들(AT2)의 제2 폭(Wb)보다 클 수 있다. 제2 활성 영역들(AT2)의 제2 폭(Wb)은 제1 활성 영역들(AT1)의 제1 폭(Wa)의 2배보다 클 수 있다. 제2 활성 영역들(AT2)의 제2 간격(Sb)은 제1 활성 영역들(AT1)의 제1 간격(Sa)와 동일하거나 제1 활성 영역들(AT1)의 제1 간격(Sa)보다 클 수 있다. 제1 내지 제3 활성 영역들(AT1, AT2, AT3) 사이에는 제1 내지 제3 활성 영역들(AT1, AT2, AT3)의 상부가 돌출되도록 소자 분리층(103)이 형성될 수 있다. 소자 분리층(103)은 제1 내지 제3 활성 영역들(AT1, AT2, AT3)의 하부 측면들을 덮을 수 있다.
기판(101)의 제1 영역(R1) 상에 제1 게이트 구조물들(GS1)이 형성되고, 제2 영역(R2) 상에 제2 게이트 구조물들(GS2)이 형성되고, 제3 영역(R3) 상에 제3 게이트 구조물들(GS3)을 형성할 수 있다. 제1 게이트 구조물들(GS1)은 제1 활성 영역들(AT1)과 교차하는 방향으로 연장되고, 제2 게이트 구조물들(GS2)은 제2 활성 영역들(AT2)과 교차하는 방향으로 연장되고, 제3 게이트 구조물들(GS3)은 제3 활성 영역들(AT3)과 교차하는 방향으로 연장될 수 있다. 제1 게이트 구조물들(GS1)은 제4 피치(Pd)로 배치되고, 제2 게이트 구조물들(GS2)은 제4 피치(Pd)보다 큰 제5 피치(Pe)로 배치될 수 있다. 제2 게이트 구조물들(GS2)의 제2 폭(We)은 제1 게이트 구조물들(GS1)의 제1 폭(Wd)보다 크고, 제3 게이트 구조물들(GS3)의 제3 폭(Wf)은 제2 게이트 구조물들(GS2)의 제2 폭(We)보다 클 수 있다. 제2 게이트 구조물들(GS2)의 제2 폭(We)은 제1 게이트 구조물들(GS1)의 제1 폭(Wd)의 2배보다 클 수 있다. 제2 게이트 구조물들(GS2)의 제2 간격(Se)은 제1 게이트 구조물들(GS1)의 제1 간격(Sd)과 동일하거나 제1 게이트 구조물들(GS1)의 제1 간격(Sd)보다 클 수 있다. 일 실시예에서, 제1 게이트 구조물들(GS1) 및 제2 게이트 구조물들(GS2)은 서로 동일한 폭 및 간격을 가질 수 있다.
제1 게이트 구조물들(GS1), 제2 게이트 구조물들(GS2) 및 제3 게이트 구조물들(GS3)의 양측에는 소스/드레인 영역들이 형성될 수 있다. 상기 소스/드레인 영역들은 제1 활성 영역들(AT1), 제2 활성 영역들(AT2) 및 제3 활성 영역(AT3)로부터 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정에 의해 성장되거나, 이온 주입 공정에 의해 제1 활성 영역들(AT1), 제2 활성 영역들(AT2) 및 제3 활성 영역(AT3)의 상부 영역에 형성될 수 있다.
제1 게이트 구조물들(GS1)은 제1 게이트 절연층(IN1) 및 제1 게이트 전극층(GE1)을 포함하고, 제2 게이트 구조물들(GS2)은 제2 게이트 절연층(IN2) 및 제2 게이트 전극층(GE2)을 포함하고, 제3 게이트 구조물(GS3)은 제3 게이트 절연층(IN3) 및 제3 게이트 전극층(GE3)을 포함할 수 있다.
제2 게이트 절연층(IN2)의 두께는 제1 게이트 절연층(IN1)의 두께보다 두꺼울 수 있다. 제3 게이트 절연층(IN3)의 두께는 제1 게이트 절연층(IN1)의 두께보다 두꺼울 수 있다. 제1 게이트 절연층(IN1), 제2 게이트 절연층(IN2), 및 제3 게이트 절연층(IN3)은 실리콘 산화물, 실리콘 산질화물, 고유전율 산화물 또는 이들의 조합을 포함할 수 있다. 상기 고유전율 산화물은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
제1 게이트 전극층(GE1), 제2 게이트 전극층(GE2) 및 제3 게이트 전극층(GE3)은 금속, 금속 질화물, 도핑된 다결정질 실리콘, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 제1 게이트 전극층(GE1), 제2 게이트 전극층(GE2) 및 제3 게이트 전극층(GE3)은 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄 질화물(TaAlN), 티타늄 알루미늄 탄화물(TiAlC), 텅스텐 질화물(WCN), 텅스텐(W) 중에 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 제1 영역(R1)의 제1 활성 영역(AT2)의 폭보다 제2 영역(R2)의 제2 활성 영역(AT2)의 폭을 증가시킴으로써, core 트랜지스터들보다 고전압을 사용하는 I/O 트랜지스터들 또는 LDMOS 트랜지스터들(laterally diffused MOSFET)의 HCI(hot carrier immunity) 등의 신뢰성이 향상될 수 있다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 기판(101) 상에 하드 마스크층(115), 희생층(121), 및 반사 방지층(125)을 순차적으로 형성할 수 있다.
기판(101)은 제1 영역(R1), 제2 영역(R2), 및 제3 영역(R3)을 가질 수 있다. 제1 영역(R1)은 핀펫(finFET) 구조의 core 트랜지스터들이 형성되는 영역이고, 제2 영역(R2)은 core 트랜지스터들보다 고전압을 사용하는 핀펫 구조의 I/O 트랜지스터들 또는 핀펫 구조의 LDMOS 트랜지스터들(laterally diffused MOSFET)이 형성되는 영역, 및 제3 영역(R3)은 평면형(planar) 트랜지스터들이 형성되는 영역일 수 있다.
기판(101)은 실리콘 웨이퍼와 같은 통상의 반도체 기판일 수 있다. 또한, 기판(101)은 SOI(Silicon On Insulator) 기판일 수 있다.
하드 마스크층(115)은 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 실리콘 질화물(SixNy), 또는 다결정질 실리콘 등과 같은 실리콘 함유 물질, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask)와 같이 탄소 함유물질 또는 금속 중 적어도 하나로 이루어질 수도 있다. 예를 들어, 하드 마스크층(115)은 복수의 층들을 포함할 수 있다.
희생층(121)은 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중에서 어느 하나를 포함할 수 있다.
반사 방지층(125)은 포토리소그래피 공정(photolithography process) 시에 빛의 반사를 방지하기 위한 층들이다. 반사 방지층(125)은 실리콘 산질화막(SiON)으로 이루어질 수 있다.
하드 마스크층(115), 희생층(121) 및 반사 방지층들(125)은 원자층 증착법(Atomic Layer Deposition, ALD), 화학 기상 증착법(Chemical Vapor Deposition, CVD) 또는 스핀 코팅 (spin coating) 등의 공정에 의해 형성될 수 있으며, 물질에 따라 베이크(bake) 공정이나 경화 공정이 추가적으로 수행될 수도 있다.
다음으로, 희생층(121) 상에 포토레지스트(photoresist, PR)을 형성한 후, 포토리소그래피 공정을 통해 라인 형태의 제1 포토레지스트 패턴들(180)을 형성할 수 있다.
제1 포토레지스터 패턴들(180)은 제1 영역(R1) 상에서 제1 폭(W1)을 가지고 제1 간격(S1)으로 형성될 수 있다. 제1 포토레지스터 패턴들(180)은 제1 영역(R1) 상에서 제1 피치(P1)로 형성될 수 있다. 제1 피치(P1)는 제1 폭(W1)과 제1 간격(S1)의 합으로 정의될 수 있다. 제1 포토레지스터 패턴들(180)은 제2 영역(R2) 상에서 제2 폭(W2)을 가지고 제2 간격(S2)으로 형성될 수 있다. 제1 포토레지스터 패턴들(180)은 제2 영역(R2) 상에서 제2 피치(P2)로 형성될 수 있다. 제2 피치(P2)는 제2 폭(W2)과 제2 간격(S2)의 합으로 정의될 수 있다. 제2 폭(W2)은 제1 폭(W1)과 다를 수 있다. 제2 간격(S2)은 제1 간격(S1)과 다를 수 있다. 제1 포토레지스터 패턴들(180)은 제3 영역(R3) 상에서 제3 폭(W3)을 가질 수 있다. 제1 폭(W1)은 최종적으로 형성하고자 하는 제1 활성 영역들(AT1, 도 1 참조) 사이의 간격(Sa)을 고려하여 결정될 수 있다. 최종적으로 형성하고자 하는 제1 활성 영역들(AT1) 사이의 간격(Sa)은 상용화된 포토리소그래피 장비의 해상도 한계보다 좁을 수 있다.
도 4를 참조하면, 제1 포토레지스트 패턴들(180)을 식각 마스크로 이용하여 반사 방지층(125) 및 희생층(121)을 이방성 식각함으로써, 제1 영역(R1) 상에 제1 희생 코어들(SC1)을 형성하고, 제2 영역(R2) 상에 제2 희생 코어들(SC2)을 형성하고, 제3 영역(R3)에 제3 희생 코어(SC3)을 형성할 수 있다. 제1 희생 코어들(SC1)은 제1 영역(R1) 상에서 제1 폭(W1)과 제1 간격(S1)으로, 즉 제1 피치(P1)로 형성될 수 있다. 제2 희생 코어들(SC2)은 제2 영역(R2) 상에서 제2 폭(W2)과 제2 간격(S2)으로, 즉 제2 피치(P2)로 형성될 수 있다. 제3 희생 코어(SC3)은 제3 영역(R3) 상에서 제3 폭(W3)을 가질 수 있다. 제3 희생 코어(SC3)의 제3 폭(W3)은 제1 희생 코어들(SC1)의 제1 폭(W1) 및 제2 희생 코어들(SC2)의 제2 폭(W2)보다 클 수 있다.
도 5를 참조하면, 제1 희생 코어들(SC1)의 측벽들, 제2 희생 코어들(SC2)의 측벽들 및 제3 희생 코어(SC3)의 측벽들에 스페이서들(150)을 형성함으로써, 제1 영역(R1) 상에 제1 마스크 구조물들(SM1)이 형성되고, 제2 영역(R2) 상에 제2 마스크 구조물들(SM2)이 형성되고, 제3 영역(R3) 상에 제3 마스크 구조물(SM3)이 형성될 수 있다. 제1 마스크 구조물들(SM1), 제2 마스크 구조물들(SM2) 및 제3 마스크 구조물(SM3)는 각각 하부 희생층(121), 하부 반사 방지층(125) 및 한 쌍의 제2 스페이서들(150)을 포함할 수 있다.
구체적으로, 제1 희생 코어들(SC1), 제2 희생 코어들(SC2) 및 제3 희생 코어(SC3)을 콘포멀(conformal)하게 덮는 스페이서 물질층을 형성한 후, 에치백(etchback) 공정을 수행함으로써 제1 희생 코어들(SC1)의 측벽들, 제2 희생 코어들(SC2)의 측벽들 및 제3 희생 코어(SC3)의 측벽들에 스페이서들(150)을 형성할 수 있다.
상기 스페이서 물질층의 두께, 즉 스페이서들(150)의 두께는 최종적으로 형성하고자 하는 제1 활성 영역들(AT1, 도 1 참조)의 폭(Wa)을 고려하여 결정될 수 있다. 최종적으로 형성하고자 하는 제1 활성 영역들(AT1)의 폭(Wa)은 상용화된 포토리소그래피 장비의 해상도 한계보다 좁을 수 있다.
상기 스페이서 물질층은 희생층(121)의 물질에 대해 식각 선택성을 가지는 물질로 이루어질 수 있다. 예를 들어, 희생층(121)이 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중에서 어느 하나로 이루어진 경우, 상기 스페이서 물질층은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다. 상기 스페이서 물질층은 원자층 증착법(ALD)에 의해 형성될 수 있다.
도 6을 참조하면, 제2 영역(R2) 및 제3 영역(R3)을 덮는 보호 패턴(182)을 형성할 수 있다. 보호 패턴(182)는 예를 들어, 포토레지스트(PR)로 이루어질 수 있다. 보호 패턴(182)는 제2 영역(R2)의 마스크 구조물들(SM2) 및 제3 영역(R3)의 제3 마스크 구조물(SM3)을 덮고, 제1 마스크 구조물들(SM1)을 노출시킬 수 있다.
제1 희생 코어들(SC1)을 제거함으로써, 제1 영역(R1)의 하드 마스크층(115) 상에 잔존하는 스페이서들(150)을 형성할 수 있다. 스페이서들(150)은 제1 희생 코어(SC1)의 제1 폭(W1)과 동일한 간격으로 배치될 수 있다.
도 7을 참조하면, 제1 영역(R1) 상의 스페이서들(150), 제2 영역(R2) 상의 제2 마스크 구조물(SM2), 및 제3 영역(R3) 상의 제3 마스크 구조물(SM3)를 식각 마스크로 이용하여 하드 마스크층(115)을 이방성 식각할 수 있다.
하드 마스크층(115)을 이방성 식각하는 동안에 스페이서들(150), 제2 마스크 구조물(SM2), 및 제3 마스크 구조물(SM3)의 일부 또는 전부가 소모될 수 있다.
도 8을 참조하면, 패터닝된 하드 마스크층(115)을 식각 마스크로 이용하여 기판(101)을 이방성 식각함으로써, 기판(101)의 제1 영역(R1) 상에 제1 활성 영역들(AT1)을 형성하고, 제2 영역(R2) 상에 제2 활성 영역들(AT2)을 형성하고, 제3 영역(R3)에 제3 활성 영역(AT3)을 형성할 수 있다. 제1 활성 영역(AT1)은 제1 활성 핀이고, 제2 활성 영역(AT2)은 제2 활성 핀일 수 있다. 제2 활성 영역들(AT2)의 제2 폭(Wb)은 제1 활성 영역들(AT1)의 제1 폭(Wa)보다 크고, 제3 활성 영역들(AT3)의 제3 폭(Wc)은 제2 활성 영역들(AT2)의 제2 폭(Wb)보다 클 수 있다. 제2 활성 영역들(AT2)의 제2 폭(Wb)은 제1 활성 영역들(AT1)의 제1 폭(Wa)의 2배보다 클 수 있다. 제2 활성 영역들(AT2)의 제2 간격(Sb)은 제1 활성 영역들(AT1)의 제1 간격(Sa)와 동일하거나 제1 활성 영역들(AT1)의 제1 간격(Sa)보다 클 수 있다.
일 실시예에서, 제1 희생 코어(SC1)의 제1 폭(W1)과 제2 희생 코어(SC2)의 제2 폭(W2)이 동일하고, 스페이서들(150)의 폭(Ws)이 제1 희생 코어(SC1)의 제1 폭(W1)과 동일한 경우, 제2 활성 영역들(AT2)의 제2 폭(Wb)은 제1 활성 영역들(AT1)의 제1 폭(Wa)의 3배와 동일할 수 있다.
기판(101)의 이방성 식각이 완료된 후에, 하드 마스크층(115)의 일부가 제1 내지 제3 활성 영역들(AT1, AT2, AT3) 상에 잔존할 수 있다.
제1 내지 제3 활성 영역들(AT1, AT2, AT3)의 상부가 돌출되도록 소자 분리층(103)을 형성할 수 있다. 구체적으로, 제1 내지 제3 활성 영역들(AT1, AT2, AT3) 사이의 공간을 소자 분리층(103)으로 매립할 수 있다. 제1 내지 제3 활성 영역들(AT1, AT2, AT3) 상에 잔존하는 하드 마스크층(115)을 제거한 후, 제1 내지 제3 활성 영역들(AT1, AT2, AT3)의 상부가 돌출되도록 소자 분리층(103)의 일부를 소정의 깊이로 식각할 수 있다.
본 발명의 일 실시예에 따르면, 제1 내지 제3 영역(R1, R2, R3)에 폭이 서로 다른 제1 내지 제3 활성 영역들(AT1, AT2, AT3)을 동시에 형성할 수 있고, 제1 영역(R1)의 core 트랜지스터들보다 고전압을 사용하는 핀펫 구조의 I/O 트랜지스터들 또는 핀펫 구조의 LDMOS 트랜지스터들(laterally diffused MOSFET)이 형성되는 제2 영역(R2)에서 제2 활성 영역(AT2)의 폭을 증가시킴으로써, I/O 트랜지스터들 또는 LDMOS 트랜지스터들(laterally diffused MOSFET)의 HCI(hot carrier immunity) 등의 신뢰성이 향상될 수 있다.
도 9 내지 도 14는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 9를 참조하면, 기판(101) 상에 게이트 절연층(111), 게이트 전극층(113), 하드 마스크층(116), 희생층(121), 및 반사 방지층(125)을 순차적으로 형성할 수 있다.
다음으로, 희생층(121) 상에 포토레지스트(photoresist, PR)을 형성한 후, 포토리소그래피 공정을 통해 라인 형태의 제3 포토레지스트 패턴들(184)을 형성할 수 있다.
제3 포토레지스터 패턴들(184)은 제1 영역(R1) 상에서 제4 폭(W4)을 가지고 제4 간격(S4)으로 형성될 수 있다. 제3 포토레지스터 패턴들(184)은 제1 영역(R1) 상에서 제4 피치(P4)로 형성될 수 있다. 제3 포토레지스터 패턴들(184)은 제2 영역(R2) 상에서 제5 폭(W5)을 가지고 제5 간격(S5)으로 형성될 수 있다. 제3 포토레지스터 패턴들(184)은 제2 영역(R2) 상에서 제5 피치(P5)로 형성될 수 있다. 제5 폭(W5)은 제4 폭(W4)과 다를 수 있다. 제5 간격(S5)은 제4 간격(S4)과 다를 수 있다. 제3 포토레지스터 패턴들(184)은 제3 영역(R3) 상에서 제6 폭(W6)을 가질 수 있다. 제4 폭(W4)은 최종적으로 형성하고자 하는 제1 게이트 패턴들(GT1, 도 14 참조) 사이의 간격(Sd)을 고려하여 결정될 수 있다. 최종적으로 형성하고자 하는 제1 게이트 패턴들(GT1) 사이의 간격(Sd)은 상용화된 포토리소그래피 장비의 해상도 한계보다 좁을 수 있다.
도 10을 참조하면, 제3 포토레지스트 패턴들(184)을 식각 마스크로 이용하여 반사 방지층(125) 및 희생층(121)을 이방성 식각함으로써, 제1 영역(R1) 상에 제4 희생 코어들(SC4)을 형성하고, 제2 영역(R2) 상에 제5 희생 코어들(SC5)을 형성하고, 제3 영역(R3)에 제6 희생 코어(SC6)을 형성할 수 있다. 제4 희생 코어들(SC4)은 제1 영역(R1) 상에서 제4 폭(W4)과 제4 간격(S4)으로, 즉 제4 피치(P4)로 형성될 수 있다. 제5 희생 코어들(SC5)은 제2 영역(R2) 상에서 제5 폭(W5)과 제5 간격(S5)으로, 즉 제5 피치(P5)로 형성될 수 있다. 제6 희생 코어(SC6)은 제3 영역(R3) 상에서 제6 폭(W6)을 가질 수 있다. 제6 희생 코어(SC6)의 제6 폭(W6)은 제4 희생 코어들(SC4)의 제4 폭(W4) 및 제5 희생 코어들(SC5)의 제5 폭(W5)보다 클 수 있다.
도 11을 참조하면, 제4 희생 코어들(SC4)의 측벽들, 제5 희생 코어들(SC5)의 측벽들 및 제6 희생 코어(SC6)의 측벽들에 스페이서들(150)을 형성함으로써, 제1 영역(R1) 상에 제4 마스크 구조물들(SM4)이 형성되고, 제2 영역(R2) 상에 제5 마스크 구조물들(SM5)이 형성되고, 제3 영역(R3) 상에 제6 마스크 구조물(SM6)이 형성될 수 있다. 제4 마스크 구조물들(SM4), 제5 마스크 구조물들(SM5) 및 제6 마스크 구조물(SM6)는 각각 하부 희생층(121), 하부 반사 방지층(125) 및 한 쌍의 제2 스페이서들(150)을 포함할 수 있다.
구체적으로, 제4 희생 코어들(SC4), 제5 희생 코어들(SC5) 및 제6 희생 코어(SC6)을 콘포멀(conformal)하게 덮는 스페이서 물질층을 형성한 후, 에치백(etchback) 공정을 수행함으로써 제4 희생 코어들(SC4)의 측벽들, 제5 희생 코어들(SC5)의 측벽들 및 제6 희생 코어(SC6)의 측벽들에 스페이서들(150)을 형성할 수 있다.
상기 스페이서 물질층의 두께, 즉 스페이서들(150)의 두께는 최종적으로 형성하고자 하는 제1 게이트 패턴들(GT1, 도 14 참조)의 폭(Wd)을 고려하여 결정될 수 있다. 최종적으로 형성하고자 하는 제1 게이트 패턴들(GT1)의 폭(Wd)은 상용화된 포토리소그래피 장비의 해상도 한계보다 좁을 수 있다.
도 12를 참조하면, 제2 영역(R2) 및 제3 영역(R3)을 덮는 보호 패턴(186)을 형성할 수 있다. 보호 패턴(186)는 예를 들어, 포토레지스트(PR)로 이루어질 수 있다. 보호 패턴(186)는 제2 영역(R2)의 제5 마스크 구조물들(SM5) 및 제3 영역(R3)의 제6 마스크 구조물(SM6)을 덮고, 제4 마스크 구조물들(SM4)을 노출시킬 수 있다.
제4 희생 코어들(SC4)을 제거함으로써, 제1 영역(R1)의 하드 마스크층(115) 상에 잔존하는 스페이서들(150)을 형성할 수 있다. 스페이서들(150)은 제4 희생 코어(SC4)의 제4 폭(W4)과 동일한 간격으로 배치될 수 있다.
도 13을 참조하면, 제1 영역(R1) 상의 스페이서들(150), 제2 영역(R2) 상의 제5 마스크 구조물(SM5), 및 제3 영역(R3) 상의 제6 마스크 구조물(SM6)를 식각 마스크로 이용하여 하드 마스크층(116)을 이방성 식각할 수 있다.
하드 마스크층(116)을 이방성 식각하는 동안에 스페이서들(150), 제5 마스크 구조물(SM5), 및 제6 마스크 구조물(SM6)의 일부 또는 전부가 소모될 수 있다.
도 14를 참조하면, 패터닝된 하드 마스크층(116)을 식각 마스크로 이용하여 게이트 전극층(113) 및 게이트 절연층(111)을 이방성 식각함으로써, 기판(101)의 제1 영역(R1) 상에 제1 게이트 패턴들(GT1)을 형성하고, 제2 영역(R2) 상에 제2 게이트 패턴들(GT2)을 형성하고, 제3 영역(R3)에 제3 게이트 패턴들(GT3)을 형성할 수 있다. 제2 게이트 패턴들(GT2)의 제2 폭(We)은 제1 게이트 패턴들(GT1)의 제1 폭(Wd)보다 크고, 제3 게이트 패턴들(GT3)의 제3 폭(Wf)은 제2 게이트 패턴들(GT2)의 제2 폭(We)보다 클 수 있다. 제2 게이트 패턴들(GT2)의 제2 폭(We)은 제1 게이트 패턴들(GT1)의 제1 폭(Wd)의 2배보다 클 수 있다. 제2 게이트 패턴들(GT2)의 제2 간격(Se)은 제1 게이트 패턴들(GT1)의 제1 간격(Sd)과 동일하거나 제1 게이트 패턴들(GT1)의 제1 간격(Sd)보다 클 수 있다.
본 실시예에 따르면, 제1 내지 제3 영역(R1, R2, R3)에 폭이 서로 다른 제1 내지 제3 게이트 패턴들(GT1, GT2, GT3)을 동시에 형성할 수 있다.
제1 내지 제3 게이트 패턴들(GT1, GT2, GT3)은 게이트 리플레이스먼트 공정(gate replacement process)을 수행함으로써, 도 1 및 도 2의 제1 내지 제3 게이트 구조물들(GS1, GS2, GS3)로 치환될 수 있다.
도 15 내지 도 23은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 15를 참조하면, 기판(101) 상에 하드 마스크층(115), 하부 희생층(121), 하부 반사 방지층(125), 상부 희생층(141) 및 상부 반사 방지층(145)를 순차적으로 형성할 수 있다.
기판(101)은 실리콘 웨이퍼와 같은 통상의 반도체 기판일 수 있다. 또한, 기판(101)은 SOI(Silicon On Insulator) 기판일 수 있다.
하드 마스크층(115)은 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 실리콘 질화물(SixNy), 또는 다결정질 실리콘 등과 같은 실리콘 함유 물질, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask)와 같이 탄소 함유물질 또는 금속 중 적어도 하나로 이루어질 수도 있다. 예를 들어, 하드 마스크층(115)은 복수의 층들을 포함할 수 있다.
하부 및 상부 희생층(121, 141)은 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중에서 어느 하나를 포함할 수 있다.
하부 및 상부 반사 방지층(125, 145)은 포토리소그래피 공정(photolithography process) 시에 빛의 반사를 방지하기 위한 층들이다. 상부 및 하부 반사 방지층(125, 145)은 실리콘 산질화막(SiON)으로 이루어질 수 있다.
하드 마스크층(115), 희생층들(121, 141) 및 반사 방지층들(125, 145)은 원자층 증착법(Atomic Layer Deposition, ALD), 화학 기상 증착법(Chemical Vapor Deposition, CVD) 또는 스핀 코팅 (spin coating) 등의 공정에 의해 형성될 수 있으며, 물질에 따라 베이크(bake) 공정이나 경화 공정이 추가적으로 수행될 수도 있다.
다음으로, 상부 희생층(141) 상에 포토레지스트(photoresist, PR)을 형성한 후, 포토리소그래피 공정을 통해 라인 형태의 제1 포토레지스트 패턴들(190)을 형성할 수 있다.
기판(101)은 제1 영역(R1'), 제2 영역(R2'), 및 제3 영역(R3')을 가질 수 있다. 제1 영역(R1')은 core 트랜지스터들이 형성되는 영역이고, 제2 영역(R2')은 core 트랜지스터들보다 고전압을 사용하는 I/O 트랜지스터들 또는 LDMOS 트랜지스터들(laterally diffused MOSFET)이 형성되는 영역, 및 제3 영역(R3')은 평면형(planar) 트랜지스터들이 형성되는 영역일 수 있다.
제1 포토레지스터 패턴들(190)은 제1 영역(R1') 상에서 제1 폭(W11)을 가지고 제1 간격(S11)으로 형성될 수 있다. 제1 포토레지스터 패턴들(190)은 제1 영역(R1') 상에서 제1 피치(P11)로 형성될 수 있다. 제1 피치(P11)는 제1 폭(W11)과 제1 간격(S11)의 합으로 정의될 수 있다. 제1 포토레지스터 패턴들(190)은 제2 영역(R2') 상에서 제2 폭(W12)을 가지고 제2 간격(S12)으로 형성될 수 있다. 제1 포토레지스터 패턴들(190)은 제2 영역(R2') 상에서 제2 피치(P11)로 형성될 수 있다. 제2 피치(P12)는 제2 폭(W12)과 제2 간격(S12)의 합으로 정의될 수 있다. 제2 폭(W12)은 제1 폭(W11)과 다를 수 있다. 제2 간격(S12)은 제1 간격(S11)과 다를 수 있다.
도 16을 참조하면, 제1 포토레지스트 패턴들(190)을 식각 마스크로 이용하여 상부 반사 방지층(145) 및 상부 희생층(141)을 이방성 식각함으로써, 제1 영역(R1') 상에 제1 상부 희생 코어들(SC1')을 형성하고, 제2 영역(R2') 상에 제2 상부 희생 코어들(SC2')을 형성할 수 있다. 제1 상부 희생 코어들(SC1')은 제1 영역(R1') 상에서 제1 폭(W11)과 제1 간격(S11)으로, 즉 제1 피치(P11)로 형성될 수 있다. 제2 상부 희생 코어들(SC2')은 제2 영역(R2') 상에서 제2 폭(W12)과 제2 간격(S12)으로, 즉 제2 피치(P12)로 형성될 수 있다.
도 17을 참조하면, 제1 상부 희생 코어들(SC1')의 측벽들 및 제2 상부 희생 코어들(SC2')의 측벽들에 제1 스페이서들(155)을 형성할 수 있다.
구체적으로, 제1 상부 희생 코어들(SC1') 및 제2 상부 희생 코어들(SC2')을 콘포멀(conformal)하게 덮는 제1 스페이서 물질층을 형성한 후, 에치백(etchback) 공정을 수행함으로써 제1 상부 희생 코어들(SC1')의 측벽들 및 제2 상부 희생 코어들(SC2')의 측벽들에 제1 스페이서들(155)을 형성할 수 있다.
상기 제1 스페이서 물질층의 두께는 최종적으로 형성하고자 하는 제1 활성 영역들(AT1', 도 23 참조) 사이의 간격(Sa')을 고려하여 결정될 수 있다. 최종적으로 형성하고자 하는 제1 활성 영역들(AT1') 사이의 간격(Sa')은 상용화된 포토리소그래피 장비의 해상도 한계보다 좁을 수 있다.
상기 제1 스페이서 물질층은 상부 희생층(141)의 물질에 대해 식각 선택성을 가지는 물질로 이루어질 수 있다. 예를 들어, 상부 희생층(141)이 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중에서 어느 하나로 이루어진 경우, 상기 제1 스페이서 물질층은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다. 제1 스페이서 물질층은 원자층 증착법(ALD)에 의해 형성될 수 있다.
도 18을 참조하면, 제1 상부 희생 코어들(SC1') 및 제2 상부 희생 코어들(SC2')을 제1 스페이서들(155)에 대해 선택적으로 제거함으로써, 제1 희생층(121) 상에 독립적으로 잔존하는 제1 스페이서들(155)을 형성할 수 있다. 그리고, 제3 영역(R3') 상에 제1 상부 희생 코어들(SC1')의 제1 폭(W11)보다 넓은 제3 폭(W13)을 가지는 제2 포토레지스트 패턴(192)을 형성할 수 있다. 제2 포토레지스트 패턴(192)의 제3 폭(W13)은 최종적으로 제3 활성 영역들(AT3', 도 23 참조)의 폭(Wc')을 결정하는 요소이므로, 제2 포토레지스트 패턴(192)의 폭(W13)을 조절함으로써, 제3 활성 영역들(AT3')의 폭(Wc')을 자유롭게 변화시킬 수 있다.
도 19를 참조하면, 제1 영역(R1') 상에 제1 하부 희생 코어들(SC1"), 제2 영역(R2')에 제2 하부 희생 코어들(SC2") 및 제3 영역(R3')에 제3 하부 희생 코어(SC3")를 형성할 수 있다.
제1 스페이서들(155) 및 제2 포토레지스트 패턴(192)을 식각 마스크로 이용하여 하부 반사 방지층(125) 및 하부 희생층(121)을 식각함으로써, 하드 마스크층(115) 상에 제1 하부 희생 코어들(SC1"), 제2 하부 희생 코어들(SC2") 및 제3 하부 희생 코어(SC3")를 형성할 수 있다.
제1 스페이서들(155)에 대응되는 위치에 제1 하부 희생 코어들(SC1"), 제2 하부 희생 코어들(SC2") 이 형성되며, 제2 포토레지스트 패턴(192)에 대응되는 위치에 제3 하부 희생 코어(SC3")가 형성될 수 있다.
제1 하부 희생 코어들(SC1")은 제1 영역(R1') 상에 제4 폭(W1')을 가지고, 제4 간격(S1')으로 형성될 수 있다. 제1 하부 희생 코어들(SC1")은 제4 피치(P1')로 형성될 수 있다. 제2 하부 희생 코어들(SC2")은 제2 영역(R2') 상에 제5 폭(W2')을 가지고, 제5 간격(S1')으로 형성될 수 있다. 제2 하부 희생 코어들(SC2")은 제5 피치(P2')로 형성될 수 있다. 제3 하부 희생 코어(SC3")은 제4 폭(W1') 및 제5 폭(W2')보다 큰 제6 폭(W3')을 가질 수 있다.
도 20을 참조하면, 제1 하부 희생 코어들(SC1")의 측벽들, 제2 하부 희생 코어들(SC2")의 측벽들 및 제3 하부 희생 코어(SC3")의 측벽에 제2 스페이서들(150)을 형성함으로써, 제1 영역(R1') 상에 제1 마스크 구조물들(SM1')이 형성되고, 제2 영역(R2') 상에 제2 마스크 구조물들(SM2')이 형성되고, 제3 영역(R3') 상에 제3 마스크 구조물(SM3')이 형성될 수 있다. 제1 마스크 구조물들(SM1'), 제2 마스크 구조물들(SM2') 및 제3 마스크 구조물(SM3')는 각각 하부 희생층(121), 하부 반사 방지층(125) 및 한 쌍의 제2 스페이서들(150)을 포함할 수 있다.
구체적으로, 제1 하부 희생 코어들(SC1"), 제2 하부 희생 코어들(SC2") 및 제3 하부 희생 코어(SC3")를 콘포멀(conformal)하게 덮는 제2 스페이서 물질층을 형성한 후 에치백(etchback) 공정을 수행함으로써, 제1 하부 희생 코어들(SC1")의 측벽들, 제2 하부 희생 코어들(SC2")의 측벽들 및 제3 하부 희생 코어(SC3")의 측벽에 제2 스페이서들(150)을 형성할 수 있다.
상기 제2 스페이서 물질층의 두께는 즉, 제2 스페이서들(150)의 폭(Ws')은 최종적으로 형성하고자 하는 제1 활성 영역들(AT1', 도 23 참조)의 폭(Wa')을 고려하여 결정될 수 있다. 최종적으로 형성하고자 하는 제1 활성 영역들(AT1')의 폭(Wa')은 상용화된 포토리소그래피 장비의 해상도 한계보다 작을 수 있다.
제2 스페이서 물질층은 하부 희생층(121)의 물질에 대해 식각 선택성을 가지는 물질로 이루어질 수 있다. 예를 들어, 하부 희생층(121)이 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중에서 어느 하나로 이루어진 경우, 상기 제2 스페이서 물질층은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다. 제2 스페이서 물질층은 원자층 증착법(ALD)에 의해 형성될 수 있다.
도 21을 참조하면, 제2 영역(R2') 및 제3 영역(R3')을 덮는 보호 패턴(194)을 형성할 수 있다. 보호 패턴(194)는 예를 들어, 포토레지스트(PR)로 이루어질 수 있다. 보호 패턴(194)는 제2 영역(R2')의 제2 마스크 구조물들(SM2') 및 제3 영역(R3')의 제3 마스크 구조물(SM3')를 덮고, 제1 마스크 구조물들(SM1')을 노출시킬 수 있다.
제1 하부 희생 코어들(SC1")을 제거함으로써, 제1 영역(R1')의 하드 마스크층(115) 상에 잔존하는 제2 스페이서들(150)을 형성할 수 있다. 제2 스페이서들(150)은 제1 하부 희생 코어(SC1")의 제4 폭(W1')과 동일한 간격으로 배치될 수 있다.
도 22를 참조하면, 제1 영역(R1') 상의 제2 스페이서들(150), 제2 영역(R2') 상의 제2 마스크 구조물(SM2'), 및 제3 영역(R3') 상의 제3 마스크 구조물(SM3')를 식각 마스크로 이용하여 하드 마스크층(115)을 이방성 식각할 수 있다.
하드 마스크층(115)을 이방성 식각하는 동안에 제2 스페이서들(150), 제2 마스크 구조물(SM2'), 및 제3 마스크 구조물(SM3')의 일부 또는 전부가 소모될 수 있다.
도 23을 참조하면, 패터닝된 하드 마스크층(115)을 식각 마스크로 이용하여 기판(101)을 이방성 식각함으로써, 기판(101)의 제1 영역(R1') 상에 제1 활성 영역(AT1')을 형성하고, 제2 영역(R2') 상에 제2 활성 영역들(AT2')을 형성하고, 제3 영역(R3')에 제3 활성 영역(AT3')을 형성할 수 있다.
기판(101)의 이방성 식각이 완료된 후에, 하드 마스크층(115)의 일부가 제1 내지 제3 활성 영역들(AT1', AT2', AT3') 상에 잔존할 수 있다.
제1 내지 제3 활성 영역들(AT1', AT2', AT3')의 상부가 돌출되도록 소자 분리층(103)을 형성할 수 있다.
구체적으로, 제1 내지 제3 활성 영역들(AT1', AT2', AT3') 사이의 공간을 소자 분리층(103)으로 매립할 수 있다. 제1 내지 제3 활성 영역들(AT1', AT2', AT3') 상에 잔존하는 하드 마스크층(115)을 제거한 후, 제1 내지 제3 활성 영역들(AT1', AT2', AT3')의 상부가 돌출되도록 소자 분리층(103)의 일부를 소정의 깊이로 식각할 수 있다.
도 15 내지 도 23을 참조하여 상술한 반도체 소자의 제조 방법은 게이트 패턴들을 형성하는 공정에도 적용될 수 있다.
본 발명은 상술한 실시예들 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판, 115: 하드 마스크층, 121: 희생층, 125: 반사 방지층, 150: 스페이서, 180: 포토레지스트 패턴, 182: 보호 패턴, AT1, AT2, AT3: 제1, 제2, 제3 활성 영역, GT1, GT2, GT3: 제1, 제2, 제3 게이트 패턴, GS1, GS2, GS3: 제1, 제2, 제3 게이트 구조물, SC1, SC2, SC3: 제1, 제2, 제3 희생 코어, SM1, SM2, SM3: 제1, 제2, 제3 마스크 구조물

Claims (20)

  1. 하부 구조물의 제1 영역 상에 제1 희생 코어들 및 상기 하부 구조물의 제2 영역 상에 제2 희생 코어들을 형성하는 단계;
    상기 제1 희생 코어들의 측벽들 및 상기 제2 희생 코어들의 측벽들에 스페이서들을 형성하는 단계;
    상기 하부 구조물의 상기 제2 영역 상의 상기 제2 희생 코어들을 덮는 보호 패턴을 형성하는 단계;
    상기 제1 영역 상에서 상기 제1 희생 코어들을 제거하는 단계; 및
    상기 제1 영역 상의 상기 스페이서들, 및 상기 제2 영역 상의 상기 제2 희생 코어들과 상기 스페이서들을 이용하여 상기 하부 구조물을 식각하는 단계;를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 하부 구조물은 반도체 기판을 포함하고,
    상기 하부 구조물을 식각하는 단계에서, 상기 제1 영역에 제1 폭을 가지는 제1 활성 영역들이 형성되고, 상기 제2 영역에 상기 제1 폭보다 큰 제2 폭을 가지는 제2 활성 영역들이 형성되는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 제2 폭은 상기 제1 폭의 2배보다 큰 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 하부 구조물은 게이트 전극층을 포함하고,
    상기 하부 구조물을 식각하는 단계에서, 상기 제1 영역에 제3 폭을 가지는 제1 게이트 패턴들이 형성되고, 상기 제2 영역에 상기 제3 폭보다 큰 제4 폭을 가지는 제2 게이트 패턴들이 형성되는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 제4 폭은 상기 제3 폭의 2배보다 큰 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 스페이서들의 폭은 상기 제1 희생 코어들의 폭과 동일한 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 희생 코어들 및 상기 제2 희생 코어들을 형성하는 단계는,
    상기 하부 구조물의 제3 영역 상에 상기 제1 희생 코어들의 폭 및 상기 제2 희생 코어들의 폭보다 넓은 폭을 가지는 제3 희생 코어를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 희생 코어들의 측벽들 및 상기 제2 희생 코어들의 측벽들에 상기 스페이서들을 형성하는 단계는, 상기 제3 희생 코어의 측벽들에 상기 스페이서들을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 하부 구조물의 상기 제2 영역 상의 상기 제2 희생 코어들을 덮는 보호 패턴을 형성하는 단계는, 상기 제3 영역 상의 상기 제3 희생 코어를 덮는 보호 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 하부 구조물을 식각하는 단계는, 상기 제1 영역 상의 상기 스페이서들, 상기 제2 영역 상의 상기 제2 희생 코어들과 상기 스페이서들, 및 상기 제3 영역 상의 상기 제3 희생 코어와 상기 스페이서들을 이용하여 상기 하부 구조물을 식각하는 것을 포함하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 하부 구조물은 반도체 기판을 포함하고,
    상기 하부 구조물을 식각하는 단계는, 제1 폭을 가지는 제1 활성 영역들, 상기 제1 폭보다 큰 제2 폭을 가지는 제2 활성 영역들, 및 상기 제2 폭보다 큰 제3 폭을 가지는 제3 활성 영역을 형성하는 단계인 반도체 소자의 제조 방법.
  12. 제10항에 있어서,
    상기 하부 구조물은 게이트 전극층을 포함하고,
    상기 하부 구조물을 식각하는 단계는, 제4 폭을 가지는 제1 게이트 패턴들, 상기 제4 폭보다 큰 제5 폭을 가지는 제2 게이트 패턴들, 및 상기 제5 폭보다 큰 제6 폭을 가지는 제3 게이트 패턴을 형성하는 단계인 반도체 소자의 제조 방법.
  13. 제1 영역, 제2 영역 및 제3 영역을 가지는 하부 구조물을 마련하는 단계;
    상기 제1 영역 상에 제1 폭을 가지는 제1 희생 코어, 상기 제2 영역 상에 제2 폭을 가지는 제2 희생 코어, 및 상기 제3 영역 상에 상기 제1 폭 및 상기 제2 폭보다 큰 제3 폭을 가지는 제3 희생 코어를 형성하는 단계;
    상기 하부 구조물의 상기 제1 영역 상에 스페이서들, 상기 하부 구조물의 상기 제2 영역 상에 제2 희생 코어 및 상기 스페이서들을 포함하는 제1 마스크 구조물, 및 상기 하부 구조물의 상기 제3 영역 상에 상기 제3 희생 코어 및 상기 스페이서들을 포함하는 제2 마스크 구조물을 형성하는 단계; 및
    상기 스페이서들, 상기 제1 마스크 구조물, 및 상기 제2 마스크 구조물을 이용하여 상기 하부 구조물을 식각하는 단계;를 포함하는 반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 스페이서들, 상기 제1 마스크 구조물 및 상기 제2 마스크 구조물을 형성하는 단계는,
    상기 제1 희생 코어의 측벽들, 상기 제2 희생 코어의 측벽들 및 상기 제3 희생 코어의 측벽에 상기 스페이서들을 형성하는 단계;
    상기 제2 영역 및 상기 제3 영역 상에 상기 제2 희생 코어 및 상기 제3 희생 코어를 덮는 보호 패턴을 형성하는 단계;
    상기 제1 영역 상의 상기 제1 희생 코어를 제거하는 단계; 및
    상기 보호 패턴을 제거하는 단계;를 포함하는 반도체 소자의 제조 방법.
  15. 제13항에 있어서,
    상기 하부 구조물은 반도체 기판을 포함하고,
    상기 하부 구조물을 식각하는 단계에서, 상기 제1 폭과 동일한 간격을 가지며 상기 스페이서들의 폭과 동일한 폭을 가지는 제1 활성 영역들, 상기 제2 폭과 동일한 간격을 가지며 상기 제1 활성 영역들의 폭보다 큰 폭을 가지는 제2 활성 영역들, 및 상기 제2 활성 영역들의 폭보다 큰 폭을 가지는 제3 활성 영역이 형성되는 반도체 소자의 제조 방법.
  16. 제13항에 있어서,
    상기 제1 폭과 상기 제2 폭은 동일하고, 상기 스페이서들의 폭은 상기 제1 폭과 동일한 반도체 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 하부 구조물은 반도체 기판을 포함하고,
    상기 하부 구조물을 식각하는 단계에서, 상기 제1 폭을 가지는 제1 활성 영역들, 상기 제1 폭의 3배와 동일한 폭을 가지는 제2 활성 영역들, 및 상기 제2 활성 영역들의 폭보다 큰 폭을 가지는 제3 활성 영역이 형성되는 반도체 소자의 제조 방법.
  18. 제1 영역, 제2 영역 및 제3 영역을 가지는 하부 구조물 상에 하부 희생층 및 상부 희생층을 적층하는 단계;
    상기 상부 희생층을 식각하여 상기 제1 영역 상에 제1 상부 희생 코어 및 상기 제2 영역 상에 제2 상부 희생 코어를 형성하는 단계;
    상기 제1 상부 희생 코어의 측벽들 및 상기 제2 상부 희생 코어의 측벽들에 제1 스페이서들을 형성하는 단계;
    상기 제1 상부 희생 코어 및 상기 제2 상부 희생 코어를 제거하는 단계;
    상기 제1 영역 및 상기 제2 영역과 다른 제3 영역 상에 상기 제1 상부 희생 코어의 폭보다 넓은 폭을 가지는 포토레지스트 패턴을 형성하는 단계;
    상기 제1 스페이서들 및 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 하부 희생층을 식각하여 상기 제1 영역에 제1 하부 희생 코어들, 상기 제2 영역에 제2 하부 희생 코어들 및 상기 제3 영역에 제3 하부 희생 코어를 형성하는 단계;
    제1 하부 희생 코어들의 측벽들, 제2 하부 희생 코어들의 측벽들 및 제3 하부 희생 코어의 측벽들에 제2 스페이서들을 형성하는 단계;
    상기 제2 영역 및 상기 제3 영역을 덮는 보호 패턴을 형성하는 단계;
    상기 제1 영역에 형성된 상기 제1 하부 희생 코어들을 제거하는 단계; 및
    상기 제1 영역의 상기 제2 스페이서들, 상기 제2 영역의 상기 제2 하부 희생 코어들 및 제2 스페이서들을 이용하여 상기 하부 구조물을 식각하는 단계;를 포함하는 반도체 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 하부 구조물은 반도체 기판을 포함하고,
    상기 하부 구조물을 식각하는 단계는, 제1 폭을 가지는 제1 활성 영역들, 상기 제1 폭보다 큰 제2 폭을 가지는 제2 활성 영역들, 및 상기 제2 폭보다 큰 제3 폭을 가지는 제3 활성 영역을 형성하는 단계인 반도체 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 제2 폭은 상기 제1 폭의 2배보다 큰 반도체 소자의 제조 방법.
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