CN111180327A - 制造半导体装置的方法 - Google Patents

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Abstract

一种制造半导体装置的方法包括以下步骤：在下结构的第一区上形成第一牺牲核并在下结构的第二区上形成第二牺牲核；在第一牺牲核的侧壁上形成第一间隔件并在第二牺牲核的侧壁上形成第二间隔件；形成覆盖下结构的第二区上的第二间隔件和第二牺牲核的保护图案；从第一区去除第一牺牲核；以及利用第一区上的第一间隔件和第二区上的第二牺牲核和第二间隔件蚀刻下结构。

Description

制造半导体装置的方法
相关技术的交叉引用
于2018年11月9日在韩国知识产权局提交的标题为“制造半导体装置的方法”的韩国专利申请No.10-2018-0137287以引用方式全文并入本文中。
技术领域
本公开涉及一种制造半导体装置的方法。
背景技术
随着半导体装置变得高度集成，形成半导体装置的图案的大小变得越来越小。由于用于形成这种图案的光刻设备的光学分辨率的局限，在形成细微图案方面存在限制。因此，提出了用于形成细微图案的方法。
发明内容
根据示例实施例，一种制造半导体装置的方法包括：在下结构的第一区上形成第一牺牲核并在下结构的第二区上形成第二牺牲核；在第一牺牲核的侧壁上形成第一间隔件并在第二牺牲核的侧壁上形成第二间隔件；形成覆盖下结构的第二区上的第二间隔件和第二牺牲核的保护图案；从第一区去除第一牺牲核；以及利用第一区上的第一间隔件和第二区上的第二牺牲核和第二间隔件蚀刻下结构。
根据示例实施例，一种制造半导体装置的方法包括：制备具有第一区、第二区和第三区的下结构；在第一区上形成具有第一宽度的第一牺牲核，在第二区上形成具有第二宽度的第二牺牲核，和在第三区上形成具有大于第一宽度和第二宽度的第三宽度的第三牺牲核；在下结构的第一区上形成第一间隔件，在下结构的第二区上形成包括第二牺牲核和第二间隔件的第一掩模结构，和在下结构的第三区上形成包括第三牺牲核和第三间隔件的第二掩模结构；以及利用所述第一间隔件、第一掩模结构和第二掩模结构蚀刻下结构。
根据示例实施例，一种制造半导体装置的方法包括以下步骤：在具有第一区、第二区和第三区的下结构上堆叠下牺牲层和上牺牲层；通过蚀刻上牺牲层而在第一区上形成第一上牺牲核并在第二区上形成第二上牺牲核；在第一上牺牲核的侧壁和第二上牺牲核的侧壁上形成第一间隔件；去除第一上牺牲核和第二上牺牲核；在第三区上形成其宽度比第一上牺牲核的宽度更宽的光刻胶图案；通过利用第一间隔件和光刻胶图案作为蚀刻掩模蚀刻下牺牲层，来在第一区上形成第一下牺牲核，在第二区上形成第二下牺牲核，并在第三区上形成第三下牺牲核；在第一下牺牲核的侧壁、第二下牺牲核的侧壁和第三下牺牲核的侧壁上形成第二间隔件；形成覆盖第二区和第三区的保护图案；去除形成在第一区上的第一下牺牲核；以及利用第一区上的第二间隔件、第二区上的第二下牺牲核和第二间隔件以及第三区上的第三下牺牲核和第二间隔件蚀刻下结构。
附图说明
通过参照附图详细描述示例性实施例，特征将对于本领域技术人员变得清楚，在附图中：
图1和图2分别示出了通过根据示例实施例的方法制造的半导体装置的平面图和剖视图；
图3至图8示出了根据示例实施例的制造半导体装置的方法中的各阶段的剖视图；
图9至图14示出了根据示例实施例的制造半导体装置的方法中的各阶段的剖视图；以及
图15至图23示出了根据示例实施例的制造半导体装置的方法中的各阶段的剖视图。
具体实施方式
下文中，将参照附图详细描述示例性实施例。
图1和图2是示出通过根据示例实施例的制造半导体装置的方法制造的半导体装置的平面图和剖视图。图2是沿着图1的线I-I’截取的剖视图。
参照图1和图2，衬底101可具有第一区R1、第二区R2和第三区R3。第一区R1可为其中形成有具有鳍型场效应晶体管(FinFET)结构的核晶体管的区。第二区R2可为其中形成有具有FinFET结构的I/O晶体管和/或具有FinFET结构的横向扩散MOSFET(LDMOS)晶体管的区，I/O晶体管和/或横向扩散MOSFET晶体管使用高于核晶体管的电压的电压。第三区R3可为其中形成有平面晶体管的区。
在一个方向上延伸的第一有源区AT1可形成在衬底101的第一区R1上，在一个方向上延伸的第二有源区AT2可形成在第二区R2上，并且在一个方向上延伸的至少单个第三有源区AT3可形成在第三区R3上。例如，如图1所示，第一有源区AT1、第二有源区AT2和第三有源区AT3可在相同方向上(例如，沿着Y方向)延伸。在另一示例中，按照与图1所示的不同的方式，第一有源区AT1、第二有源区AT2和第三有源区AT3可在彼此不同的方向上延伸。
第一有源区AT1可为第一有源鳍，而第二有源区AT2可为第二有源鳍。第一有源区AT1可以以第一节距Pa布置，而第二有源区AT2可以以大于第一节距Pa的第二节距Pb布置。第二有源区AT2的第二宽度Wb可大于第一有源区AT1的第一宽度Wa，而第三有源区AT3的第三宽度Wc可大于第二有源区AT2的第二宽度Wb。第二有源区AT2的第二宽度Wb可大于第一有源区AT1的第一宽度Wa的两倍。第二有源区AT2的第二间距Sb可等于第一有源区AT1的第一间距Sa，或者可大于第一有源区AT1的第一间距Sa。如图1所示，第一节距Pa等于单个第一有源区AT1的第一宽度Wa和第一间距Sa(即，两个邻近的第一有源区AT1之间的间距)之和，第二节距Pb等于单个第二有源区AT2的第二宽度Wb和第二间距Sb(即，两个邻近的第二有源区AT2之间的间距)之和。
如图2所示，器件隔离层103可形成在邻近的第一有源区至第三有源区AT1、AT2和AT3之间。第一有源区至第三有源区AT1、AT2和AT3的上部可突出至器件隔离层103的上表面以上。器件隔离层103可覆盖第一有源区至第三有源区AT1、AT2和AT3的下部的侧表面。
第一栅极结构GS1可形成在衬底101的第一区R1上，第二栅极结构GS2可形成在第二区R2上，并且第三栅极结构GS3可形成在第三区R3上。第一栅极结构GS1可在与第一有源区AT1交叉的方向上延伸，第二栅极结构GS2可在与第二有源区AT2交叉的方向上延伸，并且第三栅极结构GS3可在与第三有源区AT3交叉的方向上延伸。例如，第一栅极结构GS 1、第二栅极结构GS2和第三栅极结构GS3可沿着X方向延伸。
第一栅极结构GS1可以以第四节距Pd布置，而第二栅极结构GS2可以以大于第四节距Pd的第五节距Pe布置。第二栅极结构GS2的第二宽度We可大于第一栅极结构GS1的第一宽度Wd，而第三栅极结构GS3的第三宽度Wf可大于第二栅极结构GS2的第二宽度We。第二栅极结构GS2的第二宽度We可大于第一栅极结构GS1的第一宽度Wd的两倍。第二栅极结构GS2的第二间距Se可等于第一栅极结构GS1的第一间距Sd，或者可大于第一栅极结构GS1的第一间距Sd。在示例实施例中，第一栅极结构GS1和第二栅极结构GS2可具有彼此相等的宽度和间距。
源极/漏极区可形成在第一栅极结构GS1、第二栅极结构GS2和第三栅极结构GS3(例如，第一栅极结构GS1、第二栅极结构GS2和第三栅极结构GS3中的每一个)的两个侧部(例如，相对侧部)上。源极/漏极区可利用选择性外延生长(SEG)工艺从第一有源区AT1、第二有源区AT2和第三有源区AT3生长，或者可利用离子注入处理形成在第一有源区AT1、第二有源区AT2和第三有源区AT3的上区中。
第一栅极结构GS1包括第一栅极绝缘层IN1和第一栅电极层GE1，第二栅极结构GS2包括第二栅极绝缘层IN2和第二栅电极层GE2，第三栅极结构GS3包括第三栅极绝缘层IN3和第三栅电极层GE3。
第二栅极绝缘层IN2的厚度可大于第一栅极绝缘层IN1的厚度。第三栅极绝缘层IN3的厚度可大于第一栅极绝缘层IN1的厚度。第一栅极绝缘层IN1、第二栅极绝缘层IN2和第三栅极绝缘层IN3中的每一个可包括例如氧化硅、氧氮化硅、高k氧化物或它们的组合。高k氧化物可为例如氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、锆硅氧化物(ZrSixOy)、氧化铪(HfO2)、铪硅氧化物(HfSixOy)、氧化镧(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和氧化镨(Pr2O3)之一。
第一栅电极层GE1、第二栅电极层GE2和第三栅电极层GE3中的每一个可包括例如金属、金属氮化物、掺杂的多晶硅或它们的组合。在示例实施例中，第一栅电极层GE1、第二栅电极层GE2和第三栅电极层GE3可包括例如氮化钛(TiN)、钛铝(TiAl)、钛铝氮化物(TiAlN)、氮化钽(TaN)、钽铝氮化物(TaAlN)、铝钛碳化物(TiAlC)、氮化钨(WCN)和钨(W)中的至少一个。
根据示例实施例，由于与第一区R1的第一有源区AT1的宽度相比，第二区R2的第二有源区AT2的宽度进一步增大，因此利用比核晶体管的电压更高的电压的具有FinFET结构的I/O晶体管或具有FinFET结构的横向扩散MOSFET(LDMOS)晶体管的热载流子抗干扰性(HCI)的可靠性可提高。
图3至图8是示出根据示例实施例的制造半导体装置的方法中的各阶段的剖视图。图3至图8中的剖视图对应于图2中的剖视图。
参照图3，在衬底101上，可按次序形成硬掩模层115、牺牲层121和抗反射层125。
衬底101可具有第一区R1、第二区R2和第三区R3。第一区R1可为其中形成有具有FinFET结构的核晶体管的区。第二区R2可为其中形成有利用比核晶体管的电压更高的电压的具有FinFET结构的I/O晶体管或者具有FinFET结构的横向扩散MOSFET(LDMOS)晶体管的区。第三区R3可为其中形成有平面晶体管的区。
衬底101可为半导体衬底，例如硅晶圆。例如，衬底101可为绝缘体上硅(SOI)衬底。
硬掩模层115可由含硅材料(例如，氧化硅(SiOx)、氧氮化硅(SiON)、氮化硅(SixNy)或多晶硅)、含碳材料(例如，非晶碳层(ACL)或旋涂硬掩模(SOH))和金属中的至少一个形成。例如，硬掩模层115可包括多层。
牺牲层121可包括例如多晶硅、非晶碳层(ACL)和旋涂硬掩模(SOH)中的至少一个。牺牲层121可在硬掩模层115与抗反射层125之间。
抗反射层125可为在光刻处理期间用于防止光反射的至少一层。抗反射层125可由例如氧氮化硅(SiON)膜形成。
可利用例如原子层沉积(ALD)、化学气相沉积(CVD)、旋涂等形成硬掩模层115、牺牲层121和抗反射层125。根据材料，可额外执行烘焙处理或固化处理。
然后，可在抗反射层125上形成光刻胶。可利用光刻工艺在抗反射层125上形成例如彼此间隔开的线的形式的光刻胶图案180。
光刻胶图案180的第一图案可形成在第一区R1上以在它们之间具有第一间距S1，同时具有第一宽度W1。光刻胶图案180的第一图案可以以第一节距P1形成在第一区R1上。第一节距P1可定义为第一宽度W1和第一间距S1之和。
光刻胶图案180的第二图案可形成在第二区R2上，在它们之间具有第二间距S2，同时具有第二宽度W2。光刻胶图案180的第二图案可以以第二节距P2形成在第二区R2上。第二节距P2可定义为第二宽度W2和第二间距S2之和。第二宽度W2可与第一宽度W1不同。第二间距S2可与第一间距S1不同。
光刻胶图案180的第三图案可形成在第三区R3上，同时具有第三宽度W3。可考虑到最终将形成的第一有源区(AT1，见图8)之间的间距Sa而确定第一宽度W1。最终将形成的第一有源区AT1之间的间距Sa可比市场上现有的光刻设备的分辨率极限更窄。
参照图4，可利用光刻胶图案180作为蚀刻掩模各向异性地蚀刻抗反射层125和牺牲层121。因此，可在第一区R1上形成第一牺牲核SC1，可在第二区R2上形成第二牺牲核SC2，可在第三区R3上形成第三牺牲核SC3。第一牺牲核SC1可形成在第一区R1上，具有第一宽度W1和它们之间的第一间距S1，即，具有第一节距P1。第二牺牲核SC2可形成在第二区R2上，具有第二宽度W2和它们之间的第二间距S2，即，具有第二节距P2。在第三区R3上，第三牺牲核SC3可具有第三宽度W3。第三牺牲核SC3的第三宽度W3可大于第一牺牲核SC1的第一宽度W1和第二牺牲核SC2的第二宽度W2中的每一个。
参照图5，可在第一牺牲核SC1的侧壁、第二牺牲核SC2的侧壁和第三牺牲核SC3的侧壁上形成间隔件150。因此，可在第一区R1上形成第一掩模结构SM1，可在第二区R2上形成第二掩模结构SM2，可在第三区R3上形成第三掩模结构SM3。第一掩模结构SM1、第二掩模结构SM2和第三掩模结构SM3中的每一个可包括下牺牲层121、下抗反射层125和一对间隔件150。
详细地说，可形成保形地覆盖第一牺牲核SC1、第二牺牲核SC2和第三牺牲核SC3的间隔件材料层。然后，可执行回蚀处理以在第一牺牲核SC1中的每一个的相对的侧壁、第二牺牲核SC2中的每一个的相对的侧壁以及第三牺牲核SC3的相对的侧壁上形成间隔件150。
可考虑到最终将形成的第一有源区(AT1，见图8)的宽度Wa而确定间隔件材料层的厚度，即，间隔件150的厚度。最终将形成的第一有源区AT1的宽度Wa可比市场上现有的光刻设备的分辨率极限更窄。
间隔件材料层可由相对于牺牲层121的材料具有蚀刻选择性的材料形成。例如，当牺牲层121由多晶硅、非晶碳层(ACL)和旋涂硬掩模(SOH)之一形成时，间隔件材料层可由氧化硅或氮化硅形成。可利用原子层沉积(ALD)形成间隔件材料层。
参照图6，可提供覆盖第二区R2和第三区R3的保护图案182。保护图案182可由例如光刻胶材料形成。保护图案182覆盖第二区R2的第二掩模结构SM2和第三区R3的第三掩模结构SM3，以使得第一掩模结构SM1可在第一区R1上暴露出来。
接着，可从暴露的第一区R1去除第一牺牲核SC1，以使得间隔件150可保留在第一区R1的硬掩模层115上。间隔件150可布置在第一区R1上，以按照等于第一牺牲核SC1的第一宽度W1的距离彼此间隔开。
参照图7，可去除保护图案182。然后，可利用第一区R1上的间隔件150、第二区R2上的第二掩模结构SM2和第三区R3上的第三掩模结构SM3作为蚀刻掩模各向异性地蚀刻硬掩模层115。在硬掩模层115可被各向异性地蚀刻的同时，间隔件150、第二掩模结构SM2和第三掩模结构SM3的一部分或全部可被消耗。
参照图8，可利用图案化的硬掩模层115作为蚀刻掩模各向异性地蚀刻衬底101，以在衬底101的第一区R1上形成第一有源区AT1，在第二区R2上形成第二有源区AT2，并且在第三区R3上形成第三有源区AT3。第一有源区AT1可为第一有源鳍，同时第二有源区AT2可为第二有源鳍。第二有源区AT2的第二宽度Wb可大于第一有源区AT1的第一宽度Wa，第三有源区AT3的第三宽度Wc可大于第二有源区AT2的第二宽度Wb。第二有源区AT2的第二宽度Wb可大于第一有源区AT1的第一宽度Wa的两倍。第二有源区AT2的第二间距Sb可等于第一有源区AT1的第一间距Sa，或者可大于第一有源区AT1的第一间距Sa。
在示例实施例中，当第一牺牲核SC1的第一宽度W1可等于第二牺牲核SC2的第二宽度W2，并且间隔件150的宽度Ws可等于第一牺牲核SC1的第一宽度W1时，第二有源区AT2的第二宽度Wb可等于第一有源区AT1的第一宽度Wa的三倍。换句话说，参照图7至图8，第二有源区AT2中的每一个的第二宽度Wb(图8)可等于第二牺牲核SC2的第二宽度W2与第二牺牲核SC2(图7)的侧壁上的两个间隔件150的两个宽度Ws之和(图7)。
在完成衬底101的各向异性蚀刻之后，硬掩模层115的一部分可保留在第一有源区至第三有源区AT1、AT2和AT3上。可形成器件隔离层103以允许第一有源区至第三有源区AT1、AT2和AT3的上部突出。详细地说，邻近的第一有源区至第三有源区AT1、AT2和AT3之间的空间可填充有器件隔离层103。可去除保留在第一有源区至第三有源区AT1、AT2和AT3上的硬掩模层115，然后可蚀刻器件隔离层103的一部分至预定深度以允许第一有源区至第三有源区AT1、AT2和AT3的上部突出。
根据示例实施例，可在第一区至第三区R1、R2和R3中同时形成具有不同宽度的第一有源区至第三有源区AT1、AT2和AT3，并且在其中形成有利用比核晶体管的电压更高的电压的具有FinFET结构的I/O晶体管或具有FinFET结构的横向扩散MOSFET(LDMOS)晶体管的第二区R2中，可加大第二有源区AT2的宽度。因此，I/O晶体管或横向扩散MOSFET(LDMOS)晶体管的热载流子抗干扰性(HCI)的可靠性可提高。
图9至图14是示出根据示例实施例的制造半导体装置的方法中的各阶段的剖视图。图9至图14中的剖视图对应于图2的剖视图。
参照图9，在衬底101上，可按次序形成栅极绝缘层111、栅极导电层113、硬掩模层116、牺牲层121和抗反射层125。然后，可在牺牲层121上形成光刻胶，然后利用光刻工艺按照线的形式形成光刻胶图案184。
光刻胶图案184的第一图案可形成在第一区R1上，在它们之间具有第四间距S4，同时具有第四宽度W4。光刻胶图案184的第一图案可以以第四节距P4形成在第一区R1上。光刻胶图案184的第二图案可形成在第二区R2上，在它们之间具有第五间距S5，同时具有第五宽度W5。光刻胶图案184的第二图案可以以第五节距P5形成在第二区R2上。第五宽度W5可与第四宽度W4不同。第五间距S5可与第四间距S4不同。光刻胶图案184的第三图案可形成在第三区R3上，同时具有第六宽度W6。可考虑到最终将形成的第一栅极图案(GT1，见图14)之间的间距Sd而确定第四宽度W4。最终将形成的第一栅极图案GT1之间的间距Sd可比市场上现有的光刻设备的分辨率极限更窄。
参照图10，可利用第三光刻胶图案184作为蚀刻掩模各向异性地蚀刻抗反射层125和牺牲层121，以在第一区R1上形成第四牺牲核SC4，在第二区R2上形成第五牺牲核SC5，并且在第三区R3上形成第六牺牲核SC6。第四牺牲核SC4可以以第四宽度W4和第四间距S4(即，第四节距P4)形成在第一区R1上。第五牺牲核SC5可以以第五宽度W5和第五间距S5(即，第五节距P5)形成在第二区R2上。第六牺牲核SC6可在第三区R3上具有第六宽度W6。第六牺牲核SC6的第六宽度W6可大于第四牺牲核SC4的第四宽度W4和第五牺牲核SC5的第五宽度W5。
参照图11，可在第四牺牲核SC4的侧壁、第五牺牲核SC5的侧壁和第六牺牲核SC6的侧壁上形成间隔件150。因此，可在第一区R1上形成第四掩模结构SM4，可在第二区R2上形成第五掩模结构SM5，并且可在第三区R3上形成第六掩模结构SM6。第四掩模结构SM4、第五掩模结构SM5和第六掩模结构SM6中的每一个可包括牺牲层121、抗反射层125和所述一对间隔件150。
详细地说，可形成保形地覆盖第四牺牲核SC4、第五牺牲核SC5和第六牺牲核SC6的间隔件材料层。然后，可执行回蚀处理以在第四牺牲核SC4的侧壁、第五牺牲核SC5的侧壁和第六牺牲核SC6的侧壁上形成间隔件150。
可考虑到最终将形成的第一栅极图案(GT1，见图14)的宽度Wd而确定间隔件材料层的厚度，即，间隔件150的厚度。最终将形成的第一栅极图案GT1之间的宽度Wd可比市场上现有的光刻设备的分辨率极限更窄。
参照图12，可提供覆盖第二区R2和第三区R3的保护图案186。保护图案186可由例如光刻胶材料形成。保护图案186覆盖第二区R2的第五掩模结构SM5和第三区R3的第六掩模结构SM6，并且暴露出第四掩模结构SM4。
通过去除第四牺牲核SC4，可提供保留在第一区R1的硬掩模层115上的间隔件150。间隔件150可按等于第四牺牲核SC4的第四宽度W4的间距布置。
参照图13，可利用第一区R1上的间隔件150、第二区R2上的第五掩模结构SM5和第三区R3上的第六掩模结构SM6作为蚀刻掩模各向异性地蚀刻硬掩模层116。在硬掩模层116可被各向异性地蚀刻的同时，间隔件150、第五掩模结构SM5和第六掩模结构SM6的一部分或全部可被消耗。
参照图14，可利用图案化的硬掩模层116作为蚀刻掩模各向异性地蚀刻栅极导电层113和栅极绝缘层111，以在衬底101的第一区R1上形成第一栅极图案GT1，在第二区R2上形成第二栅极图案GT2，以及在第三区R3上形成第三栅极图案GT3。第二栅极图案GT2的第二宽度We可大于第一栅极图案GT1的第一宽度Wd，而第三栅极图案GT3的第三宽度Wf可大于第二栅极图案GT2的第二宽度We。第二栅极图案GT2的第二宽度We可大于第一栅极图案GT1的第一宽度Wd的两倍。第二栅极图案GT2的第二间距Se可等于第一栅极图案GT1的第一间距Sd，或者可大于第一栅极图案GT1的第一间距Sd。
根据示例实施例，可在第一区至第三区R1、R2和R3中同时形成具有不同宽度的第一栅极图案至第三栅极图案GT1、GT2和GT3。可通过执行栅极置换处理将第一栅极图案至第三栅极图案GT1、GT2和GT3替换为图1和图2的第一栅极结构至第三栅极结构GS1、GS2和GS3。
图15至图23是示出根据示例实施例的制造半导体装置的方法中的各阶段的剖视图。图15至图23中的剖视图对应于图2的剖视图。
参照图15，在衬底101上，可按次序形成硬掩模层115、牺牲层121、抗反射层125、上牺牲层141和上抗反射层145。
衬底101可为半导体衬底，例如，硅晶圆。例如，衬底101可为绝缘体上硅(SOI)衬底。
硬掩模层115可由含硅材料(例如，氧化硅(SiOx)、氧氮化硅(SiON)、氮化硅(SixNy)或多晶硅)、含碳材料(例如，非晶碳层(ACL)或旋涂硬掩模(SOH))和金属中的至少一个形成。例如，硬掩模层115可包括多层。
牺牲层121和上牺牲层141各自可包括例如多晶硅、非晶碳层(ACL)和旋涂硬掩模(SOH)中的至少一个。
抗反射层125和上抗反射层145可为用于在光刻工艺期间防止光反射的层。抗反射层125和上抗反射层145可由例如氧氮化硅(SiON)膜形成。
可利用例如原子层沉积(ALD)、化学气相沉积(CVD)、旋涂等形成硬掩模层115、牺牲层121和141以及抗反射层125和145。可根据材料另外执行烘焙处理或固化处理。然后，可在上牺牲层141上形成光刻胶，然后可利用光刻工艺形成线形式的第一光刻胶图案190。
衬底101可具有第一区R1’、第二区R2’和第三区R3’。第一区R1’可为其中形成有核晶体管的区，第二区R2’可为其中形成有利用比核晶体管的电压更高的电压的I/O晶体管或横向扩散MOSFET(LDMOS)晶体管的区，第三区R3’可为其中形成有平面晶体管的区。
第一光刻胶图案190的第一图案可以以第一间距S11形成在第一区R1’上，同时具有第一宽度W11。第一光刻胶图案190的第一图案可以以第一节距P11形成在第一区R1’上。可将第一节距P11定义为第一宽度W11和第一间距S11之和。第一光刻胶图案190的第二图案可以以第二间距S12形成在第二区R2’上，同时具有第二宽度W12。第一光刻胶图案190的第二图案可以以第二节距P12形成在第二区R2’上。可将第二节距P12定义为第二宽度W12和第二间距S12之和。第二宽度W12可与第一宽度W11不同。第二间距S12可与第一间距S11不同。
参照图16，可利用第一光刻胶图案190作为蚀刻掩模各向异性地蚀刻上抗反射层145和上牺牲层141，以在第一区R1’上形成第一上牺牲核SC1’，并且在第二区R2’上形成第二上牺牲核SC2’。第一上牺牲核SC1’可以以第一宽度W11和第一间距S11(即，第一节距P11)形成在第一区R1’上。第二上牺牲核SC2’可以以第二宽度W12和第二间距S12(即，第二节距P12)形成在第二区R2’上。
参照图17，可在第一上牺牲核SC1’的侧壁和第二上牺牲核SC2’的侧壁上设置第一间隔件155。详细地说，可形成保形地覆盖第一上牺牲核SC1’和第二上牺牲核SC2’的第一间隔件材料层，然后执行回蚀处理以在第一上牺牲核SC1’的侧壁和第二上牺牲核SC2’的侧壁上形成第一间隔件155。
可考虑到最终将形成的第一有源区(AT1’，见图23)之间的间距Sa’而确定第一间隔件材料层的厚度。最终将形成的第一有源区AT1’之间的间距Sa’可比市场上现有的光刻设备的分辨率极限更窄。
第一间隔件材料层可由相对于上牺牲层141的材料具有蚀刻选择性的材料形成。例如，当上牺牲层141可由例如多晶硅、非晶碳层(ACL)和旋涂硬掩模(SOH)之一形成时，第一间隔件材料层可由例如氧化硅或氮化硅形成。可利用原子层沉积(ALD)形成第一间隔件材料层。
参照图18，可相对于第一间隔件155选择性地去除第一上牺牲核SC1’和第二上牺牲核SC2’，从而可提供单独地保留在牺牲层121上的第一间隔件155。此外，可在第三区R3’上形成具有比第一上牺牲核SC1’的第一宽度W11更宽的第三宽度W13的第二光刻胶图案192。第二光刻胶图案192的第三宽度W13可为最终确定第三有源区AT3’的宽度Wc’的元素。对于这一点，可调整第二光刻胶图案192的宽度W13，从而自由地调整第三有源区AT3’的宽度Wc’。
参照图19，可在第一区R1’上形成第一下牺牲核SC1”，可在第二区R2’上形成第二下牺牲核SC2”，并且可在第三区R3’上形成第三下牺牲核SC3”。可利用第一间隔件155和第二光刻胶图案192作为蚀刻掩模蚀刻抗反射层125和牺牲层121。因此，在硬掩模层115上，可形成第一下牺牲核SC1”、第二下牺牲核SC2”和第三下牺牲核SC3”。第一下牺牲核SC1”和第二下牺牲核SC2”可形成在与第一间隔件155的位置相对应的位置，第三下牺牲核SC3”可形成在与第二光刻胶图案192的位置相对应的位置。
第一下牺牲核SC1”可以以第四间距S1’形成在第一区R1’上，同时具有第四宽度W1’。第一下牺牲核SC1”可以以第四节距P1’形成。第二下牺牲核SC2”可以以第五间距S2’形成在第二区R2’上，同时具有第五宽度W2’。第二下牺牲核SC2”可以以第五节距P2’形成。第三下牺牲核SC3”可具有大于第四宽度W1’和第五宽度W2’的第六宽度W3’。
参照图20，可在第一下牺牲核SC1”的侧壁、第二下牺牲核SC2”的侧壁和第三下牺牲核SC3”的侧壁上形成第二间隔件150。因此，可在第一区R1’上形成第一掩模结构SM1’，可在第二区R2’上形成第二掩模结构SM2’，可在第三区R3’上形成第三掩模结构SM3’。第一掩模结构SM1’、第二掩模结构SM2’和第三掩模结构SM3’中的每一个可包括下牺牲层121、下抗反射层125和一对第二间隔件150。
详细地说，可形成保形地覆盖第一下牺牲核SC1”、第二下牺牲核SC2”和第三下牺牲核SC3”的第二间隔件材料层，然后可执行回蚀处理以在第一下牺牲核SC1”的侧壁、第二下牺牲核SC2”的侧壁和第三下牺牲核SC3”的侧壁上形成第二间隔件150。
可考虑到最终将形成的第一有源区(AT1’，见图23)的宽度Wa’而确定第二间隔件材料层的厚度，也就是说，第二间隔件150的宽度Ws’。最终将形成的第一有源区AT1’的宽度Wa’可比市场上现有的光刻设备的分辨率极限更小。
第二间隔件材料层可由相对于牺牲层121的材料具有蚀刻选择性的材料形成。例如，当牺牲层121可由多晶硅、非晶碳层(ACL)和旋涂硬掩模(SOH)之一形成时，第二间隔件材料层可由氧化硅或氮化硅形成。可利用原子层沉积(ALD)形成第二间隔件材料层。
参照图21，可提供覆盖第二区R2’和第三区R3’的保护图案194。保护图案194可由例如光刻胶材料形成。保护图案194覆盖第二区R2’的第二掩模结构SM2’和第三区R3’的第三掩模结构SM3’，并且暴露出第一掩模结构SM1’。
通过去除第一下牺牲核SC1”，可提供保留在第一区R1’的硬掩模层115上的第二间隔件150。第二间隔件150可按照等于第一下牺牲核SC1”的第四宽度W1’的间距布置。
参照图22，可利用第一区R1’上的第二间隔件150、第二区R2’上的第二掩模结构SM2’和第三区R3’上的第三掩模结构SM3’作为蚀刻掩模各向异性地蚀刻硬掩模层115。在可各向异性地蚀刻硬掩模层115的同时，第二间隔件150、第二掩模结构SM2’和第三掩模结构SM3’的一部分或全部可被消耗。
参照图23，可利用图案化的硬掩模层115作为蚀刻掩模各向异性地蚀刻衬底101，以在衬底101的第一区R1’上形成第一有源区AT1’，在第二区R2’上形成第二有源区AT2’，并且在第三区R3’上形成第三有源区AT3’。在可完成衬底101的各向异性蚀刻之后，硬掩模层115的一部分可保留在第一有源区至第三有源区AT1’、AT2’和AT3’上。
可形成器件隔离层103以允许第一有源区至第三有源区AT1’、AT2’和AT3’的上部突出。详细地说，第一有源区至第三有源区AT1’、AT2’和AT3’之间的空间可填充有器件隔离层103。可去除保留在第一有源区至第三有源区AT1’、AT2’和AT3’上的硬掩模层115，然后可蚀刻器件隔离层103的一部分至预定深度，以允许第一有源区至第三有源区AT1’、AT2’和AT3’的上部突出。
作为总结和回顾，示例实施例提供了一种能够形成宽度彼此不同的细微图案的制造半导体装置的方法。也就是说，根据示例实施例，可制造包括宽度不同的细微图案(例如，有源区和栅极图案)的半导体装置(例如，包括位于可形成I/O晶体管或横向扩散MOSFET(LDMOS)的区的比可形成核晶体管的区的有源鳍更宽的有源鳍的半导体装置)，而不去除心轴(mandrel)。换句话说，可在使用相同心轴的情况下(即，通过利用形成在心轴的侧部上的间隔件作为用于更宽图案的掩模)同时形成具有不同宽度的细微图案。因此，可使用单个心轴和其侧壁上的两个间隔件作为干蚀刻处理的蚀刻掩模，从而改进制造工艺并提供具有优秀可靠性的半导体装置。
本文公开了示例实施例，虽然采用了特定术语，但是仅按照一般和描述性含义而非出于限制的目的来使用和解释它们。在一些情况下，如本领域普通技术人员之一在提交本申请时应该清楚的，除非另有说明，否则结合特定实施例描述的特征、特性和/或元件可单独使用或者与结合其它实施例描述的特征、特性和/或元件联合使用。因此，本领域技术人员应该理解，在不脱离如所附权利要求阐述的本发明的精神和范围的情况下，可作出各种形式和细节上的改变。

Claims (20)

1.一种制造半导体装置的方法，所述方法包括以下步骤：
在下结构的第一区上形成第一牺牲核并在所述下结构的第二区上形成第二牺牲核；
在所述第一牺牲核的侧壁上形成第一间隔件并在所述第二牺牲核的侧壁上形成第二间隔件；
形成覆盖位于所述下结构的第二区上的第二间隔件和第二牺牲核的保护图案；
从所述第一区去除所述第一牺牲核；以及
利用所述第一区上的第一间隔件以及所述第二区上的第二牺牲核和第二间隔件蚀刻所述下结构。
2.根据权利要求1所述的制造半导体装置的方法，其中：
所述下结构包括半导体衬底，并且
蚀刻所述下结构的步骤包括：
在所述第一区中形成具有第一宽度的第一有源区，以及
在所述第二区中形成具有第二宽度的第二有源区，以使得所述第二宽度大于所述第一宽度。
3.根据权利要求2所述的制造半导体装置的方法，其中，所述第二宽度大于所述第一宽度的两倍。
4.根据权利要求1所述的制造半导体装置的方法，其中：
所述下结构包括栅极导电层，并且
蚀刻所述下结构的步骤包括：
在所述第一区中形成具有第三宽度的第一栅极图案，以及
在所述第二区中形成具有大于所述第三宽度的第四宽度的第二栅极图案。
5.根据权利要求4所述的制造半导体装置的方法，其中，所述第四宽度大于所述第三宽度的两倍。
6.根据权利要求1所述的制造半导体装置的方法，其中，所述第一间隔件和所述第二间隔件中的每一个间隔件的宽度等于所述第一牺牲核的宽度。
7.根据权利要求1所述的制造半导体装置的方法，其中，形成所述第一牺牲核和所述第二牺牲核的步骤包括：在所述下结构的第三区上形成第三牺牲核，以使得所述第三牺牲核的宽度比所述第一牺牲核的宽度和所述第二牺牲核的宽度中的每一个更宽。
8.根据权利要求7所述的制造半导体装置的方法，其中，在所述第一牺牲核的侧壁上形成所述第一间隔件并在所述第二牺牲核的侧壁上形成所述第二间隔件的步骤包括：在所述第三牺牲核的侧壁上形成第三间隔件。
9.根据权利要求8所述的制造半导体装置的方法，其中，形成覆盖位于所述下结构的第二区上的第二间隔件和第二牺牲核的保护图案的步骤包括：形成覆盖位于所述第三区上的第三间隔件和第三牺牲核的保护图案。
10.根据权利要求9所述的制造半导体装置的方法，其中，蚀刻所述下结构的步骤包括：利用所述第一区上的第一间隔件、所述第二区上的第二牺牲核和第二间隔件、以及所述第三区上的第三牺牲核和第三间隔件蚀刻所述下结构。
11.根据权利要求10所述的制造半导体装置的方法，其中：
所述下结构包括半导体衬底，并且
蚀刻所述下结构的步骤包括：
在所述第一区中形成具有第一宽度的第一有源区，
在所述第二区中形成具有大于所述第一宽度的第二宽度的第二有源区，以及
在所述第三区中形成具有大于所述第二宽度的第三宽度的第三有源区。
12.根据权利要求10所述的制造半导体装置的方法，其中：
所述下结构包括栅极导电层，并且
蚀刻所述下结构的步骤包括：
在所述第一区中形成具有第四宽度的第一栅极图案，
在所述第二区中形成具有大于所述第四宽度的第五宽度的第二栅极图案，以及
在所述第三区中形成具有大于所述第五宽度的第六宽度的第三栅极图案。
13.一种制造半导体装置的方法，所述方法包括以下步骤：
制备具有第一区、第二区和第三区的下结构；
在所述第一区上形成具有第一宽度的第一牺牲核，在所述第二区上形成具有第二宽度的第二牺牲核，并在所述第三区上形成具有大于所述第一宽度和所述第二宽度的第三宽度的第三牺牲核；
在所述下结构的第一区上形成第一间隔件，在所述下结构的第二区上形成包括所述第二牺牲核和第二间隔件的第一掩模结构，并在所述下结构的第三区上形成包括所述第三牺牲核和第三间隔件的第二掩模结构；以及
利用所述第一间隔件、所述第一掩模结构和所述第二掩模结构蚀刻所述下结构。
14.根据权利要求13所述的制造半导体装置的方法，其中，形成所述第一间隔件、所述第一掩模结构和所述第二掩模结构的步骤包括：
在所述第一牺牲核的侧壁上形成所述第一间隔件、在所述第二牺牲核的侧壁上形成所述第二间隔件，并在所述第三牺牲核的侧壁上形成所述第三间隔件；
形成覆盖所述第二区上的第一掩膜结构和所述第三区上的第二掩模结构的保护图案；
从所述第一区去除所述第一牺牲核；以及
去除所述保护图案。
15.根据权利要求13所述的制造半导体装置的方法，其中：
所述下结构包括半导体衬底，并且
蚀刻所述下结构的步骤包括：
形成第一有源区，所述第一有源区具有等于所述第一宽度的间距并且具有等于所述第一间隔件的宽度的宽度，
形成第二有源区，所述第二有源区具有等于所述第二宽度的间距并且具有大于所述第一有源区的宽度的宽度，以及
形成第三有源区，所述第三有源区的宽度大于所述第二有源区的宽度。
16.根据权利要求13所述的制造半导体装置的方法，其中，所述第一宽度等于所述第二宽度，并且所述第一间隔件、所述第二间隔件和所述第三间隔件中的每一个间隔件的宽度等于所述第一宽度。
17.根据权利要求16所述的制造半导体装置的方法，其中：
所述下结构包括半导体衬底，并且
蚀刻所述下结构的步骤包括：
在所述第一区中形成具有所述第一宽度的第一有源区，
在所述第二区中形成第二有源区，所述第二有源区的宽度等于所述第一宽度的三倍，以及
在所述第三区中形成第三有源区，所述第三有源区的宽度大于所述第二有源区的宽度。
18.一种制造半导体装置的方法，所述方法包括以下步骤：
在具有第一区、第二区和第三区的下结构上堆叠下牺牲层和上牺牲层；
通过蚀刻所述上牺牲层而在所述第一区上形成第一上牺牲核并在所述第二区上形成第二上牺牲核；
在所述第一上牺牲核的侧壁和所述第二上牺牲核的侧壁上形成第一间隔件；
去除所述第一上牺牲核和所述第二上牺牲核；
在所述第三区上形成其宽度比所述第一上牺牲核的宽度更宽的光刻胶图案；
通过利用所述第一间隔件和所述光刻胶图案作为蚀刻掩模蚀刻所述下牺牲层，来在所述第一区上形成第一下牺牲核，在所述第二区上形成第二下牺牲核，并在所述第三区上形成第三下牺牲核；
在所述第一下牺牲核的侧壁、所述第二下牺牲核的侧壁和所述第三下牺牲核的侧壁上形成第二间隔件；
形成覆盖所述第二区和所述第三区的保护图案；
去除形成在所述第一区上的第一下牺牲核；以及
利用所述第一区上的第二间隔件、所述第二区上的第二下牺牲核和第二间隔件以及所述第三区上的第三下牺牲核和第二间隔件蚀刻所述下结构。
19.根据权利要求18所述的制造半导体装置的方法，其中：
所述下结构包括半导体衬底，并且
蚀刻所述下结构的步骤包括：
在所述第一区中形成具有第一宽度的第一有源区，
在所述第二区中形成具有大于所述第一宽度的第二宽度的第二有源区，以及
在所述第三区中形成具有大于所述第二宽度的第三宽度的第三有源区。
20.根据权利要求19所述的制造半导体装置的方法，其中，所述第二宽度大于所述第一宽度的两倍。
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