KR20210038513A - 반도체 디바이스 및 제조 방법 - Google Patents

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    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
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Abstract

상이한 문턱 전압들을 갖는 반도체 디바이스 및 반도체 디바이스의 제조 방법이 제공된다. 실시예에서, 개별 반도체 디바이스의 문턱 전압들은, 교체 게이트 공정에서 개별 게이트 스택들 각각 내에서 상이한 재료들의 제거 및 배치를 통하여 조정되고, 이로써 이 제거 및 배치는, 완전한 충전을 허용하는 데 충분히 큰 충전 재료를 위한 전체 공정 윈도우를 유지하는 것을 돕는다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
우선권 주장 및 교차 참조
본 출원은, 2018년 9월 27일 출원된 미국 가출원 번호 제62/737,419호의 이익을 주장하고, 여기서 그 출원이 참조용으로 사용되었다.
반도체 디바이스는, 예컨대 퍼스널 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장치와 같은 다양한 전자 애플리케이션에서 사용된다. 반도체 디바이스는 통상적으로, 반도체 기판 위에 아이솔레이션(insulating) 또는 유전체층들, 도전성층들, 및 반도체 재료층들을 순차로 성막(deposit)하고, 그 위에 회로 구성 요소들 및 소자들을 형성하기 위하여 리소그래피를 사용하여 다양한 재료층들을 패터닝함으로써 제조된다.
반도체 산업은, 최소 피쳐(feature) 크기의 거듭된 감소로 인하여 다양한 전자 구성 요소들(예컨대, 트랜지스터, 다이오드, 레지스터, 커패시터 등)의 집적 밀도를 계속 향상시키고 있으며, 이는 주어진 영역에 더 많은 구성 요소들이 집적되는 것을 허용한다. 그러나, 최소 피쳐 크기가 감소됨에 따라, 풀어야 할 추가적인 문제점들이 발생한다.
본 개시의 태양은, 첨부된 도면을 참조하여 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업 표준 관행에 따라, 다양한 피쳐들은 일정한 비례대로 도시되지 않는다는 것이 주목된다. 사실상, 다양한 피쳐들의 치수는 논의의 명확성을 위하여 임의로 증가되거나 감소될 수도 있다.
도 1은, 일부 실시예들에 따른 반도체 핀(fin)들의 형성의 사시도를 도시한다.
도 2는, 일부 실시예들에 따른 소스/드레인 영역들의 형성을 도시한다.
도 3은, 일부 실시예들에 따른, 게이트 스택용 재료들의 형성을 도시한다.
도 4는, 일부 실시예들에 따른 제1 배리어층의 제거 공정을 도시한다.
도 5는, 일부 실시예들에 따른 제2 배리어층의 성막(deposition)을 도시한다.
도 6은, 일부 실시예들에 따른 제2 배리어층의 제거 공정을 도시한다.
도 7은, 일부 실시예들에 따른 제1 배리어층의 또다른 제거 공정을 도시한다.
도 8은, 일부 실시예들에 따른 충전 재료의 성막을 도시한다.
도 9는, 일부 실시예들에 따른 캡(cap)의 형성을 도시한다.
다음의 개시는, 예컨대 본 발명의 상이한 피쳐들을 구현하기 위한 많은 상이한 실시예들을 제공한다. 구성 요소들과 장치들의 특정 예들이 본 개시를 단순화하기 위하여 이하에 설명된다. 물론, 이들은 단지 예들이며, 제한하고자 함이 아니다. 예컨대, 다음의 설명에서 제2 피쳐 위의 또는 그 상의 제1 피쳐의 형성은, 제1 및 제2 피쳐들이 집적 접촉하여 형성되는 실시예들을 포함할 수도 있고, 또한, 제1 및 제2 피쳐들이 직접 접촉하지 않을 수도 있도록 제1 피쳐 및 제2 피쳐 사이에 추가적인 피쳐들이 형성될 수도 있는 실시예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 도면 부호 및/또는 문자를 반복할 수도 있다. 이 반복은 단순성 및 명확성을 목적으로 하는 것이고, 그 자체로 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 지시하지 않는다.
또한, 공간적으로 관련된 용어들, 예를 들어 "아래에(beneath)", "보다 아래에(below)", "더 낮은(lower)", "위에(above)", "더 위에(upper)" 등은, 도면들에 도시된 바와 같이, 하나의 요소 또는 피쳐의 다른 요소(들) 또는 피쳐(들)에 관한 관계를 설명하기 위하여 설명의 단순성을 위하여 여기서 사용될 수도 있다. 공간적으로 관련된 용어들은, 도면에 도시된 방향 외에, 사용시 또는 동작시 디바이스의 상이한 방향들을 포함하고자 한다. 장치는 달리 지향될 수도 있고(90도 또는 다른 방향으로 회전됨), 여기서 사용된 공간적으로 관련된 기술자(descriptor)는 따라서 유사하게 해석될 수도 있다.
5 nm 또는 3 nm 기술 노드에 대한 복수 문턱 전압을 갖는 핀펫(finFET) 디바이스를 포함하는 구체적인 예들에 관한 실시예들이 설명될 것이다. 그러나, 실시예들은 여기서 제공된 예들에 제한되지 않고, 사상은 실시예의 광범위한 배치로 구현될 수도 있다.
이제 도 1을 참조하여, 핀펫 디바이스와 같은 반도체 디바이스(100)의 사시도가 도시되어 있다. 실시예에서, 반도체 디바이스(100)는 기판(101)과 제1 트렌치들(103)을 포함한다. 기판(101)은 실리콘 기판일 수 있으나, SOI(semiconductor-on-insulator), 스트레인드(strained) SOI, 및 인슐레이터 상 실리콘 게르마늄과 같은 다른 기판들이 사용될 수 있다. 기판(101)은 p형 반도체일 수 있으나, 다른 실시예에서, n형 반도체일 수 있다.
제1 트렌치들(103)은, 제1 아이솔레이션 영역들(105)의 최종 형성시 개시 단계로서 형성될 수 있다. 제1 트렌치들(103)은, 적합한 에칭 공정과 함께 마스킹층(도 1에 별도로 도시되지 않음)을 사용하여 형성될 수 있다. 예컨대, 마스킹층은 화학적 기상 증착(CVD)과 같은 공정을 통하여 형성된 실리콘 질화물을 포함하는 하드마스크일 수 있으나, 산화물, 산질화물, 실리콘 카바이드, 이들의 조합 등과 같은 다른 재료들, 및 플라즈마 강화된 화학적 기상 증착(PECVD), 저압 화학적 기상 증착(LPCVD), 또는 질화(nitridation)가 따르는 실리콘 산화물 형성과도 같은 다른 공정들이 이용될 수 있다. 마스킹층은, 형성되면, 적합한 포토리소그래피 공정을 통하여 패터닝되어, 제1 트렌치들(103)을 형성하기 위하여 제거될 것인, 기판(101)의 이들 부분들을 노출시킬 수 있다.
그러나, 당업자는, 마스킹층을 형성하기 위한 상술된 공정들과 재료들이, 제1 트렌치들(103)의 형성을 위하여 기판(101)의 다른 부분들을 노출시키면서, 기판(101)의 부분들을 보호하는 데 사용될 수 있는 유일한 방법이 아니라는 것을 인식할 것이다. 패터닝되고 현상된 포토레지스트와 같은 임의의 적합한 공정이, 제1 트렌치들(103)을 형성하기 위하여 제거될 기판(101)의 부분들을 노출시키는 데 이용될 수 있다. 이러한 모든 방법들은 본 실시예들의 범위에 완전히 포함되고자 한다.
마스킹층이 형성되고 패터닝되면, 기판(101)에 제1 트렌치들(103)이 형성된다. 노출된 기판(101)은, 기판(101)에 제1 트렌치들(103)을 형성하기 위하여 반응성 이온 에칭(RIE)과 같은 적합한 공정을 통하여 제거될 수 있으나, 임의의 적합한 공정들이 사용될 수 있다. 실시예에서, 제1 트렌치들(103)은, 약 2,500Å과 같은, 기판(101)의 표면으로부터 약 5,000Å 보다 작은 제1 깊이를 갖도록 형성될 수 있다.
그러나, 당업자는, 제1 트렌치들(103)을 형성하기 위한 상술된 공정들이 단지 하나의 가능성 있는 공정이지, 유일한 실시예인 것으로 의미하지 않는다는 것을 인식할 것이다. 오히려, 제1 트렌치들(103)이 형성될 수 있는 임의의 적합한 공정이 이용될 수 있고, 임의 수의 마스킹 및 제거 단계들을 포함하는 임의의 적합한 공정이 사용될 수 있다.
제1 트렌치들(103)을 형성하는 것 외에, 마스킹 및 에칭 공정들은, 제거되지 않고 남아 있는 기판(101)의 그 부분들로부터 핀들(107)을 추가적으로 형성한다. 편의를 위해, 핀들(107)은 점선으로 기판(101)으로부터 분리되어 있는 것으로 도면에 도시되었으나, 이 분리의 물리적 표시는 존재할 수도, 존재하지 않을 수도 있다. 이들 핀들(107)은, 후술되는 바와 같이, 복수 게이트 FinFET 트랜지스터의 채널 영역을 형성하는 데 사용될 수 있다. 도 1이 단지 기판(101)으로부터 형성된 3개의 핀들(107)을 도시하지만, 임의 수의 핀들(107)이 이용될 수 있다.
핀들(107)은, 약 30 nm와 같이, 약 5 nm와 약 80 nm 사이의, 기판(101)의 표면에서의 폭을 갖도록 형성될 수 있다. 부가적으로, 핀들(107)은, 약 50 nm와 같이, 약 10 nm와 약 100 nm 사이의 거리만큼 서로로부터 이격될 수 있다. 그러한 방식으로 핀들(107)을 떨어지게 함으로써, 핀들(107) 각각은, 공통 게이트(이하에 더욱 논의됨)를 공유하는 데 충분히 가까우면서, 개별 채널 영역을 형성할 수 있다.
제1 트렌치들(103)과 핀들(107)이 형성되었으면, 제1 트렌치들(103)은 유전체 재료로 충전될 수 있고, 이 유전체 재료는 제1 아이솔레이션 영역들(105)을 형성하기 위하여 제1 트렌치들(103) 내에 리세스될 수 있다. 이 유전체 재료는 산화물 재료, 고밀도 플라즈마(high-density plasma, HDP) 산화물, 등일 수 있다. 유전체 재료는, 화학적 기상 증착(CVD)법(예컨대, HARP 공정), 고밀도 플라즈마 CVD법, 또는 종래 기술에 알려진 바와 같은 다른 적합한 형성 방법 중 하나를 이용하여, 제1 트렌치들(103)의 선택적인 세정 및 라이닝(lining) 후에, 형성될 수 있다.
제1 트렌치들(103)은, 제1 트렌치들(103) 및 기판(101)을 유전체 재료로 오퍼필(overfill)한 다음, 화학 기계적 연마(CMP), 에칭, 이들의 조합 등과 같은 적합한 공정을 통하여 제1 트렌치들(103)과 핀들(107)의 외부의 과잉 재료를 제거함으로써 충전될 수 있다. 실시예에서, 제거 공정은 또한 핀들(107) 위에 위치된 임의의 유전체 재료를 제거하여, 유전체 재료의 제거는 추가의 공정 단계에 핀들(107)의 표면을 노출시킬 것이다.
제1 트렌치들(103)이 유전체 재료로 충전되었으면, 그 후 유전체 재료는 핀들(107)의 표면으로부터 떨어져 리세싱될 수 있다. 리세싱은, 핀들(107)의 상부 표면에 인접한 핀들(107)의 측벽들의 적어도 일부를 노출시키도록 수행될 수 있다. 유전체 재료는, HF와 같은 에천트로 핀들(107)의 상부 표면을 담금으로써 습식 에칭을 사용하여 리세싱될 수 있으나, H2와 같은 다른 에천트, 및 반응성 이온 에칭, NH3/NF3과 같은 에천트로의 건식 에칭, 화학적 산화물 제거, 또는 건식 화학적 세정과 같은 다른 방법들이 사용될 수 있다. 유전체 재료는, 약 400 Å와 같이, 약 50 Å 내지 약 500 Å 사이의, 핀들(107)의 표면으로부터 거리까지 리세싱될 수 있다. 추가적으로, 리세싱은 또한, 핀들(107)이 추가의 공정을 위하여 노출되는 것을 보증하기 위하여, 핀들(107) 위에 위치된 임의의 남은 유전체 재료를 제거할 수 있다.
그러나, 당업자는, 상술된 단계들은 유전체 재료를 충전하고 리세싱하는 데 사용된 전체 공정 흐름의 단지 부분일 수 있다는 것을 인식할 것이다. 예컨대, 라이닝 단계, 세정 단계, 어닐링 단계, 갭 충전 단계들, 이들의 조합, 등은 또한, 제1 트렌치들(103)을 형성하고 유전체 재료로 이 제1 트렌치들(103)을 충전하는 데 이용될 수 있다. 모든 가능성 있는 공정 단계들은, 본 실시예의 범위 내에 완전히 포함되고자 한다.
제1 아이솔레이션 영역들(105)이 형성된 후, 더미 게이트 유전체(109), 이 더미 게이트 유전체(109) 위의 더미 게이트 전극(111), 및 제1 스페이서들(113)이 핀들(107) 각각 위에 형성될 수 있다. 실시예에서, 더미 게이트 유전체(109)는, 열 산화, 화학적 기상 증착, 스퍼터링, 또는 게이트 유전체를 형성하기 위하여 종래 기술에 알려지고 사용된 임의의 다른 방법들에 의하여 형성될 수 있다. 게이트 유전체 형성의 기술에 따라, 핀들(107)의 상부 상의 더미 게이트 유전체(109)의 두께는, 핀들(107)의 측벽 상의 게이트 유전체 두께와는 상이할 수 있다.
더미 게이트 유전체(109)는, 약 10 옹스트롬과 같이 약 3 옹스트롬 내지 약 100 옹스트롬의 범위의 두께를 갖는 실리콘 다이옥사이드 또는 실리콘 옥시나이트라이드와 같은 재료를 포함할 수 있다. 더미 게이트 유전체(109)는, 약 10 옹스트롬 이하와 같이, 약 0.5 옹스트롬 내지 약 100 옹스트롬의 등가 산화물(equivalent oxide) 두께를 갖는, 산화 란탄(La2O3), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 옥시나이트라이드(HfON), 또는 지르코늄 산화물(ZrO2), 또는 그 조합과 같은 고 유전율(high permittivity)(high-k) 재료(예컨대, 약 5보다 큰 비 유전율(relative permittivity)을 갖는)로 형성될 수 있다. 또한, 더미 게이트 유전체(109)를 위하여 실리콘 다이옥사이드, 실리콘 옥시나이트라이드 및/또는 하이-k 재료의 임의의 조합이 또한 사용될 수 있다.
더미 게이트 전극(111)은 도전성 또는 비도전성 재료를 포함할 수도 있고, 폴리실리콘, W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합 등을 포함하는 그룹에서 선택될 수도 있다. 더미 게이트 전극(111)은, 화학적 기상 증착(CVD), 스퍼터 증착, 또는 도전성 재료들을 성막하기 위하여 종래 기술에서 알려지고 사용된 다른 기술들에 의하여 성막될 수 있다. 더미 게이트 전극(111)의 두께는 약 5Å 내지 약 200Å의 범위 내에 있을 수 있다. 더미 게이트 전극(111)의 상부 표면은, 비평면 상부 표면을 가질 수 있고, 더미 게이트 전극(111)의 패터닝 또는 게이트 에칭 전에 평탄화될 수 있다. 이 시점에서 이온들이 더미 게이트 전극(111)에 도입될 수 있거나 도입되지 않을 수도 있다. 예컨대, 이온들은 이온 주입 공정(ion implantation techniques)에 의하여 도입될 수 있다.
더미 게이트 전극(109)와 더미 게이트 전극(111)은, 형성되면, 핀들(107) 위에 일련의 스택들(115)을 형성하기 위하여 패터닝될 수 있다. 스택들(115)은, 더미 게이트 유전체(109)의 밑에 핀들(107)의 각 측 상에 위치된 복수의 채널 영역들을 정의한다. 스택들(115)은, 예컨대 종래 기술에 알려진 성막 및 포토리소그래피 기술을 사용하여, 더미 게이트 전극(111) 상의 게이트 마스크(도 1에는 별도로 도시되지 않음)를 성막하고 패터닝함으로써 형성될 수 있다. 게이트 마스크는, 실리콘 산화물, 실리콘 옥시나이트라이드, SiCON, SiC, SiOC, 및/또는 실리콘 질화물과 같은(그러나, 이들에 한정되지 않은) 상용되는 마스킹 및 희생 재료들을 포함할 수도 있고, 약 5Å 내지 약 200Å 사이의 두께로 성막될 수 있다. 더미 게이트 전극(111) 및 더미 게이트 유전체(109)는, 패터닝된 스택들(115)을 형성하기 위하여 건식 에칭 공정을 사용하여 에칭될 수 있다.
스택들(115)이 패터닝되었으면, 제1 스페이서들(113)이 형성될 수 있다. 제1 스페이서들(113)은 스택들(115)의 양 면들 상에 형성될 수 있다. 제1 스페이서들(113)은 통상적으로, 이미 형성된 구조 상에 스페이서층(도 1에 별도로 도시되지 않음)을 블랭킷 성막(blanket depositing)시킴으로써 형성된다. 스페이서층은, SiN, 옥시나이트라이드, SiC, SiON, SiOCN, SiOC, 산화물 등을 포함할 수 있고, 화학적 기상 증착(CVD), 플라즈마 강화 CVD, 스퍼터, 및 종래 기술에 알려진 다른 방법들과 같은, 그러한 층을 형성하기 위하여 이용되는 방법들에 의하여 형성될 수 있다. 스페이서층은, 상이한 에칭 특성을 갖는 상이한 재료, 또는 제1 아이솔레이션 영역들(105) 내의 유전체 재료와 동일한 재료를 포함할 수 있다. 이후, 제1 스페이서들(113)은, 제1 스페이서들(113)을 형성하기 위하여, 구조의 수평 표면들로부터 스페이서층을 제거하는 하나 이상의 에칭에 의해서와 같이, 패터닝될 수 있다.
일 실시예에서, 제1 스페이서층들(113)은 약 5Å 내지 약 500Å 사이의 두께를 갖도록 형성될 수 있다. 또한, 제1 스페이서들(113)이 형성되었으면, 하나의 스택(115)에 인접한 제1 스페이서(113)는, 약 20nm와 같이, 약 5nm 내지 약 200nm 사이의 거리만큼, 또다른 스택(115)에 인접한 제1 스페이서(113)로부터 떨어질 수 있다. 그러나, 임의의 적합한 두께 및 거리가 이용될 수도 있다.
도 2는, 스택들(115)과 제1 스페이서들(113)로 보호되지 않은 그러한 영역들로부터의 핀들(107)의 제거, 및 소스/드레인 영역들(201)의 재성장을 도시한다. 스택들(115)과 제1 스페이서층(113)으로 보호되지 않은 그러한 영역들로부터의 핀들(107)의 제거는, 스택들(115)과 제1 스페이서층(113)을 하드마스크들로서 이용하는 반응성 이온 에칭(RIE)에 의하여, 또는 임의의 다른 적합한 제거 공정에 의하여 수행될 수 있다. 이 제거는, 핀들(107)이 제1 아이솔레이션 영역들(105)의 표면과 평면이거나(도시된 바와 같이) 제1 아이솔레이션 영역들(105)의 표면 밑에 있을 때까지, 계속될 수 있다.
핀들(107)의 이들 부분들이 제거되었으면, 하드 마스크(별도로 도시되지 않음)가 배치되고 패터닝되어 더미 게이트 전극(111)을 덮어 성장을 방지하고, 소스/드레인 영역들(201)은 핀들(107) 각각과 접촉하여 재성장될 수 있다. 일 실시예에서, 소스/드레인 영역들(201)이 재성장될 수 있고, 일부 실시예등레서, 소스/드레인 영역들(201)이 재성장되어, 스택들(115) 밑에 위치된 핀들(107)의 채널 영역들에 응력을 부과할 것인 스트레서(stressor)를 형성할 수 있다. 핀들(107)이 실리콘을 포함하고, FinFET이 P형 디바이스인 실시예에서, 소스/드레인 영역들(201)은, 실리콘과 같은 재료, 아니면 채널 영역들과는 상이한 격자 상수를 갖는 실리콘 게르마늄과 같은 재료로 선택적 에피택셜 공정을 통하여 재성장될 수 있다. 에피택셜 성장 공정은, 실란, 디클로로실란, 게르만(germane) 등과 같은 전구체들을 사용할 수 있고, 약 30분과 같이, 약 5분 내지 약 120분 사이 동안 계속될 수 있다.
실시예에서, 소스/드레인 영역들(201)은, 약 5Å 내지 약 1000Å 사이의 두께, 및 약 200Å과 같이, 약 10Å 내지 약 500Å 사이의 제1 아이솔레이션 영역들(105) 너머의 높이를 갖도록 형성될 수 있다. 이 실시예에서, 소스/드레인 영역들(201)은, 약 100 nm와 같이, 약 5nm 내지 약 250nm 사이의 제1 아이솔레이션 영역들(105)의 상부 표면 위의 높이를 갖도록 형성될 수 있다. 그러나, 임의의 적합한 높이가 이용될 수 있다.
소스/드레인 영역들(201)이 형성되면, 적절한 도펀트를 주입함으로써 도펀트를 소스/드레인 영역들(201)에 주입되어, 핀들(107)에서의 도펀트를 보완할 수 있다. 예컨대, 붕소, 갈륨, 인듐 등과 같은 p형 도펀트가 PMOS 디바이스를 형성하기 위하여 주입될 수 있다. 또는, 인, 비소, 안티모니 등과 같은 n형 도펀트가 NMOS 디바이스를 형성하기 위하여 주입될 수 있다. 이들 도펀트는, 스택들(115)과 제1 스페이서들(113)을 마스크들로서 사용하여 주입될 수 있다. 당업자들은, 많은 다른 공정들, 단계들, 등이 도펀트를 주입하기 위하여 사용될 수 있다는 것을 인식할 것이다는 것이 주목되어야 한다. 예컨대, 당업자들은, 특정 목적을 위하여 적합한 특정 형상 또는 특징을 갖는 소스/드레인 영역들을 형성하기 위하여, 다양한 조합의 스페이서들과 라이너들을 사용하여 복수의 임플란트들이 수행될 수 있다는 것을 인식할 것이다. 이들 공정들 중 임의의 것이 도펀트를 주입하는 데 사용될 수 있고, 상기 설명은, 본 실시예들을 위에 나타낸 단계들에 한정하고자 의미하지 않는다.
또한, 이 시점에서, 소스/드레인 영역들(201)의 형성 동안, 더미 게이트 전극(111)을 덮었던 하드 마스크가 제거된다. 실시예에서, 하드 마스크는, 예컨대, 하드 마스크의 재료에 선택적인 습식 또는 건식 에칭 공정을 이용하여 제거될 수 있다. 그러나, 임의의 적합한 제거 공정들이 이용될 수 도 있다.
도 2는 또한, 스택들(115)과 소스/드레인 영역들(201) 위에 층간 유전체(inter-layer dielectric; ILD)층(203)(밑의 구조를 보다 명확하게 도시하기 위하여 도 2에 점선으로 도시함)의 형성을 도시한다. ILD층(203)은 BPSG(boron phosphorous silicate glass)와 같은 재료를 포함할 수도 있으나, 임의의 적합한 유전체들이 사용될 수도 있다. ILD층(203)은 PECVD와 같은 공정을 이용하여 형성될 수 있으나, LPCVD와 같은 다른 공정들이 대안적으로 사용될 수도 있다. ILD층(203)은 약 100Å 내지 약 3,000Å 사이의 두께로 형성될 수 있다. ILD층(203)은, 형성되면, 예컨대 화학 기계적 연마 공정과 같은 평탄화 공정을 사용하여 제1 스페이서들(113)로 평탄화될 수 있으나, 임의의 적합한 공정이 이용될 수도 있다.
도 3은, 제1 게이트 스택(902)(도 3에는 도시되지 않으나, 도 9에 관하여 이하에 설명됨)에 대한 복수의 층들을 갖는 더미 게이트 전극(111)과 더미 게이트 유전체(109)의 재료의 제거 및 교체를 보다 양호하게 도시하기 위하여, 선 3-3'을 따른, 도 2의 단면도를 도시한다. 또한, 도 3에서, 제1 게이트 스택(902)이 기판(101)의 제1 영역(302) 내에 있는 것으로서 도시되나, 기판(101)의 제2 영역(304)(제2 게이트 스택(904)에 대한), 기판(101)의 제3 영역(306)(제3 게이트 스택(906)에 대한), 및 기판(101)의 제4 영역(308)(제4 게이트 스택(908)에 대한)이 또한 도시된다. 실시예에서, 제1 게이트 스택(902)은, 제1 전압 문턱값(Vt1)을 갖는 제1 트랜지스터(903)(예컨대, 제1 NMOS finFET 트랜지스터)에 대한 게이트 스택일 수 있고, 제2 게이트 스택(904)은, 제1 전압 문턱값(Vt1)과는 상이한 제2 전압 문턱값(Vt2)을 갖는 제2 트랜지스터(905)(예컨대, 제2 NMOS finFET 트랜지스터)에 대한 것일 수 있다. 또는, 제3 게이트 스택(906)은, 제3 전압 문턱값(Vt3)을 갖는 제3 트랜지스터(907)(예컨대, 제1 PMOS finFET 트랜지스터)에 대한 것일 수 있고, 제4 게이트 스택(908)은, 제3 전압 문턱값(Vt3)과는 상이한 제4 전압 문턱값(Vt4)을 갖는 제4 트랜지스터(909)(예컨대, 제2 PMOS finFET 트랜지스터)에 대한 것일 수 있다. 그러나, 임의의 적합한 디바이스들이 이용될 수도 있다.
실시예에서, 더미 게이트 전극(111)과 더미 게이트 유전체(109)는, 더미 게이트 전극(111)과 더미 게이트 유전체(109)의 재료에 선택적인 에천트를 이용하는 하나 이상의 습식 또는 건식 에칭 공정들을 이용하여 제거될 수 있다. 그러나, 임이의 적합한 제거 공정 또는 공정들이 이용될 수도 있다.
더미 게이트 전극(111)과 더미 게이트 유전체(109)가 제거되었으면, 제1 게이트 스택(902), 제2 게이트 스택(904), 제3 게이트 스택(906), 및 제4 게이트 스택(908)을 형성하기 위한 공정이 일련의 층들을 성막함으로써 시작될 수 있다. 실시예에서, 일련의 층들은, 계면층(301), 제1 유전체 재료(303), 제1 금속 재료(305), 및 제1 p-금속 일함수층(307)을 포함할 수 있다.
선택적으로, 계면층(301)은 제1 유전체 재료(303)의 형성 전에 형성될 수 있다. 실시예에서, 계면층(301)은, 인 시츄 스팀 생성(in situ steam generation; ISSG)과 같은 공정을 통하여 형성된 실리콘 다이옥사이드와 같은 재료일 수 있다. 다른 실시예에서, 계면층(301)은, 약 10Å과 같은, 약 5Å 내지 약 20Å의 제1 두께(T1)까지의, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, 이들의 조합 등과 같은 하이-k 재료일 수 있다. 그러나, 임의의 적합한 재료 또는 형성의 공정이 이용될 수도 있다.
계면층(301)이 형성되면, 계면층(301) 위에 캐핑층으로서 제1 유전체 재료(303)가 형성될 수 있다. 실시예에서, 제1 유전체 재료(303)는, 원자층 증착, 화학적 기상 증착 등과 같은 공정을 통하여 성막된, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, 이들의 조합 등과 같은 하이-k 재료이다. 제1 유전체 재료(303)는, 약 5Å 내지 약 200Å의 제2 두께(T2)로 성막될 수 있으나, 임의의 적합한 재료 및 두께가 이용될 수도 있다.
제1 금속 재료(305)는, 배리어층으로서 제1 유전체 재료(303)에 인접하게 형성성될 수 있고, Ta, N, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ru, Mo, WN, 다른 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속-산화물, 전이 금속-질화물, 전이 금속-실리케이트, 금속의 옥시나이트라이드, 금속 알루미네이트, 지르코늄 실리케이트, 지르코늄 알루미네이트, 이들의 조합, 등과 같은 금속성 재료로부터 생성될 수 있다. 제1 금속 재료(305)는, 원자층 증착, 화학적 기상 증착, 스퍼터링 등과 같은 성막 공정을 이용하여, 약 5Å 내지 약 200Å의 제3 두께(T3)로 성막될 수 있으나, 임의의 적합한 공정 또는 두께가 이용될 수도 있다.
제1 p-금속 일함수층(307)는, 제1 금속 재료(305)에 인접하여 형성될 수 있고, 특정 실시예에서, 제1 금속 재료(305)와 유사할 수 있다. 예컨대, 제1 p-금속 일함수층(307)은, TiN, Ti, TiAiN, TaC, TaCN, TaSiN, TaSi2, NiSi2, Mn, Zr, ZrSi2, TaN, Ru, Al, Mo, MoSi2, Wn, 다른 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속-산화물, 전이 금속-질화물, 전이 금속-실리케이트, 금속의 옥시나이트라이드, 금속 알루미네이트, 지르코늄 실리케이트, 지르코늄 알루미네이트, 이들 조합, 등과 같은 금속성 재료로 형성될 수 있다. 또한, 제1 p-금속 일함수층(307)은, 약 5 Å 내지 약 200 Å의 제4 두께(T4)까지, 원자층 증착, 화학적 기상 증착, 스퍼터링 등과 같은 성막 공정을 사용하여 성막될 수 있으나, 임의의 적합한 성막 공정 또는 두께가 사용될 수 있다.
도 4는, 제1 영역(302), 제2 영역(304), 및 제4 영역(306)으로부터는 아니고, 제3 영역(306)으로부터 제1 p-금속 일함수(307)의 제거를 도시한다. 실시예에서, 이 제거는, 제1 영역(302), 제2 영역(304), 제3 영역(306), 및 제4 영역(308) 위에 제1 포토레지스트(401)를 배치함으로써 개시될 수 있다. 다음, 제1 포토레지스트(401)는, 제 위치에 있으면, 제1 영역(302), 제2 영역(304), 및 제4 영역(308)을 노출시키지 않고, 제3 영역(306)을 노출시키도록 패터닝될 수 있다. 이 패터닝은, 제1 포토레지스트(401)의 물리적 특성을 변형시키기 위하여 패터닝된 에너지 소스에 제1 포토레지스트(401)를 노출시키고, 그 후 제1 영역(302), 제2 영역(304), 및 제4 영역(308)을 보호하도록 제1 포토레지스트(401)는 남기면서 제3 영역(306) 위의 제1 포토레지스트(401)의 그 부분을 제거하도록 현상액(developer)을 인가함으로써 수행될 수 있다.
제1 p-금속 일함수층(307)이 제3 영역(307)에서 노출되었으면, 제3 영역(306)의 제1 p-금속 일함수층(307)이 제거될 수 있다. 실시예에서, 제1 p-금속 일함수층(307)은, 제1 p-금속 일함수층(307)(예컨대, 티타늄 나이트라이드)의 재료에 선택적인, 그리고 밑에 있는 제1 금속 재료(305)(예컨대, 탄탈럼 나이트라이드)의 재료를 현저하게 제거하지 않고 정지하는 습식 에칭 공정 또는 건식 에칭 공정과 같은 하나 이상의 에칭 공정을 이용하여 제3 영역(306)에서 제거될 수 있다. 그러나, 임의의 적합한 제거 공정이 이용될 수 있다.
도 5는, 제1 p-금속 일함수층(307)이 제거되었으면, 제1 포토레지스트(401)가 제1 영역(302), 제2 영역(304), 및 제4 영역(308) 위로부터 제거될 수 있는 것을 도시한다. 실시예에서, 제1 포토레지스트(401)는, 애싱과 같은 공정을 이용하여 제거될 수 있고, 이로서 제1 포토레지스트(401)의 온도는, 제1 포토레지스트(401)가 열 분해를 경험하고 이후 제거될 수 있을 때 까지 증가된다. 그러나, 제1 포토레지스트(401)를 제거하기 위하여 임의의 다른 적합한 공정이 이용될 수도 있다.
도 5는, 제1 포토레지스트(401)가 제거되었으면, 제2 p-금속 일함수층(501)이 제1 영역(302), 제2 영역(304), 및 제3 영역(306), 및 제4 영역(308) 위에 성막될 수 있는 것을 도시한다. 실시예에서, 제2 p-금속 일함수층(501)은, 제1 p-금속 일함수층(307)의 재료와의 에칭 공정에 대한 큰 선택성을 갖는 것은 물론, 제1 p-금속 일함수층(307)(예컨대, TiN)의 재료보다 큰 또는 이에 근접한 일함수를 갖는 금속일 수 있다. 제2 p-금속 일함수층(501)은 NH4OH 또는 DIO3와 같은 습식 에천트로 습식 에칭 공정을 사용하여 패터닝되고, 제1 p-금속 일함수층(307)이 티타늄 나이트라이드인 일 실시예에서, 제2 p-금속 일함수층(501)의 재료는 약 500 보다 큰 선택도를 가질 수 있다. 그러나, 임의의 적합한 선택도가 이용될 수도 있다.
특정 실시예에서, 제2 p-금속 일함수층(501)의 재료는, 텅스텐계 금속형 텅스텐, 텅스텐 나이트라이드(WNx), 텅스텐 카바이드 나이트라이드(WCxNy), 텅스텐 옥사이드(WOx), 이들의 조합 등일 수 있다. 다른 실시예에서, 제2 p-금속 일함수층(501)은 몰리브덴, 몰리브덴 나이트라이드(MoNx), 이들의 조합 등과 같은 몰리브덴계 금속일 수 있다. 또다른 실시예에서, 제2 p-금속 일함수층(501)은, 금, 플래티넘, 팔라듐, 이들의 조합 등과 같은 재료일 수 있다. 그러나, 임의의 적합한 재료가 이용될 수도 있다.
실시예에서, 제2 p-금속 일함수층(501)은, 원자층 증착, 화학적 기상 증착, 스퍼터링 등과 같은 성막 공정을 이용하여 성막될 수 있다. 또한, 제2 p-금속 일함수층(501)은 약 5 Å 내지 약 200 Å의 제5 두께(T5)로 성막될 수 있으나, 임의의 적합한 성막 공정 또는 두께가 사용될 수 있다.
도 6은, 제2 p-금속 일함수층(501)이 제1 영역(302), 제2 영역(304), 제3 영역(306), 및 제4 영역(308) 위에 성막되었으면, 제2 p-금속 일함수층(501)이 제1 영역(302)과 제2 영역(304)으로부터 제거되는 것을 도시한다. 실시예에서, 이 제거는, 제1 영역(302), 제2 영역(304), 및 제3 영역(306), 및 제4 영역(308) 위에 제2 포토레지스트(601)를 배치함으로써 개시될 수 있다. 다음, 제2 포토레지스트(601)는, 제 위치에 있으면, 제3 영역(306) 및 제4 영역(308)을 노출시키지 않고, 제1 영역(302) 및 제2 영역(304)을 노출시키도록 패터닝될 수 있다. 이 패터닝은, 제2 포토레지스트(601)의 물리적 특성을 변형시키도록 패터닝된 에너지 소스에 제2 포토레지스트(601)를 노출시킴으로써, 그리고 그후 제3 영역(306) 및 제4 영역(308)을 보호하도록 제2 포토레지스트(601)는 남기면서 제1 영역(302) 및 제2 영역(304) 위의 제2 포토레지스트(601)의 부분을 제거하도록 현상액을 인가함으로써 수행될 수 있다.
제2 p-금속 일함수층(501)이 제1 영역(302) 및 제2 영역(304)에서 노출되었으면, 제1 영역(302) 및 제2 영역(304)에서의 제2 p-금속 일함수층(501)이 제거될 수 있다. 실시예에서, 제2 p-금속 일함수층(501)은, 제2 p-금속 일함수층(501)의 재료에 선택적이며, 밑에 있는 제1 p-금속 일함수층(307)의 재료를 현저하게 제거하지 않고 정지하는 습식 에칭 공정 또는 건식 에칭 공정과 같은 하나 이상의 에칭 공정을 사용하여 제1 영역(302) 및 제2 영역(304)에서 제거될 수 있다. 그러나, 임의의 적합한 제거 공정이 이용될 수도 있다.
도 7은, 제2 p-금속 일함수층(501)이 제거되었으면, 제2 포토레지스트(601)가 제3 영역(306) 및 제4 영역(308) 위로부터 제거될 수 있는 것을 도시한다. 실시예에서, 제2 포토레지스트(601)는 애싱과 같은 공정을 이용하여 제거될 수 있고, 이로써 제2 포토레지스트(601)의 온도는, 제2 포토레지스트(601)가 열 분해를 경험하고 이후 제거될 수 있을 때까지 증가된다. 그러나, 제2 포토레지스트(601)를 제거하기 위하여 임의의 다른 적합한 공정이 이용될 수도 있다.
도 7은 또한, 제2 포토레지스트(601)가 제거되었으면, 제1 p-금속 일함수층(307)이 제1 영역(302)로부터 제거될 수 있는 것을 도시한다. 실시예에서, 이 제거는, 제3 포토레지스트(701)를, 제1 영역(32), 제2 영역(304), 제3 영역(306), 및 제4 영역(308) 위에 배치시킴으로써 개시될 수 있다. 제 위치에 있으면, 다음, 제3 포토레지스트(701)는, 제2 영역(304), 제3 영역(306), 및 제4 영역(308)을 노출시키지 않고, 제1 영역(302)을 노출시키도록 패터닝될 수 있다. 이 패터닝은, 제3 포토레지스트(701)의 물리적 특성을 변형시키도록 패터닝된 에너지 소스에 제3 포토레지스트(701)를 노출시키고, 그리고 그후 제2 영역(304), 제3 영역(306), 및 제4 영역(308)에 제3 포토레지스트(701)를 남기면서, 제2 영역(302) 위의 제3 포토레지스트(701)의 그 부분을 제거하도록 현상액을 인가함으로써 수행될 수 있다.
제1 p-금속 일함수층(307)이 제1 영역(302)에서 노출되었으면, 제1 영역(302)의 제1 p-금속 일함수층(307)이 제거될 수 있다. 실시예에서, 제1 p-금속 일함수층(307)은, 제1 p-금속 일함수층(307)의 재료에 선택적이며, 밑에 있는 제1 금속 재료(305)의 재료를 현저하게 제거하지 않고 정지하는 습식 에칭 공정 또는 건식 에칭 공정과 같은 하나 이상의 에칭 공정을 이용하여 제1 영역(302)에서 제거될 수 있다. 그러나, 임의의 적합한 제거 공정이 이용될 수 있다.
도 8은, 제3 포토레지스트(701)의 제거, 및 제1 n-금속 일함수층(802), 글루층(804), 및 충전 재료(806)의 성막을 도시한다. 실시예에서, 제3 포토레지스트(701)는, 애싱과 같은 공정을 사용하여 제2 영역(304), 제3 영역(306), 및 제4 영역(308) 위로부터 제거될 수 있고, 이로써 제3 포토레지스트(701)의 온도는, 제3 포토레지스트(701)가 열 분해를 경험하고, 그후 제거될 수 있을 때까지 증가된다. 그러나, 제3 포토레지스트(701)를 제거하기 위하여 임의의 다른 적합한 공정이 사용될 수도 있다.
제3 포토레지스트(701)가 제거되었으면, 제1 n-금속 일함수층(802)이 성막될 수 있다. 실시예에서, 제1 n-금속 일함수층(802)은, Ti, Ag, Al, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적합한 n-형 일함수 재료, 또는 그 조합과 같은 재료일 수 있다. 예컨대, 제1 n-금속 일함수층(802)은, 약 30 Å과 같이, 약 20 Å 내지 약 50 Å의 제6 두께(T6)까지, 원자층 증착(ALD) 공정, CVD 공정 등을 사용하여 성막될 수 있다. 그러나, 제1 n-금속 일함수층(802)을 형성하기 위하여 임의의 적합한 재료들 및 공정들이 사용될 수도 있다.
제1 n-금속 일함수층(802)이 형성되었으면, 충전 재료(806)의 형성을 위하여 핵형성층(nucleation layer)을 제공할 뿐 아니라, 밑에 있는 제1 n-금속 일함수층(802)과 밑에 있는 충전 재료(806)을 부착시키는 것을 돕기 위하여 글루층(804)이 형성될 수 있다. 실시예에서, 글루층(804)은, 티타늄 나이트라이드와 같은 재료일 수 있거나 그렇지 않으면 제1 n-금속 일함수층(802)에 유사한 재료일 수 있고, 약 50 Å과 같이, 약 10 Å 내지 약 10 Å의 제7 두께(T7)까지 ALD와 같은 유사한 공정을 사용하여 형성될 수 있다. 그러나, 임의의 적합한 재료들 및 공정들이 사용될 수도 있다.
글루층(804)이 형성되었으면, 충전 재료(806)가 글루층(804)을 사용하여 개구부의 잔여부를 충전하기 위하여 성막된다. 그러나, 제1 p-금속 일함수층(501)의 부가층들을 단순히 성막하는 것 대신에 제2 p-금속 일함수층(501)을 이용함으로써, 문턱 전압들의 원하는 조정을 획득하기 위하여 더 적은 층들이 사용되고(이하 더 설명됨), 후속하여 성막된 충전 재료(806)에 의하여 충전될 폭들은 다른 것보다 더 큰 채로 있다. 예컨대, 제1 영역(302)에서, 글루층(804)의 성막 후 개구부의 잔여부는, 약 30 Å와 같이, 약 10 Å 내지 약 50 Å의 제1 폭(W1)을 가질 수 있다. 유사하게는, 제2 영역(304)에서, 글루층(804)의 성막 후 개구부의 잔여부는, 약 20 Å와 같이, 약 10 Å 내지 약 40 Å의 제2 폭(W2)을 가질 수 있다. 제3 영역(306)에서, 글루층(804)의 성막 후 개구부의 잔여부는, 약 15 Å와 같이, 약 10 Å 내지 약 40 Å의 제3 폭(W3)을 가질 수 있다. 마지막으로, 제4 영역(308)에서, 글루층(804)의 성막 후 개구부의 잔여부는, 약 15 Å와 같이, 약 10 Å 내지 약 40 Å의 제4 폭(W4)을 가질 수 있다.
또한, 제1 영역(302), 제2 영역(304), 제3 영역(306), 및 제4 영역(308) 각각에서의 상이한 수의 층들로 인하여, 개구부는 각각 충전 재료(806)의 성막 동안 상이한 높이를 가질 수 있다. 예컨대, 제1 영역(302)에서, 글루층(804)의 성막 후 개구부의 전여부는, 약 80 nm와 같이, 약 60 nm 내지 약 100 nm의 제1 높이(H1)를 가질 수 있다. 유사하게, 제2 영역(304)에서, 글루층(804)의 성막 후 개구부의 전여부는, 약 80 nm와 같이, 약 60 nm 내지 약 100 nm의 제2 높이(H2)를 가질 수 있다. 제3 영역(306)에서, 글루층(804)의 성막 후 개구부의 전여부는, 약 100 nm와 같이, 약 60 nm 내지 약 80 nm의 제3 높이(H3)를 가질 수 있다. 마지막으로, 제4 영역(308)에서, 글루층(804)의 성막 후 개구부의 전여부는, 약 80 nm와 같이, 약 60 nm 내지 약 100 nm의 제4 높이(H4)를 가질 수 있다.
실시예에서, 충전 재료(806)는, 텅스텐, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합 등과 같은 재료일 수 있고, 도금, 화학적 기상 증착, 원자층 증착, 물리적 기상 증착, 이들의 조합 등과 같은 성막 공정을 사용하여 형성될 수 있다. 또한, 충전 재료(806)는, 약 1500 Å과 같이, 약 1000 Å 내지 약 2000 Å의 두께로 성막될 수 있다. 그러나, 임의의 적합한 재료가 이용될 수 있다.
그러나, 여기서 설명된 실시예를 사용함으로써, 개구부들 각각의 애스펙트비(예컨대, 폭에 대한 높이의 비)는, 충전 재료(806)의 성막을 억제시키지 않기에 충분히 작게 유지될 수 있다. 특히, 애스펙트비가 너무 크면, 충전 재료(806)의 성막 공정은 충전 재료(806) 내에 위치된 보이드(void)가 형성되는 결과를 가질 수 있으며, 이는 추가의 제조 또는 동작 동안 원하지 않는 문제점을 야기할 것이다. 그러나, 다양한 게이트 스택들의 조정시 더 적은 수의 층들을 사용함으로써, 애스펙트비가 너 낮게 유지될 수 있고, 이로써 보이드의 형성 및 그 부정적인 결과들의 가능성을 감소시킬 수 있다.
도 9는, 충전 재료(806)가 개구부를 충전하고 오버필하도록 성막된 후, 제1 영역(302), 제2 영역(304), 제3 영역(306), 및 제4 영역(308)의 개구부들 각각 내의 재료들은 평탄화되어 제1 게이트 스택(902), 제2 게이트 스택(904), 제3 게이트 스택(906), 및 제4 게이트 스택(908)을 형성할 수 있다. 실시예에서, 재료들은, 예컨대 화학 기계적 연마 공정을 이용하여 제1 스페이서들(113)로 평탄화될 수 있으나, 그라인딩(grinding) 또는 에칭과 같은 임의의 적합한 공정이 사용될 수도 있다.
제1 게이트 스택(902), 제2 게이트 스택(904), 제3 게이트 스택(906), 및 제4 게이트 스택(908)의 재료들이 형성되고 평탄화된 후, 제1 게이트 스택(902), 제2 게이트 스택(904), 제3 게이트 스택(906), 및 제4 게이트 스택(908)의 재료들이 리세싱되고 캐핑층(capping layer)(901)으로 캐핑(capping)될 수 있다. 실시예에서, 제1 게이트 스택(902), 제2 게이트 스택(904), 제3 게이트 스택(906), 및 제4 게이트 스택(908)의 재료들은, 예컨대, 제1 게이트 스택(902), 제2 게이트 스택(904), 제3 게이트 스택(906), 및 제4 게이트 스택(908)의 재료들에 선택적인 에천트를 사용하는 습식 또는 건식 에칭 공정을 사용하여 리세싱될 수 있다. 실시예에서, 제1 게이트 스택(902), 제2 게이트 스택(904), 제3 게이트 스택(906), 및 제4 게이트 스택(908)의 재료들은, 약 120 nm와 같이, 약 5 nm 내지 약 150 nm의 거리로 리세싱될 수 있다. 그러나, 임의의 적합한 공정 및 거리가 사용될 수도 있다.
제1 게이트 스택(902), 제2 게이트 스택(904), 제3 게이트 스택(906), 및 제4 게이트 스택(908)의 재료들이 리세싱되었으면, 캐핑층(901)이 제1 스페이서들(113)로 성막되고 평탄화될 수 있다. 실시예에서, 캐핑층(901)은, 원자층 증착, 화학적 기상 증착, 스퍼터링 등과 같은 성막 공정을 사용하여 성막된, SiN, SiON, SiCON, SiC, SiOC, 이들의 조합 등과 같은 재료이다. 캐핑층(901)은, 약 5 Å 내지 약 200 Å의 두께로 성막된 후, 캐핑층(901)이 제1 스페이서들(113)과 평면을 이루도록, 화학 기계적 연마와 같은 평탄화 공정을 이용하여 평탄화될 수 있다.
여기서 설명된 실시예들을 이용함으로써, 다양한 제조 공정 윈도우에서의 감소없이 개별적으로 조정된 문턱 전압들을 갖는 복수의 트랜지스터들이 달성될 수 있다. 예컨대, 제1 영역(302) 내에서, 제1 트랜지스터(903)는, 계면층(301), 제1 유전체 재료(303), 제1 금속 재료(305), 제1 n-금속 일함수층(802), 글루층(804), 및 충전 재료(806)를 포함하는 게이트 스택으로 형성될 수 있다. 이로써, 제1 NMOS 디바이스에 대하여, 제1 트랜지스터(903)는, 약 0.1V와 같이, 약 0.01V 내지 약 0.15V의 제1 문턱 전압(Vt1)을 가질 수 있다.
유사하게, 제2 영역(304) 내에서, 제2 트랜지스터(905)는, 계면층(301), 제1 유전체 재료(303), 제1 금속 재료(305), 제1 p-금속 일함수층(807), 제1 n-금속 일함수층(802), 글루층(804), 및 충전 재료(806)를 포함하는 게이트 스택으로 형성될 수 있다. 이로써, 제2 NMOS 디바이스에 대하여, 제2 트랜지스터(905)는, 약 0.25V와 같이, 약 0.15V 내지 약 0.4V의 제2 문턱 전압(Vt2)을 가질 수 있다.
또한, 제3 영역(306) 내에서, 제3 트랜지스터(907)는, 계면층(301), 제1 유전체 재료(303), 제1 금속 재료(305), 제2 p-금속 일함수층(501), 제1 n-금속 일함수층(802), 글루층(804), 및 충전 재료(806)를 포함하는 게이트 스택으로 형성될 수 있다. 이로써, 제1 PMOS 디바이스에 대하여, 제1 트랜지스터(907)는, 약 0.25V와 같이, 약 0.15V 내지 약 0.4V의 제3 문턱 전압(Vt3)을 가질 수 있다.
마지막으로, 제4 영역(308) 내에서, 제4 트랜지스터(909)는, 계면층(301), 제1 유전체 재료(303), 제1 금속 재료(305), 제1 p-금속 일함수층(307), 제2 p-금속 일함수층(501), 제1 n-금속 일함수층(802), 글루층(804), 및 충전 재료(806)를 포함하는 게이트 스택으로 형성될 수 있다. 이로써, 제2 PMOS 디바이스에 대하여, 제4 트랜지스터(909)는, 약 0.1V와 같이, 약 0.01V 내지 약 0.15V의 제4 문턱 전압(Vt4)을 가질 수 있다.
여기서 설명된 실시예들을 이용함으로써, 디바이스의 문턱 전압들을 조정하기 위하여 복수의 상이한 재료들이 이용된다. 복수의 상이한 금속들을 이용함으로써, 동일한 재료(예컨대, TiN)의 복수의 층들의 스택이 회피될 수 있고, 그 자체로 동일한 재료로보다 두께의 전체적인 감소가 달성될 수 있다. 이로써, 층들의 총 두께가 감소될 수 있고, 이는 후속 층들에 대하여 보다 적은 비용으로 갭-충전 윈도우(gap-fill window)를 증가시킨다. 이러한 감소는, 보다 적은 보이드가 형성될 것이고, 금속 게이트가 개구부를 완전히 충전할 수 있으므로, 보다 양호한 문턱값 안정성(threshold stability)을 또한 허용한다. 이로써, 복수의 문턱 전압 조정은, N/P 패터닝과 금속 게이트 갭-충전 윈도우를 희생시키지 않고, 훨씬 더 좁은 임계 치수(예컨대, 5nm 및 3nm 기술 노드에 대하여)로 달성될 수 있다.
실시예에서, 반도체 디바이스의 제조 방법은, 제1 영역, 제2 영역, 제3 영역, 및 제4 영역 위에 게이트 유전체를 성막하는 단계; 제1 영역, 제2 영역, 제3 영역, 및 제4 영역 위에 제1 금속 재료를 성막하는 단계; 제1 영역, 제2 영역, 제3 영역, 및 제4 영역 위에 제1 일함수층을 성막하는 단계; 제1 일함수층을 제3 영역으로부터 제거하는 단계; 제1 일함수층을 제거한 후, 제1 영역, 제2 영역, 제3 영역, 및 제4 영역 위에 제2 일함수층을 성막하는 단계 - 상기 제2 일함수층은 상기 제1 일함수층과는 상이함 - ; 제1 영역 및 제2 영역으로부터 제2 일함수층을 제거하는 단계; 제1 영역으로부터 제1 일함수층을 제거하는 단계; 및 제1 일함수층을 제거한 후, 제1 영역, 제2 영역, 제3 영역, 및 제4 영역 위에 충전 재료를 성막하는 단계를 포함한다. 실시예에서, 제1 일함수층은 티타늄 나이트라이드를 포함한다. 실시예에서, 제2 일함수층은 텅스텐을 포함한다. 실시예에서, 제2 일함수층은 텅스텐 옥사이드를 포함한다. 실시예에서, 제2 일함수층은 텅스텐 나이트라이드를 포함한다. 실시예에서, 제2 일함수층은 몰리브덴을 포함한다. 실시예에서, 제2 일함수층은 몰리브덴 나이트라이드를 포함한다.
다른 실시예에서, 반도체 디바이스를 제조하는 방법은, 제1 영역 및 제2 영역 위에 제1 복수의 게이트 재료들을 성막하는 단계; 제1 영역으로부터 제1 복수의 게이트 재료들 중 제1 게이트 재료를 제거함으로써 제1 복수의 게이트 재료들로부터 형성된 트랜지스터들 중 제1 트랜지스터의 제1 문턱 전압을 조정하는 단계; 및 제1 영역 및 제2 영역 위에 제2 게이트 재료를 형성하고, 제2 영역으로부터 제2 게이트 재료를 제거함으로써 제1 복수의 게이트 재료들로부터 형성된 트랜지스터들 중 제2 트랜지스터의 제2 문턱 전압을 조정하는 단계 - 상기 제1 게이트 재료는 상기 제2 게이트 재료와는 상이하고, 상기 트랜지스터들 중 제1 트랜지스터는 제1 PMOS 트랜지스터이고, 상기 트랜지스터들 중 제2 트랜지스터는 제2 PMOS 트랜지스터임 -를 포함한다. 실시예에서, 제1 영역 위에 제2 게이트 재료를 형성하는 것은, 배리어층과 물리적 접촉하는 제2 게이트 재료를 성막하는 것을 포함한다. 실시예에서, 제2 영역 위에 제2 게이트 재료를 형성하는 것은, 제2 영역에서 제1 게이트 재료와 물리적 접촉하는 제2 게이트 재료를 성막하는 것을 포함한다. 실시예에서, 배리어층은 탄탈럼 나이트라이드를 포함한다. 실시예에서, 제1 복수의 게이트 재료들을 성막하는 단계는 또한, 반도체 핀 위에 계면층을 성막하는 단계; 및 상기 계면층 위에 유전체 캐핑층을 성막하는 단계를 포함한다. 실시예에서, 본 방법은 또한, 제2 게이트 재료 위에 글루층을 성막하는 단계를 포함한다. 실시예에서, 본 방법은 또한, 글루층 위에 충전 재료를 성막하는 단계를 포함한다.
또다른 실시예에서, 반도체 디바이스는, 제1 반도체 핀 위의 제1 게이트 스택 - 상기 제1 게이트 스택은 제1 금속 재료를 포함함 - ; 제2 반도체 핀 위의 제2 게이트 스택 - 상기 제2 게이트 스택은, 제1 금속 재료, 및 상기 제1 금속 재료와는 상이한 제1 p-금속 재료를 포함함 -; 제3 반도체 핀 위의 제3 게이트 스택 - 상기 제3 게이트 스택은, 상기 제1 금속 재료, 및 상기 제1 금속 재료와는 상이한 제2 p-금속 재료를 포함함 - ; 및 제4 반도체 핀 위의 제4 게이트 스택 - 상기 제4 게이트 스택은, 상기 제1 금속 재료, 상기 제1 p-금속 재료, 및 제2 p-금속 재료를 포함함 - 을 포함하고, 상기 제1 게이트 스택, 상기 제2 게이트 스택, 상기 제3 게이트 스택, 및 상기 제4 게이트 스택 각각은, n-금속 재료를 포함하고, 상기 제1 게이트 스택에서의 상기 n-금속 재료는 상기 제1 금속 재료와 물리적 접촉하고, 상기 제2 게이트 스택에서의 상기 n-금속 재료는 상기 제1 p-금속 재료와 물리적 접촉하고, 상기 제3 게이트 스택에서의 상기 n-금속 재료는 상기 제2 p-금속 재료와 물리적 접촉하고, 상기 제4 게이트 스택에서의 상기 n-금속 재료는 상기 제2 p-금속 재료와 물리적 접촉한다. 실시예에서, 제2 p-금속 재료는 텅스텐계 재료를 포함한다. 실시예에서, 제2 p-금속 재료는 텅스텐 카본 나이트라이드를 포함한다. 실시예에서, 제2 p-금속 재료는 몰리브덴계 재료를 포함한다. 실시예에서, 제2 p-금속 재료는 몰리브덴 나이트라이드를 포함한다. 실시예에서, 제1 p-금속 재료는 티타늄 나이트라이드를 포함한다.
상기 내용은 몇몇 실시예들의 특징의 개요를 서술하여, 당업자는 본 개시의 태양을 보다 잘 이해할 것이다. 당업자는, 그들이 동일한 목적을 달성하고/달성하거나, 여기서 도입된 실시예들의 동일한 이점을 달성하기 위한 다른 공정들 및 구조들을 설계하거나 변경하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 것을 이해해야한다. 당업자들은 또한, 그러한 등가 구조들은 본 개시의 사상 및 범위로부터 벗어나지 않으며, 당업자들이 본 개시의 사상 및 범위로부터 벗어나지 않고 여기서 다양한 변경, 대체, 및 개조를 행할 수 있다는 것을 인식해야 한다.
[부기]
1. 반도체 디바이스의 제조 방법으로서,
제1 영역, 제2 영역, 제3 영역, 및 제4 영역 위에 게이트 유전체를 성막(deposit)하는 단계;
상기 제1 영역, 상기 제2 영역, 상기 제3 영역, 및 상기 제4 영역 위에 제1 금속 재료를 성막하는 단계;
상기 제1 영역, 상기 제2 영역, 상기 제3 영역, 및 상기 제4 영역 위에 제1 일함수층을 성막하는 단계;
상기 제3 영역으로부터 상기 제1 일함수층을 제거하는 단계;
상기 제1 일함수층을 제거하는 단계 후, 상기 제1 영역, 상기 제2 영역, 상기 제3 영역, 및 상기 제4 영역 위에 제2 일함수층을 성막하는 단계 - 상기 제2 일함수층은 상기 제1 일함수층과는 상이함 - ;
상기 제1 영역 및 상기 제2 영역으로부터 상기 제2 일함수층을 제거하는 단계;
상기 제1 영역으로부터 상기 제1 일함수층을 제거하는 단계; 및
상기 제1 일함수층을 제거하는 단계 후, 상기 제1 영역, 상기 제2 영역, 상기 제3 영역, 및 상기 제4 영역 위에 충전 재료를 성막하는 단계
를 포함하는 반도체 디바이스의 제조 방법.
2. 제 1 항에 있어서, 상기 제1 일함수층은 티타늄 나이트라이드를 포함하는 것인 반도체 디바이스의 제조 방법.
3. 제 2 항에 있어서, 상기 제2 일함수층은 텅스텐을 포함하는 것인 반도체 디바이스의 제조 방법.
4. 제 2 항에 있어서, 상기 제2 일함수층은 텅스텐 옥사이드를 포함하는 것인 반도체 디바이스의 제조 방법.
5. 제 2 항에 있어서, 상기 제2 일함수층은 텅스텐 나이트라이드를 포함하는 것인 반도체 디바이스의 제조 방법.
6. 제 2 항에 있어서, 상기 제2 일함수층은 몰리브덴을 포함하는 것인 반도체 디바이스의 제조 방법.
7. 제 1 항에 있어서, 상기 제2 일함수층은 몰리브덴 나이트라이드를 포함하는 것인 반도체 디바이스의 제조 방법.
8. 반도체 디바이스를 제조하는 방법으로서,
제1 영역 및 제2 영역 위에 제1 복수의 게이트 재료들을 성막하는 단계;
상기 제1 영역으로부터 상기 제1 복수의 게이트 재료들 중의 제1 게이트 재료를 제거함으로써 상기 제1 복수의 게이트 재료들로부터 형성된 트랜지스터들 중 제1 트랜지스터의 제1 문턱 전압을 조정하는 단계; 및
상기 제1 영역 및 상기 제2 영역 위에 제2 게이트 재료를 형성하고, 상기 제2 영역으로부터 상기 제2 게이트 재료를 제거함으로써 상기 제1 복수의 게이트 재료들로부터 형성된 트랜지스터들 중 제2 트랜지스터의 제2 문턱 전압을 조정하는 단계 - 상기 제1 게이트 재료는 상기 제2 게이트 재료와는 상이하고, 상기 트랜지스터들 중 상기 제1 트랜지스터는 제1 PMOS 트랜지스터이고, 상기 트랜지스터들 중 상기 제2 트랜지스터는 제2 PMOS 트랜지스터임 -
를 포함하는 반도체 디바이스를 제조하는 방법.
9. 제 8 항에 있어서, 상기 제1 영역 위에 상기 제2 게이트 재료를 형성하는 것은, 배리어층과 물리적 접촉하는 상기 제2 게이트 재료를 성막하는 것을 포함하는 것인 반도체 디바이스를 제조하는 방법.
10. 제 9 항에 있어서, 상기 제2 영역 위에 상기 제2 게이트 재료를 형성하는 것은, 상기 제2 영역에서 상기 제1 게이트 재료와 물리적 접촉하는 상기 제2 게이트 재료를 성막하는 것을 포함하는 것인 반도체 디바이스를 제조하는 방법.
11. 제 10 항에 있어서, 상기 배리어층은 탄탈럼 나이트라이드를 포함하는 것인 반도체 디바이스를 제조하는 방법.
12. 제 8 항에 있어서, 상기 제1 복수의 게이트 재료들을 성막하는 단계는,
반도체 핀 위에 계면층을 성막하는 단계; 및
상기 계면층 위에 유전체 캐핑층(dielectric capping layer)을 성막하는 단계
를 더 포함하는 것인 반도체 디바이스를 제조하는 방법.
13. 제 8 항에 있어서, 상기 제2 게이트 재료 위에 글루층을 성막하는 단계를 더 포함하는 반도체 디바이스를 제조하는 방법.
14. 제 13 항에 있어서, 상기 글루층 위에 충전 재료를 성막하는 단계를 더 포함하는 반도체 디바이스를 제조하는 방법.
15. 반도체 디바이스로서,
제1 반도체 핀 위의 제1 게이트 스택 - 상기 제1 게이트 스택은 제1 금속 재료를 포함함 - ;
제2 반도체 핀 위의 제2 게이트 스택 - 상기 제2 게이트 스택은, 상기 제1 금속 재료, 및 상기 제1 금속 재료와는 상이한 제1 p-금속 재료를 포함함 -;
제3 반도체 핀 위의 제3 게이트 스택 - 상기 제3 게이트 스택은, 상기 제1 금속 재료, 및 상기 제1 금속 재료와는 상이한 제2 p-금속 재료를 포함함 - ; 및
제4 반도체 핀 위의 제4 게이트 스택 - 상기 제4 게이트 스택은, 상기 제1 금속 재료, 상기 제1 p-금속 재료, 및 상기 제2 p-금속 재료를 포함함 -
을 포함하고,
상기 제1 게이트 스택, 상기 제2 게이트 스택, 상기 제3 게이트 스택, 및 상기 제4 게이트 스택 각각은, n-금속 재료를 포함하고, 상기 제1 게이트 스택에서의 상기 n-금속 재료는 상기 제1 금속 재료와 물리적 접촉하고, 상기 제2 게이트 스택에서의 상기 n-금속 재료는 상기 제1 p-금속 재료와 물리적 접촉하고, 상기 제3 게이트 스택에서의 상기 n-금속 재료는 상기 제2 p-금속 재료와 물리적 접촉하고, 상기 제4 게이트 스택에서의 상기 n-금속 재료는 상기 제2 p-금속 재료와 물리적 접촉하는 것인 반도체 디바이스.
16. 제 15 항에 있어서, 상기 제2 p-금속 재료는 텅스텐계 재료를 포함하는 것인 반도체 디바이스.
17. 제 16 항에 있어서, 상기 제2 p-금속 재료는 텅스텐 카본 나이트라이드를 포함하는 것인 반도체 디바이스.
18. 제 15 항에 있어서, 상기 제2 p-금속 재료는 몰리브덴계 재료를 포함하는 것인 반도체 디바이스.
19. 제 18 항에 있어서, 상기 제2 p-금속 재료는 몰리브덴 나이트라이드를 포함하는 것인 반도체 디바이스.
20. 제 15 항에 있어서, 상기 제1 p-금속 재료는 티타늄 나이트라이드를 포함하는 것인 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스의 제조 방법으로서,
    제1 영역, 제2 영역, 제3 영역, 및 제4 영역 위에 게이트 유전체를 성막(deposit)하는 단계;
    상기 제1 영역, 상기 제2 영역, 상기 제3 영역, 및 상기 제4 영역 위에 제1 금속 재료를 성막하는 단계;
    상기 제1 영역, 상기 제2 영역, 상기 제3 영역, 및 상기 제4 영역 위에 제1 p-일함수층을 성막하는 단계;
    상기 제3 영역으로부터 상기 제1 p-일함수층을 제거하는 단계;
    상기 제1 p-일함수층을 제거하는 단계 후, 상기 제1 영역, 상기 제2 영역, 상기 제3 영역, 및 상기 제4 영역 위에 제2 p-일함수층을 성막하는 단계 - 상기 제2 p-일함수층은 상기 제1 p-일함수층과는 상이함 - ;
    상기 제1 영역 및 상기 제2 영역으로부터 상기 제2 p-일함수층을 제거하는 단계;
    상기 제1 영역으로부터 상기 제1 p-일함수층을 제거하는 단계; 및
    상기 제1 영역, 상기 제2 영역, 상기 제3 영역, 및 상기 제4 영역 위에 제1 n-일함수층을 성막하는 단계
    상기 제1 n-일함수층을 성막하는 단계 후, 상기 제1 영역, 상기 제2 영역, 상기 제3 영역, 및 상기 제4 영역 위에 충전 재료를 성막하는 단계
    를 포함하고,
    상기 제1 영역 및 상기 제2 영역은 서로 상이한 일함수층들의 조합을 가지며, 제1 도전형을 갖는 제1 트랜지스터의 일부로서 제공되고, 상기 제3 영역 및 상기 제4 영역은 서로 상이한 일함수층들의 조합을 가지며, 상기 제1 도전형과 상이한 제2 도전형을 갖는 제2 트랜지스터의 일부로서 제공되는 것인 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서, 상기 제1 p-일함수층은 티타늄 나이트라이드(titanium nitride)를 포함하는 것인 반도체 디바이스의 제조 방법.
  3. 제 2 항에 있어서, 상기 제2 p-일함수층은 텅스텐, 텅스텐 옥사이드, 텅스텐 나이트라이드, 또는 몰리브덴 중 적어도 하나를 포함하는 것인 반도체 디바이스의 제조 방법.
  4. 제 1 항에 있어서, 상기 제2 p-일함수층은 몰리브덴 나이트라이드를 포함하는 것인 반도체 디바이스의 제조 방법.
  5. 반도체 디바이스를 제조하는 방법으로서,
    제1 영역 및 제2 영역 위에 제1 복수의 게이트 재료들을 성막하는 단계;
    상기 제1 영역으로부터 상기 제1 복수의 게이트 재료들 중의 제1 p-게이트 재료를 제거함으로써 상기 제1 복수의 게이트 재료들로부터 형성된 트랜지스터들 중 제1 트랜지스터의 제1 문턱 전압을 조정하는 단계;
    상기 제1 영역 및 상기 제2 영역 위에 제2 p-게이트 재료를 형성하고, 상기 제2 영역으로부터 상기 제2 p-게이트 재료를 제거함으로써 상기 제1 복수의 게이트 재료들로부터 형성된 트랜지스터들 중 제2 트랜지스터의 제2 문턱 전압을 조정하는 단계 - 상기 제1 p-게이트 재료는 상기 제2 p-게이트 재료와는 상이하고, 상기 트랜지스터들 중 상기 제1 트랜지스터는 제1 PMOS 트랜지스터이고, 상기 트랜지스터들 중 상기 제2 트랜지스터는 제2 PMOS 트랜지스터임 -; 및
    상기 제1 영역 및 상기 제2 영역 위에 제1 n-일함수층을 성막하는 단계
    를 포함하고,
    상기 제1 영역 및 상기 제2 영역은 서로 상이한 일함수층들의 조합을 포함하는 반도체 디바이스를 제조하는 방법.
  6. 제 5 항에 있어서, 상기 제1 영역 위에 상기 제2 p-게이트 재료를 형성하는 것은, 배리어층과 물리적 접촉하는 상기 제2 p-게이트 재료를 성막하는 것을 포함하는 것인 반도체 디바이스를 제조하는 방법.
  7. 제 6 항에 있어서, 상기 제2 영역 위에 상기 제2 p-게이트 재료를 형성하는 것은, 상기 제2 영역에서 상기 제1 p-게이트 재료와 물리적 접촉하는 상기 제2 p-게이트 재료를 성막하는 것을 포함하는 것인 반도체 디바이스를 제조하는 방법.
  8. 제 5 항에 있어서, 상기 제1 복수의 게이트 재료들을 성막하는 단계는,
    반도체 핀 위에 계면층을 성막하는 단계; 및
    상기 계면층 위에 유전체 캐핑층(dielectric capping layer)을 성막하는 단계
    를 더 포함하는 것인 반도체 디바이스를 제조하는 방법.
  9. 제 5 항에 있어서, 상기 제1 n-일함수층 위에 글루층을 성막하는 단계를 더 포함하는 반도체 디바이스를 제조하는 방법.
  10. 반도체 디바이스로서,
    제1 반도체 핀 위의 제1 게이트 스택 - 상기 제1 게이트 스택은 제1 금속 재료를 포함함 - ;
    제2 반도체 핀 위의 제2 게이트 스택 - 상기 제2 게이트 스택은, 상기 제1 금속 재료, 및 상기 제1 금속 재료와는 상이한 제1 p-금속 재료를 포함함 -;
    제3 반도체 핀 위의 제3 게이트 스택 - 상기 제3 게이트 스택은, 상기 제1 금속 재료, 및 상기 제1 금속 재료와는 상이한 제2 p-금속 재료를 포함함 - ; 및
    제4 반도체 핀 위의 제4 게이트 스택 - 상기 제4 게이트 스택은, 상기 제1 금속 재료, 상기 제1 p-금속 재료, 및 상기 제2 p-금속 재료를 포함함 -
    을 포함하고,
    상기 제1 게이트 스택, 상기 제2 게이트 스택, 상기 제3 게이트 스택, 및 상기 제4 게이트 스택 각각은, n-금속 재료를 포함하고, 상기 제1 게이트 스택에서의 상기 n-금속 재료는 상기 제1 금속 재료와 물리적 접촉하고, 상기 제2 게이트 스택에서의 상기 n-금속 재료는 상기 제1 p-금속 재료와 물리적 접촉하고, 상기 제3 게이트 스택에서의 상기 n-금속 재료는 상기 제2 p-금속 재료와 물리적 접촉하고, 상기 제4 게이트 스택에서의 상기 n-금속 재료는 상기 제2 p-금속 재료와 물리적 접촉하고,
    서로 상이한 일함수층들의 조합을 갖는 상기 제1 게이트 스택 및 상기 제2 게이트 스택은 제1 도전형을 갖는 제1트랜지스터의 일부로서 제공되고, 서로 상이한 일함수층들의 조합을 갖는 상기 제3 게이트 스택 및 상기 제4 게이트 스택은 상기 제1 도전형과는 상이한 제2 도전형을 갖는 제2 트랜지스터의 일부로서 제공되는 것인 반도체 디바이스.
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