CN116666306A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开涉及半导体器件及其制造方法。提供了半导体器件和制造具有不同阈值电压的半导体器件的方法。在实施例中，通过偶极子材料的沉积、扩散和去除来调谐各个半导体器件的阈值电压，以便在不同的晶体管内提供不同的偶极子区域。这些不同的偶极子区域使得不同的晶体管具有不同的阈值电压。

Description

半导体器件及其制造方法
技术领域
本公开涉及半导体器件及其制造方法。
背景技术
半导体器件用于各种电子应用，例如个人计算机、手机、数码相机和其他电子设备。半导体器件通常通过以下方式制造：在半导体衬底之上按顺序地沉积绝缘层或电介质层、导电层和半导体材料层，并且使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
半导体行业通过不断减小最小特征尺寸来不断提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件被集成到给定区域中。然而，随着最小特征尺寸的减小，出现了应解决的其他问题。
发明内容
根据本公开的一个实施例，提供了一种制造半导体器件的方法，所述方法包括：在第一半导体鳍之上形成第一电介质层；在第二半导体鳍之上形成第二电介质层；在所述第一电介质层内形成第一偶极子区域，所述第一偶极子区域包括第一偶极子掺杂剂和第一厚度；以及在所述第二电介质层内形成第二偶极子区域，所述第二偶极子区域包括第二偶极子掺杂剂和第二厚度，所述第二偶极子掺杂剂和所述第二厚度中的一者相应地不同于所述第一偶极子掺杂剂和所述第一厚度。
根据本公开的一个实施例，提供了一种制造半导体器件的方法，所述方法包括：在多个半导体鳍之上沉积界面层；按顺序地沉积、退火和去除多个偶极子层，其中，按顺序地沉积、退火和去除中的每一者在所述界面层内形成或修改偶极子区域；在所述多个半导体鳍之上的所述界面层之上形成栅极电介质层；以及在所述栅极电介质层之上形成多个栅极电极以形成多个晶体管，所述多个晶体管中的每一个晶体管具有不同的阈值电压。
根据本公开的一个实施例，提供了一种半导体器件，包括：第一晶体管，包括通过第一界面层与第一半导体鳍分隔开的第一栅极电极，所述第一界面层包括第一偶极子区域，所述第一晶体管具有第一阈值电压；第二晶体管，包括通过第二界面层与第二半导体鳍分隔开的第二栅极电极，所述第二界面层包括第二偶极子区域，所述第二晶体管具有第二阈值电压；第三晶体管，包括通过第三界面层与第三半导体鳍分隔开的第三栅极电极，所述第三界面层包括第三偶极子区域，所述第三晶体管具有第三阈值电压；第四晶体管，包括通过第四界面层与第四半导体鳍分隔开的第四栅极电极，所述第四界面层包括第四偶极子区域，所述第四晶体管具有第四阈值电压；第五晶体管，包括通过第五界面层与第五半导体鳍分隔开的第五栅极电极，所述第五界面层包括第五偶极子区域，所述第五晶体管具有第五阈值电压；第六晶体管，包括通过第六界面层与第六半导体鳍分隔开的第六栅极电极，所述第六界面层包括第六偶极子区域，所述第六晶体管具有第六阈值电压；第七晶体管，包括通过第七界面层与第七半导体鳍分隔开的第七栅极电极，所述第七界面层包括第七偶极子区域，所述第七晶体管具有第七阈值电压，其中，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管中的每一者具有不同的阈值电压。
附图说明
当结合附图阅读时，通过下面的具体实施方式可以最好地理解本公开的各方面。要注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了讨论的清楚，各种特征的尺寸可能被任意增大或减小。
图1示出了根据一些实施例的半导体鳍的形成的透视图。
图2示出了根据一些实施例的源极/漏极区域的形成。
图3示出了根据一些实施例的第一掺杂剂层的沉积。
图4示出了根据一些实施例的第一掺杂剂层的图案化。
图5A-图5B示出了根据一些实施例的第一退火工艺。
图6A-图6B示出了根据一些实施例的第一掺杂剂层的去除。
图7A-图7B示出了根据一些实施例的第二掺杂剂层的沉积。
图8A-图8B示出了根据一些实施例的第二退火工艺。
图9A-图9B示出了根据一些实施例的第三掺杂剂层的沉积。
图10A-图10B示出了根据一些实施例的第三掺杂剂层的图案化。
图11A-图11B示出了根据一些实施例的第三退火工艺。
图12A-图12B示出了根据一些实施例的第三掺杂剂层的去除。
图13示出了根据一些实施例的填充材料的沉积。
图14A-图14B示出了根据一些实施例的晶体管的形成。
图15示出了根据一些实施例的界面层的沉积。
图16示出了根据一些实施例的偶极子区域在界面层内的形成。
图17示出了根据一些实施例的在界面层内具有偶极子区域的晶体管的形成。
具体实施方式
下面的公开内容提供了用于实施本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不旨在进行限制。例如，在下面的描述中，在第二特征之上或在第二特征上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征使得第一特征和第二特征不直接接触的实施例。此外，本公开在各个示例中可以重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身不表示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可以使用空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述图中所示的一个要素或特征与另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用中或工作中的处于除了附图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相关描述符同样可以相应地进行解释。
现在将针对包括finFET器件(利用体积自由偶极子层以形成多个晶体管)的特定示例来描述实施例，其中多个晶体管中的每一个形成有不同的阈值电压。在一些实施例中，晶体管可以利用约290mV电压在5nm或3nm技术节点中实现。使用诸如本文所述的实施例可以提供至少八个不同的阈值电压，而仅利用三个单独的图案化工艺。然而，实施例不限于本文提供的示例，并且这些想法可以在广泛的实施例中实现，例如在栅极全环绕结构内实现的实施例。
现在参考图1，示出了诸如finFET器件的半导体器件100的透视图。在一个实施例中，半导体器件100包括衬底101和第一沟槽103。衬底101可以是硅衬底，尽管诸如绝缘体上半导体(SOI)、应变SOI和绝缘体上硅锗之类的其他衬底也可以使用。衬底101可以是p型半导体，但在其他实施例中，其可以是n型半导体。
可以形成第一沟槽103作为最终形成第一隔离区域105的初始步骤。可以使用掩蔽层(图1中未单独示出)以及合适的蚀刻工艺来形成第一沟槽103。例如，掩蔽层可以是包含通过诸如化学气相沉积(CVD)之类的工艺形成的氮化硅的硬掩模，尽管可以使用诸如氧化物、氧氮化物、碳化硅、它们的组合等其他材料以及诸如等离子增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)或甚至氧化硅形成后进行氮化之类的其他工艺。一旦形成，掩蔽层可以通过合适的光刻工艺图案化以暴露衬底101的那些将被去除以形成第一沟槽103的部分。
然而，如本领域技术人员将认识到的，上述用于形成掩蔽层的工艺和材料并不是可用于保护衬底101的部分而同时暴露衬底101的其他部分以用于形成第一沟槽103的唯一方法。可以使用任何合适的工艺，例如经图案化和显影的光致抗蚀剂，以暴露衬底101的要被去除的部分以形成第一沟槽103。所有这些方法都完全旨在被包括在本实施例的范围内。
一旦已经形成掩蔽层并对掩蔽层进行图案化，在衬底101中形成第一沟槽103。可以通过诸如反应离子蚀刻(RIE)之类的合适工艺去除暴露的衬底101，以便在衬底101中形成第一沟槽103，尽管可以使用任何合适的工艺。在一个实施例中，第一沟槽103可以被形成为距离衬底101的表面具有小于约的第一深度，例如约/>
然而，本领域的普通技术人员将认识到，上述用于形成第一沟槽103的工艺仅仅是一种可能的工艺，并不意味着是唯一的实施例。相反，可以使用可以形成第一沟槽103的任何合适的工艺，并且可以使用包括任何数量的掩蔽和去除步骤的任何合适的工艺。
除了形成第一沟槽103之外，掩蔽和蚀刻工艺还从衬底101的那些保持未被去除的部分形成鳍107。为方便起见，鳍107在图中已被示为通过虚线与衬底101分隔开，尽管可能存在或不存在分隔的物理指示。如下所述，这些鳍107可以用于形成多栅极FinFET晶体管的沟道区域。虽然图1仅示出了由衬底101形成的三个鳍107，但是可以使用任何数量的鳍107。
鳍107可以被形成为使得它们在衬底101的表面处具有介于约5nm和约80nm之间的宽度，例如约30nm。此外，鳍107可以彼此分隔开约10nm和约100nm之间的距离，例如约50nm。通过以这种方式将鳍107分隔开，鳍107可以各自形成单独的沟道区域，同时仍然足够接近以共享公共栅极(下文进一步讨论)。
一旦已经形成第一沟槽103和鳍107，第一沟槽103可以用电介质材料填充并且电介质材料可以在第一沟槽103内凹陷以形成第一隔离区域105。电介质材料可以是氧化物材料、高密度等离子体(HDP)氧化物等。在第一沟槽103的可选清洁和内衬之后，可以使用化学气相沉积(CVD)方法(例如，HARP工艺)、高密度等离子体CVD方法或如本领域已知的其他合适的形成方法来形成电介质材料。
可以通过以下方式来填充第一沟槽103：用电介质材料过度填充第一沟槽103和衬底101并且然后通过诸如化学机械抛光(CMP)、蚀刻、它们的组合等合适工艺去除第一沟槽103和鳍107外部的多余材料。在一个实施例中，去除工艺也去除了位于鳍107之上的任何电介质材料，使得电介质材料的去除将使鳍107的表面暴露以进行进一步的处理步骤。
一旦已经用电介质材料填充第一沟槽103，然后可以使电介质材料远离鳍107的表面凹陷。可以执行凹陷以暴露鳍107的侧壁的与鳍107的顶表面相邻的至少一部分。可以通过将鳍107的顶表面浸入诸如HF之类的蚀刻剂中，使用湿法蚀刻使电介质材料凹陷，尽管可以使用其他蚀刻剂(例如，H2)以及其他方法(例如，反应离子蚀刻、利用诸如NH3/NF3之类的蚀刻剂的干法蚀刻、化学氧化物去除或干法化学清洁)。电介质材料可以凹陷到距离鳍107的表面约和约/>之间的距离，例如约/> 此外，凹陷还可以去除位于鳍107之上的任何剩余电介质材料，以确保鳍107被暴露以进行进一步处理。
然而，如本领域普通技术人员将认识到的，上述步骤可能只是用于填充和凹陷电介质材料的整个工艺流程的一部分。例如，也可以使用内衬步骤、清洁步骤、退火步骤、间隙填充步骤、这些步骤的组合等来形成第一沟槽103并用电介质材料填充第一沟槽103。所有可能的工艺步骤完全旨在被包括在本实施例的范围内。
在已经形成第一隔离区域105之后，可以在每个鳍107之上形成虚设栅极电介质109、位于虚设栅极电介质109之上的虚设栅极电极111和第一间隔件113。在一个实施例中，虚设栅极电介质109可以通过热氧化、化学气相沉积、溅射或本领域中已知的用于形成栅极电介质的任何其他方法来形成。根据栅极电介质形成的技术，位于鳍107的顶部上的虚设栅极电介质109的厚度可能不同于鳍107的侧壁上的栅极电介质厚度。
虚设栅极电介质109可以包括诸如二氧化硅或氮氧化硅之类的材料，其厚度为约至约/>的范围内，例如约/>虚设栅极电介质109可以由高介电常数(高k)材料(例如，具有大于约5的相对介电常数)形成，例如氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)或氧化锆(ZrO2)或其组合，其等效氧化物厚度为约/>至约例如约/>或更小。另外，二氧化硅、氮氧化硅和/或高k材料的任何组合也可用于虚设栅极电介质109。
虚设栅极电极111可以包括导电或非导电材料并且可以选自于包括以下各项的组：多晶硅、W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、它们的组合等。可以通过化学气相沉积(CVD)、溅射沉积或本领域中已知的用于沉积导电材料的其他技术来沉积虚设栅极电极111。虚设栅极电极111的厚度可以在约至约/>的范围内。虚设栅极电极111的顶表面可以具有非平坦顶表面，并且可以在对虚设栅极电极111的图案化或栅极蚀刻之前进行平坦化。此时可以将离子引入虚设栅极电极111或不引入离子。例如，可以通过离子注入技术引入离子。
一旦形成，虚设栅极电介质109和虚设栅极电极111可以被图案化以在鳍107之上形成一系列堆叠115。堆叠115限定了位于虚设栅极电介质109之下的鳍107的每一侧上的多个沟道区域。可以通过使用例如本领域已知的沉积和光刻技术在虚设栅极电极111上沉积和图案化栅极掩模(图1中未单独示出)来形成堆叠115。栅极掩模可以结合常用的掩蔽和牺牲材料，例如(但不限于)氧化硅、氮氧化硅、SiCON、SiC、SiOC和/或氮化硅，并且可以沉积到约到约/>的厚度。可以使用干法蚀刻工艺来蚀刻虚设栅极电极111和虚设栅极电介质109以形成图案化堆叠115。
一旦已经对堆叠115进行图案化，可以形成第一间隔件113。第一间隔件113可以形成在堆叠115的相反侧上。第一间隔件113通常通过在先前形成的结构上均厚地沉积间隔件层(图1中未单独示出)来形成。间隔件层可以包括SiN、氮氧化物、SiC、SiON、SiOCN、SiOC、氧化物等，并且可以通过用于形成这样的层的方法形成，例如化学气相沉积(CVD)、等离子体增强CVD、溅射以及本领域已知的其他方法。间隔件层可以包括具有不同蚀刻特性的不同材料或与第一隔离区域105内的电介质材料相同的材料。然后可以例如通过一个或多个蚀刻对第一间隔件层113进行图案化，以从结构的水平表面去除间隔件层，以形成第一间隔件113。
在一个实施例中，第一间隔件113可以形成为具有约和约/>之间的厚度。此外，一旦已经形成第一间隔件113，与一个堆叠115相邻的第一间隔件113可以和与另一堆叠115相邻的第一间隔件113分隔开约5nm和约200nm之间的距离，例如约20nm。然而，可以使用任何合适的厚度和距离。
图2示出了从那些不受堆叠115和第一隔离件113保护的区域去除鳍107以及源极/漏极区域201的再生长。从那些不受堆叠115和第一间隔件113保护的区域去除鳍107可以通过反应离子蚀刻(RIE)使用堆叠115和第一间隔件113作为硬掩模或通过任何其他合适的去除工艺来执行。可以继续去除直到鳍107与第一隔离区域105的表面齐平(如图所示)或低于第一隔离区域105的表面。
一旦去除了鳍107的这些部分，放置硬掩模(未单独示出)并对其进行图案化以覆盖虚设栅极电极111以防止生长，并且可以再生长源极/漏极区域201以与每个鳍107接触。在一个实施例中，源极/漏极区域201可以再生长，并且在一些实施例中，源极/漏极区域201可以再生长以形成应力源，该应力源向位于堆叠115之下的鳍107的沟道区域施加应力115。在鳍107包括硅并且FinFET是p型器件的实施例中，源极/漏极区域201可以通过选择性外延工艺利用诸如硅之类的材料或诸如硅锗之类的其他材料再生长，其具有与沟道区域不同的晶格常数。外延生长工艺可以使用诸如硅烷、二氯硅烷、锗烷等前体，并且可以持续约5分钟至约120分钟，例如约30分钟。
在一些实施例中，源极/漏极区域201可以形成为具有在约和约/>之间的厚度以及在第一隔离区域105之上具有在约/>和约/>之间的高度，例如约在该实施例中，源极/漏极区域201可以形成为在第一隔离区域105的上表面上方具有约5nm和约250nm之间的高度，例如约100nm。然而，可以使用任何合适的高度。
一旦形成源极/漏极区域201，可以通过注入适当的掺杂剂来将掺杂剂注入源极/漏极区域201中以补充鳍107中的掺杂剂。例如，可以注入诸如硼、镓、铟等p型掺杂剂，以形成PMOS器件。替代地，可以注入诸如磷、砷、锑等n型掺杂剂，以形成NMOS器件。可以使用堆叠115和第一间隔件113作为掩模来注入这些掺杂剂。应当注意，本领域普通技术人员将认识到许多其他工艺、步骤等可用于注入掺杂剂。例如，本领域的普通技术人员将认识到，可以使用间隔件和内衬的各种组合来执行多个注入，以形成具有适合于特定目的的特定形状或特性的源极/漏极区域。这些工艺中的任何一种都可以用于注入掺杂剂，并且上述描述并不意味着将本实施例限制于上述步骤。
另外，此时可以去除在形成源极/漏极区域201期间覆盖虚设栅极电极111的硬掩模。在一个实施例中，可以使用例如对硬掩模的材料有选择性的湿法或干法蚀刻工艺来去除硬掩模。然而，可以使用任何合适的去除工艺。在一些实施例中，硬掩模可以在替换栅极处理期间保留并稍后被去除。
图2还示出了在堆叠115和源极/漏极区域201之上形成层间电介质(ILD)层203(在图2中以虚线示出以便更清楚地示出下面的结构)。ILD层203可以包括诸如硼磷硅酸盐玻璃(BPSG)之类的材料，尽管可以使用任何合适的电介质。ILD层203可以使用诸如PECVD之类的工艺形成，但是也可以替代地使用诸如LPCVD之类的其他工艺。ILD层203可以形成为约到约/>之间的厚度。一旦形成，ILD层203可以使用例如化学机械抛光工艺等平坦化工艺与第一间隔件113一起平坦化，尽管可以使用任何合适的工艺。
图3示出了沿着线3-3’的图2的截面图，以便更好地示出针对第一栅极堆叠1402(未在图3中示出，但在下文关于图14A示出和描述)，去除并用多个层替换虚设栅极电极111和虚设栅极电介质109的材料。此外，在图3中，虽然第一栅极堆叠1402被图示为在衬底101的第一区域302内，但还图示了衬底101的第二区域304(用于第二栅极堆叠1404)、衬底101的第三区域306(用于第三栅极堆叠1406)、第四区域308(用于第四栅极堆叠1408)、第五区域310(用于第五栅极堆叠1410)、第六区域312(用于第六栅极堆叠1412))、第七区域314(用于第七栅极堆叠1414)和衬底101的第八区域316(用于第八栅极堆叠1416)。在一个实施例中，第一栅极堆叠1402可以是用于具有第一电压阈值Vt1的第一晶体管1401(例如，第一NMOS finFET晶体管)的栅极堆叠，第二栅极堆叠1404可以用于具有不同于第一电压阈值Vt1的第二电压阈值Vt2的第二晶体管1403(例如，第二NMOS finFET晶体管)，第三栅极堆叠1406可以用于具有不同于第一电压阈值Vt1和第二电压阈值Vt2的第三电压阈值Vt3的第三晶体管1405(例如，第三NMOS finFET晶体管))，第四栅极堆叠1408可以用于具有第四电压阈值Vt4的第四晶体管1407，第五栅极堆叠1410可以用于具有第五电压阈值Vt5的第五晶体管1409，第六栅极堆叠1412可以用于具有第六电压阈值Vt6的第六晶体管1411，第七栅极堆叠1414可以用于具有第七电压阈值Vt7的第七晶体管1413，并且第八栅极堆叠1416可以用于具有第八电压阈值Vt8的第八晶体管1415。然而，可以使用任何合适的器件。
在一个实施例中，可以使用例如一个或多个湿法或干法蚀刻工艺来去除虚设栅极电极111和虚设栅极电介质109，该一个或多个湿法或干法蚀刻工艺使用对虚设栅极电极111和虚设栅极电介质109的材料具有选择性的蚀刻剂。然而，可以使用任何合适的一个或多个去除工艺。
一旦已经去除虚设栅极电极111和虚设栅极电介质109，可以通过沉积一系列层开始形成第一栅极堆叠1402、第二栅极堆叠1404、第三栅极堆叠1406、第四栅极堆叠1408、第五栅极堆叠1410、第六栅极堆叠1412、第七栅极堆叠1414和第八栅极堆叠1416的工艺。在一个实施例中，这一系列层可以包括可选的界面层(图3中未单独示出)、第一电介质层303和第一掺杂剂层305。
可选的界面层可以在形成第一电介质层303之前形成。在一个实施例中，界面层可以是通过诸如原位蒸汽产生(ISSG)之类的工艺形成的诸如二氧化硅之类的材料。在另一实施例中，界面层可以是高k材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、它们的组合等，其厚度为约和约/>之间，例如约/>然而，可以使用任何合适的材料或形成工艺。
一旦形成界面层，可以在界面层之上形成第一电介质层303。在一个实施例中，第一电介质层303是通过诸如原子层沉积、化学气相沉积等工艺沉积的高k材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、它们的组合等。可以将第一电介质层303沉积到约和约/>之间的厚度，但是可以使用任何合适的材料和厚度。如果第一电介质层303的厚度太小，器件将出现栅极泄漏问题，而如果厚度太大，第一电介质层303将非期望地干扰后续材料的沉积。
第一掺杂剂层305形成在第一电介质层303之上并且将用作将第一偶极子掺杂剂503(未在图3中单独示出，但在下面的图5中进一步示出和讨论)引入第一电介质层303的源。在一个实施例中，在晶体管的第一电介质层303内使用第一偶极子掺杂剂503以在第一电介质层303内产生偶极子场，从而在不需要功函数调谐层的情况下修改电压阈值。因此，在一些实施例中，第一偶极子掺杂剂503可以是金属，例如镧、铝、镁、锶、钇、具有小于Hf的电负性的元素、它们的组合等。在其他实施例中，第一偶极子掺杂剂503可以包括p型掺杂剂材料，例如钛、铝、镓、铟、铌、锌、具有大于Hf的电负性的元素、它们的组合等。
在第一偶极子掺杂剂503是金属的实施例中，第一掺杂剂层305可以是所需偶极子掺杂剂的氧化物。例如，在第一偶极子掺杂剂503是镧的实施例中，第一掺杂剂层305可以是氧化物，例如氧化镧。类似地，在第一偶极子掺杂剂503是铝的实施例中，第一掺杂剂层305可以是氧化物，例如氧化铝。然而，可以使用任何合适的材料。
可以使用诸如原子层沉积、化学气相沉积、物理气相沉积、它们的组合等的沉积工艺来沉积第一掺杂剂层305。此外，第一掺杂剂层305可以沉积到任何合适的厚度，并且可以使用不同的厚度(通过使用不同数量的ALD循环来实现)来实现不同的阈值电压。
图4示出了第一掺杂剂层305的图案化以从第一区域302、第二区域304、第三区域306和第四区域308去除第一掺杂剂层305。在一个实施例中，第一掺杂剂层305的图案化可以使用例如光刻掩蔽和蚀刻工艺来执行，由此可以沉积、成像和显影光致抗蚀剂以产生覆盖第五区域310、第六区域312、第七区域314和第八区域的掩模316。一旦掩模就位，可以执行一个或多个蚀刻工艺，例如一个或多个湿法或干法蚀刻，以从第一区域302、第二区域304、第三区域306和第四区域308去除第一掺杂剂层305。然而，可以使用任何合适的工艺。
图5A示出了第一退火工艺(由标记为501的弯曲箭头表示)，该第一退火工艺用于将第一偶极子掺杂剂503从第一掺杂剂层305驱动到第五区域310、第六区域312、第七区域314和第八区域316之上的第一电介质层303中(但不进入第一区域302、第二区域304、第三区域306或第四区域308，因为第一掺杂剂层305已从这些区域去除)。在一个实施例中，第一退火工艺501可以是热退火，其中衬底101和上覆结构在惰性环境中(例如，在熔炉中)被加热。可以在足以实现所需阈值电压的温度下执行第一退火工艺，其中使用不同的温度来实现不同的阈值电压。在特定实施例中，温度可以在约500℃和约950℃之间。如果第一退火工艺501的温度超过950℃，则总热预算可能会影响结并导致工艺集成的其他问题。此外，如果温度低于约500℃，则偶极子不能形成并且不会达到所需的多个电压阈值。
图5B示出了图5A中的虚线框500的近视图，并且示出了第一偶极子掺杂剂503(在图5B中由标记为503的X表示)从第一掺杂剂层305扩散到第一电介质层303中以形成第一偶极子区域505。随着第一偶极子掺杂剂503扩散到第一电介质层303中，第一偶极子掺杂剂503形成第一偶极子区域505，其中到达第一电介质层303中的第一偶极子掺杂剂503的浓度梯度达第一距离D1。然而，可以使用任何合适的距离。
然而，虽然第一偶极子区域505形成在第五区域310、第六区域312、第七区域314和第八区域316内，但第一偶极子区域505并未形成在所有区域之上。具体而言，因为第一掺杂剂层305已经从第一区域302、第二区域304、第三区域306和第四区域308去除，所以在这些区域上不存在第一掺杂剂层305，并且没有形成第一偶极子区域505。
图6A-图6B示出了在形成第一偶极子区域505之后去除第一掺杂剂层305，其中图6B示出了与图5B类似的虚线框500的视图。在一个实施例中，可以使用一个或多个蚀刻工艺，例如一个或多个湿法或干法蚀刻来去除第一掺杂剂层305。然而，可以使用任何合适的去除方法。
图7A-图7B示出了在第一区域302、第二区域304、第三区域306、第四区域308、第五区域310、第六区域312、第七区域314和第八区域316中的每一者之上沉积具有第二偶极子掺杂剂703(在图7B中由标记为703的“+”表示)的第二掺杂剂层701，其中图7B示出了与图5B类似的虚线框500的视图。在一个实施例中，第二偶极子掺杂剂703可以与第一偶极子掺杂剂503相同、相似或不同，并且如果第二偶极子掺杂剂703与第一偶极子掺杂剂503相似或不同，则可以被选择以独立于第一偶极子掺杂剂503工作或与第一偶极子掺杂剂503一起工作以调整所需的电压阈值。
在一个实施例中，第二掺杂剂层701可以是与第一掺杂剂层305(以上关于图3所述)相似的材料，例如通过是所需偶极子掺杂剂的氧化物，例如氧化镧或氧化铝。在特定实施例中，第二掺杂剂层701可以是与第一掺杂剂层305相同或不同的材料。例如，在第一掺杂剂层305是氧化镧的实施例中，第二掺杂剂层701也可以是氧化镧，或者可能是不同的材料，例如氧化铝。然而，可以使用任何合适的材料。
另外，第二掺杂剂层701可以沉积到与第一掺杂剂层305相同或不同的第二厚度。作为另外的示例，第一厚度可以小于第二厚度，或者第一厚度可以大于第二厚度。然而，可以使用任何合适的厚度。
图8A-图8B示出了第二掺杂剂层701的图案化和第二退火工艺(由标记为801的弯曲箭头表示)。在一个实施例中，使用例如掩蔽和蚀刻工艺对第二掺杂剂层701进行图案化，以便从第一区域302、第二区域304、第五区域310或第六区域312去除第二掺杂剂层701，并且在第三区域306、第四区域308、第七区域314和第八区域316之上留下第二掺杂剂层701。
一旦已经沉积和图案化第二掺杂剂层701(并且已经去除任何掩模)，则使用第二退火工艺801以便将第二偶极子掺杂剂703从第二掺杂剂层701驱动到第三区域306、第四区域308、第七区域314和第八区域316之上的第一电介质层303中(但不进入第一区域302、第二区域304、第五区域310或第六区域312，因为已经从这些区域去除了第二掺杂剂层701)。
在一个实施例中，第二退火工艺801可以类似于第一退火工艺501，并且可以是热退火，其中衬底101和上覆结构在惰性环境中(例如，在熔炉中)被加热。第二退火工艺801可以在约500℃和约950℃之间的温度下执行。如果第二退火工艺801的温度超过950℃，则整体热预算可能会影响结并导致工艺集成问题。此外，如果温度低于约500℃，则偶极子不能形成并且不会达到所需的多个电压阈值。
图8B示出了图8A中的虚线框500的近视图，并且示出了第二偶极子掺杂剂703从第二掺杂剂层701扩散到第一电介质层303中，以形成第二偶极子区域803(在第三区域306和第四区域308中)和第三偶极子区域805(在第七区域314和第八区域316中)。在该实施例中，第二偶极子区域803包括仅第二偶极子掺杂剂703的偶极子掺杂剂，而第三偶极子区域805包括第一偶极子掺杂剂503和第二偶极子掺杂剂703两者的偶极子掺杂剂。
随着第二偶极子掺杂剂703扩散到第一电介质层303中并形成第二偶极子区域803，第三偶极子区域805被形成为到达第一电介质层303的第二偶极子掺杂剂703的浓度梯度达第二距离D2。然而，可以使用任何合适的距离。
此外，虽然第二偶极子区域803已经形成在第三区域306和第四区域308内，并且虽然第三偶极子区域805已经形成在第七区域314和第八区域316内，但是第二偶极子区域803和第三偶极子区域316并未形成在所有区域之上。具体而言，由于已经从第一区域302、第二区域304、第五区域310和第六区域312去除了第二掺杂剂层701，因此这些区域不受影响。因此，在工艺的这一点上，第一区域302和第二区域304内的第一电介质层303保持没有偶极子掺杂剂，并且第五区域310和第六区域内的第一偶极子区域505保持不变，其中仅存在第一偶极子掺杂剂503。
图9A-图9B示出了在第一区域302、第二区域304、第三区域306、第四区域308、第五区域310、第六区域312、第七区域314和第八区域316中的每一者中沉积具有第三偶极子掺杂剂903的第三掺杂剂层901，其中图9B示出了与图5B类似的虚线框500的视图。在一个实施例中，第三偶极子掺杂剂903可以与第一偶极子掺杂剂503和/或第二偶极子掺杂剂703相似、相同或不同，并且可以被选择以独立于第一偶极子掺杂剂503和第二偶极子掺杂剂703工作或与第一偶极子掺杂剂503和第二偶极子掺杂剂703一起工作以调整所需的电压阈值。
在一个实施例中，第三掺杂剂层901可以是与第一掺杂剂层305(以上关于图3描述的)相似的材料，例如通过是包含诸如氧化镧或氧化铝之类的偶极子掺杂剂的材料。在特定实施例中，第三掺杂剂层901可以是与第一掺杂剂层305和/或第二掺杂剂层701相同或不同的材料。例如，在第一掺杂剂层305和/或第二掺杂剂701为氧化镧的实施例中，第三掺杂剂层901也可以为氧化镧，或者可能是不同的材料，例如氧化铝。然而，可以使用任何合适的材料。
另外，第三掺杂剂层901可以沉积到与第一掺杂剂层305相同或不同的第三厚度。例如，第三厚度可以小于第一厚度和/或第二厚度，或者第三厚度可以大于第一厚度和/或第二厚度。然而，可以使用任何合适的厚度。
图10A-图10B示出了第三掺杂剂层901的图案化以从第一区域302、第三区域306、第五区域310和第七区域314去除第三掺杂剂层901。在一个实施例中，第三掺杂剂层901可以使用例如光刻掩模和蚀刻工艺来图案化，尽管可以使用任何合适的图案化工艺。因此，一旦已经对第三掺杂剂层901进行图案化，第三掺杂剂层901保留在第二区域304、第四区域308、第六区域312和第八区域316之上。
图11A-图11B示出了第三退火工艺(由标记为1101的弯曲箭头表示)，该第三退火工艺用于将第三偶极子掺杂剂903从第三掺杂剂层901驱动到第二区域304、第四区域308、第六区域312和第八区域316之上的第一电介质层303中(但不进入第一区域302、第三区域306、第五区域310和第七区域314)。在一个实施例中，第三退火工艺1101可以类似于第一退火工艺501，并且可以是热退火，其中衬底101和上覆结构在惰性环境中(例如，在熔炉中)被加热。第三退火工艺1101可以在约500℃和约950℃之间的温度下执行。如果第三退火工艺1101的温度超过950℃，则整体热预算可能会影响结并导致工艺集成问题。此外，如果温度低于约500℃，则偶极子不能形成并且不会达到所需的多个电压阈值。
图11B示出了图11A中的虚线框500的近视图，并且示出了第三偶极子掺杂剂903从第三掺杂剂层901扩散到第一电介质层303中以形成第四偶极子区域1103(在第二区域304中)、第五偶极子区域1105(在第四区域308中)、第六偶极子区域1107(在第六区域312中)和第七偶极子区域1109(在第八区域316中)。在该实施例中，第四偶极子区域1103包括仅第三偶极子掺杂剂903的偶极子掺杂剂，而第五偶极子区域1105包括第三偶极子掺杂剂903和第二偶极子掺杂剂703两者的偶极子掺杂剂。另外，第六偶极子区域1107包括第三偶极子掺杂剂903和第一偶极子掺杂剂503两者的偶极子掺杂剂，并且第七偶极子区域1109包括所有第一偶极子掺杂剂503、第二偶极子掺杂剂703和第三偶极子掺杂剂903的偶极子掺杂剂。
随着第三偶极子掺杂剂903扩散到第一电介质层303中并形成第四偶极子区域1103、第五偶极子区域1105、第六偶极子区域1107和第七偶极子区域1109，形成第三偶极子掺杂剂903的浓度梯度。在一个实施例中，到达第一电介质层303中的浓度梯度达第三距离D3。然而，可以使用任何合适的距离。
然而，虽然已经在第二区域304内形成第四偶极子区域1103，但已经在第四区域308内形成第五偶极子区域1105，已经在第六区域312内形成第六偶极子区域1107，并且已经在第八区域316中形成第七偶极子区域1109，并未在所有区域之上形成新的偶极子区域。具体而言，因为已经从第一区域302、第三区域306、第五区域310和第七区域314去除第三掺杂剂层901，所以这些区域不受影响。因此，在工艺的这一点上，第一区域302内的第一电介质层303保持没有偶极子掺杂剂，而第二偶极子区域803(在第三区域306内)、第一偶极子区域505(在第五区域310内)和第三偶极子区域805(在第七区域314内)没有进一步引入新的掺杂剂。
图12A-图12B示出了从结构之上去除第三掺杂剂层901。在一个实施例中，第三掺杂剂层901可以使用一种或多种蚀刻工艺来去除，例如湿法蚀刻工艺或干法蚀刻工艺。然而，可以使用任何合适的去除工艺。
进一步看图12B，可以看出可以利用三个偶极子掺杂剂层的沉积、图案化、退火和去除在第一电介质层303内形成八个不同的偶极子区域。具体而言，第一区域302可以没有偶极子区域，第二区域304可以包括第四偶极子区域1103(仅具有第三偶极子掺杂剂903)，第三区域306具有第二偶极子区域803(仅具有第二偶极子掺杂剂703)，第四区域308具有第五偶极子区域1105(具有第二偶极子掺杂剂703和第三偶极子掺杂剂903中的每一者)，第五区域310具有第一偶极子区域505(仅具有第一偶极子掺杂剂503)，第六区域312具有第六偶极子区域1107(具有第一偶极子掺杂剂503和第三偶极子掺杂剂903)，第七区域314具有第三偶极子区域805(具有第一偶极掺杂剂503和第二偶极子掺杂剂703两者)，并且第八区域316具有第七偶极子区域1109(具有所有的第一偶极子掺杂剂503、第二偶极子掺杂剂703和第三偶极子掺杂剂903)。
图13示出了胶层1301和填充材料1303在第一电介质层303之上的沉积。在一个实施例中，可以形成胶层1301以帮助将上覆的填充材料1303与下面的第一电介质层303粘合，以及提供用于形成填充材料1303的成核层。在一个实施例中，胶层1301可以是诸如氮化钛之类的材料并且可以使用诸如ALD之类的类似工艺被形成为厚度在约和约/>之间。然而，可以使用任何合适的材料和工艺。
一旦已经形成胶层1301，沉积填充材料1303以填充胶层1301的开口的剩余部分。然而，通过如上所述形成不同的偶极子区域，通常用于修改阈值电压(例如，p-金属功函数层、n-金属功函数层等)的各种调谐层可以从制造工艺减少或甚至消除，同时仍然能够在每个区域中实现不同的阈值电压。
在一个实施例中，填充材料1303可以是诸如钨、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、它们的组合等材料，并且可以使用诸如电镀、化学气相沉积、原子层沉积、物理气相沉积、它们的组合等沉积工艺来形成。另外，填充材料1303可以沉积到约到约/>之间的厚度，例如约/>然而，可以使用任何合适的材料。
图14A进一步示出在已经沉积填充材料1303以填充和过度填充开口之后，可以对第一区域302、第二区域304、第三区域306、第四区域308、第五区域310、第六区域312、第七区域314和第八区域316的每个开口内的材料进行平坦化以形成第一栅极堆叠1402、第二栅极堆叠1404、第三栅极堆叠1406、第四栅极堆叠1408、第五栅极堆叠1410、第六栅极堆叠1412、第七栅极堆叠1414和第八栅极堆叠1416。在一个实施例中，可以使用例如化学机械抛光工艺将材料与第一间隔件113一起平坦化，尽管可以使用诸如研磨或蚀刻等任何合适的工艺。
在第一栅极堆叠1402、第二栅极堆叠1404、第三栅极堆叠1406和第四栅极堆叠1408的材料形成并进行平坦化之后，第一栅极堆叠1402、第二栅极堆叠1404、第三栅极堆叠1406和第四栅极堆叠1408可以凹陷并且用帽盖层1418覆盖。在一个实施例中，第一栅极堆叠1402、第二栅极堆叠1404、第三栅极堆叠1406和第四栅极堆叠1408的材料可以使用例如湿法或干法蚀刻工艺使堆叠凹陷，该湿法或干法蚀刻工艺利用对第一栅极堆叠1402、第二栅极堆叠1404、第三栅极堆叠1406和第四栅极堆叠1408的材料具有选择性的蚀刻剂。在一个实施例中，第一栅极堆叠1402、第二栅极堆叠1404、第三栅极堆叠1406和第四栅极堆叠1408的材料可以凹陷约5nm和约150nm之间的距离。然而，可以使用任何合适的工艺和距离。
一旦已经使第一栅极堆叠1402、第二栅极堆叠1404、第三栅极堆叠1406、第四栅极堆叠1408、第五栅极堆叠1410、第六栅极堆叠1412、第七栅极堆叠1414和第八栅极堆叠1416的材料凹陷，可以沉积帽盖层1418并且将其与第一间隔件113一起平坦化。在一个实施例中，帽盖层1418是使用诸如原子层沉积、化学气相沉积、溅射等沉积工艺沉积的诸如SiN、SiON、SiCON、SiC、SiOC、它们的组合等材料。帽盖层1418可以被沉积到约和约/>之间的厚度，并且然后使用诸如化学机械抛光之类的平坦化工艺进行平坦化，使得帽盖层1418与第一间隔件113是平坦的。
虽然上文已经描述了特定实施例以形成具有特定材料的各种偶极子区域，这些特定材料已经以特定厚度沉积并在特定温度和时间下退火，但所提供的示例旨在说明性并且不旨在将实施例限制为这些精确的组合。相反，可以使用材料、厚度、退火温度和退火时间的任何合适组合，并且所有这些组合完全旨在被包括在实施例的范围内。
例如，在另一特定实施例中，第一掺杂剂层305、第二掺杂剂层701和第三掺杂剂层901都可以由相似的材料形成并沉积到相似的厚度。然而，为了调整阈值电压，第一退火工艺501、第二退火工艺801和第三退火工艺1101的退火温度可以彼此不同。
在又一实施例中，第一掺杂剂层305、第二掺杂剂层701和第三掺杂剂层901可以各自沉积有相同或不同的材料，但是每一者可以沉积为具有与其他层不同的厚度。此外，在该实施例中，第一退火工艺501、第二退火工艺801和第三退火工艺1101可以在相同温度下执行。
在再一实施例中，第一掺杂剂层305、第二掺杂剂层701和第三掺杂剂层901可以各自使用不同的材料形成。此外，在该实施例中，第一退火工艺501、第二退火工艺801和第三退火工艺1101可以在相同的温度下执行。
通过形成如上所述的体积自由偶极子区域，使得不同区域在不同电介质层中具有不同的偶极子场，可以形成具有不同阈值电压的不同晶体管。此外，这可以在不沉积留在最终产品中以调整阈值电压的附加层(例如，功函数调谐层)的情况下完成。在随后的制造步骤中不存在这些附加层的情况下，可以避免在器件按比例缩小时会出现的间隙填充一致性问题。
为了帮助说明这些益处，图14B示出了可以在不同晶体管中实现的不同调谐的一个示例。在该实施例中，不同区域中的每一者可以将阈值电压从在不存在偶极子掺杂剂的情况下将实现的阈值电压(被表示为存在于第一区域302内的阈值电压Vt1)调谐不同的量。从该附图中的实际调谐和与目标调谐之间的微小差异可以看出，可以使用本文描述的实施例来实现期望的阈值电压调谐。
图15示出了另一实施例，其中各种偶极子区域(例如，第一偶极子区域505、第二偶极子区域803、第三偶极子区域805、第四偶极子区域1103、第五偶极子区域1105、第六偶极子区域1107、和第七偶极子区域1109)形成在界面层1501内，而不是形成在第一电介质层303内。在该实施例中，可以通过首先形成界面层1501来发起各种偶极子区域的形成。
界面层1501可以在形成第一电介质层303(如以上关于图3描述的)之前形成。在一个实施例中，界面层1501可以是通过诸如原位蒸汽产生(ISSG)之类的工艺形成的诸如二氧化硅之类的材料。因此，界面层1501选择性地形成在鳍107之上并且不沿着第一间隔件113的侧壁延伸。在另一实施例中，界面层可以是高k材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、它们的组合等，该高k材料被沉积到约和约/>之间的厚度，例如约/>因此，在该实施例中，界面层1501可以沿着鳍107以及沿着第一间隔件113的侧壁延伸。然而，可以使用任何合适的材料或形成工艺。
图16示出了第一偶极子区域505、第二偶极子区域803、第三偶极子区域805、第四偶极子区域1103、第五偶极子区域1105、第六偶极子区域1107和第七偶极子区域1109的形成(第一区域302中的界面层1501保持没有偶极子掺杂剂)。因此，形成了可以包括或不包括偶极子掺杂剂的八个单独且不同的区域，以便单独地调谐各个晶体管。然而，在该实施例中，第一偶极子区域505、第二偶极子区域803、第三偶极子区域805、第四偶极子区域1103、第五偶极子区域1105、第六偶极子区域1107和第七偶极子区域1109形成在界面层1501内而不是在第一电介质层303内(如上所述)。
在该实施例中，第一偶极子区域505、第二偶极子区域803、第三偶极子区域805、第四偶极子区域1103、第五偶极子区域1105、第六偶极子区域1107和第七偶极子区域1109可以如以上关于图5至图11所述的那样形成。例如，可以沉积、退火和去除第一掺杂剂层305；可以沉积、退火和去除第二掺杂剂层701；并且可以沉积、退火和去除第三掺杂剂层901。然而，可以使用任何合适的方法和材料。
图17示出了一旦已经形成第一偶极子区域505、第二偶极子区域803、第三偶极子区域805、第四偶极子区域1103、第五偶极子区域1105、第六偶极子区域1107和第七偶极子区域1109之后，在界面层1501内在第一偶极子区域505、第二偶极子区域803、第三偶极子区域805、第四偶极子区域1103、第五偶极子区域1105、第六偶极子区域1107和第七偶极子区域1109之上沉积第一电介质层303。在一个实施例中，第一电介质层301可以使用与上面关于图3描述的类似的材料和工艺来形成。
可选地，如果需要，可以在第一电介质层303内形成附加的偶极子区域。在该实施例中，可以使用上述用于形成第一偶极子区域505、第二偶极子区域803、第三偶极子区域805、第四偶极子区域1103、第五偶极子区域1105、第六偶极子区域1107和第七偶极子区域1109的形成步骤以在第一电介质层303内形成附加的偶极子区域。
图17另外示出了一旦已经形成第一电介质层303，胶层1301、填充材料1303和帽盖层1418被制造在第一电介质层303之上。在一个实施例中，胶层1301、填充材料1303和帽盖层1418可以如上面关于图13-14所描述的那样制造。然而，可以使用任何合适的方法和材料。
所公开的FinFET实施例还可以应用于纳米结构器件，例如纳米结构(例如，纳米片、纳米线、栅极全环绕结构等)场效应晶体管(NSFET)。在NSFET实施例中，鳍被纳米结构替代，该纳米结构通过图案化沟道层和牺牲层的交替层的堆叠而形成。以类似于上述实施例的方式形成虚设栅极堆叠和源极/漏极区域。在去除虚设栅极堆叠之后，可以部分或完全去除沟道区域中的牺牲层。替换栅极结构以与上述实施例类似的形成方式形成，替换栅极结构可以部分或完全填充去除牺牲层留下的开口，并且替换栅极结构可以部分或完全围绕NSFET器件的沟道区域中的沟道层。可以以与上述实施例类似的方式形成ILD和与替换栅极结构和源极/漏极区域的接触件。可以如美国专利申请公开No.2016/0365414中所公开的那样形成纳米结构器件，该专利申请通过引用整体并入本文。
通过利用本文所述的实施例，可以通过使用偶极子掺杂剂将不同的晶体管调谐为具有不同的阈值电压。在特定示例中，可以通过沉积、退火和去除三层来实现八个不同的阈值电压。此外，通过使用偶极子掺杂剂调谐阈值电压，可以避免使用单独的功函数层。随着器件进一步按比例缩小，这种避免允许在后续处理中更好地填充间隙，从而减少缺陷并整体改进制造工艺。
在一个实施例中，一种制造半导体器件的方法包括：在第一半导体鳍之上形成第一电介质层；在第二半导体鳍之上形成第二电介质层；在所述第一电介质层内形成第一偶极子区域，所述第一偶极子区域包括第一偶极子掺杂剂和第一厚度；以及在所述第二电介质层内形成第二偶极子区域，所述第二偶极子区域包括第二偶极子掺杂剂和第二厚度，所述第二偶极子掺杂剂和所述第二厚度中的一者相应地不同于所述第一偶极子掺杂剂和所述第一厚度。在一个实施例中，所述第一偶极子掺杂剂包括镧。在一个实施例中，所述第二偶极子掺杂剂包括铝。在一个实施例中，所述第二厚度不同于所述第一厚度。在一个实施例中，形成所述第一偶极子区域还包括在第一温度下执行的第一退火，并且其中，形成所述第二偶极子区域还包括在不同于所述第一温度的第二温度下执行的第二退火。在一个实施例中，所述方法还包括在所述第一电介质层之上形成栅极电介质层。在一个实施例中，所述第二偶极子区域还包括所述第一偶极子掺杂剂。
在另一实施例中，一种制造半导体器件的方法包括：在多个半导体鳍之上沉积界面层；按顺序地沉积、退火和去除多个偶极子层，其中，按顺序地沉积、退火和去除中的每一者在所述界面层内形成或修改偶极子区域；在所述多个半导体鳍之上的所述界面层之上形成栅极电介质层；以及在所述栅极电介质层之上形成多个栅极电极以形成多个晶体管，所述多个晶体管中的每一个晶体管具有不同的阈值电压。在一个实施例中，所述多个晶体管是八个晶体管。在一个实施例中，按顺序地沉积所述多个偶极子层将所述多个偶极子层中的每一个偶极子层沉积到相同的厚度并具有相同的材料，并且其中，按顺序地退火中的每一者是在不同的温度下执行的。在一个实施例中，按顺序地沉积所述多个偶极子层将所述多个偶极子层中的每一个偶极子层沉积到不同的厚度，并且其中，按顺序地退火中的每一者是在相同的温度下执行的。在一个实施例中，按顺序地沉积所述多个偶极子层用不同的材料沉积所述多个偶极子层中的每一个偶极子层，并且其中，按顺序地退火中的每一者是在相同的温度下执行的。在一个实施例中，沉积所述界面层将所述界面层沉积为与所述多个半导体鳍实体接触。在一个实施例中，所述多个偶极子层包括至少两个不同的掺杂剂层。
在又一实施例中，一种半导体器件包括：第一晶体管，包括通过第一界面层与第一半导体鳍分隔开的第一栅极电极，所述第一界面层包括第一偶极子区域，所述第一晶体管具有第一阈值电压；第二晶体管，包括通过第二界面层与第二半导体鳍分隔开的第二栅极电极，所述第二界面层包括第二偶极子区域，所述第二晶体管具有第二阈值电压；第三晶体管，包括通过第三界面层与第三半导体鳍分隔开的第三栅极电极，所述第三界面层包括第三偶极子区域，所述第三晶体管具有第三阈值电压；第四晶体管，包括通过第四界面层与第四半导体鳍分隔开的第四栅极电极，所述第四界面层包括第四偶极子区域，所述第四晶体管具有第四阈值电压；第五晶体管，包括通过第五界面层与第五半导体鳍分隔开的第五栅极电极，所述第五界面层包括第五偶极子区域，所述第五晶体管具有第五阈值电压；第六晶体管，包括通过第六界面层与第六半导体鳍分隔开的第六栅极电极，所述第六界面层包括第六偶极子区域，所述第六晶体管具有第六阈值电压；第七晶体管，包括通过第七界面层与第七半导体鳍分隔开的第七栅极电极，所述第七界面层包括第七偶极子区域，所述第七晶体管具有第七阈值电压，其中，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管中的每一者具有不同的阈值电压。在一个实施例中，所述第一偶极子区域包括第一偶极子掺杂剂，并且其中，所述第二偶极子区域包括不同于所述第一偶极子掺杂剂的第二偶极子掺杂剂。在一个实施例中，所述第三偶极子区域包括所述第一偶极子掺杂剂和所述第二偶极子掺杂剂两者。在一个实施例中，所述第四偶极子区域包括所述第一偶极子掺杂剂、所述第二偶极子掺杂剂、以及不同于所述第一偶极子掺杂剂和所述第二偶极子掺杂剂的第三偶极子掺杂剂。在一个实施例中，所述第五偶极子区域包括所述第一偶极子掺杂剂，但不包括所述第二偶极子掺杂剂和所述第三偶极子掺杂剂。在一个实施例中，所述第六偶极子区域包括所述第二偶极子掺杂剂，但不包括所述第一偶极子掺杂剂和所述第三偶极子掺杂剂。
前述内容概述了若干实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当意识到，他们可以很容易地将本公开用作设计或修改其他过程和结构的基础，以执行本文介绍的实施例的相同目的和/或实现相同优点。本领域技术人员还应认识到，此类等效构造并不脱离本公开的精神和范围，并且它们可以在不脱离本发明的精神和范围的情况下对本文进行各种更改、替换和变更。
示例1是一种制造半导体器件的方法，所述方法包括：在第一半导体鳍之上形成第一电介质层；在第二半导体鳍之上形成第二电介质层；在所述第一电介质层内形成第一偶极子区域，所述第一偶极子区域包括第一偶极子掺杂剂和第一厚度；以及在所述第二电介质层内形成第二偶极子区域，所述第二偶极子区域包括第二偶极子掺杂剂和第二厚度，所述第二偶极子掺杂剂和所述第二厚度中的一者相应地不同于所述第一偶极子掺杂剂和所述第一厚度。
示例2是示例1所述的方法，其中，所述第一偶极子掺杂剂包括镧。
示例3是示例2所述的方法，其中，所述第二偶极子掺杂剂包括铝。
示例4是示例1所述的方法，其中，所述第二厚度不同于所述第一厚度。
示例5是示例1所述的方法，其中，形成所述第一偶极子区域还包括在第一温度下执行的第一退火，并且其中，形成所述第二偶极子区域还包括在不同于所述第一温度的第二温度下执行的第二退火。
示例6是示例1所述的方法，还包括：在所述第一电介质层之上形成栅极电介质层。
示例7是示例1所述的方法，其中，所述第二偶极子区域还包括所述第一偶极子掺杂剂。
示例8是一种制造半导体器件的方法，所述方法包括：在多个半导体鳍之上沉积界面层；按顺序地沉积、退火和去除多个偶极子层，其中，按顺序地沉积、退火和去除中的每一者在所述界面层内形成或修改偶极子区域；在所述多个半导体鳍之上的所述界面层之上形成栅极电介质层；以及在所述栅极电介质层之上形成多个栅极电极以形成多个晶体管，所述多个晶体管中的每一个晶体管具有不同的阈值电压。
示例9是示例8所述的方法，其中，所述多个晶体管是八个晶体管。
示例10是示例8所述的方法，其中，按顺序地沉积所述多个偶极子层将所述多个偶极子层中的每一个偶极子层沉积到相同的厚度并具有相同的材料，并且其中，按顺序地退火中的每一者是在不同的温度下执行的。
示例11是示例8所述的方法，其中，按顺序地沉积所述多个偶极子层将所述多个偶极子层中的每一个偶极子层沉积到不同的厚度，并且其中，按顺序地退火中的每一者是在相同的温度下执行的。
示例12是示例8所述的方法，其中，按顺序地沉积所述多个偶极子层用不同的材料沉积所述多个偶极子层中的每一个偶极子层，并且其中，按顺序地退火中的每一者是在相同的温度下执行的。
示例13是示例8所述的方法，其中，沉积所述界面层将所述界面层沉积为与所述多个半导体鳍实体接触。
示例14是示例8所述的方法，其中，所述多个偶极子层包括至少两个不同的掺杂剂层。
示例15是一种半导体器件，包括：第一晶体管，包括通过第一界面层与第一半导体鳍分隔开的第一栅极电极，所述第一界面层包括第一偶极子区域，所述第一晶体管具有第一阈值电压；第二晶体管，包括通过第二界面层与第二半导体鳍分隔开的第二栅极电极，所述第二界面层包括第二偶极子区域，所述第二晶体管具有第二阈值电压；第三晶体管，包括通过第三界面层与第三半导体鳍分隔开的第三栅极电极，所述第三界面层包括第三偶极子区域，所述第三晶体管具有第三阈值电压；第四晶体管，包括通过第四界面层与第四半导体鳍分隔开的第四栅极电极，所述第四界面层包括第四偶极子区域，所述第四晶体管具有第四阈值电压；第五晶体管，包括通过第五界面层与第五半导体鳍分隔开的第五栅极电极，所述第五界面层包括第五偶极子区域，所述第五晶体管具有第五阈值电压；第六晶体管，包括通过第六界面层与第六半导体鳍分隔开的第六栅极电极，所述第六界面层包括第六偶极子区域，所述第六晶体管具有第六阈值电压；第七晶体管，包括通过第七界面层与第七半导体鳍分隔开的第七栅极电极，所述第七界面层包括第七偶极子区域，所述第七晶体管具有第七阈值电压，其中，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管中的每一者具有不同的阈值电压。
示例16是示例15所述的半导体器件，其中，所述第一偶极子区域包括第一偶极子掺杂剂，并且其中，所述第二偶极子区域包括不同于所述第一偶极子掺杂剂的第二偶极子掺杂剂。
示例17是示例16所述的半导体器件，其中，所述第三偶极子区域包括所述第一偶极子掺杂剂和所述第二偶极子掺杂剂两者。
示例18是示例17所述的半导体器件，其中，所述第四偶极子区域包括所述第一偶极子掺杂剂、所述第二偶极子掺杂剂、以及不同于所述第一偶极子掺杂剂和所述第二偶极子掺杂剂的第三偶极子掺杂剂。
示例19是示例18所述的半导体器件，其中，所述第五偶极子区域包括所述第一偶极子掺杂剂，但不包括所述第二偶极子掺杂剂和所述第三偶极子掺杂剂。
示例20是示例19所述的半导体器件，其中，所述第六偶极子区域包括所述第二偶极子掺杂剂，但不包括所述第一偶极子掺杂剂和所述第三偶极子掺杂剂。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
在第一半导体鳍之上形成第一电介质层；
在第二半导体鳍之上形成第二电介质层；
在所述第一电介质层内形成第一偶极子区域，所述第一偶极子区域包括第一偶极子掺杂剂和第一厚度；以及
在所述第二电介质层内形成第二偶极子区域，所述第二偶极子区域包括第二偶极子掺杂剂和第二厚度，所述第二偶极子掺杂剂和所述第二厚度中的一者相应地不同于所述第一偶极子掺杂剂和所述第一厚度。
2.根据权利要求1所述的方法，其中，所述第一偶极子掺杂剂包括镧。
3.根据权利要求2所述的方法，其中，所述第二偶极子掺杂剂包括铝。
4.根据权利要求1所述的方法，其中，所述第二厚度不同于所述第一厚度。
5.根据权利要求1所述的方法，其中，形成所述第一偶极子区域还包括在第一温度下执行的第一退火，并且其中，形成所述第二偶极子区域还包括在不同于所述第一温度的第二温度下执行的第二退火。
6.根据权利要求1所述的方法，还包括：在所述第一电介质层之上形成栅极电介质层。
7.根据权利要求1所述的方法，其中，所述第二偶极子区域还包括所述第一偶极子掺杂剂。
8.一种制造半导体器件的方法，所述方法包括：
在多个半导体鳍之上沉积界面层；
按顺序地沉积、退火和去除多个偶极子层，其中，按顺序地沉积、退火和去除中的每一者在所述界面层内形成或修改偶极子区域；
在所述多个半导体鳍之上的所述界面层之上形成栅极电介质层；以及
在所述栅极电介质层之上形成多个栅极电极以形成多个晶体管，所述多个晶体管中的每一个晶体管具有不同的阈值电压。
9.根据权利要求8所述的方法，其中，所述多个晶体管是八个晶体管。
10.一种半导体器件，包括：
第一晶体管，包括通过第一界面层与第一半导体鳍分隔开的第一栅极电极，所述第一界面层包括第一偶极子区域，所述第一晶体管具有第一阈值电压；
第二晶体管，包括通过第二界面层与第二半导体鳍分隔开的第二栅极电极，所述第二界面层包括第二偶极子区域，所述第二晶体管具有第二阈值电压；
第三晶体管，包括通过第三界面层与第三半导体鳍分隔开的第三栅极电极，所述第三界面层包括第三偶极子区域，所述第三晶体管具有第三阈值电压；
第四晶体管，包括通过第四界面层与第四半导体鳍分隔开的第四栅极电极，所述第四界面层包括第四偶极子区域，所述第四晶体管具有第四阈值电压；
第五晶体管，包括通过第五界面层与第五半导体鳍分隔开的第五栅极电极，所述第五界面层包括第五偶极子区域，所述第五晶体管具有第五阈值电压；
第六晶体管，包括通过第六界面层与第六半导体鳍分隔开的第六栅极电极，所述第六界面层包括第六偶极子区域，所述第六晶体管具有第六阈值电压；
第七晶体管，包括通过第七界面层与第七半导体鳍分隔开的第七栅极电极，所述第七界面层包括第七偶极子区域，所述第七晶体管具有第七阈值电压，其中，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管中的每一者具有不同的阈值电压。
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