KR20170015055A - 사전 퇴적 처리와 원자층 증착（ａｌｄ）공정 및 이에 의해 형성된 구조물들 - Google Patents

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Abstract

다양한 방법들 및 이러한 방법들에 의해 형성된 구조물들이 설명된다. 방법에 따르면, 제1 금속 함유층이 기판 상에 형성된다. 제2 금속 함유층이 기판 상에 형성된다. 제1 금속 함유층의 물질은 제2 금속 함유층의 물질과는 상이하다. 제1 금속 함유층과 제2 금속 함유층에 대해 염소계 처리가 수행된다. 원자층 증착(ALD)을 이용하여 제1 금속 함유층과 제2 금속 함유층 상에 제3 금속 함유층이 퇴적된다.

Description

사전 퇴적 처리와 원자층 증착（ＡＬＤ）공정 및 이에 의해 형성된 구조물들{PRE-DEPOSITION TREATMENT AND ATOMIC LAYER DEPOSITION (ALD) PROCESS AND STRUCTURES FORMED THEREBY}
본 발명은 사전 퇴적 처리와 원자층 증착（ＡＬＤ）공정 및 이에 의해 형성된 구조물들에 관한 것이다.
반도체 디바이스들은 예로서, 개인 컴퓨터, 셀폰, 디지털 카메라, 및 다른 전자 장비와 같은 다양한 전자 응용들에서 이용된다. 반도체 디바이스들은 일반적으로 반도체 기판 위에 절연층들 또는 유전체층들, 도전층들, 및 반도체 물질층들을 순차적으로 퇴적하고, 리소그래피를 이용하여 다양한 물질층들을 패터닝하여 기판 상에 회로 컴포넌트들 및 엘리먼트들을 형성함으로써 제조된다.
트랜지스터는 반도체 디바이스들에서 종종 이용되는 엘리먼트이다. 예컨대, 단일 집적 회로(integrated circuit; IC) 상에는 방대한 수의 트랜지스터들(예컨대, 수백개, 수천개, 또는 수백만개의 트랜지스터들)이 존재할 수 있다. 반도체 디바이스 제조에서 이용되는 일반적인 유형의 트랜지스터는, 예로서, 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)이다. 평면형 트랜지스터(예컨대, 평면형 MOSFET)는 일반적으로 기판 내의 채널 영역 위에 배치된 게이트 유전체, 및 게이트 유전체 위에 형성된 게이트 전극을 포함한다. 트랜지스터의 소스 영역과 드레인 영역은 채널 영역의 양측면 상에서 형성된다.
다중 게이트 전계 효과 트랜지스터(multiple gate field-effect transistor; MuGFET)는 반도체 기술에 있어서 최근의 개발물이다. 한가지 유형의 MuGFET를 FinFET이라고 부르는데, 이 FinFET은 집적 회로의 반도체 표면 밖으로 수직적으로 융기된 지느러미 형상의 반도체 물질을 포함하는 트랜지스터 구조물이다.
실시예는 방법이다. 본 방법에 따르면, 제1 금속 함유층이 기판 상에 형성된다. 제2 금속 함유층이 기판 상에 형성된다. 제1 금속 함유층의 물질은 제2 금속 함유층의 물질과는 상이하다. 제1 금속 함유층과 제2 금속 함유층에 대해 염소계 처리가 수행된다. 원자층 증착(ALD)을 이용하여 제1 금속 함유층과 제2 금속 함유층 상에 제3 금속 함유층이 퇴적된다.
또다른 실시예는 방법이다. 본 방법에 따르면, 유전체가 기판 상에 형성되며, 유전체는 제1 개구와 제2 개구를 갖는다. 제1 금속 함유층이 제1 개구 및 제2 개구 내와, 유전체 상에 형성된다. 제1 금속 함유층 상에 제2 금속 함유층이 형성된다. 제1 개구로부터 제2 금속 함유층이 제거된다. 제1 개구 내의 제1 금속 함유층과 제2 개구 내의 제2 금속 함유층은 염소계 유체에 노출된다. 원자층 증착(ALD)을 이용하여 제1 개구 내의 제1 금속 함유층과 제2 개구 내의 제2 금속 함유층 상에 제3 금속 함유층이 형성된다.
추가적인 실시예는 방법이다. 본 방법에 따르면, 제1 금속 함유층과 제2 금속 함유층이 형성되며, 제1 금속 함유층의 물질은 제2 금속 함유층의 물질과는 상이하다. 제1 금속 함유층은 산소 함유 종으로 종지된 표면을 갖는다. 제1 금속 함유층의 표면으로부터 산소 함유 종이 제거되고, 제1 금속 함유층의 표면은 염소계 종으로 패시베이팅된다. 염소계 종으로 패시베이팅된 제1 금속 함유층의 표면과 제2 금속 함유층의 표면 상에 제3 금속 함유층이 원자층 증착(ALD)에 의해 퇴적된다.
몇몇의 실시예들은 장점들을 달성할 수 있다. 논의된 대로, 층들 상에 또다른 층을 퇴적하기 위해 ALD를 이용하기 전에 상이한 물질들의 층들에 대한 염소계 처리를 이용하는 것은 ALD 공정의 퇴적율을 증가시킬 수 있고, 이로써 부하 효과를 감소시킬 수 있다. 또한, 퇴적율은 ALD를 이용하여 상이한 물질들 상에 층을 퇴적시킬 때와 실질적으로 동일할 수 있고, 이로써 기판 의존성을 감소시킬 수 있다. 이러한 장점들로, 상술한 게이트 라스트 공정과 같은 공정들에서 갭 충전 문제들은 극복될 수 있다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 내지 도 1c는 몇몇의 실시예들에 따른 반도체 구조물의 제조에서의 중간 스테이지들의 단면도들이다.
도 2는 몇몇의 실시예들에 따른 도 1a 내지 도 1c의 반도체 구조물의 제조의 흐름도이다.
도 3은 몇몇의 실시예들에 따른 기판이며, 이 기판은 기저 기판 상에 상이한 물질들의 제1층과 제2층을 포함하며, 이 제1층과 제2층 상에는 층이 퇴적된다.
도 4는 몇몇의 실시예들에 따른 일반적인 핀 전계 효과 트랜지스터(finFET)의 삼차원 모습의 예시이다.
도 5, 도 6, 도 7a, 도 7b, 및 도 8 내지 도 17은 몇몇의 실시예들에 따른 finFET들의 제조에서의 중간 스테이지들의 단면도들이다.
도 18은 몇몇의 실시예들에 따른 도 17에서 예시된 finFET의 단면도이다.
도 19는 몇몇의 실시예들에 따른 도 17에서 예시된 finFET의 일부분의 확대된 단면도이다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
뿐만 아니라, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
원자층 증착(Atomic Layer Deposition; ALD)을 이용하여 층을 퇴적시키는 방법들 및 이에 의해 형성된 구조물들이 다양한 실시예들에 따라 제공된다. ALD를 이용함으로써 핀 전계 효과 트랜지스터(finFET)를 형성하는 몇가지 예시적인 방법들 및 이에 의해 형성된 구조물들이 다양한 실시예들에 따라 제공된다. 일반 구조물들 및, 추가적으로 예시적인 finFET을 형성하기 위한 중간 스테이지들이 예시된다. 여기서 논의되는 몇몇의 실시예들을 게이트 라스트(gate-last) 공정을 이용하여 형성된 finFET의 환경에서 논의한다. 본 실시예들의 몇몇의 변형들을 논의한다. 본 업계의 당업자는 다른 실시예들의 범위 내에서 다른 수정들이 구상가능할 수 있다는 것을 손쉽게 이해할 것이다. 방법 실시예들은 특정한 순서로 논의되고 있지만, 다양한 다른 방법 실시예들이 임의의 논리적인 순서로 수행될 수 있고 여기서 기술된 단계들보다 적은 수 또는 많은 수의 단계들을 포함할 수 있다.
도 1a 내지 도 1c는 몇몇의 실시예들에 따른 반도체 구조물의 제조에서의 중간 스테이지들의 단면도들을 예시하며, 도 2는 반도체 구조물의 제조의 흐름도이다. 도 1a 및 도 2의 단계(44)에서, 기판(30)이 제공된다. 기판(30)은 층이 그 위에 퇴적될 임의의 구조물일 수 있다. 아래의 주어진 환경에서 특정 예시들이 제공된다. 기판(30)은 표면(32)을 갖는다. 퇴적될 층은 나중에 표면(32) 상에 퇴적될 것이다. 표면(32)은 임의의 적절한 물질을 포함할 수 있으며, 유전체층, 금속 함유층, 또는 다른 것을 포함할 수 있다. 표면(32)은 또한 표면(32) 내에 상이한 물질들을 포함할 수 있다. 예를 들어, 표면(32)의 제1 부분은 금속 산화물 유전체와 같이 하이 k 유전체와 같은, 유전체 물질을 포함할 수 있으며, 표면(32)의 제2 다른 부분은 TiN, TaN, TiAl, TiAlC 등과 같은, 금속 함유 물질을 포함할 수 있다. 다른 예시에서, 표면의 제1 부분은 TiN과 같은 제1 금속 함유 물질일 수 있으며, 표면(32)의 제2 다른 부분은 TaN과 같은 제2 금속 함유 물질일 수 있다. 명확성을 위해, 도 3은 기저 기판(36) 상의 상이한 물질들의 제1층(38) 및 제2층(40)과, 제1층(38)의 제1 표면(39)과 제2층(40)의 제2 표면(41)을 포함한 표면(32)을 포함하는 기판(30)을 나타낸다.
기판(30)의 표면(32)은 종지 종(terminating species; TS)으로 종지(terminated)된다. 몇몇의 예시들에서, 종지 종(TS)은 수산화물(-OH), 산소(-O) 등이다. 수산화물(-OH) 및/또는 산소(-O)에 의한 종지는, 예컨대, 기판(30)의 표면(32)에 대해서 수행된 세정 또는 포토레지스트 스트리핑 공정의 결과로서 발생할 수 있고/있거나 기판(30)의 표면(32)을 산소를 함유한 자연 환경에 노출시킴으로써 발생할 수 있다. 수산화물(-OH) 및/또는 산소(-O)에 의한 종지는 기판(30)의 표면(32) 상에, 자연 산화물과 같은, 산화물층을 형성할 수 있다. 종지 종들(TS)은 표면(32)에 대해 수행되는 세정 및/또는 스트리핑 공정 등에 따라, 수소(-H), 질소(-N), 암모니아(-NH3) 등과 같은 다른 종들일 수 있다.
도 1b 및 도 2의 단계(46)에서, 기판(30)의 표면(32)에 대해 염소계 처리가 수행된다. 염소계 처리는 기판(30)의 표면(32)으로부터 종지 종(TS)을 제거하거나 또는 벗겨낼 수 있으며, 염소(Cl)와 같은 염소계 종이 기판(30)의 표면(32)을 재종지시킬 수 있다. 몇몇의 실시예들에서, 염소계 처리는 기판(30)의 표면(32)을 염소계 유체에 노출시키는 것을 포함한다. 염소계 유체는 또한 TiClx, TaClx, WClx 등 또는 이들의 조합과 같은, 금속 염소 유체일 수 있다. 몇몇의 실시예들에서, 염소계 유체, 및 보다 구체적으로, 금속 염소 유체는 가스이다. 염소계 가스, 또는 금속 염소 가스는 플라즈마를 이용하지 않고서 본 처리에서 이용될 수 있다. 몇몇의 실시예들에서, 기판(30)의 표면(32)은 플라즈마의 부재하에서, 약 200℃보다 크고, 약 600℃ 보다 작은 온도에서, 보다 구체적으로는, 약 200℃ 내지 약 600℃의 범위의 온도에서, 약 100sccm 내지 약 10,000sccm의 범위 내의 염소계 가스의 유량으로, 약 30초 내지 약 120초와 같은, 약 10초 내지 약 300초의 범위 내의 지속기간 동안 염소계 가스에 노출된다. 특정 예시에서, 염소계 처리는 기판의 표면(32)으로부터, 자연 산화물과 같은 산화를 제거하고, 염소(Cl)로 표면(32)을 종지시킨다.
도 1c 및 도 2의 단계(48)에서, 층(34)이, 200℃ 내지 500℃의 범위의 온도에서, 원자층 증착(ALD)을 이용하여 기판(30)의 표면(32) 상에 퇴적된다. 몇몇의 실시예들에서, 층(34)은 TiN, TaN, TiAl, TiAlC 등과 같은 금속 함유층이다.
본 발명자들은 ALD를 이용하여 상이한 기저 물질들에 걸쳐 층을 퇴적시킬 때 부하 효과(loading effect)를 관찰하였다. 이러한 부하 효과는 층이 그 위에 퇴적되는 상이한 물질 상에서보다는 하나의 물질 상에서의 보다 긴 인큐베이션(incubation) 시간들의 결과물일 수 있다. 이것은 또한 불균일한 두께를 갖는 퇴적층을 유발시킬 수 있는데, 이러한 층은 층이 다른 물질 상에 퇴적될 때보다는 하나의 물질 상에서 층이 퇴적될 때 보다 큰 두께를 가질 수 있다. 이것은, 후술하는 바와 같이, 금속 게이트 라스트 공정에서와 같이, 높은 종횡비 개구들 내에서 이러한 층의 퇴적을 복잡하게 만들 수 있다.
본 발명자들은, 금속 함유층 또는 금속층과 같은 층을 ALD를 이용하여 퇴적하기 전에 염소계 처리를 이용하는 것은 퇴적층의 두께가 상이한 물질들에 걸쳐 퇴적될 때 보다 균일해질 수 있도록 ALD의 물질 의존성을 완화시키거나 또는 제거시킬 수 있다는 것을 발견하였다. 예를 들어, 도 3에서, 제1층(38) 상의 층(34)의 퇴적율(deposition rate)은 제2층(40) 상의 층(34)의 퇴적율과 동일하거나 또는 유사할 수 있으며, 제1층(38) 상의 층(34)의 두께는 제2층(40) 상의 층(34)의 두께와 실질적으로 동일할 수 있다. ALD 동안의 상이한 물질들 상에서의 층의 퇴적율들은 보다 유사하거나 또는 동일할 수 있으며, 이에 따라, 상이한 물질들 상에 퇴적되는 층의 두께들은 보다 균일할 수 있다. 염소계 처리의 결과로서 및 ALD 동안 상이한 물질들 중 하나의 물질 상에서 ALD에 의해 퇴적되는 층의 보다 느린 퇴적율은 상이한 물질들 중의 나머지 다른 물질 상에서의 ALD에 의한 층의 보다 빠른 퇴적율의 50% 내에 있을 수 있고, 보다 구체적으로는 10% 내에 있을 수 있다. 염소계 처리 및 ALD의 결과로서 상이한 물질들 중 하나의 물질 상에서 ALD에 의해 퇴적되는 층의 보다 작은 두께들은 상이한 물질들 중의 나머지 다른 물질 상에서 ALD에 의해 퇴적되는 층의 보다 큰 두께의 50% 내에 있을 수 있고, 보다 구체적으로는 10% 내에 있을 수 있다.
또한, ALD에 의해 퇴적되는 층과 기저 물질(들) 사이의 계면(들)은 염소계 처리 및 ALD의 결과로서 산화물이 없을 수 있다. 예를 들어, 제1 표면(39)은 층(34)과 제1층(38) 사이에서 산화물이 없을 수 있고, 제2 표면(41)은 층(34)과 제2층(40) 사이에서 산화물이 없을 수 있다.
아래의 논의는 도 1a 내지 도 1c 및 도 2와 관련하여 논의된 제조 공정이 이용될 수 있는 예시적인 환경을 나타낸다. 위에서 논의된 제조 공정은 다른 환경들에서 이용될 수 있다.
도 4는 일반적인 finFET(50)의 삼차원 모습의 예시를 나타낸다. finFET(50)은 기판(52) 상에서 핀(56)을 포함한다. 기판(52)은 격리 영역들(54)을 포함하며, 핀(56)은 이웃하는 격리 영역들(54) 사이로부터 이들 위로 돌출해 있다. 게이트 유전체(58)는 핀(56)의 최상면 위와 측벽들을 따라 있으며, 게이트 전극(60)은 게이트 유전체(58) 위에 있다. 소스/드레인 영역들(62, 64)은 게이트 유전체(58)와 게이트 전극(60)에 대한 핀(56)의 대향 측면들에 배치된다. 도 4는 이후의 도면들에서 이용되는 기준 단면들을 또한 나타낸다. 단면 A-A는 finFET(50)의 채널, 게이트 유전체(58), 및 게이트 전극(60)을 가로지른다. 단면 B-B은 단면 A-A에 수직하고, 핀(56)의 종축을 따라 있으며, 예컨대 소스/드레인 영역들(62, 64) 사이의 전류 흐름의 방향으로 놓여 있다. 후속 도면들은 명확성을 위해 이러한 기준 단면들을 참조한다.
도 5 내지 도 17은 예시적인 실시예에 따른 finFET들의 제조에서의 중간 스테이지들의 단면도들이다. 도 5, 도 6, 및 도 7a는 다중 핀들을 제외하고, 도 4에서 나타난 기준 단면 A-A를 나타낸다. 도 7b, 도 8 내지 도 17은 다중 finFET들을 제외하고, 도 4에서 나타난 기준 단면 B-B를 나타낸다.
도 5는 기판(70)을 나타낸다. 기판(70)은 벌크 반도체 기판, 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판, 다층 또는 구배 기판 등과 같은 반도체 기판일 수 있다. 기판(70)은 Si와 Ge를 비롯한 원소 반도체; SiC, SiGe, GaAs, GaP, GaAsP, AlInAs, AlGaAs, GaInAs, InAs, GaInP, InP, InSb, 및/또는 GaInAsP를 비롯한 화합물 또는 합금 반도체; 또는 이들의 조합과 같은 반도체 물질을 포함할 수 있다. 기판(70)은 도핑되거나 또는 도핑되지 않을 수 있다. 특정 예시에서, 기판(70)은 벌크 실리콘 기판이다.
도 6은 핀들(72) 및 이웃해 있는 핀들(72) 사이의 격리 영역들(74)의 형성을 나타낸다. 도 6에서, 핀들(72)은 기판(70) 내에 형성된다. 몇몇의 실시예들에서, 핀들(72)은 기판(70) 내에 트렌치들을 에칭함으로써 기판(70) 내에서 형성될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등 또는 이들의 조합과 같은 임의의 허용가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다.
또한, 도 6에서, 격리 영역들(74)을 형성하기 위해 절연 물질이 이웃해 있는 핀들(72) 사이에 형성된다. 절연물질은 실리콘 산화물과 같은 산화물, 질화물 등 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학적 기상 증착(high density plasma chemical vapor deposition; HDP-CVD), 유동가능 CVD(flowable CVD; FCVD)(예컨대, 원격 플라즈마 시스템에서의 CVD 기반 물질 증착 및 CVD 기반 물질을 산화물과 같은 다른 물질로 변환시키기 위한 사후 경화) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 공정에 의해 형성된 다른 절연물질들이 이용될 수 있다. 예시된 실시예에서, 절연 물질은 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 물질이 형성되면 어닐링 공정이 수행될 수 있다. 또한 도 6에서, 화학적 기계적 폴리싱(chemical mechanical polish; CMP)과 같은 평탄화 공정은 어떠한 과잉 절연물질도 제거할 수 있고, 동일 평면들인, 격리 영역들(74)의 최상면들과 핀들(72)의 최상면을 형성할 수 있다.
비록 구체적으로는 예시되지 않았지만, 적절한 웰들이 핀들(72) 및/또는 기판(70) 내에서 형성될 수 있다. 예를 들어, p형 finFET들과 같은 p형 디바이스들이 형성되는 경우 기판(70)의 제1 영역(200)과 제4 영역(500)(도 7b 및 후속 도면들에서 예시됨) 내에서 n웰이 형성될 수 있으며, n형 finFET들과 같은 n형 디바이스들이 형성되는 경우 기판(70)의 제2 영역(300)과 제3 영역(400)(도 7b 및 후속 도면들에서 예시됨) 내에서 p웰이 형성될 수 있다.
예를 들어, 제1 영역(200)과 제4 영역(500) 내에서 n웰을 형성하기 위해, 포토레지스트가 기판(70)의 제2 영역(300)과 제3 영역(400) 내에서 핀들(72)과 격리 영역들(74) 위에 형성될 수 있다. 포토레지스트는 기판(70)의 제1 영역(200)과 제4 영역(500)을 노출시키도록 패터닝될 수 있다. 포토레지스트는 스핀 온 기술을 이용하여 형성될 수 있고 허용가능한 포토리소그래피 기술들을 이용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n형 불순물 주입이 제1 영역(200)과 제4 영역(500) 내에서 수행될 수 있으며, 포토레지스트는 p형 불순물들이 제2 영역(300)과 제3 영역(400) 내로 주입되는 것을 실질적으로 막아주는 마스크로서 역할을 할 수 있다. n형 불순물들은 약 1017㎝-3과 약 1018㎝-3 사이와 같이, 1018㎝-3 이하의 농도까지 제1 영역(200)과 제4 영역(500) 내에 주입되는 인, 비소 등일 수 있다. 주입 이후, 포토레지스트는 허용가능한 애싱 공정과 같은 것에 의해 제거될 수 있다.
또한, 제2 영역(300)과 제3 영역(400) 내에서 p웰을 형성하기 위해, 포토레지스트가 기판의 제1 영역(200)과 제4 영역(500) 내에서 핀들(72)과 격리 영역들(74) 위에 형성될 수 있다. 포토레지스트는 기판(70)의 제2 영역(300)과 제3 영역(400)을 노출시키도록 패터닝될 수 있다. 포토레지스트는 스핀 온 기술을 이용하여 형성될 수 있고 허용가능한 포토리소그래피 기술들을 이용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p형 불순물 주입이 제2 영역(300)과 제3 영역(400) 내에서 수행될 수 있으며, 포토레지스트는 p형 불순물들이 제1 영역(200)과 제4 영역(500) 내로 주입되는 것을 실질적으로 막아주는 마스크로서 역할을 할 수 있다. p형 불순물들은 약 1017㎝-3과 약 1018㎝-3 사이와 같이, 1018㎝-3 이하의 농도까지 제2 영역(300)과 제3 영역(400) 내에 주입되는 붕소, BF2 등일 수 있다. 주입 이후, 포토레지스트는 허용가능한 애싱 공정과 같은 것에 의해 제거될 수 있다. 주입들 이후, 주입되었던 p형 불순물과 n형 불순물을 활성화시키기 위해 어닐링이 수행될 수 있다. 이러한 주입들은 제1 영역(200)과 제4 영역(400) 내에서 n웰을 형성하고, 제2 영역(300)과 제3 영역(400) 내에서 p웰을 형성할 수 있다.
도 7a와 도 7b에서, 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들을 형성하기 위한 것과 같이, 격리 영역들(74)은 리세싱된다. 핀들(72)이 이웃해 있는 격리 영역들(74) 사이로부터 돌출하도록 격리 영역들(74)은 리세싱된다. 격리 영역들(74)은 격리 영역들(74)의 물질에 대해 선택적인 에칭 공정과 같은, 허용가능한 에칭 공정을 이용하여 리세싱될 수 있다. 예를 들어, CERTAS® 에칭 또는 어플라이드 머티어리얼즈의 SICONI 툴 또는 희석된 불화 수소(dHF)산을 이용한 화학 산화물 제거가 이용될 수 있다.
본 업계의 당업자는 도 5, 도 6, 도 7a 및 도 7b와 관련하여 설명한 공정은 핀들이 형성될 수 있는 방법의 한가지 예시일 뿐이라는 것을 손쉽게 이해할 것이다. 다른 실시예들에서, 유전체층이 기판(70)의 최상면 위에 형성될 수 있고; 트렌치들이 유전체층 속으로 에칭될 수 있고; 에피택셜 핀들이 트렌치들 내에서 에피택셜방식으로 성장될 수 있으며; 에피택셜 핀들을 형성하도록 호모에피택셜 구조물 및/또는 헤테로에피택셜 구조물이 유전체층으로부터 돌출하도록 유전체층이 리세싱될 수 있다. p형 finFET들을 위한 물질 또는 에피택셜 핀 구조물과는 상이한, n형 finFET들을 위한 물질 또는 에피택셜 핀 구조물을 에피택셜방식으로 성장시키는 것은 이로울 수 있다.
도 8에서, 더미 유전체층이 핀들(72) 상에 형성된다. 더미 유전체층은 예컨대, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있으며, 화학적 기상 증착(CVD), 열 산화 등과 같은, 허용가능한 기술들에 따라 퇴적되거나 또는 열적으로 성장될 수 있다. 더미 게이트층은 더미 유전체층 위에 형성되며, 마스크층은 더미 게이트층 위에 형성된다. 더미 게이트층은 CVD 등을 이용하여 더미 유전체층 위에 퇴적될 수 있고, 그런 후에 CMP와 같은 것에 의해 평탄화될 수 있다. 마스크층은 CVD 등을 이용함으로써 더미 게이트층 위에 퇴적될 수 있다. 더미 게이트층은, 예컨대 폴리실리콘을 포함할 수 있지만, 높은 에칭 선택도를 갖는 다른 물질들이 또한 이용될 수 있다. 마스크층은 예컨대, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물 등을 포함할 수 있다.
또한, 도 8에서, 마스크들(80)을 형성하도록 마스크층이 허용가능한 포토리소그래피 및 에칭 기술들을 이용하여 패터닝될 수 있다. 그런 후, 더미 게이트층과 더미 유전체층으로부터 더미 게이트들(78)과 더미 게이트 유전체들(76)을 각각 형성하기 위해, 마스크들(80)의 패턴은 허용가능한 에칭 기술에 의해 더미 게이트층과 더미 유전체층에 전사될 수 있다. 에칭은 RIE, NBE 등과 같은 허용가능한 이방성 에칭을 포함할 수 있다. 더미 게이트들(78)은 핀들(72)의 각각의 채널 영역들을 덮는다. 더미 게이트들(78)은 또한 각각의 핀들(72)의 길이 방향에 실질적으로 수직한 길이 방향을 가질 수 있다.
비록 구체적으로는 예시되지 않았지만, 약하게 도핑된 소스/드레인(lightly doped source/drain; LDD) 영역들을 위한 주입들이 수행될 수 있다. 상술한 주입들과 마찬가지로, 제1 영역(200)과 제4 영역(500)을 노출시키면서, 포토레지스트와 같은 마스크가, 예컨대, n형 디바이스들을 위해서, 제2 영역(300)과 제3 영역(400) 위에 형성될 수 있으며, 예컨대, p형 디바이스들을 위해서는 p형 불순물들이 제1 영역(200)과 제4 영역(500) 내에서, 노출된 핀들(72) 내로 주입될 수 있다. 그런 후, 마스크는 제거될 수 있다. 이어서, 제2 영역(300)과 제3 영역(400)을 노출시키면서, 포토레지스트와 같은 마스크가 제1 영역(200)과 제4 영역(400) 위에 형성될 수 있으며, n형 불순물들이 제2 영역(300)과 제3 영역(400) 내에서, 노출된 핀들(72) 내로 주입될 수 있다. 그런 후, 마스크는 제거될 수 있다. n형 불순물들은 이전에 논의한 n형 불순물들 중 임의의 것일 수 있고, p형 불순물들은 이전에 논의한 p형 불순물들 중 임의의 것일 수 있다. 약하게 도핑된 소스/드레인 영역들은 약 1015㎝-3 내지 약 1016㎝-3의 불순물들의 농도를 가질 수 있다. 주입된 불순물들을 활성화시키기 위해 어닐링이 이용될 수 있다.
또한, 도 8에서, 게이트 스페이서들(82)이 더미 게이트들(78)과 더미 게이트 유전체들(76)의 측벽들을 따라 형성된다. 게이트 스페이서들(82)은, CVD 등과 같은 것에 의해 물질을 컨포멀하게 퇴적시키고 이어서 이 물질을 RIE, NBE 등과 같은 것에 의해 이방성 에칭하여 형성될 수 있다. 게이트 스페이서들(82)의 물질은 실리콘 질화물, 실리콘 탄소 질화물, 이들의 조합 등일 수 있다.
도 9에서, 에피택셜 소스/드레인 영역들(84, 86)은 핀들(72)의 소스/드레인 영역 내에 형성된다. 제1 영역(200) 및 제4 영역(300)에서, 각각의 더미 게이트(78)가 각각의 핀(72) 내의 에피택셜 소스/드레인 영역들(84)의 각각의 쌍들 사이에 배치되도록 에피택셜 소스/드레인 영역들(84)은 핀들(72)의 소스/드레인 영역들 내에 형성된다. 제2 영역(300) 및 제3 영역(400)에서, 각각의 더미 게이트(78)가 각각의 핀(72) 내의 에피택셜 소스/드레인 영역들(86)의 각각의 쌍들 사이에 배치되도록 에피택셜 소스/드레인 영역들(86)은 핀들(72)의 소스/드레인 영역들 내에 형성된다.
예컨대, p형 디바이스들을 위한 제1 영역(200)과 제4 영역(500) 내의 에피택셜 소스/드레인 영역들(84)은 예컨대, n형 디바이스들을 위한 제2 영역(300)과 제3 영역(400)을 하드마스크 등으로 마스킹함으로써 형성될 수 있다. 그런 후, 제1 영역(200)과 제4 영역(500) 내의 핀들(72)의 소스/드레인 영역들은 에칭되어 리세스들을 형성한다. 에칭은 핀들(72)에 대해 선택적인 임의의 적절한 에칭일 수 있으며, 이방성일 수 있다. 그런 후, 제1 영역(200)과 제4 영역(500) 내의 에피택셜 소스/드레인 영역들(84)은 리세스들에서 에피택셜방식으로 성장된다. 에피택셜 성장은 금속 유기 CVD(metal-organic CVD; MOCVD), 분자 빔 에피택시(molecular beam epitaxy; MBE), 액상 에피택시(liquid phase epitaxy; LPE), 기상 에피택시(vapor phase epitaxy; VPE) 등, 또는 이들의 조합을 이용함으로써 행해질 수 있다. 에피택셜 소스/드레인 영역들(84)은 p형 finFET들에 적절한 임의의 허용가능한 물질을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역들(84)은 SiGe, SiGeB, Ge, GeSn 등을 포함할 수 있다. 에피택셜 소스/드레인 영역들(84)은 핀들(72)의 각각의 외면들로부터 융기된 표면들을 가질 수 있고, 패싯(facet)들을 가질 수 있다. 그런 후, 마스크가 마스크의 물질에 대해 선택적인 에칭을 이용함으로써 제거될 수 있다.
제2 영역(300)과 제3 영역(400) 내의 에피택셜 소스/드레인 영역들(86)은 제1 영역(200)과 제4 영역(500)을, 하드마스크 등으로 마스킹함으로써 형성될 수 있다. 그런 후, 제2 영역(300)과 제3 영역(400) 내의 핀들(72)의 소스/드레인 영역들은 에칭되어 리세스들을 형성한다. 에칭은 핀들(72)에 대해 선택적인 임의의 적절한 에칭일 수 있으며, 이방성일 수 있다. 그런 후, 제2 영역(300)과 제3 영역(400) 내의 에피택셜 소스/드레인 영역들(86)은 리세스들에서 에피택셜방식으로 성장된다. 에피택셜 성장은 MOCVD, MBE, LPE, VPE 등, 또는 이들의 조합을 이용함으로써 행해질 수 있다. 에피택셜 소스/드레인 영역들(86)은 n형 finFET들에 적절한 임의의 허용가능한 물질을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역들(86)은 SiC, SiCP, SiP 등을 포함할 수 있다. 에피택셜 소스/드레인 영역들(86)은 핀들(72)의 각각의 외면들로부터 융기된 표면들을 가질 수 있고, 패싯(facet)들을 가질 수 있다. 그런 후, 마스크가 마스크의 물질에 대해 선택적인 에칭을 이용함으로써 제거될 수 있다.
에피택셜 소스/드레인 영역들(84, 86) 및/또는 핀들(72)의 소스/드레인 영역들은, 약하게 도핑된 소스/드레인 영역들을 형성하기 위해 이전에 논의된 공정과 마찬가지로, 도펀트들로 주입될 수 있고, 그 뒤를 이어서 어닐링이 뒤따른다. 소스/드레인 영역들은 약 1019㎝-3과 약 1021㎝-3 사이의 불순물 농도를 가질 수 있다. 예컨대, p형 디바이스들을 위한 제1 영역(200)과 제4 영역(500) 내의 소스/드레인 영역들을 위한 p형 불순물들은 이전에 논의된 p형 불순물들 중 임의의 것일 수 있으며, 예컨대, n형 디바이스들을 위한 제2 영역(300)과 제3 영역(400) 내의 소스/드레인 영역들을 위한 n형 불순물들은 이전에 논의된 n형 불순물들 중 임의의 것일 수 있다. 다른 실시예들에서, 에피택셜 소스/드레인 영역들(84, 86)은 성장 동안 인 시츄 도핑될 수 있다.
또한, 도 9에서, 에칭 저지층(etch stop layer; ESL)(88)이 에피택셜 소스/드레인 영역들(84, 86), 게이트 스페이서들(82), 마스크들(80), 및 격리 영역들(74) 상에서 컨포멀하게 형성된다. 몇몇의 실시예들에서, ESL(88)은 ALD, CVD 등, 또는 이들의 조합을 이용하여 형성된 실리콘 질화물, 실리콘 탄화질화물 등을 포함할 수 있다. ESL(88) 위에 바닥 층간 유전체(bottom inter-layer dielectric; ILD0)(90)가 퇴적된다. ILD0(90)는 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass) 등을 포함할 수 있으며, CVD, 플라즈마 강화 CVD(PECVD), FCVD 등, 또는 이들의 조합과 같은 임의의 적절한 방법에 의해 퇴적될 수 있다.
도 10에서, ILD0(90)의 최상면을 더미 게이트들(78)의 최상면들과 동일한 높이가 되도록 CMP와 같은 평탄화 공정이 수행된다. CMP는 또한 더미 게이트들(78) 위로부터 마스크들(80)과 ESL(88)을 제거할 수 있다. 이에 따라, 더미 게이트들(78)의 최상면들은 ILD0(90)를 통해 노출된다. 더미 게이트들(78)과 더미 게이트 유전체들(76)은 에칭 단계(들)에서 제거되며, 이로써 ILD0(90)를 관통하며 게이트 스페이서들(82)에 의해 정의된 개구들이 핀들(72)에 대해 형성된다. 각각의 개구는 각각의 핀(72)의 채널 영역을 노출시킨다. 각각의 채널 영역은 이웃해 있는 에피택셜 소스/드레인 영역들(84, 86)의 쌍들 사이에 배치된다. 에칭 단계(들)은 더미 게이트들(79)과 더미 게이트 유전체들(76)의 물질들에 대해 선택적일 수 있으며, 이러한 에칭은 건식 에칭 또는 습식 에칭일 수 있다. 에칭 동안, 더미 게이트 유전체들(76)은 더미 게이트들(78)이 에칭될 때 에칭 저지층으로서 이용될 수 있다. 그런 후, 더미 게이트들(78)의 제거 후 더미 게이트 유전체(76)가 에칭될 수 있다. 비록 구체적으로는 예시되지 않았지만, ILD0(90) 및 더미 게이트 유전체들(76)을 위해 이용되는 물질들의 유사성에 따라, ILD0(90)는 더미 게이트 유전체들(76)이 제거될 때 리세싱될 수 있으며, 이러한 리세싱은 ESL(88) 및/또는 게이트 스페이서들(82)의 일부분들이 ILD0(90)의 최상면 위로 돌출하게 할 수 있다.
각각의 개구 내와 핀들(72) 상에 계면 유전체(92)가 형성된다. 계면 유전체(92)는, 예컨대, 열 산화, 화학적 산화, ALD 등에 의해 형성된 산화물 등일 수 있다. 계면 유전체(92)의 두께는 약 9Å와 같이, 약 5Å 내지 약 30Å의 범위 내에 있을 수 있다. 그런 후, 게이트 유전체층(94)이 ILD0(90)의 최상면 상과, 게이트 스페이서들(82)의 측벽들을 따라 개구들 내와, 계면 유전체(92) 상에 컨포멀하게 형성된다. 몇몇의 실시예들에서, 게이트 유전체층(94)은 하이 k 유전체 물질을 포함하며, 이러한 실시예들에서, 게이트 유전체층(94)은 약 7.0보다 큰 k 값을 가질 수 있으며, Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 및 이들의 조합들의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체층(94)의 형성 방법은 분자 빔 증착(MBD), ALD, CVD 등, 또는 이들의 조합을 포함할 수 있다. 게이트 유전체층(94)의 두께는 약 15Å와 같이, 약 5Å 내지 약 30Å의 범위 내에 있을 수 있다.
그런 후, 캡핑(capping) 층이 게이트 유전체층(94) 상에 컨포멀하게 형성된다. 예시된 실시예에서, 캡핑층은 제1 서브층(96)과 제2 서브층(98)을 포함한다. 몇몇의 실시예들에서, 캡핑층은 단일층일 수 있거나 또는 추가적인 서브층들을 포함할 수 있다. 캡핑층은 나중에 퇴적되는 금속 함유 물질이 게이트 유전체층(94) 내로 확산하는 것을 막아주는 배리어층으로서 기능을 할 수 있다. 또한, 나중에 보다 명확해질 것이지만, 제1 서브층(96)이 일함수 튜닝층들과 동일한 물질로부터 형성되면, 예시된 제2 서브층(98)은 다양한 영역들(200, 300, 400, 500) 내에서 일함수 튜닝층들의 형성 동안 에칭 저지부로서 기능을 할 수 있다. 제1 서브층(96)은 ALD, CVD 등에 의해 게이트 유전체층(94) 상에 컨포멀하게 퇴적된 티타늄 질화물(TiN) 등을 포함할 수 있다. 제2 서브층(98)은 ALD, CVD 등에 의해 제1 서브층(96) 상에 컨포멀하게 퇴적된 탄탈륨 질화물(TaN) 등을 포함할 수 있다. 캡핑층의 두께는 약 25Å와 같이, 약 5Å 내지 약 60Å의 범위 내에 있을 수 있다. 예시된 실시예에서, 제1 서브층(96)의 두께는 약 10Å와 같이, 약 5Å 내지 약 30Å의 범위 내에 있을 수 있으며, 제2 서브층(98)의 두께는 약 15Å와 같이, 약 5Å 내지 약 30Å의 범위 내에 있을 수 있다.
그런 후, 제1 일함수 튜닝층(100)이 캡핑층, 예컨대 제2 서브층(98) 상에 컨포멀하게 형성된다. 제1 일함수 튜닝층(100)은 형성될 디바이스의 응용에 따른 희망하는 양으로 디바이스의 일함수를 튜닝하기 위한 임의의 허용가능한 물질일 수 있으며, 제1 일함수 튜닝층(100)은 임의의 허용가능한 퇴적 공정을 이용하여 퇴적될 수 있다. 몇몇의 실시예들에서, 제1 일함수 튜닝층(100)은 ALD 등에 의해 퇴적된 티타늄 질화물(TiN) 등을 포함한다. 제1 일함수 튜닝층(100)의 두께는 약 10Å와 같이, 약 5Å 내지 약 30Å의 범위 내에 있을 수 있다.
그런 후, 마스크(102)는 제4 영역(500) 내에서 제1 일함수 튜닝층(100) 위에서 패터닝되는 반면에, 제1, 제2, 및 제3 영역들(200, 300, 400) 내의 제1 일함수 튜닝층(100)은 노출된다. 몇몇의 실시예들에서, 마스크(102)는 제4 영역(500) 위에 형성될 수 있는 포토레지스트이다. 포토레지스트는 제1, 제2, 및 제3 영역들(200, 300, 400)을 노출시키도록 패터닝될 수 있다. 포토레지스트는 스핀 온 기술을 이용하여 형성될 수 있고 허용가능한 포토리소그래피 기술들을 이용하여 패터닝될 수 있다. 마스크(102)가 패터닝되면, 도 11에서 예시된 바와 같이, 제1, 제2, 및 제3 영역들(200, 300, 400)로부터 제1 일함수 튜닝층(100)을 제거하기 위해 제1 일함수 튜닝층(100)에 대해 선택적인 에칭이 수행된다. 제1, 제2, 및 제3 영역들(200, 300, 400) 내의 제2 서브층(98)은 이러한 에칭 동안 에칭 저지부로서 역할을 할 수 있다. 그런 후, 마스크(102)가 포토레지스트인 경우, 마스크(102)는 적절한 애싱 프로세싱과 같은 것을 이용하여 제거된다.
수산화물 및/또는 산소와 같은, 종지 종은 에칭, 마스크(102) 제거, 및/또는 자연 환경과 같은 산소 함유 주변에 대한 노출의 결과로서 제2 서브층(98)과 제1 일함수 튜닝층(100)의 표면들을 종지시킬 수 있다. 수산화물 및/또는 산소와 같은 종은 이러한 층들(98, 100) 상에 자연 산화물과 같은 산화물을 형성할 수 있다. 몇몇의 실시예들에서, 도 1a 내지 도 1c 및 도 2와 관련하여 논의된 바와 같은, 염소계 처리가 제2 서브층(98)과 제1 일함수 튜닝층(100)의 표면들에 대해 수행된다. 염소계 처리는 제2 서브층(98)과 제1 일함수 튜닝층(100)의 표면들로부터 종지 종을 제거하거나 또는 벗겨낼 수 있으며, 염소(Cl)와 같은 염소계 종이 제2 서브층(98)과 제1 일함수 튜닝층(100)의 표면들을 재종지시킬 수 있다.
그런 후, 도 11에서, 제2 일함수 튜닝층(104)이, 제1, 제2, 및 제3 영역들(200, 300, 400) 내에서 캡핑층, 예컨대 제2 서브층(98) 상에서 컨포멀하게 형성되고, 제4 영역(500) 내에서는 제1 일함수 튜닝층(100) 상에서 컨포멀하게 형성된다. 제2 일함수 튜닝층(104)은 형성될 디바이스의 응용에 따른 희망하는 양으로 디바이스의 일함수를 튜닝하기 위한 임의의 허용가능한 물질일 수 있으며, 제2 일함수 튜닝층(104)은 임의의 허용가능한 퇴적 공정을 이용하여 퇴적될 수 있다. 몇몇의 실시예들에서, 제2 일함수 튜닝층(104)은 ALD 등에 의해 퇴적된 티타늄 질화물(TiN) 등을 포함한다. 제2 일함수 튜닝층(104)의 두께는 약 10Å와 같이, 약 5Å 내지 약 30Å의 범위 내에 있을 수 있다. 몇몇의 실시예들에 따르면, 염소계 처리의 결과로서, 제2 일함수 튜닝층(104)의 퇴적된 두께는, 제1, 제2, 및 제3 영역들(200, 300, 400) 내의 제2 서브층(98)과 제4 영역(500) 내의 제1 일함수 튜닝층(100)의 상이한 물질들 위에서 보다 균일하다.
그런 후, 마스크(106)는 제3 및 제4 영역들(400, 500) 내에서 제2 일함수 튜닝층(104) 위에서 패터닝되는 반면에, 제1 및 제2 영역들(200, 300) 내의 제2 일함수 튜닝층(104)은 노출된다. 몇몇의 실시예들에서, 마스크(106)는 제3 및 제4 영역들(400, 500) 위에 형성될 수 있는 포토레지스트이다. 포토레지스트는 제1 및 제2 영역들(200, 300)을 노출시키도록 패터닝될 수 있다. 포토레지스트는 스핀 온 기술을 이용하여 형성될 수 있고 허용가능한 포토리소그래피 기술들을 이용하여 패터닝될 수 있다. 마스크(106)가 패터닝되면, 도 12에서 예시된 바와 같이, 제1 및 제2 영역들(200, 300)로부터 제2 일함수 튜닝층(104)을 제거하기 위해 제2 일함수 튜닝층(104)에 대해 선택적인 에칭이 수행된다. 제1 및 제2 영역들(200, 300) 내의 제2 서브층(98)은 이러한 에칭 동안 에칭 저지부로서 역할을 할 수 있다. 그런 후, 마스크(106)가 포토레지스트인 경우, 마스크(106)는 적절한 애싱 프로세싱과 같은 것을 이용하여 제거된다.
수산화물 및/또는 산소와 같은, 종지 종은 에칭, 마스크(106) 제거, 및/또는 자연 환경과 같은 산소 함유 주변에 대한 노출의 결과로서 제2 서브층(98)과 제2 일함수 튜닝층(104)의 표면들을 종지시킬 수 있다. 이러한 종들은, 수산화물 및/또는 산소인 경우, 이러한 층들(98, 104) 상에 자연 산화물과 같은 산화물을 형성할 수 있다. 몇몇의 실시예들에서, 도 1a 내지 도 1c 및 도 2와 관련하여 논의된 바와 같은, 염소계 처리가 제2 서브층(98)과 제2 일함수 튜닝층(104)의 표면들에 대해 수행된다. 염소계 처리는 제2 서브층(98)과 제2 일함수 튜닝층(104)의 표면들로부터 종지 종을 제거하거나 또는 벗겨낼 수 있으며, 염소(Cl)와 같은 염소계 종이 제2 서브층(98)과 제2 일함수 튜닝층(104)의 표면들을 재종지시킬 수 있다.
그런 후, 도 12에서, 제3 일함수 튜닝층(108)이, 제1 및 제2 영역들(200, 300) 내에서 캡핑층, 예컨대 제2 서브층(98) 상에서 컨포멀하게 형성되고, 제3 및 제4 영역들(400, 500) 내에서는 제2 일함수 튜닝층(104) 상에서 컨포멀하게 형성되며, 그런 후, 제4 일함수 튜닝층(110)이 제1, 제2, 제3 및 제4 영역들(200, 300, 400, 500) 내에서 제3 일함수 튜닝층(108) 상에서 컨포멀하게 형성된다. 제3 일함수 튜닝층(108) 및 제4 일함수 튜닝층(110)은 형성될 디바이스의 응용에 따른 희망하는 양으로 디바이스의 일함수를 튜닝하기 위한 임의의 허용가능한 물질일 수 있으며, 제3 일함수 튜닝층(108) 및 제4 일함수 튜닝층(110)은 임의의 허용가능한 퇴적 공정을 이용하여 퇴적될 수 있다. 몇몇의 실시예들에서, 제3 일함수 튜닝층(108)은 ALD 등에 의해 퇴적된 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄소(TiAlC) 등을 포함하며, 제4 일함수 튜닝층(110)은 ALD 등에 의해 퇴적된 티타늄 질화물(TiN) 등을 포함한다. 제3 일함수 튜닝층(108)의 두께는 약 40Å와 같이, 약 5Å 내지 약 60Å의 범위 내에 있을 수 있다. 제4 일함수 튜닝층(110)의 두께는 약 10Å와 같이, 약 5Å 내지 약 30Å의 범위 내에 있을 수 있다. 몇몇의 실시예들에 따르면, 염소계 처리의 결과로서, 제3 일함수 튜닝층(108)의 퇴적된 두께는, 제1 및 제2 영역들(200, 300) 내의 제2 서브층(98)과 제3 및 제4 영역들(400, 500) 내의 제2 일함수 튜닝층(104)의 상이한 물질들 위에서 보다 균일하다.
그런 후, 마스크(112)는 제2, 제3 및 제4 영역들(300, 400, 500) 내에서 제4 일함수 튜닝층(110) 위에서 패터닝되는 반면에, 제1 영역(200) 내의 제4 일함수 튜닝층(110)은 노출된다. 몇몇의 실시예들에서, 마스크(112)는 제2, 제3 및 제4 영역들(300, 400, 500) 위에 형성될 수 있는 포토레지스트이다. 포토레지스트는 제1 영역(200)을 노출시키도록 패터닝될 수 있다. 포토레지스트는 스핀 온 기술을 이용하여 형성될 수 있고 허용가능한 포토리소그래피 기술들을 이용하여 패터닝될 수 있다. 마스크(112)가 패터닝되면, 도 13에서 예시된 바와 같이, 제1 영역(200)으로부터 제4 일함수 튜닝층(110)과 제3 일함수 튜닝층(108)을 제거하기 위해 제4 일함수 튜닝층(110)과 제3 일함수 튜닝층(108)에 대해 선택적인 에칭이 수행된다. 제1 영역(200) 내의 제2 서브층(98)은 이러한 에칭 동안 에칭 저지부로서 역할을 할 수 있다. 그런 후, 마스크(112)가 포토레지스트인 경우, 마스크(112)는 적절한 애싱 프로세싱과 같은 것을 이용하여 제거된다.
수산화물 및/또는 산소와 같은, 종지 종은 에칭, 마스크(112) 제거, 및/또는 자연 환경과 같은 산소 함유 주변에 대한 노출의 결과로서 제2 서브층(98)과 제4 일함수 튜닝층(110)의 표면들을 종지시킬 수 있다. 이러한 종들은, 수산화물 및/또는 산소인 경우, 이러한 층들(98, 110) 상에 자연 산화물과 같은 산화물을 형성할 수 있다. 몇몇의 실시예들에서, 도 1a 내지 도 1c 및 도 2와 관련하여 논의된 바와 같은, 염소계 처리가 제2 서브층(98)과 제4 일함수 튜닝층(110)의 표면들에 대해 수행된다. 염소계 처리는 제2 서브층(98)과 제4 일함수 튜닝층(110)의 표면들로부터 종지 종을 제거하거나 또는 벗겨낼 수 있으며, 염소(Cl)와 같은 염소계 종이 제2 서브층(98)과 제4 일함수 튜닝층(110)의 표면들을 재종지시킬 수 있다.
그런 후, 도 13에서, 배리어층(114)이, 제1 영역(200) 내에서 캡핑층, 예컨대 제2 서브층(98) 상에서 컨포멀하게 형성되고, 제2, 제3 및 제4 영역들(300, 400, 500) 내에서는 제4 일함수 튜닝층(110) 상에서 컨포멀하게 형성된다. 몇몇의 실시예들에서, 배리어층(114)은 ALD 등에 의해 퇴적된 티타늄 질화물(TiN) 등을 포함한다. 배리어층(114)의 두께는 약 15Å와 같이, 약 5Å 내지 약 50Å의 범위 내에 있을 수 있다. 몇몇의 실시예들에 따르면, 염소계 처리의 결과로서, 제3 일함수 튜닝층(108)의 퇴적된 두께는, 제1 영역(200) 내의 제2 서브층(98)과 제2, 제3 및 제4 영역들(300, 400, 500) 내의 제4 일함수 튜닝층(110)의 상이한 물질들 위에서 보다 균일하다.
그런 후, 도 14에서, 계층화된 구조물들(120a, 120b, 120c, 120d)이 제1, 제2, 제3, 및 제4 영역들(200, 300, 400, 500) 내에서 각각 형성되도록, 게이트 유전체층(94), 캡핑층(서브층들(96, 98)을 포함함), 일함수 튜닝층들(100, 104, 108, 110), 및 배리어층(114)이 에칭된다. 에칭은, 예컨대, 개구들 내의 층들의 하위 부분들을 에칭하지 않고서 층들의 상위 부분들을 실질적으로 에칭하는 건식 에칭일 수 있다. 예를 들어, 에천트 가스는 층들의 물질들에 대해 선택적일 수 있으며, 공정 파라미터들은 도 14에서의 구조물을 달성하기 위해 수정될 수 있다. 개구들의 모서리들에서의 층들의 네킹(necking) 및/또는 개구들의 종횡비들은 개구들 내의 층들의 바닥부분들을 실질적으로 에칭하지 않는 에칭을 고려할 수 있다. 다른 실시예들에서, 층들의 하위 부분들이 에칭되는 것을 막기 위해 개구들 내에서 희생 물질이 퇴적될 수 있으며, 희생 물질은 에칭 후에 선택적으로 제거될 수 있다.
예시된 바와 같이, 제1 영역(200) 내의 계층화된 구조물(120a)은 게이트 유전체층(94), 캡핑층(이것은 제1 서브층(96)과 제2 서브층(98)을 포함한다), 및 배리어층(114)을 포함한다. 예시된 바와 같이, 제2 영역(300) 내의 계층화된 구조물(120b)은 게이트 유전체층(94), 캡핑층(이것은 제1 서브층(96)과 제2 서브층(98)을 포함한다), 제3 일함수 튜닝층(108), 제4 일함수 튜닝층(110) 및 배리어층(114)을 포함한다. 예시된 바와 같이, 제3 영역(400) 내의 계층화된 구조물(120c)은 게이트 유전체층(94), 캡핑층(이것은 제1 서브층(96)과 제2 서브층(98)을 포함한다), 제2 일함수 튜닝층(104), 제3 일함수 튜닝층(108), 제4 일함수 튜닝층(110) 및 배리어층(114)을 포함한다. 예시된 바와 같이, 제4 영역(500) 내의 계층화된 구조물(120d)은 게이트 유전체층(94), 캡핑층(이것은 제1 서브층(96)과 제2 서브층(98)을 포함한다), 제1 일함수 튜닝층(100), 제2 일함수 튜닝층(104), 제3 일함수 튜닝층(108), 제4 일함수 튜닝층(110) 및 배리어층(114)을 포함한다.
도 15에서, 도전성 물질(122)이 계층화된 구조물들(120a, 120b, 120c, 120d) 상의 개구들 내와 ILD0(90) 상에 퇴적된다. 도전성 물질(122)은 텅스텐(W), 알루미늄(Al), 코발트(Co), 류테늄(Ru), 이들의 조합 등과 같은 금속을 포함할 수 있다. 도전성 물질(122)은 CVD, 물리적 기상 증착(PVD) 등, 또는 이들의 조합을 이용하여 퇴적될 수 있다. 도전성 물질(122)은 적어도 잔여 부분들, 예컨대, 개구들의 계층화된 구조물들(120a, 120b, 120c, 120d)에 의해 채워지지 않은 부분들을 채운다.
다음으로, ILD0(90)의 최상면 위에 과잉 부분들이 있는 도전성 물질(122)의 과잉 부분들을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 그런 후, 도전성 물질(122)을 리세싱하기 위해, 도전성 물질(122)에 대해 선택적인 제어된 에치백, 및 가능하게는 계층화된 구조물들(120a, 120b, 120c, 120d)에 대해 선택적인 제어된 에치백이 수행되며, 그 결과, ILD0(90)의 최상면으로부터, 도 16에서 예시된 게이트 구조물들이 초래된다.
도 17에서, 개구들 내의 계층화된 구조물들(120a, 120b, 120c, 120d)과 도전성 물질들(122) 상에 유전체 캡들(124)이 형성된다. 유전체 캡들(124)을 형성하기 위해, ILD0(90)의 최상면 상과, 계층화된 구조물들(120a, 120b, 120c, 120d) 및 도전성 물질들(122) 위의 개구들의 잔여 부분들 내에서 퇴적될 수 있다. 캡 유전체층은 CVD, PECVD 등을 이용하여 형성된 실리콘 질화물, 실리콘 탄소질화물 등을 포함할 수 있다. 그런 후, ILD0(90)의 최상면과 동일면인 최상면들을 형성하여 유전체 캡들을 형성하기 위해 캡 유전체층은 CMP와 같은 것에 의해 평탄화될 수 있다.
상위 ILD(ILD1)(126)가 ILD0(90) 및 유전체 캡들(124) 위에 퇴적되며, 콘택트들(128)이 ILD1(126), ILD0(90), 및 ESL(88)을 관통하여 에피택셜 소스/드레인 영역들(84, 86)에 이르도록 형성된다. ILD1(126)은 PSG, BSG, BPSG, USG 등과 같은 유전체 물질로 형성되며, CVD 및 PECVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 콘택트들(128)을 위한 개구들이 ILD1(126), ILD0(90), 및 ESL(88)을 관통하여 형성된다. 개구들은 허용가능한 포토리소그래피 및 에칭 기술들을 이용하여 형성될 수 있다. 확산 배리어층, 접착층 등과 같은 라이너, 및 도전성 물질이 개구들에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 도전성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈 등일 수 있다. ILD1(126)의 표면으로부터의 과잉의 물질을 제거하기 위해 CMP와 같은, 평탄화 공정이 수행될 수 있다. 잔여 라이너 및 도전성 물질은 개구들 내에서 콘택트들(128)을 형성한다. 에피택셜 소스/드레인 영역들(84, 86)과 콘택트들(128) 사이의 계면에서 각각 실리사이드를 형성하기 위해 어닐링 공정이 수행될 수 있다.
도 17은 제1 영역(200) 내에 있는 제1 디바이스를 예시하는데, 이것은 게이트 구조물 내에 포함된 계층화된 구조물(120a)과 도전성 물질(122)로 인해 극저 문턱 전압 p형 finFET일 수 있다. 도 17은 또한 제2 영역(300) 내에 있는 제2 디바이스를 예시하는데, 이것은 게이트 구조물 내에 포함된 계층화된 구조물(120b)과 도전성 물질(122)로 인해 극저 문턱 전압 n형 finFET일 수 있다. 도 17은 또한 제3 영역(400) 내에 있는 제3 디바이스를 예시하는데, 이것은 게이트 구조물 내에 포함된 계층화된 구조물(120c)과 도전성 물질(122)로 인해 표준 문턱 전압 n형 finFET일 수 있다. 도 17은 마찬가지로 제4 영역(500) 내에 있는 제4 디바이스를 예시하는데, 이것은 게이트 구조물 내에 포함된 계층화된 구조물(120d)과 도전성 물질(122)로 인해 표준 문턱 전압 p형 finFET일 수 있다.
명시적으로 도시하지는 않았지만, 본 업계의 당업자는 추가적인 프로세싱 단계들이 도 17에서의 구조물에 대해 수행될 수 있다는 것을 손쉽게 이해할 것이다. 예를 들어, 다양한 금속간 유전체들(Inter-Metal Dielectric; IMD) 및 이들의 대응하는 금속부들이 ILD1(126) 위에 형성될 수 있다.
도 18은 제4 영역(500) 내에 형성된 게이트 구조물의 양태들을 나타내기 위해 도 17의 단면 C-C를 예시한 것이다. 계면 유전체(92) 및 계층화된 구조물(120d)은 핀(72)의 측벽들을 따라 컨포멀하다. 제1, 제2 및 제3 영역들(200, 300, 400) 내의 게이트 구조물들은, 이전에 논의된 계층화된 구조물들(120a, 120b, 120c)에서의 차이점들을 제외하고, 유사한 단면들을 갖는다.
도 19는 제4 영역(500) 내에 형성된, 게이트 구조물을 포함한, 디바이스의 일부분의 확대도이며, 이것은 게이트 구조물 내에 형성된 층들을 명확히 하도록 도시된 것이다. 제1, 제2 및 제3 영역들(200, 300, 400) 내의 게이트 구조물들은, 이전에 논의된 계층화된 구조물들(120a, 120b, 120c)에서의 차이점들을 제외하고, 유사한 단면들을 갖는다.
몇몇의 특정 예시들의 추가적인 세부사항들은 아래에서 논의한다. 기준점으로서, 티타늄 질화물(TiN)층이 염소계 처리를 이용하지 않고서 탄탈륨 질화물(TaN)층 상에 ALD에 의해 퇴적된다. 기준점은, 예컨대 염소계 처리를 이용하지 않고서 제2 서브층(98)의 퇴적에서부터 제2 일함수 튜닝층(104)의 퇴적까지 위에서 약술된 공정을 따를 수 있다. 이 기준점에서, TaN층은 16.49Å의 두께를 가졌고, TiN층은 15.62Å의 두께를 가졌다.
그런 후, 이 기준점은 ALD에 의해 TiN층을 퇴적하기 전에 가스성 WCl5 처리를 포함하도록 수정되었다. 1초 처리를 이용하여, TaN층은 16.52Å의 두께를 가졌고, TiN층은 15.21Å의 두께를 가졌다. 2초 처리를 이용하여, TaN층은 16.27Å의 두께를 가졌고, TiN층은 15.36Å의 두께를 가졌다. 4초 처리를 이용하여, TaN층은 15.58Å의 두께를 가졌고, TiN층은 17.01Å의 두께를 가졌다. 30초 처리를 이용하여, TaN층은 9.76Å의 두께를 가졌고, TiN층은 21.43Å의 두께를 가졌다. 60초 처리를 이용하여, TaN층은 11.57Å의 두께를 가졌고, TiN층은 18.57Å의 두께를 가졌다. 30초 및 60초 동안의 처리들을 이용하는 것은 TaN층 상에서 TiN층을 인 시츄 퇴적시키는 것에 필적한 두께들을 초래시켰으며, 이러한 인 시츄 퇴적에서는 TaN층이 9.59Å의 두께를 가졌고, TiN층이 22.30Å의 두께를 가졌다.
이러한 예시들에서, 탄탈륨 산화물(예컨대, Ta2O5)층이 WCl5 처리 이전에 TaN층 상에서 관찰되었다. 다음의 반응이 관찰되었다:
Figure pat00001
이 반응은 Cl이 TaN층을 패시베이팅하는 것과 반응의 가스성 부산물로서 산화물이 제거되는 것을 초래시킨다. Cl은, Ta2O5층이 TaN층 상에 존재할 때와 비교하여, ALD 공정 동안에 TaN층 에 대한 반응도를 증가시키는 것으로 여겨진다. 이것은 ALD 공정에 대한 보다 짧은 인큐베이션 싸이클을 초래시킬 수 있는데, 이로써 ALD 공정에서 보다 빠른 퇴적율들을 초래시킬 수 있다.
다른 예시들에서, 가스성 TiCl4 처리 또는 가스성 TaCl5 처리가 이용된다. 상이한 예시들에서 이러한 처리 및 가스성 WCl5 처리를 이용함으로써, 보다 높은 처리 온도는 산화물 제거의 효율성을 증가시킬 수 있다는 것을 관찰하였다. 예를 들어, 525℃에서의 가스성 TaCl5 처리는 500℃에서의 가스성 TaCl5 처리보다 높은 산화물 제거율을 가졌고, 500℃에서의 가스성 TaCl5 처리는 375℃에서의 가스성 TaCl5 처리보다 높은 산화물 제거율을 가졌다. 증가된 온도는 TaN층상의 산화물층과 Cl계 처리간의 반응의 산화물 부산물의 탈착(desorption)에 대한 배리어를 감소시킬 수 있어서, 이에 따라 산화물의 제거율은 온도 증가에 따라 증가될 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 방법에 있어서,
    기판 상에 제1 금속 함유층을 형성하는 단계;
    상기 기판 상에 제2 금속 함유층을 형성하는 단계로서, 상기 제1 금속 함유층의 물질은 상기 제2 금속 함유층의 물질과는 상이한 것인, 상기 제2 금속 함유층을 형성하는 단계;
    상기 제1 금속 함유층과 상기 제2 금속 함유층에 대해 염소계 처리를 수행하는 단계; 및
    원자층 증착(Atomic Layer Deposition; ALD)을 이용하여 상기 제1 금속 함유층과 상기 제2 금속 함유층 상에 제3 금속 함유층을 퇴적하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 염소계 처리는 i) 염소계 가스, ii) 금속 염소 유체, iii) TiClx, TaClx, WClx 또는 이들의 조합, 중 적어도 하나를 이용한 것인 방법.
  3. 제1항에 있어서, 상기 염소계 처리는 플라즈마를 이용하는 단계를 포함하지 않는 것인 방법.
  4. 제1항에 있어서, 상기 염소계 처리를 수행하는 단계는 상기 제1 금속 함유층의 표면으로부터 종지 종(terminating species)을 제거하고, 상기 제1 금속 함유층의 표면을 염소계 종으로 종지시키는 것인 방법.
  5. 방법에 있어서,
    기판 상에 유전체를 형성하는 단계로서, 상기 유전체는 제1 개구와 제2 개구를 갖는 것인, 상기 유전체를 형성하는 단계;
    상기 유전체 상에, 그리고 상기 제1 개구 및 상기 제2 개구 내에, 제1 금속 함유층을 형성하는 단계;
    상기 제1 금속 함유층 상에 제2 금속 함유층을 형성하는 단계;
    상기 제1 개구로부터 상기 제2 금속 함유층을 제거하는 단계;
    상기 제1 개구 내의 상기 제1 금속 함유층과 상기 제2 개구 내의 상기 제2 금속 함유층을 염소계 유체에 노출시키는 단계; 및
    원자층 증착(ALD)을 이용하여 상기 제1 개구 내의 상기 제1 금속 함유층과 상기 제2 개구 내의 상기 제2 금속 함유층 상에 제3 금속 함유층을 형성하는 단계
    를 포함하는 방법.
  6. 제5항에 있어서, 상기 제1 개구로부터 상기 제2 금속 함유층을 제거한 후에 상기 제1 개구 내의 상기 제1 금속 함유층 상에 산화물층이 형성되며, 상기 염소계 유체에 노출시키는 단계는 상기 제1 금속 함유층으로부터 상기 산화물층을 제거하는 단계를 포함한 것인 방법.
  7. 제5항에 있어서, 상기 제1 금속 함유층은 탄탈륨 질화물층이고, 상기 제2 금속 함유층은 티타늄 질화물층이며, 상기 제3 금속 함유층은 티타늄 질화물층, 티타늄 알루미늄층, 또는 티타늄 알루미늄 탄소층 중 하나인 것인 방법.
  8. 방법에 있어서,
    제1 금속 함유층과 제2 금속 함유층을 형성하는 단계로서, 상기 제1 금속 함유층의 물질은 상기 제2 금속 함유층의 물질과는 상이하며, 상기 제1 금속 함유층은 산소 함유 종으로 종지된 표면을 갖는 것인, 상기 제1 금속 함유층과 제2 금속 함유층을 형성하는 단계;
    상기 제1 금속 함유층의 표면으로부터 상기 산소 함유 종을 제거하고, 상기 제1 금속 함유층의 표면을 염소계 종으로 패시베이팅(passivating)하는 단계; 및
    상기 염소계 종으로 패시베이팅된 상기 제1 금속 함유층의 표면 상에, 그리고 상기 제2 금속 함유층의 표면 상에 제3 금속 함유층을 원자층 증착(ALD)에 의해 퇴적하는 단계
    를 포함하는 방법.
  9. 제8항에 있어서, 상기 산소 함유 종을 제거하고 상기 염소계 종으로 패시베이팅하는 단계는 상기 제1 금속 함유층의 표면을 염소계 가스에 노출시키는 단계를 포함한 것인 방법.
  10. 제8항에 있어서, 상기 산소 함유 종으로 종지된 표면은 자연 산화물을 형성하는 것인 방법.



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