KR20210036113A - 반도체 장치 및 이의 제조 방법 - Google Patents

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KR20210036113A
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Abstract

소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 반도체 장치는 기판 상에, 제1 트렌치를 포함하는 제1 층간 절연막, 제1 트렌치를 채우고, 서로 이격된 제1 밸리(valley) 영역 및 제2 밸리 영역을 포함하는 제1 하부 도전 패턴으로, 제1 밸리 영역 및 제2 밸리 영역은 기판을 향해 만입되는 영역인 제1 하부 도전 패턴, 제1 층간 절연막 상에, 하부 도전 패턴의 적어도 일부를 노출시키는 제2 트렌치를 포함하는 제2 층간 절연막, 및 제2 트렌치를 채우고, 상부 배리어막과 상부 배리어막 상의 상부 필링막을 포함하는 상부 도전 패턴을 포함하고, 상부 도전 패턴은 제1 밸리 영역을 채운다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating thereof}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
전자기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라, 반도체 칩의 고집적화 및 저전력화가 요구되고 있다. 반도체 칩의 고집적화 및 저전력화의 요구에 대응하기 위해, 반도체 장치의 피쳐 크기(feature size)는 계속해서 감소되고 있다.
한편, 피쳐 크기가 줄어듦에 따라, 배선과 배선 사이의 안정적 연결 방법에 대한 다양한 연구가 진행되고 있다.
본 발명이 해결하려는 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상에, 제1 트렌치를 포함하는 제1 층간 절연막, 제1 트렌치를 채우고, 서로 이격된 제1 밸리(valley) 영역 및 제2 밸리 영역을 포함하는 제1 하부 도전 패턴으로, 제1 밸리 영역 및 제2 밸리 영역은 기판을 향해 만입되는 영역인 제1 하부 도전 패턴, 제1 층간 절연막 상에, 하부 도전 패턴의 적어도 일부를 노출시키는 제2 트렌치를 포함하는 제2 층간 절연막, 및 제2 트렌치를 채우고, 상부 배리어막과 상부 배리어막 상의 상부 필링막을 포함하는 상부 도전 패턴을 포함하고, 상부 도전 패턴은 제1 밸리 영역을 채운다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 필링막 트렌치를 정의하는 하부 배리어막과, 하부 배리어막 상의 하부 필링막을 포함하는 하부 도전 패턴으로, 하부 도전 패턴의 상면은 제1 방향으로 제1 폭을 갖는 하부 도전 패턴, 및 하부 도전 패턴 상에, 하부 도전 패턴과 연결되고, 상부 배리어막과 상부 배리어막 상의 상부 필링막을 포함하는 상부 도전 패턴을 포함하고, 상부 도전 패턴의 바닥면은 제1 방향으로 제2 폭을 갖고, 제2 폭은 제1 폭보다 크거나 같고, 상부 배리어막은 상기 필링막 트렌치의 측벽을 정의하는 하부 배리어막의 일부를 덮는다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에, 제1 트렌치를 포함하는 제1 층간 절연막, 제1 트렌치 내에, 하부 배리어막과, 하부 배리어막 상의 하부 라이너와, 하부 라이너 상의 하부 필링막을 포함하는 하부 도전 패턴, 제1 층간 절연막 상에, 하부 도전 패턴의 상면의 적어도 일부를 노출시키는 제2 트렌치를 포함하는 제2 층간 절연막, 및 제2 트렌치를 채우고, 상부 배리어막과 상부 배리어막 상의 상부 필링막을 포함하는 상부 도전 패턴을 포함하고, 하부 도전 패턴은 하부 배리어막과, 하부 라이너와, 하부 필링막에 의해 정의되고, 기판의 두께 방향으로 연장되는 밸리 영역을 포함하고, 상부 배리어막은 상기 밸리 영역을 채운다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제보 방법의 일 태양은 제1 층간 절연막 내에, 제1 층간 절연막의 두께 방향으로 연장되는 밸리 영역을 포함하는 하부 도전 패턴을 형성하고, 제1 층간 절연막 상에, 하부 도전 패턴의 상면의 적어도 일부를 노출시키는 트렌치를 포함하는 제2 층간 절연막을 형성하고, 트렌치의 측벽 및 밸리 영역의 표면을 따라 상부 배리어막을 형성하고, 상부 배리어막 상에, 상부 필링막을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 도 1의 P 부분을 확대한 도면이다.
도 3은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 도 7의 P 부분을 확대한 도면이다.
도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 도 10의 P 부분을 확대한 도면이다.
도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14 및 도 15는 각각 도 13의 P 부분을 확대한 도면이다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17 및 도 18은 각각 도 16의 Q 부분을 확대한 도면이다.
도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 21은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 22는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 23은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 24는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 25 내지 29는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 2는 도 1의 P 부분을 확대한 도면이다.
도 1 및 도 2를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 하부 도전 패턴(200_1)과, 제2 하부 도전 패턴(200_2)과, 상부 도전 패턴(300)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
또한, 도시되지 않았지만, 기판(100)은 도전성 패턴을 포함할 수 있다. 도전성 패턴은 금속 배선, 컨택, 도전성 패드 등일 수도 있고, 트랜지스터의 게이트 전극, 트랜지스터의 소오스/드레인, 또는 다이오드 등일 수도 있지만, 이에 제한되는 것은 아니다. 다르게 설명하면, 기판(100)은 FEOL(Front-end-of-Line) 공정에서 형성된 트랜지스터와, MOL(Middle-of-Line) 공정에서 형성된 컨택 또는 컨택 배선 등을 포함할 수 있다. 또한, 기판(100)은 BEOL(Back-end-of-line) 공정에서 형성된 연결 배선의 일부도 포함할 수 있다.
하부 층간 절연막(110)은 기판(100) 상에 배치될 수 있다. 하부 층간 절연막(110)은 하부 패턴 트렌치(200t)를 포함할 수 있다.
하부 층간 절연막(110)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 예를 들어, 하부 층간 절연막(110)은 도전 패턴 사이의 커플링 현상을 경감시키기 위해 저유전율 물질을 포함할 수 있다. 저유전율 물질은 예를 들어, 적당히 높은 탄소와 수소를 갖는 실리콘 산화물일 수 있고, SiCOH와 같은 물질일 수 있다.
한편, 탄소가 절연 물질에 포함됨으로써, 절연 물질의 유전 상수는 낮아질 수 있다. 하지만, 절연 물질의 유전 상수를 더 낮추기 위해, 절연 물질은 절연 물질 내에 가스가 채워지거나 공기가 채워진 캐비티와 같은 공극(pore)를 포함할 수 있다.
저유전 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 하부 도전 패턴(200_1)과, 제2 하부 도전 패턴(200_2)은 기판(100) 상에 배치될 수 있다. 제1 하부 도전 패턴(200_1)과, 제2 하부 도전 패턴(200_2)은 하부 층간 절연막(110) 내에 배치될 수 있다.
각각의 제1 하부 도전 패턴(200_1)과, 제2 하부 도전 패턴(200_2)은 하부 패턴 트렌치(200t)를 채울 수 있다. 제1 하부 도전 패턴(200_1) 및 제2 하부 도전 패턴(200_2)은 하부 층간 절연막(110) 내에서, 제1 방향(D1)으로 이격될 수 있다.
제1 하부 도전 패턴(200_1)은 상부 도전 패턴(300)과 연결될 수 있다. 제2 하부 도전 패턴(200_2)은 상부 도전 패턴(300)과 연결되지 않을 수 있다. 제2 하부 도전 패턴(200_2)은 상부 도전 패턴(300)과 제3 방향(D3)으로 이격되어 배치되는 상부 층간 절연막(130) 내의 다른 도전 패턴과 연결될 수 있다.
제1 하부 도전 패턴(200_1) 및 제2 하부 도전 패턴(200_2)은 각각 하부 배리어막(210)과, 하부 필링막(220)을 포함할 수 있다. 하부 필링막(220)은 하부 배리어막(210) 상에 배치될 수 있다.
하부 배리어막(210)은 하부 패턴 트렌치(200t)의 측벽 및 바닥면을 따라 연장될 수 있다. 하부 배리어막(210)은 필링막 트렌치(210t)를 정의할 수 있다.
하부 필링막(220)은 하부 배리어막(210)이 형성된 하부 패턴 트렌치(200t)를 채울 수 있다. 하부 필링막(220)은 필링막 트렌치(210t)를 채울 수 있다.
제2 하부 도전 패턴(200_2)은 캡핑막(230)을 포함할 수 있다. 상부 도전 패턴(300)과 연결되는 부분에서, 제1 하부 도전 패턴(200_1)은 캡핑막(230)을 포함하지 않을 수 있다. 한편, 상부 도전 패턴(300)과 연결되지 않는 부분에서, 제1 하부 도전 패턴(200_1)은 캡핑막(230)을 포함할 수 있다. 캡핑막(230)은 제2 하부 도전 패턴(200_2)의 하부 필링막(220) 상에만 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 캡핑막(230)은 제2 하부 도전 패턴(200_2)의 하부 배리어막(210)의 상면 상에도 형성될 수 있음은 물론이다.
하부 배리어막(210)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir) 및 로듐(Rh) 중 적어도 하나를 포함할 수 있다. 일 예로, 하부 배리어막(210)은 탄탈륨(Ta)을 포함할 수 있다.
하부 필링막(220)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 중 적어도 하나를 포함할 수 있다. 하부 필링막(220)이 구리를 포함할 경우, 하부 필링막(220)에 포함된 구리는 예를 들어, 탄소(C), 은(Ag), 코발트(Co), 탄탈륨(Ta), 인듐(In), 주석(Sn), 아연(Zn), 망간(Mn), 티타늄(Ti), 마그네슘(Mg), 크롬(Cr), 게르마늄(Ge), 스트론튬(Sr), 백금(Pt), 마그네슘(Mg), 알루미늄(Al) 또는 지르코늄(Zr) 중의 적어도 하나를 포함할 수도 있다.
캡핑막(230)은 예를 들어, 코발트(Co), 루테늄(Ru) 및 망간(Mn) 중 적어도 하나를 포함할 수 있다.
이하에서, 제1 하부 도전 패턴(200_1)의 모양에 대해 상술한다. 제2 하부 도전 패턴(200_2)의 모양은 제1 하부 도전 패턴(200_1)의 모양과 실질적으로 동일하므로, 제1 하부 도전 패턴(200_1)에 대한 설명으로 갈음한다.
제1 하부 도전 패턴(200_1)은 제1 밸리(valley) 영역(200Va)과, 제2 밸리 영역(200Vb)을 포함할 수 있다. 제1 밸리 영역(200Va)과, 제2 밸리 영역(200Vb)은 제1 방향(D1)으로 이격될 수 있다.
제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb)은 기판(100)을 향해 만입되는 영역일 수 있다. 제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb)은 제1 하부 도전 패턴(200_1) 내에 형성된 리세스 영역일 수 있다. 제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb)은 움푹 파인 모양을 가질 수 있다.
제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb)은 제1 하부 도전 패턴의 상면(200us)에 형성될 수 있다. 예를 들어, 제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb)은 기판(100)의 두께 방향인 제2 방향(D2)으로 연장될 수 있다. 제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb)은 하부 층간 절연막(110)의 두께 방향으로 연장될 수 있다. 제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb)은 제2 방향(D2)으로 연장되는 리세스 영역일 수 있다.
하부 배리어막(210)은 하부 패턴 트렌치(200t)의 바닥면을 따라 연장되는 바닥부(210b)와, 하부 패턴 트렌치(200t)의 측벽을 따라 연장되는 측벽부(210sa, 210sb)를 포함할 수 있다. 하부 배리어막의 측벽부(210sa, 210sb)는 하부 패턴 트렌치(200t)의 측벽을 따라 제2 방향(D2)으로 연장될 수 있다.
하부 배리어막의 측벽부(210sa, 210sb)는 하부 배리어막의 바닥부(210b)의 일단으로부터 연장되는 제1 측벽부(210sa)와, 제2 측벽부(210sb)를 포함할 수 있다. 필링막 트렌치(210t)는 하부 배리어막의 측벽부(210sa, 210sb)와, 하부 배리어막의 바닥부(210b)에 의해 정의될 수 있다.
하부 필링막(220)의 상면은 위로 볼록한(convex) 모양을 가질 수 있다. 이로 인해, 하부 배리어막(210)과 경계를 이루는 부분에서, 하부 필링막(220)의 상면은 하부 배리어막의 측벽부(210sa, 210sb)의 상면보다 낮을 수 있다. 다르게 설명하면, 하부 필링막(220)은 필링막 트렌치(210t)의 측벽을 정의하는 하부 배리어막의 측벽부(210sa, 210sb)의 일부를 덮지 않을 수 있다.
제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb)은 하부 배리어막(210)과 하부 필링막(220)에 의해 정의될 수 있다. 제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb)은 하부 필링막(220)에 의해 덮이지 않은 하부 배리어막의 측벽부(210sa, 210sb)의 측벽과, 하부 필링막(220)의 상면에 의해 정의될 수 있다.
예를 들어, 제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb)은 역 삼각형과 유사한 단면의 모양을 가질 수 있다.
제1 하부 도전 패턴(200_1)은 굴곡진 모양을 갖는 상면(200us)을 포함할 수 있다. 예를 들어, 제1 하부 도전 패턴의 상면(200us)은 제1 밸리 부분(200us_1)과, 제2 밸리 부분(200us_2)과, 제1 돌출 부분(200us_3)과, 제2 돌출 부분(200us_4)과, 제1 밸리 부분(200us_1) 및 제2 밸리 부분(200us_2)을 연결하는 밸리 연결 부분(200us_5)을 포함할 수 있다.
제1 돌출 부분(200us_3)은 하부 배리어막의 제1 측벽부(210sa)의 상면을 포함하고, 제2 돌출 부분(200us_4)은 하부 배리어막의 제2 측벽부(210sb)의 상면을 포함할 수 있다. 제1 밸리 부분(200us_1)은 하부 필링막(220)의 상면과, 하부 필링막(220)에 의해 덮이지 않은 하부 배리어막의 제1 측벽부(210sa)의 측벽을 포함할 수 있다. 제2 밸리 부분(200us_2)은 하부 필링막(220)의 상면과, 하부 필링막(220)에 의해 덮이지 않은 하부 배리어막의 제2 측벽부(210sb)의 측벽을 포함할 수 있다. 밸리 연결 부분(200us_5)은 하부 필링막(220)의 상면을 포함할 수 있다. 밸리 연결 부분(200us_5)은 평평한 면일 수 있지만, 이에 제한되는 것은 아니다.
제1 밸리 부분(200us_1) 및 제2 밸리 부분(200us_2)은 하부 필링막(220)에 의해 덮이지 않은 하부 배리어막의 측벽부(210sa, 210sb)와, 하부 필링막(220)에 의해 정의될 수 있다. 밸리 연결 부분(200us_5)은 하부 필링막(220)에 의해 정의될 수 있다.
제1 밸리 영역(200Va)은 제1 하부 도전 패턴의 상면(200us)의 제1 밸리 부분(200us_1)에 의해 정의될 수 있다. 제2 밸리 영역(200Vb)은 제1 하부 도전 패턴의 상면(200us)의 제2 밸리 부분(200us_2)에 의해 정의될 수 있다.
예를 들어, 제1 밸리 영역(200Va)이 시작되는 부분은 필링막 트렌치(210t)의 측벽을 정의하는 하부 배리어막의 제1 측벽부(210sa)의 측벽의 최상부와, 하부 필링막(220)의 최상부 사이일 수 있다. 제1 밸리 영역(200Va)의 바닥부는 하부 배리어막의 제1 측벽부(210sa)와, 하부 필링막(220)의 상면이 경계를 이루는 부분일 수 있다.
제1 하부 도전 패턴의 상면(200us) 중 하부 필링막(220)의 최상부를 기준으로, 제1 밸리 영역(200Va)은 제1 깊이(d1)을 갖고, 제2 밸리 영역(200Vb)은 제2 깊이(d2)를 가질 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 밸리 영역(200Va)의 제1 깊이(d1)는 제2 밸리 영역(200Vb)의 제2 깊이(d2)와 동일할 수 있다.
하부 패턴 트렌치(200t)의 바닥면을 기준으로, 하부 배리어막의 제1 측벽부(210sa)는 제1 높이(h1)을 갖고, 하부 배리어막의 제2 측벽부(210sb)는 제2 높이(h2)를 가질 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 하부 배리어막의 제1 측벽부(210sa)의 제1 높이(h1)는 하부 배리어막의 제2 측벽부(210sb)의 제2 높이(h2)와 동일할 수 있다.
제1 하부 도전 패턴(200_1)과 같이, 제2 하부 도전 패턴(200_2)은 제1 방향(D1)으로 이격된 제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb)을 포함할 수 있다. 제2 하부 도전 패턴(200_2)에서, 제1 밸리 영역(200Va)의 깊이는 제2 밸리 영역(200Vb)의 깊이와 동일할 수도 있고, 다를 수도 있다.
식각 정지막(120)은 하부 층간 절연막(110) 상에 배치될 수 있다. 식각 정지막(120)은 하부 층간 절연막(110)의 상면 및 제2 하부 도전 패턴(200_2)의 상면을 덮을 수 있다.
식각 정지막(120)은 예를 들어, 실리콘 계열의 절연 물질을 포함할 수 있다. 식각 정지막(120)은 실리콘 계열의 절연 물질막을 포함할 수 있다. 식각 정지막(120)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 붕소질화물(SiBN), 실리콘 탄산화물(SiCO), 실리콘 산질화물(SiON), 실리콘 산화물(SiO), 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다. 예를 들어, 실리콘 탄산화물(SiCO)은 실리콘(Si), 탄소(C) 및 산소(O)를 포함한다는 것이지, 실리콘(Si), 탄소(C) 및 산소(O) 사이의 비율을 의미하는 것은 아니다.
몇몇 실시예들에 따른 반도체 장치에서, 제2 하부 도전 패턴(200_2)의 제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb) 중 적어도 하나는 절연 물질로 채워질 수 있다.
예를 들어, 제2 하부 도전 패턴(200_2)의 제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb)은 절연 물질로 채워질 수 있다. 식각 정지막(120)은 제2 하부 도전 패턴(200_2)의 제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb)을 채울 수 있지만, 이에 제한되는 것은 아니다.
상부 층간 절연막(130)은 식각 정지막(120) 상에 배치될 수 있다. 상부 층간 절연막(130)은 상부 패턴 트렌치(300t)를 포함할 수 있다. 상부 패턴 트렌치(300t)는 식각 정지막(120) 내로 연장될 수 있다.
상부 패턴 트렌치(300t)는 제1 하부 도전 패턴(200_1)의 적어도 일부를 노출시킬 수 있다. 상부 패턴 트렌치(300t)는 제1 상부 비아 트렌치(301t)와, 상부 배선 트렌치(305t)를 포함할 수 있다. 제1 상부 비아 트렌치(301t)에 의해 제1 하부 도전 패턴(200_1)의 적어도 일부는 노출된다.
상부 층간 절연막(130)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
상부 도전 패턴(300)은 상부 층간 절연막(130) 내에 배치될 수 있다. 상부 도전 패턴(300)은 상부 패턴 트렌치(300t)를 채울 수 있다. 상부 도전 패턴(300)은 제1 하부 도전 패턴(200_1)과 연결될 수 있다.
상부 도전 패턴(300)은 상부 배리어막(310)과, 상부 필링막(320)을 포함할 수 있다. 상부 필링막(320)은 상부 배리어막(310) 상에 배치될 수 있다.
상부 배리어막(310)은 상부 패턴 트렌치(300t)의 측벽 및 바닥면을 따라 연장될 수 있다. 상부 배리어막(310)은 제1 상부 비아 트렌치(301t)의 측벽과, 상부 배선 트렌치(305t)의 측벽 및 바닥면을 따라 연장될 수 있다. 상부 배리어막(310)의 일부는 제1 하부 도전 패턴의 상면(200us)을 따라 연장될 수 있다. 상부 필링막(320)은 상부 배리어막(310)이 형성된 상부 패턴 트렌치(300t)를 채울 수 있다.
상부 도전 패턴(300)은 상부 비아 트렌치(301t)를 채우는 제1 상부 비아(301)와 상부 배선 트렌치(305t)를 채우는 상부 연결 배선(305)을 포함할 수 있다.
상부 배리어막(310)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir) 및 로듐(Rh) 중 적어도 하나를 포함할 수 있다.
상부 필링막(320)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 중 적어도 하나를 포함할 수 있다.
도 1에서, 상부 필링막(320) 상에 캡핑막이 형성되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 또한, 상부 필링막(320)과 상부 배리어막(310) 사이에 밸리 영역이 형성되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 상부 도전 패턴(300)도 하부 도전 패턴(200_1, 200_2)와 같이 밸리 영역을 포함할 수 있음은 물론이다.
도 1에서, 제1 상부 비아(301)에 포함된 상부 필링막(320)과, 상부 연결 배선(305)에 포함된 상부 필링막(320)은 직접 연결되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 상부 비아(301)에 포함된 상부 필링막(320)과, 상부 연결 배선(305)에 포함된 상부 필링막(320) 사이에, 상부 배리어막(310)이 배치될 수 있음은 물론이다.
몇몇 실시예들에 따른 반도체 장치에서, 상부 도전 패턴(300)은 제1 하부 도전 패턴(200_1)의 제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb) 중 적어도 하나를 채울 수 있다. 예를 들어, 상부 도전 패턴(300)은 제1 하부 도전 패턴(200_1)의 제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb)을 채울 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 상부 배리어막(310)은 제1 하부 도전 패턴(200_1)의 제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb) 중 적어도 하나를 전체적으로 채울 수 있다. 예를 들어, 상부 배리어막(310)은 제1 하부 도전 패턴(200_1)의 제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb)을 전체적으로 채울 수 있다.
여기에서, "전체적으로 채운다"는 것은 단면도 관점에서, 제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb)을 전체적으로 채운다는 것을 의미한다. 또한, 이하의 설명도 상술한 것과 같이 단면도를 기준으로 설명한다.
상부 배리어막(310)이 제1 하부 도전 패턴(200_1)의 제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb)을 전체적으로 채우므로, 상부 배리어막(310) 상에 배치된 상부 필링막(320)의 최하부의 높이는 하부 배리어막의 측벽부(210sa, 210sb)의 최상부의 높이보다 높다.
상부 도전 패턴(300)은 필링막 트렌치(210t)의 측벽을 정의하는 하부 배리어막의 측벽부(210sa, 210sb)의 일부를 덮을 수 있다. 예를 들어, 상부 배리어막(310)은 필링막 트렌치(210t)의 측벽을 정의하는 하부 배리어막의 측벽부(210sa, 210sb)의 일부를 덮을 수 있다.
제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb)은 상부 배리어막(310)에 의해 덮인 하부 배리어막의 측벽부(210sa, 210sb)의 측벽과, 하부 필링막(220)의 상면에 의해 정의될 수 있다. 제1 밸리 부분(200us_1) 및 제2 밸리 부분(200us_2)은 상부 배리어막(310)에 의해 덮인 하부 배리어막의 측벽부(210sa, 210sb)와, 하부 필링막(220)에 의해 정의될 수 있다. 제1 밸리 부분(200us_1) 및 제2 밸리 부분(200us_2)은 상부 배리어막(310)에 의해 덮인 하부 배리어막의 측벽부(210sa, 210sb)의 측벽과, 하부 필링막(220)의 상면을 포함할 수 있다.
상부 도전 패턴(300)의 바닥면은 제1 상부 비아의 바닥면(301bs)일 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 하부 층간 절연막(110)의 상면을 기준으로, 제1 하부 도전 패턴의 상면(200us)의 제1 방향(D1)으로의 폭(W1)은 상부 도전 패턴의 바닥면(301bs)의 제1 방향(D1)으로의 폭(W2)보다 클 수 있다.
도 1과 같은 단면도에서, 예를 들어, 상부 도전 패턴의 바닥면(301bs)은 제1 하부 도전 패턴의 상면(200us)을 전체적으로 덮을 수 있다.
도 3은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 4는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 5는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 3 내지 도 6은 각각 도 1의 P 부분을 확대한 도면일 수 있다.
도 3을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 밸리 영역(200Va)의 제1 깊이(d1)는 제2 밸리 영역(200Vb)의 제2 깊이(d2)와 다를 수 있다.
예를 들어, 하부 필링막(220)에 의해 덮이지 않는 하부 배리어막의 제1 측벽부(210sa)의 높이는, 하부 필링막(220)에 의해 덮이지 않는 하부 배리어막의 제2 측벽부(210sb)의 높이와 다를 수 있다.
즉, 상부 배리어막(310)이 덮은 하부 배리어막의 제1 측벽부(210sa)의 높이는, 상부 배리어막(310)이 덮는 하부 배리어막의 제2 측벽부(210sb)의 높이와 다를 수 있다.
상부 배리어막(310)은 제2 밸리 영역(200Vb)을 전체적으로 채우는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제2 밸리 영역(200Vb)의 깊이(d2) 및 상부 배리어막(310)의 두께에 따라, 제2 밸리 영역(200Vb)은 상부 배리어막(310)과, 상부 필링막(320)에 의해 채워질 수도 있다.
도 4를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 하부 배리어막의 제1 측벽부(210sa)의 제1 높이(h1)는 하부 배리어막의 제2 측벽부(210sb)의 제2 높이(h2)와 다를 수 있다.
하지만, 제1 밸리 영역(200Va)의 깊이(도 2의 d1)는 제2 밸리 영역(200Vb)의 깊이(도 2의 d2)와 동일할 수 있다.
하부 필링막(220)에 의해 덮이지 않는 하부 배리어막의 제1 측벽부(210sa)의 높이는, 하부 필링막(220)에 의해 덮이지 않는 하부 배리어막의 제2 측벽부(210sb)의 높이와 다를 수 있다.
도 5를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 도전 패턴의 상면(200us)의 제1 방향(D1)으로의 폭(W1)은 상부 도전 패턴의 바닥면(301bs)의 제1 방향(D1)으로의 폭(W2)과 동일할 수 있다.
상부 도전 패턴(300)의 제1 상부 비아(301)은 제1 하부 도전 패턴(200_1)에 정배열 되도록 배치될 수 있다.
도 6을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 도전 패턴의 상면(200us)은 밸리 연결 부분(200us_5)을 포함하지 않을 수 있다.
제1 하부 도전 패턴의 상면(200us)에서, 제1 밸리 부분(200us_1)은 제2 밸리 부분(200us_2)과 직접 연결될 수 있다. 하부 필링막(220)의 상면은 전체적으로 곡면인 모양을 가질 수 있다. 즉, 단면도 관점에서, 하부 필링막(220)의 상면은 평평한 면을 포함하지 않을 수 있다.
도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 8은 도 7의 P 부분을 확대한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 7 및 도 8을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 하부 도전 패턴(200_1, 200_2)은 하부 라이너(240)를 더 포함할 수 있다. 상부 도전 패턴(300)은 상부 라이너(330)를 더 포함할 수 있다.
하부 라이너(240)는 하부 배리어막(210)과 하부 필링막(220) 사이에 배치될 수 있다. 하부 라이너(240)는 하부 배리어막(210) 상에 배치될 수 있다. 하부 라이너(240)는 하부 배리어막(210)의 프로파일의 일부를 따라 형성될 수 있다.
하부 라이너(240)는 필링막 트렌치(210t)의 측벽의 일부와, 바닥면을 따라 연장될 수 있다. 하부 라이너(240)는 하부 배리어막의 측벽부(210sa, 210sb)의 일부를 덮지 않을 수 있다.
제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb)은 하부 배리어막(210)과, 하부 라이너(240)와, 하부 필링막(220)에 의해 정의될 수 있다. 제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb)은 하부 라이너(240)에 의해 덮이지 않은 하부 배리어막의 측벽부(210sa, 210sb)의 측벽과, 하부 라이너(240)의 상면, 하부 필링막(220)의 상면에 의해 정의될 수 있다.
제1 밸리 부분(200us_1)은 하부 필링막(220)의 상면과, 하부 라이너(240)의 상면과, 하부 라이너(240)에 의해 덮이지 않은 하부 배리어막의 제1 측벽부(210sa)의 측벽을 포함할 수 있다. 제2 밸리 부분(200us_2)은 하부 필링막(220)의 상면과, 하부 라이너(240)의 상면과, 하부 라이너(240)에 의해 덮이지 않은 하부 배리어막의 제2 측벽부(210sb)의 측벽을 포함할 수 있다.
하부 패턴 트렌치(200t)의 바닥면을 기준으로, 하부 라이너(240)의 최상부의 높이는 하부 배리어막의 측벽부(210sa, 210sb)의 최상부의 높이보다 낮다. 하부 패턴 트렌치(200t)의 바닥면을 기준으로, 하부 라이너(240)의 최상부의 높이는 하부 필링막(220)의 최상부의 높이보다 낮다.
다르게 설명하면, 제1 밸리 영역(200Va)의 바닥부 및 제2 밸리 영역(200Vb)의 바닥부는 하부 라이너(240)에 의해 정의될 수 있다.
상부 라이너(330)는 상부 배리어막(310)과 상부 필링막(320) 사이에 배치될 수 있다. 상부 라이너(330)는 상부 배리어막(310) 상에 배치될 수 있다. 상부 라이너(330)는 상부 배리어막(310)의 프로파일을 따라 형성될 수 있다.
하부 라이너(240) 및 상부 라이너(330)는 각각 예를 들어, 코발트(Co), 루테늄(Ru) 및 망간(Mn) 중 적어도 하나를 포함할 수 있다.
도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 9를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제2 하부 도전 패턴(200_2)의 제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb) 중 적어도 하나는 배선 보이드(200ag)를 포함할 수 있다.
예를 들어, 제2 하부 도전 패턴(200_2)의 제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb)은 배선 보이드(200ag)를 포함할 수 있다. 배선 보이드(200ag)는 제2 하부 도전 패턴(200_2)의 제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb) 내에 형성될 수 있다.
배선 보이드(200ag)는 식각 정지막(120)과 제2 하부 도전 패턴(200_2)의 상면 사이에 정의될 수 있다.
상술한 것과 달리, 제2 하부 도전 패턴(200_2)의 제1 밸리 영역(200Va)은 절연 물질로 채워지고, 제2 하부 도전 패턴(200_2)의 제2 밸리 영역(200Vb) 내에는 배선 보이드(200ag)가 형성될 수 있다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 11은 도 10의 P 부분을 확대한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 10 및 도 11을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 상부 배리어막(310)은 제1 하부 도전 패턴의 상면(200us)의 프로파일을 따라 연장될 수 있다.
상부 배리어막(310)은 제1 돌출 부분(200us_3)의 프로파일과, 제1 밸리 부분(200us_1)의 프로파일과, 밸리 연결 부분(200us_5)의 프로파일과, 제2 밸리 부분(200us_2)의 프로파일과, 제2 돌출 부분(200us_4)의 프로파일을 따라 연장될 수 있다.
상부 배리어막(310)이 형성되고 남은 제1 밸리 영역(200Va) 및/또는 제2 밸리 영역(200Vb)에, 상부 필링막(320)이 채워질 수 있다.
도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 10 및 도 11을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 상부 배리어막(310)은 제1 밸리 부분(200us_1)의 일부 및 제2 밸리 부분(200us_2)의 일부를 따라 연장될 수 있다.
예를 들어, 상부 배리어막(310)은 필링막 트렌치(210t)를 정의하는 하부 배리어막의 제1 측벽부(210sa) 및 하부 배리어막의 제2 측벽부(210sb)를 따라 형성될 수 있다. 상부 배리어막(310)은 하부 배리어막의 측벽부(210sa, 210sb)에 의해 정의되는 제1 밸리 부분(200us_1) 및 제2 밸리 부분(200us_2) 상에 형성될 수 있다.
하지만, 상부 배리어막(310)은 하부 필링막(220)의 상면을 따라 연장되지 않을 수 있다. 상부 배리어막(310)은 하부 필링막(220)에 의해 정의되는 제1 밸리 부분(200us_1)의 적어도 일부 및 제2 밸리 부분(200us_2)의 적어도 일부 상에 형성되지 않을 수 있다. 하부 배리어막의 측벽부(210sa, 210sb)를 따라 형성된 상부 배리어막(310)의 일부는 하부 필링막(220)의 상면의 일부 상에 배치될 수 있다.
상부 배리어막(310)을 형성하기 전, 하부 필링막(220)의 상면에 대한 표면 처리를 진행할 수 있다. 이와 같은 표면 처리를 통해, 상부 배리어막(310)은 하부 필링막(220)의 상면 상에 형성되지 않을 수 있다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 14 및 도 15는 각각 도 13의 P 부분을 확대한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 13 내지 도 15를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 상부 도전 패턴(300)은 제1 하부 도전 패턴(200_1)의 제1 밸리 영역(200Va)을 채울 수 있다. 상부 도전 패턴(300)은 제1 하부 도전 패턴(200_1)의 제2 밸리 영역(200Vb)을 채우지 않는다.
예를 들어, 상부 도전 패턴의 바닥면(301bs)은 제1 하부 도전 패턴의 상면(200us)의 일부를 덮을 수 있다.
상부 도전 패턴의 바닥면(301bs)이 덮지 않은 제1 하부 도전 패턴의 상면(200us) 중 하부 필링막(220) 상에 캡핑막(230)이 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 14에서, 제2 밸리 영역(200Vb)은 절연 물질로 채워질 수 있다. 즉, 식각 정지막(120)의 일부가 제2 밸리 영역(200Vb) 내에 형성될 수 있다.
도 15에서, 제2 밸리 영역(200Vb) 내에 배선 보이드(200ag)가 형성될 수 있다. 배선 보이드(200ag)는 식각 정지막(120)과 제1 하부 도전 패턴의 상면(200us) 사이에 정의될 수 있다.
일 예로, 하부 층간 절연막(110)의 상면을 기준으로, 제1 하부 도전 패턴의 상면(200us)의 제1 방향(D1)으로의 폭(W1)은 상부 도전 패턴의 바닥면(301bs)의 제1 방향(D1)으로의 폭(W2)보다 클 수 있다. 다른 예로, 하부 층간 절연막(110)의 상면을 기준으로, 제1 하부 도전 패턴의 상면(200us)의 제1 방향(D1)으로의 폭(W1)은 상부 도전 패턴의 바닥면(301bs)의 제1 방향(D1)으로의 폭(W2)과 동일할 수 있다. 또 다른 예로, 하부 층간 절연막(110)의 상면을 기준으로, 제1 하부 도전 패턴의 상면(200us)의 제1 방향(D1)으로의 폭(W1)은 상부 도전 패턴의 바닥면(301bs)의 제1 방향(D1)으로의 폭(W2)보다 작을 수 있다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 17 및 도 18은 각각 도 16의 Q 부분을 확대한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 16 내지 도 18을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 식각 정지막(120)은 제1 서브 식각 정지막(121)과, 제2 서브 식각 정지막(122)을 포함할 수 있다.
제2 서브 식각 정지막(122)은 제1 서브 식각 정지막(121) 상에 배치될 수 있다. 제1 서브 식각 정지막(121)은 제2 서브 식각 정지막(122)과, 하부 층간 절연막(110) 사이에 배치될 수 있다.
제1 서브 식각 정지막(121)은 금속을 포함하는 절연 물질을 포함할 수 있다. 즉, 식각 정지막(120)은 금속을 포함할 수 있다. 예를 들어, 제1 서브 식각 정지막(121)은 알루미늄(Al)을 포함하는 절연 물질을 포함할 수 있다. 제1 서브 식각 정지막(121)은 예를 들어, 알루미늄 산화물(AlO), 알루미늄 질화물(AlN) 및 알루미늄 산탄화물(AlOC) 중 적어도 하나를 포함할 수 있다.
예를 들어, 알루미늄 산탄화물(AlOC)은 알루미늄(Al), 산소(O) 및 탄소(C)를 포함한다는 것이지, 알루미늄(Al), 산소(O) 및 탄소(C) 사이의 비율을 의미하는 것은 아니다.
제2 서브 식각 정지막(122)은 예를 들어, 실리콘 계열의 절연 물질을 포함할 수 있다.
식각 정지막(120)은 딤플 패턴(120dp)을 포함할 수 있다. 딤플 패턴(120dp)은 상부 패턴 트렌치(300t)의 측벽을 정의하는 부분에 형성될 수 있다. 좀 더 구체적으로, 딤플 패턴(120dp)은 제1 상부 비아 트렌치(301t)의 측벽을 정의하는 부분에 형성될 수 있다. 딤플 패턴(120dp)은 식각 정지막(120)의 내부로 만입된 영역일 수 있다. 딤플 패턴(120dp)은 제1 방향(D1)으로 확장된 영역일 수 있다.
딤플 패턴(120dp)은 제1 상부 비아 트렌치(301t)의 측벽 중 제1 서브 식각 정지막(121)에 의해 정의되는 측벽에 형성될 수 있다. 습식 식각 공정은 등방성 식각 특성을 가지므로, 제1 서브 식각 정지막(121)을 습식 식각 공정으로 제거하는 동안 딤플 패턴(120dp)은 형성될 수 있다.
상부 배리어막(310)은 딤플 패턴(120dp)의 적어도 일부를 채울 수 있다. 도 17에서, 상부 배리어막(310)은 딤플 패턴(120dp)의 프로파일을 따라 형성될 수 있다. 딤플 패턴(120dp)의 나머지 부분은 상부 필링막(320)이 채울 수 있다. 도 18에서, 상부 배리어막(310)은 딤플 패턴(120dp)을 전체적으로 채울 수 있다. 제1 서브 식각 정지막(121)의 두께와, 제1 서브 식각 정지막(121)이 식각 정도에 따라, 도 17의 단면 또는 도 18의 단면이 나타날 수 있다.
도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 16 내지 도 18을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 19를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 식각 정지막(120)은 제3 서브 식각 정지막(123)을 더 포함할 수 있다.
제3 서브 식각 정지막(123)은 제2 서브 식각 정지막(122) 상에 배치될 수 있다. 제3 서브 식각 정지막(121)은 금속을 포함하는 절연 물질을 포함할 수 있다. 즉, 식각 정지막(120)은 금속을 포함할 수 있다. 예를 들어, 제3 서브 식각 정지막(123)은 알루미늄(Al)을 포함하는 절연 물질을 포함할 수 있다.
딤플 패턴(120dp)은 제1 상부 비아 트렌치(301t)의 측벽 중 제1 서브 식각 정지막(121)에 의해 정의되는 측벽에 형성될 수 있다. 딤플 패턴(120dp)은 제1 상부 비아 트렌치(301t)의 측벽 중 제3 서브 식각 정지막(123)에 의해 정의되는 측벽에도 형성될 수 있다.
도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 21은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 22는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 20을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 상부 배리어막(310)은 상부 패턴 트렌치(300t)를 따라 컨포말하게(conformally) 형성될 수 있다. 하부 배리어막(210)은 하부 패턴 트렌치(200t)를 따라 컨포말하게(conformally) 형성되지 않는다.
예를 들어, 상부 배선 트렌치(305t)의 바닥면에 형성된 상부 배리어막(310)의 두께는 상부 배선 트렌치(305t)의 측벽에 형성된 상부 배리어막(310)의 두께와 실질적으로 동일할 수 있다.
하지만, 하부 패턴 트렌치(200t)의 바닥면에 형성된 하부 배리어막(210)의 두께(t11)은 하부 패턴 트렌치(200t)의 측벽에 형성된 하부 배리어막(210)의 두께(t12)보다 크다.
다르게 설명하면, 스텝 커버리지(step coverage)가 좋은 증착법을 이용하여, 상부 배리어막(310)은 형성될 수 있다. 하지만, 스텝 커버리지가 나쁜 증착법을 포함한 증착 방법을 이용하여, 하부 배리어막(210)는 형성될 수 있다.
도 21을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 하부 배리어막(210)은 하부 패턴 트렌치(200t)를 따라 컨포말하게 형성될 수 있다. 상부 배리어막(310)은 상부 패턴 트렌치(300t)를 따라 컨포말하게 형성되지 않는다.
예를 들어, 상부 배선 트렌치(305t)의 바닥면에 형성된 상부 배리어막(310)의 두께(t21)는 상부 배선 트렌치(305t)의 측벽에 형성된 상부 배리어막(310)의 두께(t22)보다 크다.
하지만, 하부 패턴 트렌치(200t)의 바닥면에 형성된 하부 배리어막(210)의 두께는 하부 패턴 트렌치(200t)의 측벽에 형성된 하부 배리어막(210)의 두께와 실질적으로 동일할 수 있다.
다르게 설명하면, 스텝 커버리지(step coverage)가 좋은 증착법을 이용하여, 하부 배리어막(210)은 형성될 수 있다. 하지만, 스텝 커버리지가 나쁜 증착법을 포함한 증착 방법을 이용하여, 상부 배리어막(310)는 형성될 수 있다.
도 20 및 도 21에 도시된 것과 달리, 상부 배리어막(310) 및 하부 배리어막(210)은 상부 패턴 트렌치(300t) 및 하부 패턴 트렌치(200t)를 따라 컨포말하게 형성되지 않을 수 있다.
도 22를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 도전 패턴(200_1)은 캡핑막(230)을 포함할 수 있다.
캡핑막(230)은 상부 도전 패턴(300)과 하부 필링막(220) 사이에 하부 필링막(220)의 상면을 따라 배치될 수 있다.
도 23은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 24는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 23을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 상부 도전 패턴(300)은 제2 상부 비아(302)를 더 포함할 수 있다.
제2 상부 비아(302)는 제2 상부 비아 트렌치(302t)를 채울 수 있다. 제2 상부 비아(302)는 제1 하부 도전 패턴(200_1)과 연결될 수 있다.
제2 상부 비아(302)의 바닥면은 제1 하부 도전 패턴(200_1)의 상면을 전체적으로 덮을 수도 있고, 일부를 덮을 수도 있다.
도 24를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 상부 도전 패턴(300)은 상부 연결 배선(도 1의 305)을 포함하지 않는다.
상부 도전 패턴(300)은 제1 상부 비아(301)로 이뤄질 수 있다.
도 25 내지 도 29는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 25를 참고하면, 기판(100) 상의 하부 층간 절연막(110) 내에, 하부 도전 패턴(200_1, 200_2)가 형성될 수 있다.
하부 도전 패턴(200_1, 200_2)은 하부 패턴 트렌치(200t)를 따라 형성되는 하부 배리어막(210)과, 하부 배리어막(210) 상의 하부 필링막(220)을 포함할 수 있다. 캡핑막(230)은 하부 필링막(220)의 상면을 따라 형성될 수 있다.
하부 도전 패턴(200_1, 200_2)은 하부 층간 절연막(110)의 두께 방향으로 연장되는 제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb)을 포함할 수 있다.
도 26을 참고하면, 하부 층간 절연막(110) 상에, 식각 정지막(120) 및 상부 층간 절연막(130)이 순차적으로 형성될 수 있다.
식각 정지막(120) 및 상부 층간 절연막(130) 내에, 제1 하부 도전 패턴(200_1)의 적어도 일부를 노출시키는 상부 패턴 트렌치(300t)가 형성될 수 있다. 상부 패턴 트렌치(300t)가 형성되는 동안, 제1 하부 도전 패턴(200_1)의 하부 필링막(220) 상에 형성된 캡핑막(230)은 식각되어 제거될 수 있다. 상부 패턴 트렌치(300t)는 제1 상부 비아 트렌치(301t)와, 상부 배선 트렌치(305t)를 포함할 수 있다.
도 27을 참고하면, 상부 패턴 트렌치(300t)의 측벽과, 제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb)의 표면을 따라 프리 상부 배리어막(310p)이 형성될 수 있다.
프리 상부 배리어막(310p)은 제1 상부 비아 트렌치(301t)의 측벽, 상부 배선 트렌치(305t)의 측벽 및 바닥면, 제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb)의 표면 상에 형성될 수 있다. 프리 상부 배리어막(310p)은 제1 밸리 영역(200Va) 및 제2 밸리 영역(200Vb)를 전체적으로 채울 수 있다.
프리 상부 배리어막(310p)은 예를 들어, 원자층 증착법(Atomic Layer Deposition)을 이용하여 형성될 수 있다.
도 28을 참고하면, 치밀화 공정(densification treatment)(50)을 이용하여, 프리 상부 배리어막(310p)은 치밀화 처리될 수 있다. 이를 통해, 프리 상부 배리어막(310p)은 상부 배리어막(310)이 될 수 있다.
치밀화 공정(50)은 예를 들어, 물리적 기상 증착법(Physical Vapor Deposition, PVD)이 이용될 수 있다. 공정 가스를 이용하여, 치밀화 공정(50)에 사용되는 물리적 기상 증착법은 프리 상부 배리어막(310p)의 막질을 개선할 수 있다. 예를 들어, 치밀화 공정(50)에 사용되는 물리적 기상 증착법을 통해, 프리 상부 배리어막(310p) 상에 추가적인 배리어막은 거의 형성되지 않을 수 있지만, 이에 제한되는 것은 아니다.
도 29를 참고하면, 상부 배리어막(310) 상에, 상부 패턴 트렌치(300t)를 채우는 상부 필링막(320)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
200_1, 200_2: 하부 도전 패턴 300: 상부 도전 패턴
200Va, 200Vb: 밸리 영역

Claims (20)

  1. 기판 상에, 제1 트렌치를 포함하는 제1 층간 절연막;
    상기 제1 트렌치를 채우고, 서로 이격된 제1 밸리(valley) 영역 및 제2 밸리 영역을 포함하는 제1 하부 도전 패턴으로, 상기 제1 밸리 영역 및 상기 제2 밸리 영역은 상기 기판을 향해 만입되는 영역인 제1 하부 도전 패턴;
    상기 제1 층간 절연막 상에, 상기 하부 도전 패턴의 적어도 일부를 노출시키는 제2 트렌치를 포함하는 제2 층간 절연막; 및
    상기 제2 트렌치를 채우고, 상부 배리어막과 상기 상부 배리어막 상의 상부 필링막을 포함하는 상부 도전 패턴을 포함하고,
    상기 상부 도전 패턴은 상기 제1 밸리 영역을 채우는 반도체 장치.
  2. 제1 항에 있어서,
    상기 상부 도전 패턴은 상기 제1 밸리 영역 및 상기 제2 밸리 영역을 채우는 반도체 장치.
  3. 제2 항에 있어서,
    상기 상부 배리어막은 상기 제1 밸리 영역 및 상기 제2 밸리 영역 중 적어도 하나를 전체적으로 채우는 반도체 장치.
  4. 제2 항에 있어서,
    상기 제1 하부 도전 패턴의 상면은 상기 제1 밸리 영역을 정의하는 제1 밸리 부분과, 상기 제2 밸리 영역을 정의하는 제2 밸리 부분을 포함하고,
    상기 상부 배리어막은 상기 제1 밸리 부분 및 상기 제2 밸리 부분의 프로파일을 따라 연장되는 반도체 장치.
  5. 제2 항에 있어서,
    상기 제1 하부 도전 패턴의 상면은 상기 제1 밸리 영역을 정의하는 제1 밸리 부분과, 상기 제2 밸리 영역을 정의하는 제2 밸리 부분을 포함하고,
    상기 상부 배리어막은 상기 제1 밸리 부분의 일부 및 상기 제2 밸리 부분의 일부를 따라 연장되는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 밸리 영역의 깊이는 상기 제2 밸리 영역의 깊이와 동일한 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 하부 도전 패턴은 하부 배리어막과, 상기 하부 배리어막 상의 하부 필링막을 포함하고,
    상기 제1 밸리 영역 및 상기 제2 밸리 영역은 각각 상기 하부 배리어막 및 상기 하부 필링막에 의해 정의되는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 하부 도전 패턴은 상기 하부 배리어막과 상기 하부 필링막 사이의 하부 라이너를 더 포함하고,
    상기 제1 밸리 영역의 바닥부 및 상기 제2 밸리 영역의 바닥부는 상기 하부 라이너에 의해 정의되는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제2 밸리 영역은 절연 물질로 채워지는 반도체 장치.
  10. 제1 항에 있어서,
    상기 제2 밸리 영역 내에 보이드(void)가 형성되는 반도체 장치.
  11. 제1 항에 있어서,
    상기 제1 하부 도전 패턴과 이격되고, 상기 제1 층간 절연막 내에 배치되는 제2 하부 도전 패턴을 더 포함하고,
    상기 제2 하부 도전 패턴은 서로 이격된 제3 밸리 영역 및 제4 밸리 영역을 포함하고,
    상기 제3 밸리 영역 및 상기 제4 밸리 영역 중 적어도 하나는 절연 물질로 채워지는 반도체 장치.
  12. 제1 항에 있어서,
    상기 제1 하부 도전 패턴과 이격되고, 상기 제1 층간 절연막 내에 배치되는 제2 하부 도전 패턴을 더 포함하고,
    상기 제2 하부 도전 패턴은 서로 이격된 제3 밸리 영역 및 제4 밸리 영역을 포함하고,
    상기 제3 밸리 영역 및 상기 제4 밸리 영역 중 적어도 하나는 보이드(void)를 포함하는 반도체 장치.
  13. 필링막 트렌치를 정의하는 하부 배리어막과, 상기 하부 배리어막 상의 하부 필링막을 포함하는 하부 도전 패턴으로, 상기 하부 도전 패턴의 상면은 제1 방향으로 제1 폭을 갖는 하부 도전 패턴; 및
    상기 하부 도전 패턴 상에, 상기 하부 도전 패턴과 연결되고, 상부 배리어막과 상기 상부 배리어막 상의 상부 필링막을 포함하는 상부 도전 패턴을 포함하고,
    상기 상부 도전 패턴의 바닥면은 상기 제1 방향으로 제2 폭을 갖고,
    상기 제2 폭은 상기 제1 폭보다 크거나 같고,
    상기 상부 배리어막은 상기 필링막 트렌치의 측벽을 정의하는 상기 하부 배리어막의 일부를 덮는 반도체 장치.
  14. 제13 항에 있어서,
    상기 하부 도전 패턴의 상면은 제1 밸리 부분과, 제2 밸리 부분을 포함하고,
    상기 제1 밸리 부분 및 상기 제2 밸리 부분은 각각 상기 하부 필링막과, 상기 상부 배리어막에 의해 덮인 상기 하부 배리어막에 의해 정의되는 반도체 장치.
  15. 제14 항에 있어서,
    상기 제1 밸리 부분은 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 밸리 영역을 정의하고,
    상기 제2 밸리 부분은 상기 제2 방향으로 연장되는 제2 밸리 영역을 정의하고,
    상기 제1 밸리 영역 및 상기 제2 밸리 영역은 상기 제1 방향으로 이격되는 반도체 장치.
  16. 제13 항에 있어서,
    상기 하부 도전 패턴은 상기 하부 배리어막과 상기 하부 필링막 사이의 하부 라이너를 더 포함하고,
    상기 하부 라이너의 최상부의 높이는 상기 하부 배리어막의 최상부의 높이 및 상기 하부 필링막의 최상부의 높이보다 낮은 반도체 장치.
  17. 기판 상에, 제1 트렌치를 포함하는 제1 층간 절연막;
    상기 제1 트렌치 내에, 하부 배리어막과, 상기 하부 배리어막 상의 하부 라이너와, 상기 하부 라이너 상의 하부 필링막을 포함하는 하부 도전 패턴;
    상기 제1 층간 절연막 상에, 상기 하부 도전 패턴의 상면의 적어도 일부를 노출시키는 제2 트렌치를 포함하는 제2 층간 절연막; 및
    상기 제2 트렌치를 채우고, 상부 배리어막과 상기 상부 배리어막 상의 상부 필링막을 포함하는 상부 도전 패턴을 포함하고,
    상기 하부 도전 패턴은 상기 하부 배리어막과, 상기 하부 라이너와, 상기 하부 필링막에 의해 정의되고, 상기 기판의 두께 방향으로 연장되는 밸리 영역을 포함하고,
    상기 상부 배리어막은 상기 밸리 영역을 채우는 반도체 장치.
  18. 제17 항에 있어서,
    상기 하부 도전 패턴의 상면의 폭은 상기 상부 도전 패턴의 바닥면의 폭보다 작거나 같은 반도체 장치.
  19. 제17 항에 있어서,
    상기 상부 필링막의 최하부의 높이는 상기 하부 배리어막의 최상부의 높이보다 높은 반도체 장치.
  20. 제17 항에 있어서,
    상기 하부 배리어막은 탄탈륨(Ta)을 포함하고, 상기 하부 라이너는 코발트(Co)를 포함하고, 상기 하부 필링막은 구리를 포함하는 반도체 장치.
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